FR2532506A1 - Dispositif electronique de commutation temporelle, notamment pour central telephonique numerique - Google Patents

Abstract

DISPOSITIF ELECTRONIQUE DE COMMUTATION TEMPORELLE. LE DISPOSITIF DE COMMUTATION TEMPORELLE CONFORME A L'INVENTION COMPREND UNE PAIRE D'UNITES FORMEES CHACUNE DE PREMIER (10A; 10B) ET SECOND (20A; 20B) REGISTRES EN SERIE RECEVANT DES ENTREES A DIFFERENTS RYTHMES ET D'UN COMMUTATEUR 30A; 30B A LA SORTIE DU SECOND REGISTRE. LA PAIRE D'UNITES EST FORMEE PAR INTERCONNEXION DES COMMUTATEURS, PLUSIEURS PAIRES ETANT ASSEMBLEES EN RAMIFICATIONS. LES IMPULSIONS D'HORLOGE , PILOTENT LES DONNEES D'ENTREES DIN TANDIS QU'UNE IMPULSION DE TRAME FP SYNCHRONE MAIS DIFFERENTE DES IMPULSIONS D'HORLOGE PILOTE LE SECOND REGISTRE DE MANIERE QUE LES DONNEES STOCKEES A UN RYTHME PREDETERMINE PUISSENT ETRE DELIVREES A UN RYTHME DIFFERENT. L'INVENTION S'APPLIQUE NOTAMMENT AUX CENTRAUX TELEPHONIQUES.

Description

L'invention a pour objet un dispositif électroni-

que de commutation temporelle, adapté plus particulièrement à interchanger électroniquement l'ordre d'informations

d'entrée de:données, par exemple.

Un tel dispositif est utilisé pour lire au hasard des données écrites dans une mémoire suivant un ordre prédéterminé en fonction d'un ordre de désignation d'adresse basé sur une information de connexion comme c'est le cas dans un commutateur de voiesde conversation d'un central téléphonique numérique Etant donné qu'une ligne de données connectée à plusieurs cellules est pilotée par une sortie de mémoire, la vitesse de fonctionnement d'un tel dispositif de commutation temporelle est plus faible que celles d'un registre et d'une porte logique, de sorte que ce dispositif ne peut être employé dans une voie de conversationà vitesse élevée comme dans le cas d'un central à large bande ou d'un central téléphonique

utilisant un satellite.

Bien qu'un dispositif de commutation temporelle mettant en oeuvre un multiplexeur formé d'un registre a décalage et de portes logiques, ait été proposé comme dispositif de commutation temporelle n'utilisant pas de mémoire, ce dispositif est depuis conçu pour la sélection simultanée basée sur une information d'adresse simple Si

l'on désire réaliser un dispositif de commutation temporel-

le a grande échelle, il est essentiel d'utiliser un circuit à porte (OU) ayant une-entrée multiple, qui non seulement diminue la vitesse de fonctionnement, mais aussi accroît la taille du décodeur et le nombre de lignes de commande et-qui empêche ainsi d'obtenir un commutateur temporel pratique Un dispositif de commutation à matrice de portes est décrit dans le brevet US-* 4 344 170, dans lequel des iultiplexeur;s en nombre égal à celui des données fonctionne en parallèle dans leabut de compenser la diminution de la vitesse de fonctionnement à cause de l'emploi du circuit de portes OU multientrée Avec le

système décrit dans ce brevet, même lorsque les multi-

plexeurs fonctionnent à basse vitesse, on obtient une vitesse d'échange égale à celle du registre à décalage

2532506 '

ce qui permet de réaliser un dispositif de commutation temporelle à vitesse très élevée Cependant, du fait que ce système requiert du matériel en nombre égal au carré du degré de multiplexage, il est difficile d'obtenir un système à grande échelle. Le but essentiel de l'invention est de constituer un dispositif électronique de commutation temporelle perfectionné. L'invention vise aussi la réalisation d'un dispositif électronique de commutation temporelle capable de diminuer le nombre de composants et d'accroître la capacité des dispositifs antérieurs tout en maintenant une vitesse de

fonctionnement élevée comme le dispositif antérieur.

Un autre objet de l'invention réside en un nouveau dispositif électronique de commutation temporelle capable en outre de réduire la puissance dynamique Remarquant que la sélection simultanée de l'art

antérieur empêche le développement des dispositifs élec-

troniques de commutation à grande échelle, un perfectionne-

ment consiste à prévoir un fonctionnement parallèle avec ramification pendant un certain temps Pour atteindre ces buts notamment, i'invention utilise des première et seconde unités comprenant chacune des premier et second registres montés en série et recevant

des entrées à rythmes, synchronisation ou horloges diffé-

rents, et un commutateur connecté à la sortie du second-

registre Les sorties des commutateurs des première ete ' seconde unités sont reliées en commun-pour former ensemble une paire, et une pluralité de paires sont structurées en forme d'arbre, c'est-à-dire avec ramifications Des signaux de commande ayant différents rythmes de commande des commutateurs sont séquentiellement appliqués à des commutateurs respectifs de chaque étage à un intervalle de temps prédéterminé Le premier registre du premier étage constitue une partie des moyens de réception de pnées

et met séquentiellement en mémoire des données séquentiel-

lement prédéterminées à un premier rythme Les seconds

registres du premier étage sont alimentés par une impul-

- sion de trame commune pour prélever le contenu des premiers registres respectifs, tandis que les premiers registres du second et des étages suivants stockent séquentiellement les données à un troisième rythme synchrone mais différent du second rythme Selon une variante, les premiers regis- tres du premier étage sont montés en série pour constituer

une partie d'un registre à décalage décalant séquentielle-

ment les données tout en les recueillant à un rythme syn-

chrone avec un signal d'horloge Selon une autre variante, les premiers registres du premier étage reçoivent en un même temps des données en parallèle Ces données sont

séquentiellement traitées par un signal de balayage déter-

miné séquentiellement en des temps différents en synchro-

nisme avec le signal d'horloge fourni aux premiers registres du premier étage par un circuit générateur de signaux de balayage ayant la configuration d'un registre à décalage du type à circulation Dans une autre variante

encore, les premiers et seconds registres et le commuta-

teur précités sont constitués par une simple bascule de

type D Un dispositif électronique de commutation tem-

porelle conforme à l'invention, comprend: des première et seconde unités incluant chacune des premier et second registres connectés en série et recevant des données

d'entrée à des rythmes différents, et un commutateur dis-

posé à la sortie du second registre, les sorties des

commutateurs des première et seconde'unités étant inter-

connectées pour former une paire; des moyens pour connec-

ter une pluralité de ces paires en une configuration ramifiée dans plusieurs étages; des moyens pour appliquer séquentiellement des signaux de commahde ayant différents rythmes de connexion de commutateur à un intervalle de temps prédéterminé; les premiers registres du premier étage constituant une partie de moyens de réception ou prise en charge de données et stockant séquentiellement des données appliquées à un premier rythme: des moyens pour appliquer une impulsion de trame commune aux seconds registres du premier étage pour stocker le contenu des premiers registres respectifs; des premiers registres au second étage et aux suivants qui stockent séquentiellement les données-à un second rythme tandis que les seconds registres du second étage et les étages suivants stockent séquentiellement des données à un troisième rythme synchrone mais différent du second rythme de facon à délivrer à un:;

rythme différent des données stockées à un rythme prédeter-

mine. Les avantages et caractéristiquesde l'invention

ressortiront clairement de la description qui suit, faite

en référence aux dessins annexés.

Dans les dessins:

La figure 1 illustre schématiquement la configura-

tion fondamentale d'un dispositif électronique de commuta-

tion temporelle conforme à l'invention; La figure 2, est une vue synoptique illustrant

en détail le dispositif électronique de commutation tempo-

relle représenté sur la figure 1 et fabriqué avec un minimum d'éléments structurels; La figure 3, est un chronogramme illustrant le fonctionnement du dispositif représenté sur la figure 2; La figure 4, est une vue synoptique illustrant une

variante de réalisation d'un dispositif conforme à l'inven-

tion; La figure 5, est un chronogramme explicatif du fonctionnement du dispositif représenté sur la figure 4 La figure 6, est une vue synoptique illustrant une autre variante d'un dispositif conforme a l'invention; et La figure 7, représente schématiquement un élément

modifié à structure minimale utilisé conformément à l'in-

vention.

La figure I illustre la structure fondamentale d'un dispositif électronique de commutation temporelle conforme à l'invention, dans lequel les chiffres 10 A et l OB désignent des premiers registres ayant chacun une borne d'entrée de données DI, une borne d'entrée de signal d'horloge T 51 et une borne de sortie 01 Chaque registre stocke les données entrée par la borne Di en fonction d'un signal d'horloge appliqué à la borne T Sl, et délivre 2532506 i son signal de sortie à la borne 01 Dans cet exemple, chaque premier registre est constitué par un transistor à effet de champ FET 1 constituant un circuit porte de

transfert, et un inverseur INV 1 L'entrée Dl I est connec-

tée à l'une des électrodes de sortie du transistor FET 1, tandis que l'entrée de l'inverseur INV 1 est connectée à

l'autre électrode de sortie de ce transistor, son élec-

trode de commande étant connectée à la borne TSI Avec cette configuration, en appliquant le signal d'horloge sur la borne T 51, les données d'entrées sont stockées

dans un condensateur C 1, connecté à l'entrée de l'inver-

seur En technologie MOS ou CMOS, le condensateur Cl est formé par la capacité parasite de la grille du transistor MOS ou CMOS, bien qu'un condensateur indépendant peut

être monté%si désiré.

Les chiffres 20 A et 20 B désignent des seconds registres incluant chacun une borne d'entrée DI 2, une borne d'entrée de signal d'horloge T 52 et une borne de sortie 02 comme les premiers registres l OA et l OB Chaque entrée D 12 est connectée à l'une des électrodes de sortie d'un transistor à effet de champ FET 2, la borne T 52 est connectée à l'électrode de commande de ce transistor, dont l'autre électrode de sortie est connectée à l'entrée

d'un inverseur INV 2 avant d'aboutir à la sortie 02 -

Par conséquent, à l'application du signal d'horloge sur la borne T 52 correspond le stockage dessorties des premiers registres 1 OA et l OB dans les condensateurs C 2 Les chiffres 30 A et 30 B désignent des commutateurs pourvus chacun d'une borne de commande CS, ainsi que d'une borne d'entrée DI 3 et d'une borne de sortie 03 connectées entre elles par une liaison commandée en marche/arrêt par des

informations de commande appliquées sur la borne CS.

Chaque entrée D 13 est connectée à la sortie de l'inverseur

INV 2 correspondant.

Selon l'invention, les premier et second registres montés en cascade et le commutateur associé constituent un élément structurel minimal de base, et les éléments structurels de base voisins sont connectés en commun &là sortie des commutateurs respectifs, les sorties des éléments structurels de base respectifs étant envoyés aux étages suivants par une jonction commune CP Dans cet exemple, une pluralité de jeux d'éléments structurels de base sont prévus, ces jeux étant connectés pour former

des étages multiples constituant une configuration ramifiée.

En pratique, les commutateurs 30 A et 30 B sont constitués par des commutateurs électroniques tels que des portes ET par exemple, et la connexion commune entre les éléments

structurels de base est formée par une porte OU.

Avec cet agencement, les données appliquées sur la base d'une division temporelle aux premiers registres 10 A et l OB sont verrouillées par les seconds registres 20 A et 20 B à un rythme prédéterminé, et les données ainsi verrouillées sont séquentiellement envoyées à un rythme

prédéterminé en fonction d'une information de commande.

Du reste, comme décrit ci-dessus, puisque les éléments structurels de base minima sont agencés en ramifications, le nombre de ces éléments peut être réduit dans les derniers étages Par conséquent, la présente invention assure la réalisation d'un circuit à plus grande échelle avec

moins de composants relativement à la technique antérieure.

En outre, étant donné que la vitesse de fonctionnement du dispositif électronique de commutation temporelle

peut coincider avec celle des registres stockant les don-

nées, il est possible d'obtenir un dispositif électronique de commutation temporelle à grande échelle et à haute vitesse. La figure 2, illustre un exemple selon lequel une

pluralité des éléments structurels minima de base repré-

sentés sur la figure 1 sont utilisés pour constituer douze commutateurs temporels multiplex Sur la figure 2, un bloc 21 désigne un registre à décalage à douze étages qui décale séquentiellement-les données appliquées à une extrémité en fonction d'impulsions d'horloge O et En prenant les étages 21 A et 21 B, comme exemples typiques, les étages respectifs du registre à décalage 21 vont

25325 06

maintenant être décrits Chacun des étages 21 A et 21 B contient les premiers registres OA et l OB représentés sur la figure 1 et ces étages sont conçus pour traiter les données d'entrée'en fonction de l'impulsion d'horloge ç Les étages 21 A et 21 B sont pourvus des registres

l A et 11 B ayant la même structure que les premiers re-

gistres et sont déclenchés par l'impulsion d'horloge 5

déphasé de 1800 de l'impulsion d'horloge 0.

Les registres 1 l A et 1 IB sont disposés en amont des pre-

miers registres IOA et l OB Les données DIN sont entrées par le registre l IA, tandis que la sortie du premier registre à l'étage amont 21 A est appliquée au registre 11 B Les étages qui suivent le registre 21 A du registre à décalage 21 sont construits de façon similaire-,de sorte que la sortie du premier registre IQA de l'étage avant ou antérieur est traitée par l'action de synchronisation de l'impulsion d'horloge O et envoyé ensuite au premier

registre de l'étage suivant par l'action de synchronisa-

tion de l'impulsion d'horloge O Dans la figure 2,Eil est aussi prévu un circuit de verrouillage à douze bits, qui verrouille parallèlement et simultanément le contenu des étages respectifs du registre à décalage, ce qui autrement dit,-signifie que les sorties des premiers registres respectifs sont envoyés sous l'action de synchronisation d'une impulsion de trame FP, au circuit de verrouillage 22 correspondant au second registre 20 A représenté sur la figure 1 Sont aussi

prévus des multiplexeurs à deux entrées 23-28-qui déli-

vrent sélectivement une paire spécifique de sorties de deux bits en fonction d'un signal de commande Si qui sera décrit plus tard Chacun des multiplexeurs 23-28 correspond à une combinaison des commutateurs 30 A et 30 B, telle que représentée sur la figure 1 i Une structure telle que décrite ci-dessus peut être utilisée pour

tous les registres à décalage 21, le circuit de verrouil-

lage 22 et les multiplexeurs 23-28 représentés sur-la figure 2, ces éléments constituant le premier étage du dispositif électronique de commutation temporelle conforme

à l'invention.

Pour résumer le fonctionnement des divers éléments constituant le premier commutateur du premier étage, le registre à décalage 21 traite les données d'entrée DIN en fonction des impulsions d'horloge O et 5 et décale les données à l'étage suivant Le circuit de verrouillage 22 verrouille simultanément les données de tous les étages du registreà décalage 21 en fonction de l'impulsion de trame FP Les sorties du circuit de-verrouillage 22 sont appliquées aux bornes d'entrée des multiplexeurs respectifs 22-28, chacun de ceux-ci sélectionnant et délivrant l'une ou l'autre des deux données d'entrée en fonction du signal

de commande commun 51.

Sont également prévus des registres 31-36 et 38-43 les registres 31-36 correspondant au: premier registre A représenté sur la figure 1, et les registres 38-43 correspondant au second registre 20 A représenté sur la figure 1 Les signaux de sortie des multiplexeurs 23-28

sont respectivement pris en compte par les registres 31-

36 sous l'action de synchronisation de l'impulsion d'horloge et les sorties des registres 3 I-36 sont respectivement

prises en compte sous l'actionde synchronisation de l'impul-

sion d'horloge O o Des multiplexeurs à deux entrées 44-46 sont prévus pour délivrer sélectivement l'une ou l'autre de deux entrées en fonction d'un signal de commande 52 décrit

ultérieurement Comme les multiplexeurs 23-28, les multi-

plexeurs 44-46 correspondent aux commutateurs IOA et o 10 B

représentés sur la figure 1.

Les composants décrits ci-dessus constituent le second étage du dispositif de commutation temporelle, dont

le fonctionnement va maintenant être décrit brièvement.

Plus particulièrement, les sorties des registres 23-28 sont introduites dans les registres 3 I-36 et 38-43 sous la commande des impulsions d'horloge O et X Les registres 31,38 et 32,39 sont connectés au multiplexeur 44, tandis que les registres 33, 40 et 34,41 sont connectés au multiplexeur 45 et que les registres 35,42 et 36,43 sont connectés au multiplexeur 46 En fonction d'un signal de commande commun 52, les multiplexeurs 44-46 délivrent l'une ou l'autre des deux entrées Comme décrit ultérieurement, le signal de commande 52 est produit 1 bit plus tard par rapport à la même information d'adresse. En outre, des registres 49-51 et 53-55 sont prévus, les registres 49-51 correspondant au premier registre A représenté sur la figure 1 et les registres 53-55 correspondant au second registre 20 A de la figure 1 Les sorties des multiplexeurs 44-46 sont respectivement prises en charge par les registres 49-51 sous le contrôle de l'impulsion d'horloge 0, et les sorties de ces registres sont elles-mêmes prises en-charge par les registres 53-55 sous le contrôle respectif de l'impulsion d'horloge p. Il existe également un multiplexeur à trois entrées 58, qui sélectionne l'une des trois entrées en fonction

d'un signal de commande décrit ultérieurement Ce multi-

plexeur contient trois commutateurs tels que représenté sur la figure 1, positionnés en marche/arrêt par un signal

de commande 53.

Ces éléments constituent le troisième étage du dispositif de commutation temporelle, dont le fonctionnement

peut être exposé dans ses lignes générales comme suit.

Les sorties des multiplexeurs 44-46 sont respectivement stockées dans les registres 49-51 et 53-55 en fonction des impulsions d'horloge O et Les sorties des registres 49-51 et 53-55 alimentent l'entrée du multiplexeur 58, qui sélectionne l'une des trois entrées en foncticndu signal

de commande 53.

Les registres 60 et 61 sont montés en série à la suite de la borne de sortie du multiplexeur 58 et sont respectivement pilotés par des impulsions d'horloge O et pour recevoir la sortie du multiplexeur 58 Ces registres

constituent un circuit de verrouillage à un bit.

Il est à noter que les registres 31-36, 38-43, 49-51 et 53-55 sont combinés avec les registres 36 et 38, et 49 et 53, de façon à être utilisés comme éléments de temporisation pour amener le multiplexeur à fonctionner

en pipe line.

1 O

Dans ce cas, entre une mémoire de commande de commuta-

teur 63 et un décodeur 68, est monté un registre à

décalage à deux étages 69 piloté par les impulsions d'hor-

loge O et P pour retarder le signal de commande de deux bits en vue d'amener le multiplexeur à fonctionner en pipe line La mémoire 63 est formée d'une pluralité de registres à décalage du type à circulation et maintient une

information de commande appliquée de l'extérieur en rela-

tion avec les données, qui est un signal d'adresse

aléatoire.

La mémoire 63 stocke dans -un ordre arbitraire douze information d'adresseode quatre bits qui désignent l'un des douze étages du registre à décalage 21 Le contenu de

la mémoire 63 est sorti en fonction des impulsions d'hor-

loge O et Les adresses de cette mémoire sont divisées en trois adresses partielles A 1 ( 1 bit), A 2 ( 1 bit) et

A 3 ( 2 bits).

Un décodeur d'un bit 65 est connecté à la mémoire 63 pour décoder un bit de l'adresse Al du bit le moins significatif (LSB) de l'adresse aléatoire stockée dans la mémoire 63 de façon à produire un signal de commande 51 pour commander en marche-arrêt les commutateurs 30 A et 30 B représentés sur la figure 1 et appairés avec les multiplexeurs 23-28 De même, un décodeur d'un bit 66 est prévu pour décoder un bit d'une adresse A 2 la plus proche de l'adresse Ai du bit le moins significatif de façon à former un-signal

de commande 52 pour commander en marche arrêt les commuta-

teurs appairés avec les multiplexeurs 44-46 Entre la mémoire 63 et le décodeur 66, est interposé un registre 67

piloté par les impulsions d'horloge O et O, et qui retar-

de le signal de commande 52 d'un bit pour faire fonctionner les multiplexeurs 44-46 en pipe line Le décodeur 68 décode le bit le plus significatif (MSB) et l'adresse de deux bits A 3 la plus proche du MSB pour commander en marche-arrêt

trois commutateurs dans le multiplexeur 58.

Le fonctionnement du dispositif de commutation temporelle représenté sur la figure 2 va maintenant être décrit en référence aux chronogrammes des figures 3 A

à 3 J Dans la description qui suit, on ne se référera

qu'à l'impulsion d'horloge p En réalité cependant, les fonctions de décalage et de verrouillage sont effectuées par les impulsions d'horloge O et de phases opposées Une impulsion de trame FP, illustrée à la figure 3 B et représentant une division de la trame, est produite toutes les douze impulsions d'horloge o Dans chaque trame, douze données sont introduites dans le registre à décalage 21, et douze données déjà

prises dans ladite trame précédente sont lueso Comme indi-

qué à la figure 3 C, entre les première et douzième

impulsions d'horloge O, les données bl-h 12 sont séquen-

tiellement entrées dans le registre à décalage 21 De la même manière, entre les 13 ème et 24 ème impulsions d'horloge 0, les données cl-c 12 sont traitées et entre les 25 ème et 36 ème impulsions d'horloge, les données dl-d 12 sont traitées A la 12 ème impulsion d'horloge

0 l'impulsion de trame FP est produite de façon à en-

voyer au circuit de verrouillage 22 les données bl-b 12 qui étaient prises en charge par le registre 21 dans la trame précédente (voir figure 3 D)o De même, à la 24 ème

impulsion d'horloge O> les données cl-c 12 sont traitées.

D'autre part, la mémoire 63 délivre l'adresse de lecture

pour les données prises dans la trame précédente en syn-

chronisme avec l'impulsion d'horloge O o Par exemple,

durant les douze cycles suivant la 12 ème impulsion d'hor-

loge, Y, les adresses aléatoires b A-b L pour lire les données bl-b 12 sont envoyées De ces adresses, le signal décodé 51 (figure 3 E) de l'adresse b A 1 du bit le moins significatif (LSB) est appliqué axmultiplexeurs 23-28, de sorte que les données (b A 1) sélectionnées par ces multiplexeurs sont envoyées aux registres 38-43 (figure 3 H) via les registres 31-36 Plus particulièrement, au départ six données sont sélectionnées parmi les données bl-b 12 verrouillées dans le circuit 22 et sont

ensuite maintenues dans les registres 38-43 Le fonc-

tionnement des registres 31-36 et 38-43 sera décrit plus en détail en prenant les registres 31 et 38 comme

exemples typiques Ainsi, alors que l'étage amont 31 recueil-

le des données, le registre 38 du dernier étage maintient

les données déjà recueillies En considérant que le regis-

tre d'étage amont 31 comme une mémoire du multiplexeur 23 de l'étage amont et le registre 38 du dernier étage conme

une mémoire du rmultiplexeur de dernier étage 44, les multi-

plexeurs respectifs constituent des modules de même struc-

ture ayant chacun des circuits de verrouillage aux extrémités

d'entrée et de sortie.

Après être retardée d'une période d'horloge, l'adres-

se partielle b A 2 est envoyée au décodeur 66 pour former un signal décodé 52 (figure 3 F) En réponse au signal 52, les multiplexeurs 44-46 sélectionnent les données b A 2 qui sont envoyées aux registres 53-55 via les registres 49-51 (figure 3 I) Ainsi, les registres 53 55 maintiennent trois données choisies par les adresses partielles b Al et b A 2 parmi les données bl-b I 2 L'adresse du MSB est en outre retardée d'une période d'horloge, puis fournie au décodeur 68 pour former un signal décodé 53 (figure 3 G) En réponse à ce signal, 1 l multiplexeur 58 choisit l'une des trois données (b A 2) maintenue dans les registres 53- 55 La donnée choisie est maintenue dans le registre 61 via le registre en tant que donnée b A 3, puis est fournie à un circuit extérieur.

Le fonctionnement décrit ci-dessus est exécuté con-

tinument pour les adresses b B b L Plus particuliê-

rement, en faisant fonctionner les multiplexeurs en pipe line, la lecture d'adresse aléatoires peut être faite en parallèle et à la même période que l'application des dons nées d'entrées au registre à décalage Du reste, lorsque les données entrées dans un registre à décalage sont les mêmes qu'en écriture séquentielle, le fonctionnement précité s'identifie à un fonctionnetlent de dispositif de

commutation temporelle effectué par une écriture séquen-

tielle et une lecture aléatoire.

Il est clair que l'invention n'est nullement limitée à l'exemple de réalisation spécifique qui vient d'être décrit et qu'elle comprend toute modification évidente pour l'homme du métier Par exemple, bien que dans les exemples 13 l de réalisation précités, le nombre de bits des données ait été pris égal à l'unité, les données peuvent bien entendu comprendre une pluralité de bits Par exemple, si des données de huit bits sont à traiter, huit circuits tels que représentés à la figure 2 sont alors à monter en parallèle. Comme indiqué plus haut, puisque dans le dispositif

électronique de commutation temporelle conforme à l'inven-

tion, les écritures séquentielles sont effectuées par des registres à décalage, et-les lectures alé atoires sont

effectuées pour faire fonctionner en pipe line des multi-

plexeurs constitués par des registres et des multiplexeursi

chaque opération peut être effectuée à une vitesse sensi-

blement égale à la vitesse de fonctionnement du registre à décalage (c'est-à-dire de plusieurs dizaines de M Hz à plusieurs centaines de M Hz) Cette vitesse est extrêmement

élevée en comparaison de la durée de cycle de la mémoire.

Dans le mode de réalisation illustré dans la figure 2, comme le nombre de voies de conversation (registres à décalage d'entrée et multiplexeurs) est proportionnel au degré N de multiplexage, et comme le nombre de mémoires de commande est proportionnel à nlog 2 n, le nombre de ces éléments de circuit est beaucoup plus faible que celui des matrices de porte qui est proportionnel à N 2 En outre, comme il est possible de lire etd'écrire simultanément, le nombre de cycles requis peut être réduit à la moitié de celui des mémoires dans lesquelles l'écriture et la lecture sont faites indépendament D'autre part, des données sont écrites dans des circuits de mémoire tels que des registres, des circuits de verrouillage ou analogues à chaque cycle ou trame, si bien que des circuits pouvant fonctionner en

dynamique peuvent être utilisés pour la fabrication du dis-

positif de commutation temporelle avec un moindre nombre d'éléments et pour un fonctionnement avec une plus faible

consommation d'énergie.

Par ailleurs, comme le dispositif de commutation temporelle peut êtreformé en disposant séquentiellement des modules de multiplexage à faibles capacités de mémoire, le dispositif conforme à l'invention peut être conçu facilement et être aisément adaptable à son incorporation

dans un dispositif à circuits intégrés de haute densité.

Ainsi, il est possible d'obtenir une vitesse élevée et une grande échelle qu'il était impossible d'obtenir avec un dispositif à mémoire de la technique antérieure, ce qui permet de fabriquer un central téléphonique économique

de faible taille et basse consommation d'énergie.

La figure 4 illustre un autre exemple de réalisation d'un dispositif électronique de commutation temporelle conforme à l'invention, dans lequel les données sont entrées en parallèle dans les registres du premier étage, et les données-prises en compte dans les registres respectifs sont traitées en synchronisme avec la sortie d'un registre à décalage du type cyclique, ayant une commande dont le but est " 1 " Si on utilise les registres à décalage tels que décrits précédemment, le décalage d'une information rencontrée dans les registres à décalage est effectuée en parallèle par tous les éléments de mémoire constituant des étages respectifs du registre, de sorte que tous les étages du registre à décalage consomment de l'énergie dynamique Par conséquent, si on veut former un dispositif de commutation hautement multiplexé adapté pour échanger un grand nombre d'informations d'entrée, le nombre de registres à décalage croît ainsi que, -en conséquence,la puissance dynamique D'autre part, comme la vitesse de fonctionnement augmente également, un problème se pose alors du fait d'un plus fort accroissement de l'énergie

dynamique Plus particulièrement, comme le degré de multi-

plexage augmente de N fois, il est nécessaire d'accroître également de N fois le nombre Ébregistres à décalage

ainsi que la vitesse de fonctionnement La puissance dyna-

mique s'accroit donc de N fois A cause de cet accrois-

sement de la puissance dynamique, non compatible avec le développement de la technique des circuits intégrés, il est difficile de réaliser un dispositif de commutation ayant un haut degré de multiplexage avec la structure

décrite ci-dessus.

Par conséquent, dans la variante de réalisation représentée sur la figure 4, il était remarqué que dans le premier étage du dispositif électronique de commutation temporelle, les données sont appliquées en parallèle aux éléments demémoire adaptés pour stocker lés données tandis qu'en même temps, des données sont entrées dans seulement un élément de mémoire choisi par un signal de sélection et des données sont sorties de l'élément de mémoire désigné par un signal de commande de façon à limiter à seulement

un élément de mémoire qui est investi de cet état au mo-

ment du fonctionnement du central téléphonique, diminuant ainsi la consommation d'énergie du dispositif électronique

de commutation temporelle.

Dans la figure 4, les éléments de circuit ayant des fonctions identiques ou similaires à cellesreprésentées sur la figure 2 sont désignés par les mêmes chiffres de référence Un générateur de signal de balayage ou d'analyse comprend un registre à décalage du type cyclique et, dans un montage en anneau, quatre paires de registres 101 A, 101 B, 102 A, 102 BV 103 A, 103 B et 104 A, 104 B comprenant chacun un circuit porte de transfert et un inverseuro Chaque paire de registres est pilotée par des impulsions d'horloge O et pour introduire et maintenir un signal d'entrée Dans ce cas, seulement une paire de registres stockent une information "V 1 et les autres paires stockent

les informations " O "o Par exemple, chaque paire de regis-

tres est constituée par une bascule de type MO So Par consé-

quent, les bornes de sortie Tl-T 3 délivrent séquentiellement des signaux en synchronisme avec les impulsions d'horloge etê Les données d'entrée Din sont entrées en parallèle dans les premiers registres 10 A, 10 B, IOC et OD o En particulier, aux électrodes de grille des circuits portes de transfert formant ces registres, sont appliqués les signaux de sortie du générateur 100, qui sont représentés sur les figures 5 D à 5 G, tandis qu'à l'une des électrodes d'entrée des circuits de transfert est appliquée une donnée Din Par conséquent, les premiers registres O 10 A-l OD prennent en compte les données d'entrée Din indiquées à la figure 5 C en fonction des sorties du générateur 100 indiqué aux figures 5 D-5 G, et lorsqu'une impulsion de trame

FP (figure 5 B) est produite en synchronisme avec la der-

nière impulsion d'horloge O (ayant une phase opposée à celle de), cette impulsion de trame FP est stockée dans le circuit de verrouillage constitué par les seconds registres 20 A-20 D. On supposera maintenant que les quatre données multiplexées AB,C, D sont entrées à chaque trame dans l'ordre mentionné Ainsi, comme indiqué à la figure 5 C, il est supposé que les données d'entrée Din se composent de A 1,BI,C 1 et D 1 pour la première trame, A 2,B 2,C 2 et D 2 pour la seconde trame et A 3,B 3,C 3 et D 3 pour la troisième trame Comme le générateur 100 décale séquentiellement les données initiales qui sont 10 = 1, Il= 0, 12 = O et 3 = O pour le premier cycle, les signaux de sélection ( 10,I 1, 12 et I 3) deviendraient ( 0,1,0, 0) pour le second cycle ( 0,0,1,0) pour le troisième cycle et ( 0,0,0,1) pour le quatrième cycle A la première partie du second cycle, les données reviennent aux données initiales et ce fonctionnement est répété tous les quatre cycles Par conséquent, dans la première trame, parmi les premiers registres 1 OA-l OD formant un élément de mremoire de donnée, seulement le premier registre 1 OA traite en entrée la donnée A 1 dans le premier cycle, et dans le second cycle seulement le registre l OB traite en entrée la donnée Bl alors que dans le troisième cycle, seulement le registre l OC traite en entrée la donnée Cl et que dans le 4 ème cycle, seulement le registre 1 OD traite la donnée Di Il s'ensuit Qu'après écoulement d'un cycle, ces registres maintiennent les données d'entrée lorsque le signal de sélection devient "O" Ensuite, cette opération est répétée tous les quatre cycles Par conséquent, tous les quatre cycles, le premier registre 10 A stocke la donnée B, le premier registre l OC stocke la donnee C et le premier registre O 10 D stocke la donnée D Ces états sont indiqués aux figures 5 L-50 De cette manière, les données d'entrée sont stockées dans ces premiers registres Ensuite, les données sont transférées dans les seconds registres correspondants 20 A-20 D comme indiqué aux figures 5 P-5 S, sous l'action de l'impulsion de trame FP représentée sur la figure 5 B. L'opération de délivrance des données ainsi en- trées va maintenant être décrite Cette opération est exécutée par l'un des quatre seconds registres décrits du circuit de verrouillage de second état 22 sous l'action

d'un signalde commande Si ( 00,01) illustré dans les figu-

res 5 H et 5 I et envoyé depuis la mémoire de commande de commutateur 63 Ainsi, lorsque le signal de commande Si ( 00) entré dans le commutateur 30 A est O et que le signal d'entrée Si ( 01) fourni au commutateur 30 B est " 1 ", les seconds registres 20 B et 20 D sont choisis pour envoyer

leurs sorties Bl et Dl aux registres 31 et 32 respective-

ment dans l'étage suivant Lorsque le signal de commande Si ( 00) appliqué au commuteur 30 A est " 1 ' et le signal ( 01) fourni au commutateur 30 B est " O ", les premiers

registres 20 A et 20 C sont choisis pour fournir respecti-

vement les sorties Al et Cl En réponse aux impulsions d'horloge t et , les premiers et seconds registres âl, 32 et 38, 39 décalent séquentiellement les données qui y sont entrées de façon à stocker séquentiellement ces données dans les seconds registres 38 et 39 Ces états sont indiqués aux figures 5 T et 5 U Sous ces états, le multiplexeur 44 est alimenté par un signal de commande 52 ( 02,03) indiqué aux figures 5 J et 5 K Il s'ensuit que le multiplexeur 44 choisit séquentiellement les données emmagasinées dans les registres 38 et 39, comme indiqué à la figure'5 V, pour stocker séquentiellement dans les registres 49 et 53 les données ainsi choisies et les envoyer à l'étage suivant comme sortie Dout Comme indiqué à la igure 5 V, les données de sortie se présentent dans l'ordre D, C, B et A, différent de l'ordre A, B, C et

D au moment de l'entrée des données.

La figure 6 illustre une autre variante de réali-

sation d'un dispositif de commutation temporelle conforme à l'invention, et, dans lequel les premiers et seconds registres et les commutateurs sont constitués par des bascules D de type maître-esclave De la même manière que dans le mode de réalisation représenté sur la figure 4, le générateur 100 de la figure 6 est constitué par un registre à décalage cyclique utilisant un circuit de bascules D Par conséquent, les sorties 10-I 3, du générateur 100 sont appliquées aux bornes d'entrée des bascules D 201-204 En prenant la bascule D 201 comme exemple typique, sa structure va être décrite La bascule D 201 comprend une unité maître 15 A, une unité esclave A et une unité de commutation 35 A L'unité maître 15 A est constituée par deux portes ET GA 1 et GA 2, deux portes NAND GN 1 et GN 2, et deux inverseurs INI et IN 2, et fonctionnent de la même manière que le premier registre 10 A représenté sur la figure 1 La porte ET GA 1 reçoit en entrée les données Din et la sortie 10 du générateur pour alimenter en sortie une entrée de la porte NAND GN 1 La porte ET GA 2 reçoit les données Din via l'inverseur

IN 1 ainsi que la sortie I O du générateur 100, pour appli-

quer sa sortie à une entrée de la porte NAND GN 2 Par con-

séquent, lorsque la porte ET GAI est alimentée par la sortie IO du générateur 100, cette porte de l'unité maître A produit une sortie lorsque la donnée d'entrée Din est " 1 ", tandis que la porte ET GA 2 produit une sortie lorsque Din est "O" De la sorte, les portes ET GA 1 et GA 2 ainsi que l'inverseur IN 1 fonctionnent de la même manière

que la porte de transfert FET 1 illustrée dans la figure 1.

Les entrées et sorties des portes NAND GN 1 et GN 2 alimentées par les sorties de ces portes sont croisées pour former une bascule Lorsqu'alimentée par la sortie de la porte ET GA 1, la sortie Q de la porte NAND GN 1 devient " O ", tandis que la sortie Q de la porte NAND GN 2 devient " 1 " Ces sorties sont appliquées aux bornes d'entrée de l'unité esclave 25 A. L'unité esclave 25 A comprend des portes ET GA 4, GA 5 et deux portes NAND GN 4, GN 5 qui fonctionnent de la

même manière que le second registre 20 A de la figure 1.

En recevant l'impulsion de trame FP, les portes ET GA 4 et GA 5 sont rendues passantes, si bien que la porte GA 4 envoie à la sortie de la porte NAND suivante GN 4 la sortie Q de la porte NAND GN 1 de l'unité maître 15 A et que la porte ET-GA 5 envoie de même à l'entrée de la porte NAND suivante GN 5 la sortie Q de la porte NAND GN 2 de l'unité maître 15 A Les portes NAND GN 4, GN 5 sont inter- croisées pour constituer une bascule Il s'ensuit que lorsque la sortie O de la porte NAND GN 1 de l'unité maître A est envoyée, la sortie Q n'est pas envoyée depuis la porte NAND GN 2 et, inversement, lorsque la sortie Q de la porte NAND GN 2 est envoyée, la sortie Q n'est pas produite. La sortie de l'unité esclave 25 A, qui est la sortie Q de la porte NAND GN 4, est envoyée au commutateur 35 A qui assume trois états, à sa-voir " 1 " ou " O V' (un état de haute impédance déterminé par la sortie de l'unité esclave 25 A alors qu'un signal de commande est appliqué) et un état de haute impédance lorsqu' aucun signal de commande n'est donné Le côté sortie du commutateur 35 A est communément connecté à la bascule D 202 du même étage, qui est connectée à la sortie Il de la bascule 112 du générateur 100, les sorties du commutateur 35 A et de la bascule 202 alimentant ainsi la bascule D 205 de l'étage suivant Avec cette construction, puisque les opérations d'entrée et de sortie des divers éléments sont sensiblement les mêmes que celles du mode de réalisation représenté sur

la figure 4, sa description ne sera pas reprise ici La

bascule D 205 disposée à la sortie des bascules D 201 et 202, et la bascule D 206 disposée à la sortie des bascules

203 et 204 ont la même structure que la bascule D décri-

te ci-dessus Cependant, le signal de synchronisation I O appliqué aux portes ET G Ai et GA 2 de la bascule D 201, est remplacé par l'impulsion d'horloge O, et l'impulsion

de trame FP qui est l'impulsion de synchronisation appli-

quée aux entrées des portes ET GA 4 et GA 5, est remplacée par l'impulsion d'horloge Y Il est à noter que si on utilise un commutateur à trois états comme mentionné en relation avec le commutateur 35 A, lorsque le commutateur n'est pas sélectionné, une haute impédance peut être prévue, de sorte qu'il y a intérêt que de tels éléments spéciaux comme une porte OU utilisée pour connecter en commun les

sorties des bascules 201 et 202 soient éliminés Le commu-

tateur à trois états utilisé dans ce mode de réalisation peut être constitué par un transistor à effet de champ

FET formant porte de transfert, par exemple.

Bien que dans les exemples de réalisation illustrés dans les figures 2 et 4 l'élément structurel minimal soit constitué par une combinaison de deux registres à décalage et d'un commutateur, l'un des registres peut aussi être utilisé comme commutateur Une telle structure est o

illustrée dans la figure 7, dans laquelle chacun des pre-

miers registres 10 A et 10 B est constitué par une combinaison d'un inverseur et d'une porte de transfert d'une manière analogue aux exemples de réalisation décrits ci-dessus, mais différents en ce qu'un inverseur INV 1 est connecté dans le

premier étage du transistor FET 1 de porte de transfert.

Ce transistor est piloté par l'impulsion d'horloge Opour appliquer la sortie de l'inverseur INVI au montage combiné de second registre et de commutateur 27 A, 27 B à étage suivant qui maintient les données d'entrée Le montage combiné de registre à décalage et de coxmjutateur 27 A, 27 B comprend un inverseur INV 2 et un transistor FET 2 de porte de transfert recevant et maintenant les sorties des premiers registres 1 OA et l OB Le transistor FET 2 est alimenté par l'un des signaux de commande fourni depuis la mémoire de commande de commutateur via un décodeur sous l'action de synchronisation de l'im-pulsion d'horloge " déphasée de

180 de l'impulsion d'horloge i donnée à la porte de _trans-

fert du premier registre, l'impulsion d'horloge rendant passante les portes ET GA 10 et G All Cette variante procure non seulement la fonction de commande de commutateur du second registre, mais encore la fonction de transfert du commutateur La sortie du transistor FET 2 des registres 27 A et 27 B sont envoyées en commun à l'étage suivant Bien que dans la figure 1, la connexion commune des commutateurs 30 A et 30 B et de l'élément structurel de base soit formée par la combinaison-d'une porte ET et d'une autre porte ET, dans une forme réelle de la technique d'intégration à grande échelle, la connexion

commune pourrait être formée'par un circuit de porte com-

posite En outre, à la figure 4, la porte de transfert et l'inverseur de chaque étage sont fabriqués sous forme d'un circuit intégré de type MOS, alors qu'il est clair qu'un circuit intégré de type CMOS pourrait convenir dans le cas o une technologie CMOS a été adoptée D'autre part, bien que des signaux de synchronisation soient ajoutés de manièxe que le câblage devienne plus ou moins compliqué, la structure de base est la mê me que le circuit

intégré de type MO$.

Par ailleurs, dans les exemples de réalisation qui viennent d'être décrits, le signal de commande qui sort de la mémoire de commande de commutateur a été retardé d'un bit pour des étages suivants, un tel retard pouvant être effectué en préstockant le signal de commande dans la

mémoire de commande de commutateur.

Claims (6)

REVENDICATIONS

1 Dispositif -électronique de commutation temporel-

le, caractérisé en ce qu'il comprend: des première et seconde unités incluant chacune un premier ( 10 A; l OB) et un second ( 20 A; 20 B) registres montés en série et traitant des données d'entrée (Din) à différents rythmes et'un commutateur ( 30 A; 30 B) relié à la sortie du second registre, les sorties des commutateurs

( 30 A, 30 B) des première et seconde unités étant intercon-

nectées pour former une paire; des moyens ( 31-69) pour connecter une pluralité de paires en forme de ramifications selon une pluralité d'étages; des moyens ( 65) pour appliquer séquentiellement des

signaux de commande (CS) ayant différents rythmes de con-

nexion de commutateur, à un intervalle de temps prédéter-

miné; les premiers registres d'un premier étage consti tuant une partie de moyens de prise en compte de données

et stockant séquentiellement des données appliquées sé-

quentiellement à un premier rythme (ô); des moyens pour appliquer une impulsion de trame commune (FP) aux seconds registres du premier étage pour stocker le contenu des premiers registres respectifs; les premiers registres du second étage et des étages suivants stockant séquentiellement des données à un second rythme ( 0); et les seconds registres du

second étage et des étages suivants stockant séquentiel-

lement des données à un troisième rythme (FP) synchrone mais différent du second rythme, de sorte que les données stockées à un rythme prédéterminé sont délivrées à un

rythme différent.

2 Dispositif selon la revendication 1, caractérisé en ce que les premier et second registres précités sont constitués chacun d'une combinaison d'une porte de transfert (FET 1, FET 2), d'un inverseur (INVI, INV 2)

et d'une capacité de mémorisation (Cl, C 2).

3 Dispositif selon la revendication 1, caractérisé

en ce que lesdits premier et second registres sont consti-

tués chacun par une unité maitre ( 15 A) (figure 6) et

une unité esclave ( 25 a) d'une bascule D du type maître-es-

clave ( 201)o

4 Dispositif selon l'une des revendications 1 à 3,

caractérisé en ce que les premiers registres du premier étage constituent une partie d'un registre à décalage ( 21) ayant une pluralité d'étages ( 21 A, 21 B oo) et en ce que les données appliquées à une borne du registre à décalage

sont décalées séquentie Ilement dans ce registre en fonc-

tion d'impulsion d'horloge ( O 9)o

Dispositif selon l'une des revendications 1 à 4,

caractérisé en ce qu'un signal de commande (CS) appliqué aux unités appairées des étages respectifs est produit en décodant (en 65) une information d'adresse lue dans une mémoire de commande de commutateur ( 63) 6 Dispositif selon la revendication 5 v caractérisé en ce qu'il comprend des moyens de temporisation ( 67,69)

des signaux de commande pour les étages respectifs, tempo-

risant une information d'adresse d'un bit relativement au

signal de commande de l'étage précédent.

7 o Dispositif selon l'une des revendications 1 à

6, caractérisé en ce que des données (Din) sont entrées en parallèle dans les premiers registres ( 10 A 10 D) (figure 4) du premier étage et les données sont traitées dans lespremiers étages respectifs sur la base d'un signal de synchronisation (IO-13) délivré par un registre à décalage du type cyclique (ou à circulation) fonctionnant comme générateur de signaux de balayage ( 100)o 8 Dispositif selon la revendication 7, caractérisé en ce que les étages respectifs dudit registre à décalage cyclique sont constitués par des bascules de type (D)>

9 Dispositif selon l'une des revendications 1 à 8,

caractérisé en ce que ledit premier registre ( 10 A) (figure 7) est constitué par la combinaison d'une porte de transfert (FET 1) et d'un inverseur (IN Vl), ledit second registre et ledit commutateur sont constitués par la combinaison ( 27 A) d'une autre porte de transfert (FET 2) et d'un autre inverseur (INV 2), et les portes de transfert respectives dudit second registre foirment une paire et sont connectées

pour recevoir différents signaux de commande par l'inter-

médiaire de portes ET (GA 1 O, GA Ill) recevant des impulsions d'horloge ( 0) différentes de celles ( 0) des premiers registres.

Dispositif selon l'une des revendications

t à 9, caractérisé en ce que ladite paire d'unités comprend en outre une troisième unité incluant lesdits premier et second registres et un commnutateur relie à la sortie du

second registre.