FR2507372A1 - Dispositif a memoire du type a ecriture-lecture sequentielle et selective a partir d'informations d'adresse - Google Patents
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Abstract
L'INVENTION SE RAPPORTE A UN DISPOSITIF A MEMOIRE DU TYPE SELON LEQUEL DES INFORMATIONS SONT SEQUENTIELLEMENT MISES EN MEMOIRE DANS DES CELLULES DE MEMOIRE D'UN RESEAU ET LUES DE CES CELLULES EN FONCTION D'INFORMATIONS D'ADRESSE. SELON L'INVENTION, LE DISPOSITIF A MEMOIRE COMPREND UN GENERATEUR 13 D'UNE INFORMATION D'ADRESSE INTERNE AI, UN SELECTEUR 14 CHOISISSANT ENTRE LADITE INFORMATION D'ADRESSE INTERNE ET UNE INFORMATION D'ADRESSE EXTERNE AO POUR FORMER UNE INFORMATION D'ADRESSE G ET UN CIRCUIT DE MEMOIRE 15 POUR STOCKER UNE INFORMATION D'ADRESSE D A UNE POSITION DESIGNEE PAR LADITE INFORMATION D'ADRESSE G ET POUR LIRE L'INFORMATION MISE EN MEMOIRE A LA POSITION DESIGNEE. L'INVENTION S'APPLIQUE NOTAMMENT A UN COMMUTATEUR TEMPOREL POUR CENTRAL TELEPHONIQUE A TEMPS PARTAGE.
Description
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La présente invention se rapporte à un dispositif à mémoire et a plus particulièrement pour objet un dispositif à mémoire du type selon lequel des informations extérieures sont séquentiellement et sélectivement (ou directement) mises en mémoire à des adresses désignées par des informations d'adresse et les informations mémorisées sont lues séquentiellement et
sélectivement à partir des adresses désignées par des informa-
tions d'adresse.
Selon un dispositif à mémoire antérieur de ce type, des informations extérieures sont séquentiellement mises en mémoire à des positions d'adresse d'un réseau de cellules de mémoire désignées par des informations d'adresse basées sur des informations d'adresse extérieures, ou des informations mises en mémoire dans des cellules à des positions désignées par des informations d'adresse basées sur des informations d'adresse extérieures sont lues Comme exemple d'une telle mémoire peut être mentionné un commutateur de ligne vocale d'un central téléphonique numérique par exemple, c'est-à-dire un commutateur temporel selon lequel une mémoire de trajet vocal comprenant une pluralité de cellules de mémoire est utilisée pour assigner, suivant une séquence prédéterminée, des données en temps partagé sur une voie principale d'arrivée à des créneaux temporels sur
une voie principale de sortie.
Dans un tel dispositif à mémoire, il est usuel de délivrer indépendamment une information d'adresse adaptée pour écrire une information et une information d'adresse adaptée pour lire une information mise en mémoire, à partir d'une source extérieure d'informations d'adresse Par exemple, dans le commutateur temporel précité, les données des créneaux temporels respectifs issues de la voie principale d'arrivée sont mises en mémoire de manière sélective ou directe à des positions prédéterminées d'une mémoire de trajet vocal en fonction d'informations d'adresse d'une mémoire de commande de commutateur installée extérieurement, et dans le cas o les informations mises en mémoire sont lues pendant des crénaux de la voie principale de sortie à partir de la mémoire de trajet
vocal, les informations mises en mémoire sont lues séquentielle-
ment à des positions prédéterminées de la mémoire de trajet vocal en fonction d'informations d'adresse que forment les sorties de comptage d'un compteur extérieur Habituellement, la sortie de la mémoire de commande de commutateur et la sortie du compteur sont sélectivement transférées en utilisant deux commutateurs de façon à effectuer alternativement les opérations d'écriture et de lecture précitées Un tel exemple est décrit dans un article de K Tawara intitulé "A Time Division Switching Network Based on Time Switches" ("Un réseau de commutation à temps partagé basé sur des commutateurs temporels") dans Review of the Electrical Communication Laboratories, Vol 27, No 9-10, septembre-octobre 1979, pages 758 à 772 Il est par conséquent usuel de fournir l'information d'adresse extérieure à la mémoire à une période de fonctionnement ayant une marge de
temps constante prédéterminée.
Cependant, lorsqu'on essaye de restreindre la période de fonctionnement de la mémoire, c'est-à-dire le temps d'accès à la mémoire, il est impossible de négliger cette marge de temps Pour cette raison, il est essentiel de réduire le temps d'accès à la mémoire causée par la marge de temps, afin d'obtenir
un fonctionnement à vitesse élevée.
Par exemple, pour effectuer une liaison téléphonique entre voies principales composées chacune de 1024 canaux à une vitesse de 8 M bits/seconde avec un commutateur temporel, le commutateur temporel antérieur précité requiert un temps d'accès de 30 nanosecondes Avec un temps d'accès aussi élevé, il est impossible d'accroître la densité des circuits intégrés, ce qui rend difficile la fabrication d'un tel commutateur temporel sous la forme d'un dispositif à circuits intégrés de
haute densité (dispositif LSI).
C'est par conséquent un but de l'invention de réaliser un dispositif à mémoire perfectionné pouvant fonctionner à une vitesse élevée et n'exigeant pas la fourniture d'une marge à la
durée de cycle de la mémoire.
Un autre but de l'invention est de réaliser un disposi-
tif à mémoire pouvant être facilement fabriqué sous la forme de
circuits intégrés à haute densité (LSI).
Un dispositif à mémoire conforme à l'invention, du type selon lequel des informations sont séquentiellement écrites dans les cellules d'un réseau de cellules de mémoire et lues dans les cellules en fonction d'informations d'adresse, est caractérisé en ce qu'il comporte un générateur d'une information d'adresse interne, un sélecteur d'inforiation d'adresse pour choisir entre l'information d'adresse interne et une information d'adresse externe pour former une information d'adresse, et un circuit pour mémoriser une information à une position désignée par l'information d'adresse et pour lire l'information mémorisée
à la position désignée.
Les caractéristiques et avantages de l'invention
apparaîtront plus clairement à l'aide de la description qui
va suivre, faite en référence aux dessins annexés dans lesquels la figure 1 est une vue synoptique du circuit de base d'un exemple de réalisation d'un dispositif à mémoire conforme à l'invention; les figures 2 A à 2 F illustrent des formes d'ondes pour expliquer le fonctionnement du générateur de signaux de commande représenté sur la figure 1; les figures 3 A à 3 J illustrent des formes d'ondes en vue d'expliquer le fonctionnement du dispositif à mémoire représenté à la figure 1; la figure 4 illustre un exemple d'agencement de
commutateurs temporels sur un dispositif LSI conforme à l'in-
vention; la figure 5 est une vue synoptique du circuit d'une variante de réalisation d'un dispositif à mémoire conforme à l'invention; et les figures 6 A à 6 C illustrent des formes d'ondes
en vue d'expliquer le fonctionnement du dispositif LSI repré-
senté à la figure 4 en relation avec les figures 3 A-3 J. La figure 1 illustre un exemple de réalisation d'un dispositif à mémoire conforme à l'invention, appliqué à un
commutateur temporel d'un central téléphonique à temps partagé.
Le dispositif à mémoire 10 comprend un dispositif d'entrée d'information de mémoire 11 pour introduire de l'extérieur des
informations D à mettre en mémoire Les informations D sont.
assignées à des créneaux temporels constituant une trame à microsecondes par exemple, correspondant à une pluralité de lignes d'abonnés Le dispositif d'entrée 11 peut être un terminal d'entrée de données ou la voie principale d'arrivée elle-même d'un commutateur temporel Le dispositif à mémoire 10
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comprend aussi un dispositif d'entrée d'information d'adresse externe 12 émettant une information d'adresse externe AO qui représente le fait de savoir si l'information de mémoire externe doit être stockée dans des cellules d'un réseau de cellules de mémoire, par exemple dans des cellules situées sur chaque ligne
de mots constituant le réseau, comme cela sera décrit plus loin.
Le dispositif d'entrée 12 correspond à une mémoire de commande
de commutateur sous le contrôle d'une unité centrale de traite-
ment (non représentée) et elle est utilisé pour lire des informations dans le réseau qui sera décrit ultérieurement et pour assigner convenablement les informations lues à une voie principale de sortie, par exemple à une pluralité de créneaux temporels d'une trame ayant une longueur de 125 microsecondes par exemple Puisqu'une telle mémoire de commande de commutateur
est bien connue, sa description ne sera pas faite Le dispositif
d'entrée 12 peut être un terminal d'entrée d'adresses lui-même.
Le dispositif à mémoire 10 contient un générateur d'adresse interne 13 produisant une information d'adresse interne AI et constitué par un compteur à fonctionnement général, qui compte séquentiellement le nombre d'impulsions d'horloge C Pl pour délivrer en parallèle sa sortie qui forme l'information d'adresse
interne AI.
Le dispositif à mémoire 10 comporte un sélecteur
d'information d'adresse 14 alimenté par la sortie AO du disposi-
tif d'entrée 12 et la sortie AI du générateur 13 Le sélecteur 14 délivre l'une ou l'autre des informations d'adresse externe AO et d'adresse interne AI comme information d'adresse G en fonction d'une impulsion de sélection d'information d'adresse
SE issue d'un générateur de signaux de commande décrit ultérieu-
rement Dans cet exemple, dans un mode d'écriture selon lequel une information est stockée dans le dispositif à mémoire, l'information d'adresse interne AI est utilisée comme information d'adresse, tandis qu'en mode de lecture, l'information d'adresse
externe AO est utilisée comme information d'adresse.
La mémoire 15 fonctionne comme mémoire de trajet vocal du commutateur temporel d'un trajet vocal à temps partagé Comme cela est bien connu dans la technique, cette mémoire 15 comprend un réseau 1 SA de cellules de mémoire disposé en matrice, un décodeur d'adresses 15 B qui désigne des adresses du réseau 15 A en fonction de l'information d'adresse G, un commutateur 15 C qui emmagasine l'information de mémoire issue du dispositif d'entrée 11 dans une cellule prédéterminée du réseau 15 A en fonction de la sortie du décodeur d'adresses 15 B lorsqu'une impulsion d'écriture-lecture WE est en mode d'écriture, et un amplificateur de lecture 15 D qui lit l'information mémorisée dans le réseau 15 A comme information D' en fonction de la sortie du décodeur
d'adresses 15 B lorsque l'impulsion WE est en mode lecture.
L'information qui sort de l'amplificateur 15 D est assignée à un créneau d'une pluralité de créneaux temporels constituant une trame de 125 microsecondes, puis appliquée à un dispositif de sortie d'information 16 pouvant être un terminal de sortie ou
la voie principale de sortie elle-même d'un commutateur temporel.
Le dispositif à mémoire 10 est aussi pourvu d'un grniérateur de signaux de commande 17 qui produit l'impulsion d'horloge CP 1, l'impulsion de sélection d'information d'adresse SE et l'impulsion d'écriture-lecture WE Le générateur 17 se compose de deux bascules du type J-K 17 A et 17 B, d'une porte OU 17 C et d'un inverseur 17 D Lorsqu 'une impulsion d'horloge CP 0, telle que celle représentée sur la figure 2 A et ayant une période de 60 nanosecondes, est appliquée au générateur 17 à partir d'un dispositif d'entrée d'impulsion d'horloge 18, les éléments de circuit du générateur 17 fonctionnent de la manière
suivante pour produire les signaux CP 1, SE et WE précités.
Plus particulièrement, l'impulsion d'horloge CPO est appliquée à la borne C de la bascule J-K FF 1 Puis son état de sortie est changé, comme représenté sur les figures 2 B et 2 C, à l'instant ti, de sorte que la sortie Q passe à 1 et la sortie inversée Q passe à 0, ces deux sorties étant respectivement appliquées aux bornes J et K de la bascule FF 2 A un instant séparé de l'instant tl d'une demi-période de la fréquence de récurrence de l'impulsion d'horloge CP 0, c'est-à-dire à l'instant t 2 quand l'impulsion d'horloge CPO change d'état (pour passer au niveau bas dans les exemples illustrés), le signal représentant ce changement est appliqué à la borne C de la bascule FF 2 via un inverseur 17 D La bascule FF 2 change donc d'état, comme représenté sur les figures 2 D et 2 E, en fonction des sorties complémentaires Qi et Q 1 de la bascule FF 1 qui sont appliquées à ces bornes J et K, de sorte que la sortie Q 2 de la
bascule FF 2 devient 1 et la sortie complémentaire Q 2 devient 0.
Ces deux dernières sorties sont respectivement appliquées aux bornes K et J de la bascule FF 1 A l'instant t 3, lorsque l'impulsion d'horloge CPO passe au niveau bas, la bascule FF 1 change d'état, si bien que ces sorties Qi et Q 1 deviennent
respectivement O et 1.
A l'instant t 3 cependant, comme une entrée positive est appliquée à la borne C, la bascule FF 2 ne change pas d'état A l'instant o l'impulsion d'horloge CPO repasse au niveau bas, un signal 1 est appliqué à la borne C de la bascule FF 2, de sorte que cette bascule change d'état et que par conséquent ses sorties Q 2 et Q 2 deviennent respectivement O et 1 A cet instant cependant, la bascule FF 1 ne change pas d'état Ensuite, chaque
fois que l'impulsion d'horloge CPO est appliquée, le fonctionne-
ment qui vient d'être décrit se répète En relation à ce fonc-
tionnement, la porte OU 17 C change d'état entre les instants tl et t 2 de façon à appliquer une forme d'ondes, telle que
représentée sur la figure 2 F, au générateur 13 en tant qu'impul-
sion d'horloge CP 1 La sortie inversée Q 1 de la bascule FF 1 est fournie au sélecteur 14 ainsi qu'au commutateur 15 C de la mémoire pour respectivement faire fonction d'impulsion de sélection
d'information d'adresse SE et d'impulsion d'écriture-lecture WE.
Le fonctionnement du circuit de la figure 1 va mainte-
nant être décrit en référence aux figures 3 A-3 J On notera que 26 la figure 3 A correspond à la figure 2 A, la figure 3 B à la figure 2 F et les figures 3 D et 3 E à la figure 2 C. Lorsqu'une impulsion d'horloge CPO (figure 3 A) est issue du dispositif d'entrée 18, le générateur 17 délivre des
impulsions (figures 3 B, 3 D et 3 E) qui sont appliquées respecti-
vement au générateur 14 et au commutateur 15 C de la mémoire 15.
Dans ce cas, l'impulsion d'horloge CPO est une impulsion ayant un rapport cyclique de 50 % et une période de T L'impulsion d'horloge C Pl est synchrone avec l'impulsion d'horloge CPO, a une période de 2 T et un rapport cyclique de 75 % L'impulsion d'horloge C Pl passe au niveau O seulement durant des demi-cycles
positifs alternés de l'impulsion CPO.
Comme décrit ci-dessus, le générateur 13 contient un compteur qui, lorsque alimenté par l'impulsion CP 1, en compte séquentiellement le nombre de façon à fournir, comme information d'adresse interne AI, des signaux< codés en binaire AI 1, AI 1, AI 3, , correspondant aux valeurs décimales 1, 2, 3,, à chaque période 2 T. Lorsqu'il reçoit du générateur 17 l'impulsion de sélection SE (figure 3 D) ayant une période de 2 T et un rapport cyclique de 50 %, le sélecteur 14 sélectionne l'information d'adresse externe AO comme l'information d'adresse G durant un intervalle T (t 10-t 12) dans lequel l'impulsion SE est au niveau 0, tandis qu'il sélectionne l'information d'adresse interne AI comme information d'adresse durant un intervalle successif T (t 12-t 14) Par conséquent, l'information d'adresse G est formée des combinaisons alternées des informations d'adresse externes A 01, A 02,, et des informations d'adresse internes AI 1, AI 2, , à chaque période T L'information d'adresse G est appliquée au décodeur d'adresses A 5 B pour être décodée en vue de produire un signal de désignation de mot du réseau de cellules de mémoire. Au commutateur 15 C de la mémoire 15 est appliquée une impulsion de lecture-écriture WE (figure 3 E) issue du générateur 17 L'impulsion WE est la même que l'impulsion SE et met la mémoire 15 en mode lecture durant un intervalle t 10-t 12 dans lequel le niveau de l'impulsion WE est 0, tandis qu'il met la mémoire 15 en mode écriture durant un intervalle t 12-t 14 dans
lequel le niveau de l'impulsion est 1 1 l s'ensuit que le commuta-
teur 15 C prend ou mémorise séquentiellement, au rythme repré-
senté sur la figure 3 I, des informations de mémoire D 1, D 2, D 3, , faisant office de l'information de mémoire D (figure 3 H)
issue du dispositif d'entrée d'information 11 durant un inter-
valle T de t 12-t 14 Les informations de mémoire ainsi prises en compte par le commutateur 15 C sont séquentiellement mises en mémoire dans les cellules désignées du réseau 15 A en fonction des informations d'adresse AI 1, AI 2, AI 3,, issues du décodeur d'adresses 15 B. Durant un intervalle dans lequel l'impulsion WE est au niveau O (par exemple durant l'intervalle t 10-t 12 indiqué à la figure 3 E), le commutateur 15 C ne mémorise pas l'information issue du dispositif d'entrée 11 Par conséquent, durant cet intervalle, des signaux de désignation d'adresses correspondant aux informations d'adresse A 01, A 02,, c'est-à-dire les signaux de désignation de mots issus du décodeur d'adresse 15 e, sont séquentiellement appliqués au réseau 15 A, de sorte que les informations mises en mémoire Dl', D 21,t D 3 ' qui représentent le contenu des cellules deméimoire désignées sont séquentiellement envoyées au dispositif de sortie d'informations ou au dispositif de sortie 16 par l'intermédiaire de l'amplificateur de lecture D à la cadence d'horloge illustrée à la figure 3 J. Comme décrit ci-dessus, puisque selon l'invention la désignation d'adresses d'une mémoire est faite en utilisant non seulement une information d'adresse externe, mais aussi une information d'adresse interne produite par un générateur contenu dans la mémoire, la période pendant laquelle l'information d'adresse externe est entrée devient le double de la période de
fonctionnement de la mémoire, ce qui absorbe la marge de temps.
Il en découle que la mémoire peut fonctionner à une période de fonctionnement déterminée par les performances de la mémoire elle-même, sans être affectée par la marge de temps inhérente à
la mémoire.
En outre, conformément à l'invention, au lieu de produire alternativement une information d'adresse externe pour lire et une information d'adresse interne pour écrire par un commutateur de transfert, du fait qu'une portion d'un intervalle ne contenant pas de déviation de l'information d'adresse externe
et qu'une portion de l'information d'adresse interne ne chevau-
chant pas la première portion citée sont choisies par un sélec-
teur, il est possible d'accroître d'un facteur deux la vitesse de fonctionnement avec une conception classique Ceci est une caractéristique importante de l'invention Ainsi, quand la mémoire de cette invention est fabriquée en circuits intégrés de haute densité (dispositif LSI), il est possible de doubler la vitesse d'une mémoire classique ayant la même dimension Par ailleurs, même quand la vitesse est accrue, puisqu'il n'est pas nécessaire d'utiliser un élément spécial de commutation à haute vitesse, il est possible d'utiliser un dispositif à basse puissance et d'accroître la densité des circuits intégrés En particulier, dans le cas ou l'invention est appliquée à un commutateur temporel pour une liaison ou un central téléphonique
à temps partagé, il est possible d'accroite le degré d'intégra-
tion jusqu'à 16 k bits si N dispositifs MOS (Métal-Oxyde-
Semiconducteur) sont utilisés Par conséquent, une mémoire et un compteur correspondant à 1024 canaux peuvent être installés dans le dispositif LSI Ainsi, en comparaison avec un commutateur temporel antérieur ayant 1024 canaux multiplexés, il est possible de réduire le nombre des circuits intégrés jusqu'à 1/40 et la consommation d'énergie jusqu'à 1/9 Le rapport, parmi la surface du réseau de mémoire, de la surface du bloc-notes périphérique ou mémoire temporaire de traitement et du circuit de commande d'adresse agissant comme interface entre la mémoire et les éléments de circuit logiques, et la surface des éléments de circuit logiques comme le commutateur et l'amplificateur de lecture associés au réseau de mémoire du dispositif à mémoire conforme à l'invention est 6:3:1, et la surface occupée par le générateur de signaux de commande ne représente seulement que 2 % de la surface totale Il est à noter que cela correspond à la surface de la mémoire classique LSI, de sorte qu'il n'est pas
toujours nécessaire d'accroître sensiblement la surface du réseau.
La figure 4 illustre schématiquement l'agencement des circuits d'un dispositif ou puces-LSI 100 et le pourcentage de la surface occupée ainsi d'un commutateur temporel conforme à l'invention Chaque puce 100 mesure 3, 9 mm x 6,35 mm La figure 4 présente également des électrodes de liaison 102, des circuits de commande d'adresse 104, chacun incluant un générateur 13 et un sélecteur 14, un réseau de mémoire 106 ayant une capacité de 11 k bits ( ( 128 x 48) + ( 128 x 40)), un décodeur de rangée 107 et des décodeurs de colonnes 108 qui correspondent au décodeur d'adresse 15 B représenté sur la figure 1 Il est aussi
prévu un circuit d'entrée-sortie de données incluant un commuta-
teur 15 C, un amplificateur de lecture 15 D (voir figure 1) et un tampon d'interface entre la puce et le circuit extérieur, ainsi qu'une unité contenant un circuit qui forme l'impulsion d'horloge CPO en fonction de l'impulsion d'horloge externe et un générateur de signaux de commande 17 qui forme les signaux
CP 1, SE et WE sur la base de l'impulsion d'horloge CPO.
La figure 5 illustre un autre exemple de réalisation d'un dispositif à mémoire conforme à l'invention, dans laquelle les éléments identiques ou similaires à ceux représentés sur la figure 1 sont désignés par les mêmes chiffres de référence Le générateur de signaux de commande 17 représenté sur la figure 5 est alimenté en signaux Ml et M 2 issus des premier et second dispositifs d'entrée de signaux de commande 21 et 22, en plus de l'impulsion d'horloge CPO issue du dispositif d'entrée 18 Le générateur 17 transfère les modes de fonctionnement de la mémoire en fonction d'une combinaison des valeurs des signaux Ml et M 2. Par exemple, dans le cas o le premier signal de commande Ml est 0 et le second signal de commande M 2 est 0, ce qui correspond à un mode de commutation secondaire, la porte 24 A du décodeur 24 sort un niveau 1 tandis que les portes 24 B et 24 C sortent un niveau 0 Par conséquent, les portes ET 26 A et 27 A des sélecteurs 26 et 27 sont passantes, de sorte que la sortie inversée 5 Q 1 de la bascule J-K FF 1 est délivrée par l'intermédiaire des portes OU 26 D et 27 D comme respectivement impulsion de sélection d'information d'adresse SE et impulsion de lecture-écriture WE Ce fonctionnement est le même que celui
de l'exemple de réalisation représenté sur la figure 1.
Si maintenant le signal Ml vaut 1 et le signal M 2 reste à 0, ce qui représente un mode de commutation primaire, la sortie de la porte 24 B du décodeur 24 devient 1 et les sorties des portes 24 A et 24 C passent à 0 Par conséquent, les portes ET 26 B et 27 B des sélecteurs 26 et 27 sont rendues passantes de façon à transmettre la sortie inversée Qi comme impulsion SE et la sortie directe Qi comme impulsion WE respectivement par l'intermédiaire des portes OU 26 D et 27 D. -25 Ce fonctionnement correspond à un cas déphasé de 1800 du cas envisagé ci-dessus dans lequel les signaux Ml et M 2 étaient tous deux à O L'impulsion WE envoyée à cet instant devient alternativement 1 et 0 selon le chronogramme représenté sur la figure 6 A Le signal SE est le même que celui représenté sur la figure 3 D. Un tel décalage de phase de la désignation d'adresse permet d'écrire avec l'information d'adresse externe AO et de lire avec l'information d'adresse interne AI Un commutateur primaire d'un type T-ST peut être utilisé Dans le cas o le signal Ml est de niveau 1 et le signal M 2 est aussi au niveau 1 (mode dans lequel la mémoire de commande de commutateur fonctionne), la sortie de la porte 24 C du décodeur 24 devient 1 et les sorties des portes 24 A et 24 B devient 0, si bien que les portes ET 26 C et 27 C des sélecteurs 26 et 27 sont rendues
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passantes Il s'ensuit que la p Qrte ET 26 C envoie un signal 1 (figure 6 B) au sélecteur 14 par l'intermédiaire de la porte OU 26 D en tant qu'impulsion SE Le sélecteur 14 sélectionne donc seulement l'information d'adresse interne AI et délivre continûment cette information comme information d'adresse G. A cet instant, comme représenté sur la figure 6 C, la porte ET 27 C envoie un signal 0 au commutateur 15 C via la porte OU 27 D, fermant ainsi le commutateur 15 C Ainsi, la mémoire 15 passe au mode de lecture quand le premier signal de commande Ml est 1 et le second signal de commande M 2 est 1, lisant ainsi séquentiellement le contenu du réseau 15 A selon l'information d'adresse interne AI tandis que l'information de lecture est
envoyéeau dispositif de sortie d'information 16 par l'intermé-
diaire de l'amplificateur 15 D. Pour la raison décrite ci-dessus, avec la disposition représentée sur la figure 4, il est possible d'écrire et de lire des informations à une vitesse élevée dans divers modes différents en fonction de la combinaison des premier et second
signaux de commande Ml et M 2.
Il est à noter que l'invention n'est pas limitée aux exemples de réalisation qui viennent d'être décrits et que toute
modification peut être faite sans sortir du cadre de l'invention.
Par exemple, la mémoire des exemples précédents peut être modifiée pour écrire et lire une information à mémoriser
ayant un nombre plus grand de bits que les informations AO et AI.
Il devient alors possible d'utiliser le réseau de cellule de mémoire comme circuit de mémoire d'une information d'adresse Si la mémoire est utilisée aussi comme mémoire de commande de commutateur, le nombre de bits de l'information de mémoire est nécessaire Plus particulièrement, dans une mémoire de commande de commutateur ordinaire, la lecture est faite avec des adresses séquentielles, mais seulement si cela est désigné, l'écriture est faite d'adresses aléatoires Ainsi, la lecture est faite avec des signaux de commande Ml = 1 et M 2 = 0, et si désigné, elle est faite avec Mi = 1 et M 2 = O de façon à écrire avec une adresse aléatoire (adresse externe) à cet instant, et la lecture est poursuivie avec des adresses séquentielles Ainsi, l'écriture dans la mémoire de commande de commutateur elle-même est faite en commutant le signal de commande de commutation M 2 seulement si désigné. Dans les exemples précédents, l'impulsion d'horloge CPO et les impulsions SE et WE peuvent provenir de sources
extérieures, en éliminant le générateur 17.
Claims (1)
1 à 3, caractérisé en ce que ledit générateur ( 13) d'information d'adresse interne (AI) contient un compteur comptant le nombre d'impulsions d'horloge pour former des informations d'adresse
internes continues.
Dispositif à mémoire selon l'une des revendications
précédentes, caractérisé en ce que ledit circuit de mémoire ( 15) écrit ou lit ladite information (D) d'un nombre de bits plus
grand que celui de ladite information d'adresse.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56088375A JPS57203276A (en) | 1981-06-09 | 1981-06-09 | Information storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2507372A1 true FR2507372A1 (fr) | 1982-12-10 |
| FR2507372B1 FR2507372B1 (fr) | 1987-04-24 |
Family
ID=13941040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (8)
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| US (1) | US4564926A (fr) |
| JP (1) | JPS57203276A (fr) |
| CA (1) | CA1188425A (fr) |
| DE (1) | DE3221872A1 (fr) |
| FR (1) | FR2507372B1 (fr) |
| GB (1) | GB2101372B (fr) |
| NL (1) | NL8202302A (fr) |
| SE (1) | SE451914B (fr) |
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- 1982-06-08 FR FR8209912A patent/FR2507372B1/fr not_active Expired
- 1982-06-08 NL NL8202302A patent/NL8202302A/nl active Search and Examination
- 1982-06-08 SE SE8203553A patent/SE451914B/sv not_active IP Right Cessation
- 1982-06-09 CA CA000404796A patent/CA1188425A/fr not_active Expired
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| DE3221872A1 (de) | 1983-03-03 |
| FR2507372B1 (fr) | 1987-04-24 |
| NL8202302A (nl) | 1983-01-03 |
| GB2101372A (en) | 1983-01-12 |
| CA1188425A (fr) | 1985-06-04 |
| US4564926A (en) | 1986-01-14 |
| SE8203553L (sv) | 1982-12-10 |
| GB2101372B (en) | 1985-03-27 |
| JPS57203276A (en) | 1982-12-13 |
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| CH622901A5 (fr) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TP | Transmission of property | ||
| CA | Change of address |