NL8202302A - Informatie-geheugeninrichting. - Google Patents
Informatie-geheugeninrichting. Download PDFInfo
- Publication number
- NL8202302A NL8202302A NL8202302A NL8202302A NL8202302A NL 8202302 A NL8202302 A NL 8202302A NL 8202302 A NL8202302 A NL 8202302A NL 8202302 A NL8202302 A NL 8202302A NL 8202302 A NL8202302 A NL 8202302A
- Authority
- NL
- Netherlands
- Prior art keywords
- information
- address information
- control signal
- memory device
- memory
- Prior art date
Links
- 230000004044 response Effects 0.000 claims 1
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000012552 review Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
- G06F7/78—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data for changing the order of data flow, e.g. matrix transposition or LIFO buffers; Overflow or underflow handling therefor
- G06F7/785—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data for changing the order of data flow, e.g. matrix transposition or LIFO buffers; Overflow or underflow handling therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using a RAM
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/06—Address interface arrangements, e.g. address buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/08—Time only switching
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Networks & Wireless Communication (AREA)
- Mathematical Physics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Static Random-Access Memory (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Memory System (AREA)
Description
£ J
-1- 22563/JF/mv
Korte aanduiding: Informatie-geheugeninrichting.
Be uitvinding heeft betrekking op een informatie-geheugeninrichting van het type, waarin informatie sequentieel wordt opgeslagen in cel-5 len van een geheugencel-array en uit de cellen wordt gelezen in overeenstemming met adresinformatie.
.De onderhavige uitvinding heeft betrekking op een informatie-geheugeninrichting en in het bijzonder op een informatie-geheugeninrichting van het type, waarin uitwendige geheugeninformatie sequentieel en wille-10 keurig warden opgeslagen in adressen, die zijn aangeduid door adresinformatie en de opgeslagen informatie willekeurig en sequentieel wordt uitgele-zen uit de door adresinformatie aangeduide adressen.
In overeenstemming met een informatie-geheugeninrichting van dit type volgens de stand van de techniek, wordt van buitenaf toegevoerde 15 geheugeninformatie sequentieel opgeslagen in adresposities van een geheugencel -array, aangeduid door adresinformatie, gebaseerd op uitwendige adresinformatie of geheugeninformatie, die is opgeslagen in de geheugencellen op posities, aangeduid door adresinformatie, gebaseerd op uitwendige a-dresinformatie wordt uitgelezen. Als een voorbeeld van een dergelijke ge-20 heugeninrichting kan een spraaklijnschakelaar van een digitale telefoon-centrale worden genoemd, die bijvoorbeeld een tijdsschakelaar is, waarin een spraakpad-geheugeninrichting, voorzien van een aantal geheugencellen, wordt gebruikt voor het in eenvooraf bepaalde volgorde toewijzen van in de tijd gedeelde gegevens op een inkomende hoofdweg aan tijdssleuven 25 op een uitgaande hoofdweg.
In de informatie-geheugeninrichting met deze opbuuw is net ge-bruikelijk afzonderlijk adresinformatie, ingericht voor het schrijven van informatie en adresinformatie, ingericht voor het uitlezen van opgeslagen informatie toe te voeren door een uitwendige bron van adres-30 informatie. In de hierboven beschreven tijdsschakelaar bijvoorbeeld, worden de gegevens van respectieve tijdssleuven, verschaft door de inkomende hoofdweg, willekeurig opgeslagen ,op vooraf bepaalde posities van een spraakpad-geheugeninrichting in overeenstemming met adresinformatie van een, schakelbesturings-geheugeninrichting, die uitwendig is gelnstalleerd 35 en waarin de opgeslagen informatie wordt uitgelezen voor tijdssleuven op de uitgaande hoofdweg van de spraakpad-geheugeninrichting, waarbij de opgeslagen informatie sequentieel wordt uitgelezen uit vooraf bepaalde posities van de spraakpad-geheugeninrichting in overeenstemming met de 8202302 4 *· -2- 22563/JF/mv t adresinformatie, die bestaat uit de teluitgangen van een uitwendige teller. Gebruikelijk worden het uitgangssignaal van de schakelaarbesturings-geheu-geninrichting en het uitgangssignaal van de teller selectief overgedragen onder gebruikmaking van twee schakelaars, teneinde afwisselend de hier-5 boven beschreven schrijfbewerking en leesbewerking uit te voeren. Een voor-beeld van een dergelijke opbouw is geopenbaard in een artikel door K.Tawara e.a., getiteld: "A time division switching network based on time switches", in Review of the Electrical Communication Laboratories, Vol. 27,
Nos. 9-10, september-oktober, 1979» bladzijden 758-772. Overeenkomstig 10 is het gebruikelijk de uitwendige adresinformatie toe te voeren naar de geheugeninrichtlng bij een werkingsduur met een vooraf bepaalde constante tijdsmarge.
Wanneer men echter de werkingsduur van de inrichting probeert te bekorten, dat wil zeggen de geheugentoegangstijd, is het onmogelijk de 15 tijdsmarge te verwaarlozen. Vanwege deze reden is het essentieel de geheugentoegangstijd, veroorzaakt door de tijdsmarge te verkleinen, ten einde een werking met een grote snelheid uit te voeren.
Om bijvoorbeeld telefoonuitwisseling tussen hoofdwegen met elk 1024 kanalen bij een snelheid van 8M bits per seconde te effectueren met 20 de tijdschakelaar, vereist de hierboven beschreven tijdschakelaar volgens de stand van de techniek een toegangstijd van 30 nanoseconden. Met een dergelijk hoge-snelheidstoegangstijd is het onmogelijk de dichtheid van de gelntegreerde schakelingen te vergroten, hetgeen het moeilijk raaakt een dergelijke tijdschakelaar op te bouwen als een LSI.
25 Overeenkomstig is het een doel van de onderhavige uitvinding te voorzien in een verbeterde informatie-geheugeninrichting, die met een grote snelheid kan werken en waarbij het niet is vereist te voorzien in een marge’ met betrekking tot de kringlooptijd van de geheugeninrichting.
Een ander doel van de onderhavige uitvinding is te voorzien in 30 een informatie-geheugeninrictiing die eenvoudig kan worden gefabriceerd in een LSI.
Hiertoe voorziet de uitvinding in een inrichting van de in de aanhef genoemde soort, die het kenmerk heeft, dat er is voorzien in een inwen-’dige adresinformatie-generator voor het opwekken van inwendige adresinforma-35 tie, een adresinformatie-keuzeorgaan voor het kiezen van of inwendige a-dresinformatie of uitwendige adresinformatie, die van buitenaf wordt toe-gevoerd voor het vormen van adresinformatie en een informatie-geheugenscha-keling voor het opslaan van geheugeninformatie op een positie, die is aangeduid doo 8202302 -3- 22563/JF/mv
* < I
de adresinformatie en voor het uitlezen van de op de aangeduide positie opgeslagen informatie.
De uitvinding zal nu nader worden beschreven aan de hand van voor-keursuitvoeringsvornien en onder verwijzing naar de tekening, waarin: 5 Fig. 1 een blokschema is, dat de basisopbouw toont van een uit- voeringsvorm van de informatie-geheugeninrichting volgens de onderhavige uitvinding;
Fig. 2A tot en met 2F golfvormen tonen, die nuttig zijn voor het toelichten van de werking van de stuursignaal-generator, die in fig, 1 is 10 getoond;
Fig. 3A tot en met 3J golfvormen tonen, die nuttig zijn voor het toelichten van de werking van de in fig. 1 getoonde inrichting;
Fig. 4 een voorbeeld toont van de layout van de tijdschakelaars op een LSI-chip, die de onderhavige uitvinding belichaamt; 15 Fig. 5 een blokschema is, dat de opbouw toont van een gemodificeerd uitvoeringsvorm van de informatie-geheugeninrichting volgens de onderhavige uitvinding; en
Fig 6A tot en met 6C golfvormen tonen voor het toelichten van de werking van de in fig. 4 in verband met de figuren 3A-3J getoonde LSI-20 chip.
Fig. 1 toont een uitvoeringsvorm van de informatie-geheugeninrichting van de onderhavige uitvinding, toegepast op een tijdschakelaar van een in de tijd( gedeelde telefooncentrale. De informatie-geheugeninrichting 10 omvat een geheugeninformatie-invoerinrichting 11 voor het 25 van buitenaf toevoeren van op te slane informatie D.De informatie D is toegewezen aan tijdssleuven, die een raster van 125 microseconden vormen, bijvoorbeeld overeenkomend met een aantal abonneelijnen. De informatie-invoerinrichting 11 kan een gegevess-invoerklem of de inkomende hoofdweg zelf vaneen tijdschakelaar zijn. De informatie-geheugeninrichting 30 10 omvat een uitwendige-adresinformatie-invoerinrichting 12 waarin uit- wendige adresinformatie AO, die aangeeft of de uitwendige geheugenin-formatie dient te worden opgeslagen in cellen van een geheugencel- array, bij voorbeeld cellen op elke woordlijn, die de geheugencel-array vormen, zoals later zal worden beschreven, wordt ingevoerd. De adresinformatie-35 invoerinrichting 12 komt overeen met een schakelbesturings-geheugenin-richting onder besturing van een centrale verwerkingseenheid, die niet is getoond en wordt gebruikt voor het uitlezen van informatie uit het ge-heugenarray, zoals later zal worden beschreven en om uitgelezen informatie 8202302 -4- 22563/JF/mv geschikt toe te wijzen aan een uitgaande hoofdweg, bijvoorbeeld aan een aantal tijdssleuven van een raster met bijvoorbeeld een lengte van 125 micro-seconden, Aangezien een dergelijke schakelbesturing-geheugeninrichting bekend is, zal daarvan hierin geen beschrijving worden opgenomen. De a-5 dresinformatie-invoerinrichting 12 kan een adresinvoer-eindstation zelf zijn. De informatie-geheugeninrichting 10 bevat een inwendig-adresgenerator 13 voor het verschaffen van inwendige adresinformatie AI en bestaande uit een teller voor algemene doeleinden, die sequentieel het aantal klokpul-sen CPI telt voor het parallel uitvoeren van zijn uitgang als de inwendige 10 adresinformatie AI.
De informatie-geheugeninrichting 10 bevat een adresinformatie-keuzeorgaan 14, dat wordt voorzien van het uitgangssignaal AO van de uitwendig adres-invoerinrichting 12 enhet uitgangssignaal AI van de in-wendige-adresinformatie-generator 13. Het keuzeorgaan 14 voert of de uit-15 wendige adresinformatie AO of de inwendige adresinformatie AI uit als adresinformatie G in overeenstemming met een adresinformatie-keuzepuls SE, toegevoerd door een stuursignaal-generator, die later zal worden beschreven. In dit voorbeeld wordt in een schrijfmodus, waarin informatie wordt opgeslagen in de geheugeninrichting, de inwendige adresinformatie 20 AI gebruikt als de adresinformatie, terwijl in een uitleesmodus de iiitweridige adresinformatie AO wordt gebruikt als de adresinformatie.
De geheugeninrichting 15 werkt als een spraakpad-geheugeninrich-ting van een tijdschakelaar van een in de tijd gedeeld spraakpad. Zoals bekend is in de techniek, omvat deze geheugeninrichting 15 een geheugen-25 ce.-array 15A, bevattende een aantal geheugencellen, die in een matrix zijn ingericht, een adres-decodeerorgaan 15B, dat adressen van de geheugencel-array15A aanduidt in overeenstemming met de adresinformatie G, een schake-laar 15C die de geheugeninformatie van de informatie-invoerinrichting 11 opslaat in een vooraf bepaalde geheugencel van de geheugencel-array 15A in 30 overeenstemming met het uitgangssignaal van het adres-decodeerorgaan 15B, wanneer een schrijf/leespuls WE in de schrijfmodus is en een aftastverster-ker 15D die de opgeslagen informatie uit de geheugencel-array 15A leest als een informatie Df in overeenstemming met het uitgangssignaal van het adres- decodeerorgaan 15B, wanneer de schrijf/leespuls WE in de uitlees-35 modus is. De door de aftastversterker 15D uitgevoerde, opgeslagen informatie wordt toegewezen aan een van een aantal tijdssleuven, die een raster van 125 microseconden vormen en wordt dan toegevoerd naar een informatie-uitvoerinrichting 16, die de gegevens-uitvoerklem of de uit- 8202302 -5- 22563/JF/mv gaande hoofdweg zelf van een tijdschakelaar kan zijn.
De informatie-geheugeninriehting 10 is verder voorzien van een stuursignaal-generator 17, die de klokpuls CP1, de adresinformatie-keuze-puls SE en de schrijf/leespuls WE opwekt. De stuursignaal-generator 17 5 is opgebouwd uit twee JK-type flip-flojschakelingen 17A en 17B, een 0F-poortschakeling 17C en een invertor 17D. Wanneer een klokpuls CPO, zoals getoond in fig. 2A met een periode van 60 nanoseconden wordt toegevoerd naar de stuursignaal-generator 17 door een klokpuls-invoerinrichting 18, werken de schakelingselementen van de stuursignaal-generator 17 op de 10 volgende wijze voor het opwekken van de hierboven beschreven signalen CP1, SE en WE.
In het bijzonder wordt de klokpuls CPO toegevoerd naar klem C van de JK-flip-flopschakeling JK FF1. Daarna wordt de uitgangstoestand daarvan veranderd, zoals getoond in fig. 2B en 2C ten tijde D1, waardoor 15 de Q-uitgang *1" wordt en de Q-uitgang ”0” wordt, waarbij deze Q- en Q -uitgangen worden toegevoerd naar respectievelijk de J en de K-klem van de JK-flip-flopschakeling JK FF2. Op een tijdstip dat de halve periode van de kringloop van de klokpuls CPO later ligt dan tijdstip t1, dat wil zeggen op tijdstip t2, wanneer de klokpuls CPO van toestand 20 verandert (afbouwt), wordt het signaal, dat de verandering vertegenwoordigt, toegevoerd naar de klem C van JK FF2 via een invertor 17D. Overeenkomstig verandert JK FF2 van toestand, zoals getoond in fig. 2D en 2E, in overeen-stemming met de Q1- en ΟΪ-uitgang van JK FF1, toegevoerd naar de J en de K-klem ervan met het gevolg dat de Q2-uitgang JK FF2 "V' wordt en de 02“ 25 uitgang "0" wordt. Deze uitgangden Q2 en 02 worden toegevoerd naar res pectievelijk de klemmen K en J van JK FF1. Op het tijdstip t3, wanneer de klokpuls CPO opbouwt, verandert JK FF1 van toestand, zodat de Q1- en OT -uitgang ervan respectievelijk ”0" en "1” wordt.
Op dit tijdstip t3 echter verandert; aangezien een positief ingangs-30 signaal wordt toegevoerd naar Idem C, JK FF2 niet van toestand. Op een tijdstip, waarop de klokpuls CPO opnieuw afbouwt, wordt een signaal "1" toegevoerd naar klem C van JK FF2, zodat deze flip-flop-schakeling van toestand verandert met het gevolg dat de Q2- en 02-uitgang respectievelijk "0" en ”1» wordt. Op dit tijdstip echter verandert JK FF1 niet van toestand.
35 Daarna wordt elke keer dat de klokpuls CPO wordt toegevoerd de hierboven beschreven werking herhaald. In verband met de hierboven beschreven wer-king, verandert de OF-poortschakeling 17C van toestand tussen de tijdstip-pen t1 en t2 ten einde een golfvorm, getoond in fig. 2F toe te voeren 8202302 r 1 -6- 22563/JF/mv naar de inwendige-adresinformatie-generator 13 als een klokpuls CP1. De Qj-uitgang van JK PF1 wordt toegevoerd naar het adresinformatie-keuze-orgaan 14 en naar de schakelaar 15C van de geheugeninrichting 15, teneinde te werken als respectievelijk een adresinformatie-keuzepuls SE en een schrijf/ 5 lees-puls WE.
De werking van de in fig. 1 getoonde schakeling zal worden beschreven onder verwijzing naar fig. 3A-3J. Opgemerkt zal worden dat fig. 3A overeen-komt met fig. 2A, fig. 3B met fig. 2F, fig. 3D en 3E met fig. 2C.
Wanneer een klokpuls CPO, getoond in fig. 3A, door de klokpuls-10 invoerinrichting 18 wordt ingevoerd, wekt de stuursignaal-generator 17 pulsen op, die worden getoond door fig. 3B, 3D en 3E en die* worden toegevoerd naar de adresinformatie-generator 14 en de schakelaar 15C van de geheugeninrichting 15. In dit geval is de klokpuls CPO een puls met een puls -pauzeverhouding van 50% en een periode T. De klokpuls CP1 is synchroon 15 met de klokpuls CPO en heeft een periode 2T en een puls-pauzeverhouding van 75%. De klokpuls CP1 krijgt alleen een "0"-niveau gedurende afwisselen-de positieve halve kringlopen van de klokpuls CPO.
Zoals hierboven beschreven bevat de adresinformatie-generator 13 een teller, die, wanneer daaraan de klokpuls CP1 wordt toegevoerd, sequen-20 tieel het aantal ervan telt, teneinde als de inwendige-adresinformatie AI binair gecodeerde signalen AI1, AI2 en AI3.... overeenkomen met dicimale waarden 1, 2, 3,... bij elke periode 2T toe te voeren.
Wanneer aan het adresinformatie-keuzeorgaan 14 de in fig. 3D getoonde keuzepuls SE wordt toegevoerd met een periode 2T en een puls-pauzeverhouding 25 van 50% door de stuursignaal-generator 17, kiest het adresinformatie-keuzeorgaan 14 de uitwendige adresinformatie A0 als de adresinforraatie G gedurende een interval T (t10-t12), waarin de puls SE op het »0,,-niveau is. terijl het adresinformatie-keuzeorgaan 14 de inwendige adresinformatie AI kiest als de adresinformatie gedurende een opvolgend interval T (t12-t14).
30 Bij gevolg omvat de adresinformatie G afwisselende combinaties van uitwendige adresinformatie A01, A02... en de inwendige adresinformatie AI1, AI2... bij elke periode T. De adresinformatie G wordt toegevoerd naar het adres-decodeerorgaan 15B in de geheugeninrichting cm te worden gedecodeerd voor het opwekken van een woord-aanduidingssignaal van het geheugen-array.
35 Aan de schakelaar 15c van de geheugeninrichting 15 wordt door de stuursignaal-generator 17 de in fig. 3E getoonde lees/schrijfpuls WB toegevoerd. De puls WE is het zelfde als de adresinformatie-keuze-puls SE en brengt de geheugeninrichting 15 in de uitleesmodus gedurende een interval 8202302 Γ" -7- 22563/JF/mv ; *
T10-T12, waarin het niveau van de puls WE ”0" is, terwijl deze de geheugen-inrichting 15 in de schrijftaodus brengt gedurende een interval T12-T14, waarin het pulsniveau "1" is. Bij gevolg neemt of slaat de schakelaar 15C met een in fig. 31 getoonde tempering sequentieel geheugeninformatie 5 D1, D2, D3... , werkend als de in fig. 3H getoonde geheugeninformatie D
in respectievelijk op van de informatie-invoerinrichting 11 gedurende interval t van t12-tl4. De aldus in de schakeling 15C ingenomen geheugeninformatie wordt sequentieel opgeslagen in de aangeduidde geheugencellen van het geheugencel-array 15A in overeenstemming met de adresinformatie AI1, 10 Ai2, AI3... toegevoerd door het adres-decodeerorgaan 15B.
Gedurende een interval, waarin de schrijf/lees-puls WE op het "O”-niveau is (bijvoorbeeld gedurende de interval t10-t12, getoond in fig. 3E) neemt de schakelaar 15C geen informatie van de informatie-invoerinrichting 11 in. Bij gevolg worden gedurende dit interval, adresaanduidingssignalen, 15 overeenkomend met de adresinformatie A01, A02,..., dat wil zeggen de woord-aanduidingssignalen van het adres-decodeerorgaan 15B sequentieel toegevoerd naar het geheugencel-array 15A, zodat de opgeslagen informatie Dl’, D21, D3% dat wil zeggen de inhoud van de aangeduidde geheugencellen, sequentieel wordt gezonden naar de informatie-uitvoerinrichting of de uitvoerklem 16 20 via de aftastversterker 15C met een tempering, die in fig. 3J is getoond.
Zoals hierboven beschreven wordt volgens de onderhavige uitvinding, aangezien de adresaanduiding van de geheugeninrichting wordt uitgevoerd onder gebruik making van niet alleen uitwendige adresinformatie die van buitenaf wordt toegevoerd, maar eveneens van inwendige adresinformatie, 25 die door een inwendige-adresinformatie-generator vervat in de geheugeninrichting wordt opgewekt, de periode, waarin de uitwendige adresinformatie wordt ingevoerd twee keer de werkingsperiode van de geheugeninrichting-waardoor de tijdsmarge wordt opgenomen. Bij gevolg kan de geheugeninrichting werken met een werkingsperiode die wordt bepaald door werking van de ge-30 heugeninrichting zelf, zonder te worden belnvloed door de tijdsmarge, die inherent is aan de geheugeninrichting*
Bovendien is het volgens de onderhavige uitvinding in plaats van het afwisselend opwekken van uitwendige adresinformatie voor het lezen en inwendige adresinformatie voor het schrijven 35 door een overdrachtsschakelaar, aangezien een gedeelte van het interval dat geen enkele afwijking van de uitwendige adresinformatie bevat en een gedeelte van de inwendige adresinformatie het eerst genoemde gedeelte niet overlapt, wordt gekozen door een keuze-orgaan, mogelijk de werksnel-heid van een gebruikelijke opbouw twee keer zo groot te maken. Dit is 8202302 I* -8- 22563/JF/mv een belangrijke eigenschap van de onderhavige uitvinding. Wanneer dus de geheugeninrichting van de onderhavige uitvinding wordt gefabriceerd als een LSI, is het mogelijk de snelheid 2 keer zo groot te maken als een geheugeninrichting volgens de stand van de techniek raaar van dezelfde 5 grootte. Bovendien is het zelfs wanneer de snelheid wordt vergroot, aange-zien het niet noodzakelijk is een speciaal schakelelement met een grote snelheid te gebruiken, mogelijk een inrichting voor lage verraogens te gebruiken en de dichtheid van de geintegreerde schakeling te vergroten.
Wanneer in het bijzonder de uitvinding wordt toegepast op een tijdschakelaar 10 voor gebruik in een in de tijd gedeelde telefooncentrale mogelijk de mate van integratie te vergroten tot 16 k bits wanneer n-MOS-inrichtingen worden gebruikt.Overeenkomstig kunnen een geheugeninrichting en een teller over-eenkomend met 1024 kanalen in de LSI worden gelnstalleerd. In vergelijking met een tijdschakelaar volgens de stand van de techniek met 1024 multiplex-15 kanalen is het dus mogelijk het aantal geintegreerde schakelingen tot 1/40 te verminderen en het vermogendverbruik tot 1/9. De verhouding tussen het gebied van het geheugenarray, het gebied van de omtreksomhulling en de adres-stuurschakeling, werkend als een koppelorgaan tussen de geheugeninrichting en de logische schakelingselementen en het gebied van 20 logische schakelingselementen zoals de schakelaar en de aftastversterker, geassocieerd met het geheugenarray van de informatie-geheugeninrichting, die de uitvinding belichaamt,is 6:3:1 en het gebied, in beslag genomen door de stuursignaal-generator is slechts 2% van het totale gebied. Opgemerkt dient te worden, dat overeenkomt met het gebied van de bekende geheugen-25 LSI, zodat het niet altijd noodzakelijk is het gebied van het geheugenarray te vergroten.
Fig. 4 toont schematisch de layout van LSI-chips 100 en het percentage van het daardoor in beslag genomen gebied van een tijdschakelaar, die de onderhavige uitvinding belichaamt. Elke chip 100 heeft een grootte van 30 3,9 mm x 6,35 mm. Fig. 4 toont eveneens bondeerelectrodes 102, een adres-besturingsschakeling 104, elke generator 13 en een adresinformatie-keuze- orgaan 14, een geheugenarray 106 met een kapaciteit van 11k bits (128x48 + 128 x 40), een rij-decodeerorgaan 107 en kolora-decodeerorgaan 108, die overeenkomen met het adres-decodeerorgaan 15B, getoond in fig. 1. Er is 35 eveneens voorzien in een gegevens-ingangs/uitgangs-schakeling, bevattende een schakelaar 15C, een aftastversterker 15D (zie fig. 1) en een koppel-buffer tussen de chip en de uitwendige schakeling en een schakelings-eenheid, bevattende een schakeling die het klokpuls CP0 vomit in overeen- 8202302 Γ · -9- 22563/JF/mv stemming met de uitwendige klokpuls en een stuursignaal-generator 17, die signalen CP1, SE en WE, gebaseerd op de klokpuls CPO vormt.
Fig. 5 toont een andere uitvoeringsvorm van de informatie-geheugen-inrichting volgens de onderhavige uitvinding, waarin identiekeof gelijksoor-5 tige elementen met betrekking tot die getoond in fig. 1 met dezelfde ver-wijzingssymbolen zijn aangegeven. De stuursignaal-generator 17, getoond in fig. 5, wordt voorzien van signalen M1 en M2 van een eerste en tweede stuursignaal-invoerinrichting 21 en 22 naast de klokpuls CPO van de klok-puls-invoerinrichting 18. De stuursignaal*generator 17 draagt de werkings-10 modi van de geheugeninrichting 15 over in overeenstemming met een combinatie van de waarden van de eerste en tweede stuursignalen M1 en M2.
Wanneer bijvoorbeeld een eerste stuursignaal M1 ,,0" is en het tweede stuursignaal M2 "0” is, dat wil zeggen in een tweede schakelmodus, voert de poortschakeling 24A van het decodeerorgaan 24 "1" uit, terwijl 15 de poortschakelingen 24B en 24C "0" uitvoeren. Bij gevolg worden N-poort-schakelingen 26A en 27A van keuze-organen 26 en 27 vrij gemaakt, zodat de QrT-uitgang van JK FF1 wordt uitgevoerd door middel van OF-poortschakelingen 26D en 27D als respectievelijk een adresinformatie-keuzepuls SE en een schrijf/leespuls WE. Deze werking is dezelfde als die van de in fig. 1 ge-20 toon<fe uitvoeringsvorm.
Wanneer het eerste stuursignaal M1 "I" is en het tweede stuursignaal M2 "0” is, dat wil zeggen in een eerste schakelmodus, wordt het uitgangssignaal van de poortschakeling 24B van het decodeerorgaan 24 M1n en de uitgangssignalen van de poortschakelingen 24A en 24C worden ”0”.
25 Bij gevolg worden EN-poortschakelingen 26B en 27B van de keuze-organen 26 en 27 vrij gemaakt, teneinde de θΤ-uitgang uit te zenden als de adresinformatie-keuzepuls SE en de Q1-uitgang als de schrijf/lees-puls WE, door middel van de OF-poortschakelingen 26D en 27D. Deze werking komt overeen met een geval dat 180° in fase is verschoven ten opzichte van 30 het hierboven beschreven geval, waarin het eerste en het tweede stuursignaal M1 en M2 beide ,T0" zijn. De op dit tijdstip uitgezonden puls WE wordt afwisselend "1” en "0", in overeenstemming met de tempering, getoond in fig. 6A. SE is hetzelfde als getoond in Fig. 3D.
Een dergelijke faseverschuiving van de adresaanduiding maakt het 35 mogelijk te schrijven metde uitwendige adresinformatie AO en te lezen met de inwendige adresinformatie AI. Een primaire schakelaar met een T-S-T-opbouw kan worden gebruikt, wanneer het eerste stuursignaal ME ”1” en het tweede stuursignaal n1M is (modus, waarin de schakelaarbesturings-geheugen- 8202302 β -10- 22563/JF/mv inrichting werkt)t het uitgangssignaal van de poortschakeling 24C van het decodeerorgaan 24 wordt n1M en de uitgangssignalen van de poortschakelingen 24A en 24B warden "0" met gevolg dat de EN-poortschakelingen 26C en 27C van de keuze-organen 26 en. 27 worden vrij gemaakt. Bij gevolg zendt de 5 EN-poortschakeling 26C een signaal ”1" (getoond in fig. 5B) naar het adresinformatie-keuzeorgaan 14 via de OF-poortschakeling 26D als de adres-inforraatie-keuzepuls SE. Overeenkomstig kiest het adresinformatie-keuzeorgaan 14 alleen de inwendige adresinforraatie AI en voert continu deze informatie als de adresinforraatie G uit.
10 Op dit tijdstip zendt zoals getoond in fig. 5C, de EN-poortschake ling 27C een signaal "0” naar schakelaar 15C via de OF-poortschakeling 17D, waardoor de schakelaar 15C wordt gesloten. Bij gevolg komt de geheu-geninrichting 15 in een uitleesmodus, wanneer het eerste stuursignaal M1 "1" is en het tweede stuursignaal M2 "1" is, waardoor dus sequentieel 15 de inhoud uit het geheugenarray 15A wordt gelezen in overeens terming met de inwendige adresinformatie AI en de uitgelezen informatie wordt gezonden naar de informatie-uitvoerinrichting 16 via de aftastversterker 15D.
Vanwege de hierboven beschreven reden is het met de opbouw volgens fig. 4 mogelijk informatie met een grote snelheid te schrijven en te lezen in 20 verschillende modi, die verschillen afhankelijk van de corabinatie van een eerste en tweede stuursignaal M1 en M2.
Het dient te worden begrepen dat de uitvinding niet is beperkt tot de specifiek hierboven beschreven uitvoeringsvormen en dat de verschillende modificaties kunnen worden aangebracht zonder buiten de ware geest en 25 strekking van de uitvinding te komen.
Bijvoorbeeld kan de geheugeninrichting van de voorgaande uitvoeringsvormen worden gemodificeerd om geheugeninformatie met een grote?aantal bits dan die van de geheugeninformatie AO en AI te schrijven en lezen.
Het wordt dan mogelijk het geheugencel-array te gebruiken als de geheugenscha-30 keling van adresinformatie. Wanneer de geheugeninrichting eveneens wordt gebruikt als een schakelaarbesturings-geheugeninrichting is het bitaantal van de geheugeninformatie noodzakelijk. In het bijzonder wordt in een gewone schakelaarbesturings-geheugeninrichting het lezen uitgevoerd met sequentieel adres, maar alleen wanneer aangeduid, schrijven wordt uitge-35 voerd met een willekeurige adres. Lezen wordt dus uitgevoerd met stuur-signalen M1 s "1” en M2 a "0” en wanneer aangeduid worden M1 = "1" en M2 s "0" gemaakt, teneinde te schrijven met een willekeurig adres (uitwen-dig adres) op dat tijdstip en lezenwordt voortgezet met sequentiele adressen.
8202302 -11- 22563/JF/mv
Schrijven in de schakelaarbesturings-geheugeninrichting zelf wordt dus alleen uitgevoerd door schakelstuursignaal M2, wanneer aangeduid.
In de voorgaande uitvoeringsvormen kunnen de klokpuls CPO, de adres-informatie-keuzepuls SE en de schrijf/leespuls WE door uitwendige bronnen worden toegevoerd, waardoor de stuursignaal-generator 17 wordt geelimi-neerd.
8202302
Claims (5)
1. Informatie-geheugeninrichting van het type, waarin informatie sequentieel wordt opgeslagen in cellen van een geheugencel- array 5 de cellen wordt gelezen in overeenstemming met adresinformatie, met het kenmerk, dat er is voorzien in een inwendige-adresinformatie-generator voor het opwekken van inwendige adresinformatie, een adresinformatie -keuze orgaan voor -het kiezen van of inwendige adresinformatie of uitwendige adresinformatie, die van buitenaf wordt toegevoerd voor het vormen van 10 adresinformatie en een informatie-geheugenschakeling voor het opslaan van geheugeninformatie op een positie, die is aangeduid door de adresinformatie en voor het uitlezen van de op de aangeduidde positie opgeslagen informatie.
1 1»* V -12- 22563/JF/mv
2. Informatie-geheugeninrichting volgens conclusie 1, met het ken-15 merk, dat deze verder een stuursignaal-generator omvat, die of een schrijf- stuursignaal, of een lees-stuursignaal of zowel een schrijf- als lees-stuur-signaal opwekt, welk schrijf- en lees-stuursignaal respectievelijk het schrijven en lezen van de geheugeninformatie bestuurt en een adresinfor-matiekeuze-stuursignaal, dat tot gevolg heeft, dat het adresinformatie-20 keuzeorgaan of de uitwendige adresinformatie of de inwendige adresinformatie kiest.
3. Informatie-geheugeninrichting volgens conclusie 1, met het kenmerk, dat deze verder een uitwendig- stuursignaal-:invoerorgaan omvat, waarin een uitwendig stuursignaal van buitenaf wordt ingevoerd en dat de 25 stuursignaal-generator het adresinformatiekeuze-stuursignaal en het schrijf/ lees-stuursignaal opwekt in responsie op het uitwendige stuursignaal.
4. Informatie-geheugeninrichting volgens conclusie 1, met het kenmerk, dat de inwendig* adresgenerator een teller bevat, die het aantal klokpulsen voor het vormen van continue inwendige adresinformatie telt.
5. Informatie-geheugeninrichting volgens conclusie 1, met het ken merk, dat de informatie-geheugenschakeling de geheugeninformatie schrijft of uitleest met een bitaantal, dat groter is dan dat van de adresinformatie. Eindhoven, juni 1982 8202302
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8837581 | 1981-06-09 | ||
JP56088375A JPS57203276A (en) | 1981-06-09 | 1981-06-09 | Information storage device |
Publications (1)
Publication Number | Publication Date |
---|---|
NL8202302A true NL8202302A (nl) | 1983-01-03 |
Family
ID=13941040
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
NL8202302A NL8202302A (nl) | 1981-06-09 | 1982-06-08 | Informatie-geheugeninrichting. |
Country Status (8)
Country | Link |
---|---|
US (1) | US4564926A (nl) |
JP (1) | JPS57203276A (nl) |
CA (1) | CA1188425A (nl) |
DE (1) | DE3221872C2 (nl) |
FR (1) | FR2507372B1 (nl) |
GB (1) | GB2101372B (nl) |
NL (1) | NL8202302A (nl) |
SE (1) | SE451914B (nl) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58137391A (ja) * | 1982-02-10 | 1983-08-15 | Fujitsu Ltd | 時間スイツチ回路 |
JPS59180871A (ja) * | 1983-03-31 | 1984-10-15 | Fujitsu Ltd | 半導体メモリ装置 |
GB2138230B (en) * | 1983-04-12 | 1986-12-03 | Sony Corp | Dynamic random access memory arrangements |
FR2554952B1 (fr) * | 1983-11-15 | 1989-04-28 | Telecommunications Sa | Procede et systeme d'adressage pour memoire dynamique |
JPH0642263B2 (ja) * | 1984-11-26 | 1994-06-01 | 株式会社日立製作所 | デ−タ処理装置 |
US4742474A (en) * | 1985-04-05 | 1988-05-03 | Tektronix, Inc. | Variable access frame buffer memory |
US4685084A (en) * | 1985-06-07 | 1987-08-04 | Intel Corporation | Apparatus for selecting alternate addressing mode and read-only memory |
US4815033A (en) * | 1985-12-10 | 1989-03-21 | Advanced Micro Devices, Inc. | Method and apparatus for accessing a color palette synchronously during refreshing of a monitor and asynchronously during updating of the palette |
JPH0779514B2 (ja) * | 1986-01-24 | 1995-08-23 | 日本電気株式会社 | 時分割時間スイツチ制御方式 |
US5133062A (en) * | 1986-03-06 | 1992-07-21 | Advanced Micro Devices, Inc. | RAM buffer controller for providing simulated first-in-first-out (FIFO) buffers in a random access memory |
US4949301A (en) * | 1986-03-06 | 1990-08-14 | Advanced Micro Devices, Inc. | Improved pointer FIFO controller for converting a standard RAM into a simulated dual FIFO by controlling the RAM's address inputs |
JPH0221490A (ja) * | 1988-07-07 | 1990-01-24 | Oki Electric Ind Co Ltd | ダイナミック・ランダム・アクセス・メモリ |
US5005157A (en) * | 1989-11-13 | 1991-04-02 | Chips & Technologies, Inc. | Apparatus for selectively providing RAS signals or RAS timing and coded RAS address signals |
US5923604A (en) * | 1997-12-23 | 1999-07-13 | Micron Technology, Inc. | Method and apparatus for anticipatory selection of external or internal addresses in a synchronous memory device |
TW430815B (en) * | 1998-06-03 | 2001-04-21 | Fujitsu Ltd | Semiconductor integrated circuit memory and, bus control method |
US7917825B2 (en) * | 2006-12-15 | 2011-03-29 | Joo-Sang Lee | Method and apparatus for selectively utilizing information within a semiconductor device |
CN107979127B (zh) * | 2017-11-21 | 2021-11-02 | 深圳艾斯特创新科技有限公司 | 一种基于单线通信的智能电池实现多电池并联通信的方案 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3638199A (en) * | 1969-12-19 | 1972-01-25 | Ibm | Data-processing system with a storage having a plurality of simultaneously accessible locations |
US3798617A (en) * | 1970-11-04 | 1974-03-19 | Gen Instrument Corp | Permanent storage memory and means for addressing |
GB1458526A (en) * | 1973-07-26 | 1976-12-15 | Gen Electric Co Ltd | Telecommunications switching networks |
US3956593B2 (en) * | 1974-10-15 | 1993-05-25 | Time space time(tst)switch with combined and distributed state store and control store | |
FR2341999A1 (fr) * | 1976-02-17 | 1977-09-16 | Thomson Csf | Matrice temporelle symetrique, et autocommutateur muni d'une telle matrice |
US4099256A (en) * | 1976-11-16 | 1978-07-04 | Bell Telephone Laboratories, Incorporated | Method and apparatus for establishing, reading, and rapidly clearing a translation table memory |
US4207618A (en) * | 1978-06-26 | 1980-06-10 | Texas Instruments Incorporated | On-chip refresh for dynamic memory |
FR2447660A1 (fr) * | 1979-01-26 | 1980-08-22 | Cit Alcatel | Dispositif commande de repartition de trafic pour un reseau de commutation temporelle |
US4347589A (en) * | 1979-05-15 | 1982-08-31 | Mostek Corporation | Refresh counter test |
DE3009872C2 (de) * | 1980-03-14 | 1984-05-30 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum Regenerieren von in einem dynamischen MOS-Speicher gespeicherten Daten unter Berücksichtigung von Schreib- und Lesezyklen und Schaltungsanordnung zur Durchführung des Verfahrens |
JPS57212677A (en) * | 1981-06-24 | 1982-12-27 | Nec Corp | Storage element |
-
1981
- 1981-06-09 JP JP56088375A patent/JPS57203276A/ja active Pending
-
1982
- 1982-06-04 US US06/385,163 patent/US4564926A/en not_active Expired - Lifetime
- 1982-06-07 GB GB08216466A patent/GB2101372B/en not_active Expired
- 1982-06-08 NL NL8202302A patent/NL8202302A/nl active Search and Examination
- 1982-06-08 FR FR8209912A patent/FR2507372B1/fr not_active Expired
- 1982-06-08 SE SE8203553A patent/SE451914B/sv not_active IP Right Cessation
- 1982-06-09 CA CA000404796A patent/CA1188425A/en not_active Expired
- 1982-06-09 DE DE3221872A patent/DE3221872C2/de not_active Expired
Also Published As
Publication number | Publication date |
---|---|
FR2507372B1 (fr) | 1987-04-24 |
GB2101372B (en) | 1985-03-27 |
FR2507372A1 (fr) | 1982-12-10 |
GB2101372A (en) | 1983-01-12 |
SE8203553L (sv) | 1982-12-10 |
SE451914B (sv) | 1987-11-02 |
DE3221872C2 (de) | 1987-02-19 |
JPS57203276A (en) | 1982-12-13 |
US4564926A (en) | 1986-01-14 |
CA1188425A (en) | 1985-06-04 |
DE3221872A1 (de) | 1983-03-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
NL8202302A (nl) | Informatie-geheugeninrichting. | |
US5511033A (en) | Hidden self-refresh method and apparatus for synchronous dynamic random access memory | |
US4586167A (en) | Semiconductor memory device | |
KR950004854B1 (ko) | 반도체 메모리 장치 | |
EP0045063A2 (en) | Memory device | |
JP3317187B2 (ja) | 半導体記憶装置 | |
US4445204A (en) | Memory device | |
US4691302A (en) | Circuit arrangement comprising a matrix-shaped memory arrangement for variably adjustable delay of digital signals | |
US5416746A (en) | Memory circuit for alternately accessing data within a period of address data | |
US4034301A (en) | Memory device with shift register usable as dynamic or static shift register | |
JP2639650B2 (ja) | 半導体装置 | |
JPS603714B2 (ja) | 可変長シフトレジスタ | |
KR100228455B1 (ko) | 반도체 메모리 회로 | |
US4734888A (en) | Circuit arrangement comprising a matrix shaped memory arrangement for variably adjustable time delay of digital signals | |
SU1163357A1 (ru) | Буферное запоминающее устройство | |
JP3183167B2 (ja) | 半導体記憶装置 | |
SU1010731A1 (ru) | Счетное устройство,сохран ющее информацию при отключении питани | |
KR100205589B1 (ko) | 타임스위치의 메모리 억세스회로 | |
SU378832A1 (ru) | Устройство ввода информации | |
KR100214537B1 (ko) | 반도체 메모리의 컬럼 디코더회로 | |
KR940008480B1 (ko) | 복수개의 램 억세스 채널제어 시스템 | |
SU1541755A1 (ru) | Реверсивный распределитель импульсов дл управлени @ -фазным шаговым электродвигателем | |
SU1388951A1 (ru) | Буферное запоминающее устройство | |
US20020129219A1 (en) | Method and device for sequential readout of a memory with address jump | |
SU1406753A1 (ru) | Программируема лини задержки |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A1A | A request for search or an international-type search has been filed | ||
BB | A search report has been drawn up | ||
A85 | Still pending on 85-01-01 | ||
CNR | Transfer of rights (patent application after its laying open for public inspection) |
Free format text: NIPPON TELEGRAPH AND TELEPHONE CORPORATION |
|
BC | A request for examination has been filed | ||
BN | A decision not to publish the application has become irrevocable |