EP3550550A1 - Dispositif et procede d'affichage d'images avec une memorisation de donnees realisee dans les pixels - Google Patents

Dispositif et procede d'affichage d'images avec une memorisation de donnees realisee dans les pixels Download PDF

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EP3550550A1
EP3550550A1 EP19167485.2A EP19167485A EP3550550A1 EP 3550550 A1 EP3550550 A1 EP 3550550A1 EP 19167485 A EP19167485 A EP 19167485A EP 3550550 A1 EP3550550 A1 EP 3550550A1
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EP
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image
coupled
output
bits
display
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EP19167485.2A
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Bertrand Dupont
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Commissariat a lEnergie Atomique CEA
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
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Publication date
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Definitions

  • An image display device comprising an active matrix of Binary Code Modulation (BCM) pixels and an image display method in which a memory is stored. pixel signals, or binary words, to be displayed is performed within the matrix of pixels, in each pixel.
  • BCM Binary Code Modulation
  • each pixel comprises at least one transistor controlling the display of a light signal by the pixel.
  • a storage capacity (or parasitic capacitance of the gate of the transistor) is also integrated in the pixel in order to maintain during a display period a data voltage making it possible to obtain the desired luminous intensity.
  • each pixel may comprise at least one second transistor electrically supplying the light-emitting diode of the pixel as a function of the data voltage.
  • Light emitting diodes on the screen may require high polarization voltages. This is particularly the case for light-emitting diodes made with GaN which, because of their high variability with low polarization, are only used with a strong polarization (in voltage or current), and therefore do not emit light signals. only with strong luminance.
  • the display of an image is controlled in a binary manner (each light-emitting diode is turned off or emits with a high light intensity), and the brightness control of each pixel, during the display of each image , is realized by controlling the ratio between the duration during which the light emitting diode is lit and the total duration of display of the image on the screen.
  • Such a control of the light-emitting diodes can be obtained by using binary words (i.e., a bit code on a number of bits to control the display of the image) of the BCM type in which the brightness of each pixel is coded in the form of a binary signal.
  • Each bit of such a binary word controls the switching on or off of one of the light-emitting diodes for a duration proportional to the weight of the bit.
  • the most significant bit drives the light-emitting diode for half the display duration of the image (for example 10 ms for a display device operating at a frequency of 50 frames / second).
  • the next bit represents one quarter of this duration, and so on until the least significant bit (called LSB for "Less Significant Bit").
  • the document FR 3 034 902 proposes a solution to this problem which consists, when displaying an image, to write on all lines of the screen not the bit of the same weight, but bits of different weights.
  • certain lines of pixels display the MSB of the binary words
  • other lines of pixels display the MSB-1 of the binary words, etc.
  • the method proposed in this document also has the advantage of making homogeneous the frequency with which the rows of pixels are addressed since, at the same time, the display times of the bits are different from a line of pixels to the other and that the weights of the displayed bits are chosen to balance the number of lines of pixels to be addressed throughout the duration of display of the image.
  • An object of the present invention is to provide an image display device which does not have the drawbacks of the display devices of the prior art and makes it possible to operate with few interconnections between the pixels and the control elements of the prior art. pixels (rows and columns).
  • the storage of the binary words to be displayed is done directly in the pixels, in memory units integrated with the pixels.
  • the sequencing unit is configured to store at least a portion of the bits of the binary words of an image during the display of previous bits and / or the display of a previous image .
  • the memory unit and the display unit are part of the pixel, that is to say are made on the same substrate and are arranged on a limited surface of the substrate corresponding to the surface of a pixel.
  • This reduction in the pixel addressing frequency is particularly advantageous when the image display device forms a screen of large dimensions, for example of diagonal equal to 1 or several meters.
  • the use of the invention to form large screens is also advantageous because it makes it possible to limit the number of required wires connected to the pixels.
  • this image display device does not require a complete storage of two successive images.
  • pixel addressing frequency refers to the frequency of sending the binary words to the pixels, that is to say after the decompression of a video stream received by the display device.
  • Binary words may correspond to signals that together form a complete image occupying all or only part of the surface of the display device, or are associated with some or all of the lines of the display device (the image may correspond to a frame).
  • This display device makes it possible to limit the number of interconnections connected to each pixel, with however in return a surface occupied by the elements forming these pixels which may be larger depending on the elements used. This larger occupied area, however, is not a disadvantage when the display device corresponds to a large screen.
  • the display unit of each pixel comprises at least one light-emitting diode comprising GaN.
  • the use of such light emitting diodes in this display is advantageous because they are fully compatible with a BCM bit word display, and additionally provide a large free semiconductor surface around and / or below. of them to allow the realization of the memory unit within each pixel.
  • Said one of the bits of one of the binary words of the first image may advantageously correspond to the most significant bit of one of the binary words of the first image.
  • the sequencing unit can be configured to trigger the storing during the display of the most significant bit of one of the binary words of the first image.
  • the time available to perform the storage corresponds to half the duration of display of the first image.
  • the device can in this case operate in an interlaced mode. For example, for a period corresponding to a first half of the display duration of an image, the binary words can be sent to the even-numbered pixel lines, and during the second half of the display duration of an image, binary words can be sent at odd pixel lines.
  • the flow of the binary words sent to the pixels can be substantially constant.
  • the invention can be applied regardless of the order in which the bits of the binary words arrive in the memory unit of each pixel.
  • the memory unit of each pixel may comprise at least three flip-flops coupled in series with each other and such that an input of a first of the flip-flops is coupled to an input of the pixel intended to receive the binary words, and that output of one of the latches is coupled to an input of the display unit.
  • Such a unit memory is particularly advantageous because the number of latches necessary for its realization is limited. These latches form a shift register in which the bits to be displayed are stored sequentially in the flip-flops.
  • the display and storage signal can be obtained at the output of an OR gate receiving as input the display signal and the storage signal.
  • the output of the last of the first latches of the pixel memory unit can be coupled to the input of the first latch of the memory unit of the pixel through a switch controlled by the sequencing unit which is configured to close the switch when the binary word of the first image is similar to the binary word of the second image.
  • This switch can also be controlled by the selection signal (which may be common to a pixel line or specific to the pixel). In this case, when the selection signal is at zero, the loopback is active, and at each pulse of the display and storage signal, the data moves but is stored in one of the flip-flops. If there is no change between two successive images, then the selection signal remains at zero and after N pulses of the display and storage signal (for example 8 for 8 bits stored), we find the binary word from the previous image.
  • the sequencing unit may be configured such that the storage signal is formed of at least three first addressing signals each controlling a storage in one of the memory elements, and such that the display signal is formed of at least three second addressing signals each controlling a read of a bit stored in one of the memory elements.
  • each pixel when the memory unit of each pixel does not have a storage capacity at least equivalent to the number of bits of each binary word, only a part of the bits of the binary words of an image are stored during the display of one bit, the other bits being stored during the display of one or more other bits of this word.
  • the display unit of each pixel may comprise M light-emitting diodes, and the memory unit of each pixel may comprise a number of inputs configured to receive the binary words of the images to be displayed by the pixel display unit. is greater than or equal to 1 and which is less than or equal to M, with M corresponding to an integer greater than or equal to 1.
  • Each pixel may comprise a single module, or each pixel may comprise several modules and an electronic circuit coupled to the substrate, next to said plurality of modules, and forming part of the memory unit of the pixel.
  • an image display device comprising at least one matrix of pixels arranged forming several lines and several columns of pixels, realizing a successive display of images each formed of several N-bit coded BCM bits with N being an integer greater than or equal to 2, each pixel displaying one of the binary words during the display of an image, the method comprising, during the display of a first image and for each pixel, storing, in a memory unit disposed in the pixel, at least two bits of the binary word of a second image intended to be displayed after the first image and / or the binary word of the first image, triggered during at least part of the display of at least one bit of the binary word of the first image.
  • the invention also relates to a method for displaying images by an image display device comprising at least one matrix of pixels, producing a successive display of images each coded in the form of several BCM-type binary words.
  • N-bit coded with N an integer greater than or equal to 2, each pixel displaying, during the display of an image, a light signal for a duration corresponding to a value encoded in one of the binary words of the image, each N bits of said one of the binary words of the image representing a display duration proportional to the weight of the bit
  • the method comprising, during the display of one of the bits of one of the binary words of the first image by the pixel display unit and for each pixel, a storage in a memory unit arranged in the pixel and comprising an input configured to receive the binary words of the images to be displayed, of at least two other bits of one of the binary words of a second image to be displayed after the first image and / or of one of the binary words of the first picture.
  • Said at least two other bits of one of the binary words of the second image and / or one of the binary words of the first image can be stored sequentially in the memory unit during said display of one of the bits of one of the binary words of the first image.
  • the display signal and the storage signal may correspond to, or be combined into, a single display and storage signal.
  • the bits of the binary word of the first image may be stored again in the memory unit to form the binary word of the second image.
  • FIG. 1 schematically represents, in the form of functional blocks, a portion of an image display device 100, and in particular one of the pixels 102 of the device 100 and a sequencing unit 108 to which the pixels 102 are coupled.
  • the pixel 102 comprises a display unit 104 configured to transmit, during the display of an image formed of several binary words, at least one light signal representative of at least one binary word that the pixel 102 receives.
  • This display unit 104 comprises, for example, a light-emitting diode, for example of the LED (light-emitting diode) or ⁇ LED (micro-light-emitting diode) type, made from GaN, coupled to a control element comprising, for example, at least one MOS transistor configured to electrically supply the light-emitting diode according to a binary display signal received at the input of the display unit 104.
  • a light-emitting diode coupled to such a control element are for example described in the document FR 3 034 902 .
  • the binary words received by the pixels 102 are of the BCM type and are coded on N bits, N being an integer greater than or equal to 2.
  • N being an integer greater than or equal to 2.
  • each pixel 102 receives as input a binary word coded on N bits, with for example N between 6 and 10 bits and for example equal to 8 bits, in which is encoded the duration during which the display unit 104 of the pixel 102 must emit a light signal.
  • the binary word is binary, which means that the display unit 104 is binary controlled.
  • the light signal is emitted by the display unit 104 of each pixel 102, for each bit of the received binary word, for a duration proportional to the weight of each of these bits.
  • the most significant bit, also called MSB of the binary word of an image controls the emission or not of the light signal for a duration equal to half the duration of display of the image (for example 5 ms for a device 100 operating at a frequency of 100 images / second).
  • the next bit, called MSB-1 represents one quarter of that duration, and so on until the least significant bit, called LSB.
  • the pixel 102 also comprises a memory unit 106 configured to store at least two bits of the received binary word at the input of the pixel 102.
  • the memory unit 106 of each pixel 102 is configured to store N + 1 bits.
  • the storage capacity of the memory unit 106 of each pixel 102 is adapted in particular as a function of the space available in each pixel 102 for the production of the memory unit 106.
  • the memory unit 106 receives as input a storage signal sent from a sequencing unit 108.
  • the memory unit 106 is configured to store at least a part of the bits of the binary word applied on the input of the memory unit 106. on the control of the storage signal.
  • the memory unit 106 also receives as input a display signal sent from the sequencing unit 108.
  • the memory unit 106 is configured to send successively to the input of the display unit 104 each of the stored bits, on the control of the display signal.
  • the pixel 102 represented on the figure 1 corresponds to one of the pixels of the device 100 represented diagrammatically on the figure 2 , on which the pixels 102 are arranged forming a matrix of several lines and several columns of pixels 102.
  • the device 100 may correspond to a monochrome screen or a color screen.
  • a device 100 corresponding to a color screen may comprise a matrix of "color pixels" each formed by the juxtaposition of several pixels 102 adapted to emit light signals of different colors.
  • Each of the pixels 102 is for example associated with a color filter, or comprises at least one light emitting diode whose materials allow light emission at the desired wavelength, or is associated with a wavelength conversion element.
  • Each pixel 102 receives a binary word representative of the brightness to be displayed for the color associated with the pixel 102 during the display of an image.
  • several pixels 102 may together form a module able to emit a color light signal and receiving, on an input, the binary words intended for the pixels of the module.
  • the device 100 also comprises a register 110 sending to the pixels 102, via data lines each coupled to the pixels 102 of the same column, the binary words.
  • the addressing of the rows of the pixel matrix 102 is for example carried out by the sequencing unit 108.
  • each pixel 102 advantageously comprises one or more light-emitting diodes made from GaN and coupled to a control element of the CMOS type configured in particular for supplying the electroluminescent diode (s) electrically as a function of one or more binary display signals received at the input of the display unit 104.
  • the figure 11 schematically represents an exemplary embodiment of a pixel 102.
  • Each pixel 102 is made in the form of a module 101 made and hybridized on a substrate 103 serving as a support, by elements 105 of electrical and mechanical connection. These elements 105 correspond for example to microbeads, microtubes, or to portions of material (x) metal (s) secured to each other by direct bonding (including for example copper).
  • the module 101 corresponding to each pixel 102 has a first portion 107 located on the side of the substrate 103 and forming an electronic circuit, for example made in CMOS technology, comprising in particular the memory unit 106 of the pixel 102 as well as the control element of the diode of the pixel 102 (which controls the light emission of the pixel 102).
  • This first portion 107 is for example made from silicon or any other semiconductor suitable for producing MOS transistors.
  • the module 101 also includes a second portion 109 forming the display unit 104 of the pixel 102 and made from the semiconductor corresponding to the emitting material of the diode or the diodes of the pixel 102, advantageously GaN.
  • the modules 101 corresponding to the pixels 102 are made collectively from a semiconductor plate on which the electronic components, in particular the MOS transistors, of the first part 107 of each module 101 are made.
  • the emissive material for example GaN, is then deposited on the whole of the plate comprising the first parts 107 of the modules 101.
  • the second parts 109 are then made to form the display units 104 of the pixels 102.
  • the plate is then cut to individually separate the modules 101.
  • the modules 101 are then hybridized on the substrate 103.
  • the display units 104 comprise GaN diodes
  • the high luminance of these diodes makes it possible to produce the modules with reduced dimensions.
  • the modules 101 forming the pixels 102 are spaced from each other by a distance for example greater than or equal to the dimensions of one or more modules 101, as shown schematically on the figure 12 .
  • the various elements of the device 100 described below make it possible to respond to this constraint, that is to say, to enable the operation of the pixels 102 with few interconnections between the pixels 102 and the pixel control elements 102.
  • control and / or pixel storage electronics that is formed by chips independent of the modules 101 and hybridized on the substrate 103 next to the modules 101.
  • the pixels 102 are here arranged in rows and columns.
  • the conductive lines on which the signals flow may be common to the pixels 102 belonging to the same line or the same column.
  • the data rate of the binary words is 1660 Mb / s, considering this data flow as constant. Given that the binary words are sent in parallel on the pixel columns 102 by the register 110, the data rate on each column of pixels is therefore 864 Kb / s.
  • the sequencing unit 108 is configured so that the storage and display signals sent to the memory unit 106 are such that during at least a portion of the display of at least one bit of the binary word of a first image, at least two bits of the binary word of a second image intended to be displayed after the first image and / or the binary word of the first image (thus received after the displayed bit) are stored in the memory unit 106.
  • the memory unit 106 of each pixel 102 is configured to store N + 1 bits, N bits of the binary word of the second picture, or N-1 bits of the binary word of the first picture and a bit of the binary word of the second picture. image, are stored in the memory unit 106.
  • the figure 3 represents an exemplary embodiment of the memory unit 106 of each pixel 102 of the device 100 according to a first embodiment.
  • the memory unit 106 comprises N + 1 flip-flops 112 coupled in series with each other. These flip-flops correspond for example to flip-flops D.
  • a first of these N + 1 flip-flops 112, referenced 112.1 on the figure 3 includes a data entry on which the binary word received at the input of the pixel 102 is sent.
  • the output of one of the N + 1 flip-flops 112, referenced 112.N + 1 on the figure 3 is coupled to an input of the display unit 104.
  • the memory unit 106 of the pixel 102 also comprises a multiplexer 114 comprising two data inputs coupled to the sequencing unit 108. One of these two inputs is coupled to a first output of the sequencing unit 108 on which the display signal is sent. The other of these two inputs is coupled to a second output of the sequencing unit 108 on which the storage signal is sent.
  • the multiplexer 114 also has a control input coupled to a third output of the sequencing unit 108 on which a selection signal is sent. Finally, the output of the multiplexer 114 is coupled to a control input of each of N first flip-flops 112, that is to say the flip-flops 112.1 to 112.N.
  • control input of the last flip-flop 112.N + 1 is not coupled to the output of the multiplexer 114.
  • the control input of the last flip-flop 112.N + 1 is coupled to the first output of the unit sequencing circuit 108 on which the display signal is delivered.
  • the display and storage signals may be such that during at least part of the display of a bit of the binary word of a first image, here the MSB of this binary word, the storage of the N-1 other bits of the binary word of the first image and a bit of the binary word of a second image to be displayed after the first image, here the MSB of the binary word of the second image, is triggered.
  • the binary words received by the pixels 102 are such that the N bits of each binary word successively sent, in series, to the input of the memory unit 106, are ordered such that the weight of the bits received is descending with the order of arrival on the input of the memory unit 106, and therefore that the MSB of the binary word is received first and the LSB of the binary word is received last on the input of the unit memory 106.
  • the chronogram represented on the figure 4 corresponds to the selection, storage and display signals sent by the sequencing unit 108 to the memory unit 106 in this first configuration.
  • a pulse of the display signal triggers the shift of the MSB of the binary word of the first image of the flip-flop 112.N in the flip-flop 112.N + 1.
  • the pixel 102 sending or not, during the duration corresponding to this MSB (corresponding to the time interval between the times t0 and t4 represented on the figure 4 ), a light signal.
  • the selection signal changes its value so that the storage signal is transmitted on the control inputs of the N flip-flops 112.1 to 112.N .
  • the storage signal comprises 8 pulses triggering the storage, in the N flip-flops 112.N to 112.1, of the remaining 7 bits (of MSB-1 to LSB) of the binary word of the first image and the MSB of the binary word of the second image.
  • the MSB-1 of the binary word of the first image is stored in the 112.N flip-flop
  • the LSB of the binary word of the first image is stored in the flip-flop 112.2
  • the MSB of the binary word of the second image is stored in the flip-flop 112.1.
  • the selection signal changes value so that the display signal is again transmitted on the control inputs of the N flip-flops 112.1 to 112.N.
  • Pulses of the display signal occurring at times t4 to t10 cause the bits stored in flip-flops 112.1 to 112.N to be shifted so that each of these bits is stored in flip-flop 112.N + 1 for the duration corresponding to the weight each of these bits (from MSB-1 to LSB). From time t10, the signal sequence described above is repeated using the binary words of the next image.
  • the display and storage signals may be such that during at least part of the display of a bit of the binary word of a first image, here the MSB of this binary word, the storage of the N bits of the word binary of the second image to be displayed after the first image is triggered.
  • the binary words received by the pixels 102 are such that the N bits of each binary word successively sent, in series, to the input of the memory unit 106, are ordered such that the weight of the bits received is increasing with the order of arrival on the input of the memory unit 106, and therefore that the LSB of the binary word is received first and the MSB of the binary word is received last on the input of the unit memory 106.
  • the chronogram represented on the figure 5 corresponds to the selection, storage and display signals sent by the sequencing unit 108 to the memory unit 106 in this first configuration.
  • the N bits of the binary word of the first image are stored in the flip-flops 112.1 to 112.N.
  • Pulses of the display signal occurring at times t0 to t6 cause the bits stored in flip-flops 112.1 to 112 to be shifted so that each of these bits is stored in flip-flop 112.N + 1 for the duration corresponding to the weight each of these bits (from LSB to MSB-1).
  • a pulse of the display signal triggers the shift of the MSB of the binary word of the first image of the flip-flop 112.N in the flip-flop 112.N + 1.
  • the selection signal changes value so that the storage signal is transmitted on the control inputs of the N flip-flops 112.1 to 112.N.
  • the storage signal comprises 8 pulses triggering the storage, in the N flip-flops 112.N to 112.1, of the 8 bits (of the LSB to the MSB) of the binary word of the second image.
  • the LSB of the binary word of the second image is stored in the flip-flop 112.N and the MSB of the binary word of the second image is stored in the flip-flop 112.1.
  • the selection signal changes its value so that the display signal is again transmitted on the control inputs of the N flip-flops 112.1 to 112.N. From time t10, the sequence of the signals described above is repeated using the binary words of the next image whose N bits will be stored during the display of the MSB of the second image.
  • the memory unit 106 of each pixel 102 may comprise a number of flip-flops 112 less than N + 1 and greater than or equal to 3.
  • the memory unit 106 of each pixel 102 may comprise 5 flip-flops 112.1 to 112.5.
  • 1 bit e.g., MSB
  • the bits of each binary word are stored in two successive storage phases.
  • the exemplary embodiment given above may be applied for a different number of flip-flops 112 and / or for binary words having a different number of bits. This example can be applied for binary words where the first bit received in the memory unit 106 corresponds to the most significant bit as for binary words where the first bit received in the memory unit 106 corresponds to the least significant bit. , or any other order of arrival of the bits.
  • the display unit 104 comprises a single light-emitting diode and the memory unit 106 comprises a single input configured to receive the binary words of the images to be displayed and three control inputs on which the display signal, the storage signal and the selection signal are received.
  • the figure 6 represents an exemplary embodiment of the memory unit 106 of each pixel 102 of the device 100 according to a second embodiment.
  • the memory unit 106 comprises the N + 1 flip-flops 112.
  • the display and storage signals are combined to form a single display and storage signal. This combination is for example performed by an OR gate 116 receiving on each of its two inputs one of the display and storage signals.
  • the OR gate 116 may be formed within the sequencing unit 108 or outside the sequencing unit 108.
  • the display and storage signal obtained at the output of the OR gate 116 is sent to a command input of each of the first N flip-flops 112.1 to 112.N.
  • only the control input of the last of the N + 1 flip-flops 112.N + 1 does not receive the display and memorizing signal.
  • the memory unit 106 also comprises a multiplexer 118 comprising two data inputs, one of which receives the display and memorization signal and the other of which is coupled to an electrical reference potential, for example the mass called GND.
  • the multiplexer 118 also has a control input coupled to the third output of the sequencing unit on which the selection signal is sent.
  • the output of the multiplexer 118 is coupled to the control input of the last flip-flop 112.N + 1.
  • the display unit 104 here comprises a single light-emitting diode and the memory unit 106 comprises a single input configured to receive the binary words of the images to be displayed.
  • the display and storage signal is sent to the control input of the N + 1 flip-flops 112 and the pulses from the initial display signal that are received by the flip-flops 112.1 to 112.N + 1 shift the bits stored in these flip-flops in the direction from the first flip-flop 112.1 to the last flip-flop 112.N + 1 so that each of these bits are displayed for a time corresponding to their respective weight.
  • the selection signal changes its value so that the control input of the last flip-flop 112.N + 1 no longer receives the display and memorization signal but receives the reference electric potential. applied to the other input of the multiplexer 118.
  • the pulses from the initial storage signal and found in the display and storage signal are then applied to the first N flip-flops 112.1 to 112.N in order to trigger the storage, in these latches, following bits to display.
  • the sequence described above is then repeated using the binary words of the next image.
  • the figure 7 represents the selection signal and the display and storage signal during the display of an image, when the binary words received by the pixels 102 are such that the N bits of each binary word successively sent, in series, to the input of the memory unit 106, are ordered such that the weight of the received bits is increased with the order of arrival on the input of the memory unit 106, and therefore that the LSB of the binary word is received in first and that the MSB of the binary word is received last on the input of the memory unit 106.
  • this second embodiment is compatible with binary words such that the N bits of each binary word sent successively, in series, to the input of the memory unit 106, are ordered such that the the weight of the received bits is decreasing with the order of arrival on the input of the memory unit 106, and therefore that the MSB of the binary word is received first and the LSB of the binary word is received last on the input of the memory unit 106.
  • the display and storage signal is obtained by performing an OR logic operation between the display signal and the storage signal within the sequencing unit 108.
  • the memory unit 106 comprises only two control inputs on which are received the display and storage signal, and the selection signal.
  • the logic operation for obtaining the display and storage signal could be performed within the pixels 102, or be obtained from the display signal and the storage signal using one or more elements. other than an OR gate, in the sequencing unit 108 or outside the sequencing unit 108.
  • each pixel 102 may comprise a number of flip-flops 112 smaller than N + 1 and greater than or equal to 3, as was previously described for the first embodiment.
  • the switch 120 When the switch 120 is in the closed position that the pulses of the storage signal are applied to the control inputs of the flip-flops 112.1 to 112.N, the values stored in the flip-flops 112.1 to 112.N are successively stored both in the last flip 112.N + 1 but are also recopied in the flip-flops 112.1 to 112.N.
  • the figure 8 represents such a variant applied to the second embodiment previously described in connection with the figure 6 .
  • the figure 9 represents an exemplary embodiment of the memory unit 106 of each pixel 102 of the device 100 according to a third embodiment.
  • the memory unit 106 of each pixel 102 has N first flip-flops 122.1 to 122.N coupled in series with each other. A data entry of a first of the first N flip-flops 122.1 is coupled to an input of the pixel 102 intended to receive the binary words of the images to be displayed.
  • the memory unit 106 also has N second flip-flops 124.1-124N coupled in series with each other. A data input of a first of the N second flip-flops 124.1 is coupled to the input of the pixel 102.
  • the display unit 104 here comprises a single light-emitting diode and the memory unit 106 here comprises a single input configured to receive the binary words of the images to be displayed.
  • the memory unit 106 furthermore comprises a multiplexer 128 comprising two data inputs, one of which is coupled to the output of one of the first N flip-flops 122.N and the other of which is coupled to the output of a last one. N second flip-flops 124.N.
  • the multiplexer 128 also has a control input coupled to the third output of the sequencing unit on which the selection signal is output, and an output coupled to the input of the display unit 104.
  • the signals sent by the sequencing unit 108 are such that when the first N flip-flops 122 receive on their control inputs the display signal, the output of the multiplexer 128 is coupled to the data input which is coupled to the output of the last N first flip-flops 122.N.
  • the bits stored in the first N flip-flops 122 are displayed successively by the display unit 104 on the control of the pulses of the display signal.
  • the switching circuit 126 sends the storage signal to the control inputs of the N second flip-flops 124 which store the bits of the binary word applied to the input of the first of the N second flip-flops 124.1.
  • the selection signal changes value, thus reversing the role of the first N flip-flops 122 and the N second flip-flops 124.
  • the N second flip-flops 124 receive on their control inputs the display signal, and the output of the multiplexer 128 is coupled to the data input which is coupled to the output of the last of N second flip-flops 124.N.
  • the bits stored in the N N second flip-flops 124 are displayed successively by the display unit 104 on the control of the pulses of the display signal.
  • the switching circuit 126 sends the storage signal to the control inputs of the first N N flip-flops 122 which store the bits of the binary word applied to the input of the first of the first N flip-flops 122.1.
  • the selection signal changes value again, reversing the role of N first flip-flops 122 and N second flip-flops 124.
  • the first N flip-flops 122 and the N second flip-flops 124 thus alternately fill the memory role in which the bits of the binary word of a next image to be displayed are stored and the memory role from which the bits of the binary word of an image to be displayed are sent to the display unit 104.
  • this third embodiment is compatible with binary words such that the N bits of each binary word sent successively, in series, to the input of the memory unit 106, are ordered such that the the weight of the received bits is decreasing with the order of arrival on the input of the memory unit 106, and therefore that the MSB of the binary word is received first and the LSB of the binary word is received last on the input of the memory unit 106, or such that the weight of the received bits is increasing with the order of arrival on the input of the memory unit 106, and therefore that the LSB of the binary word is received first and that the MSB of the binary word is received last on the input of the memory unit 106.
  • each pixel 102 may comprise less than 2.N flip-flops 122, 124, with at least two first flip-flops 122 and at least two second flip-flops 124, as previously described in connection with the first embodiment. .
  • the figure 10 represents an exemplary embodiment of the memory unit 106 of each pixel 102 of the device 100 according to a fourth embodiment.
  • the memory unit 106 comprises N + 1 memory elements 130.
  • the memory unit 106 also comprises a first addressing circuit 133 comprising a data input coupled to an input of the pixel 102 intended to receive the binary words of the images to be displayed, N + 1 outputs each coupled to an input of one N + 1 memory elements 130, and at least one control input coupled to at least a first output of the sequencing unit 108 on which the storage signal is to be delivered.
  • a first addressing circuit 133 comprising a data input coupled to an input of the pixel 102 intended to receive the binary words of the images to be displayed, N + 1 outputs each coupled to an input of one N + 1 memory elements 130, and at least one control input coupled to at least a first output of the sequencing unit 108 on which the storage signal is to be delivered.
  • the first addressing circuit 133 includes a first address generator 132 having an input coupled to the first output of the sequencing unit 108 on which the storage signal is to be delivered.
  • the first addressing circuit 133 further comprises a demultiplexer 134 comprising a data input coupled to the input of the pixel 102 intended to receive the binary words of the images to be displayed, N + 1 outputs each coupled to an input of one N + 1 memory elements 130, and a control input coupled to an output of the first address generator 132.
  • the demultiplexer 134 also comprises a second control input on which a validation signal is applied. , allowing or not the transfer of data from the input of the demultiplexer 134 to an output of the demultiplexer 134.
  • the memory unit 106 also comprises a second addressing circuit 137 comprising N + 1 data inputs each coupled to an output of one of the N + 1 memory elements 130, an output coupled to an input of the unit of display 104, and at least one control input coupled to at least a second output of the sequencing unit 108 on which the display signal is to be delivered.
  • a second addressing circuit 137 comprising N + 1 data inputs each coupled to an output of one of the N + 1 memory elements 130, an output coupled to an input of the unit of display 104, and at least one control input coupled to at least a second output of the sequencing unit 108 on which the display signal is to be delivered.
  • the second addressing circuit 137 includes a second address generator 136 having an input coupled to the second output of the sequencing unit 108 on which the display signal is to be delivered.
  • the second addressing circuit 137 also comprises a multiplexer 138 comprising N + 1 data inputs each coupled to an output of one of the N + 1 memory elements 130, an output coupled to the input of the display unit 104, and a control input coupled to an output of the second address generator 136.
  • the display unit 104 comprises a light emitting diode and the memory unit 106 comprises a single input configured to receive the binary words of the images to be displayed.
  • the first address generator 132 delivers to the demultiplexer 134 a first address signal coding on several bits. the address of one of the N + 1 memory elements 130 in which said one of the N bits of the binary word is stored.
  • the second address generator 136 delivers to the multiplexer 138 a second address signal coding over several bits. address of one of the N + 1 memory elements 130 from which one of the N bits of the binary word is read.
  • the storage of the bits of a binary word of an image to be displayed is performed during the display of a bit by the display unit, or even during the display of several bits by the display unit as is the case for the third embodiment previously described.
  • the first and second address generators 132, 136 correspond, for example, to pseudo-random generators configured to deliver multi-bit coded signals corresponding to the addresses of the memory elements 130.
  • the sequencing unit 108 it is possible for the sequencing unit 108 to be configured such that the storage signal is formed of a plurality of first addressing signals each controlling a storage in one of the memory elements 130.
  • the first addressing circuit 133 does not include the first address generator 132 since the write addressing is done directly by these first addressing signals.
  • the sequencing unit 108 may be configured such that the display signal is formed of several second addressing signals each controlling a read of a bit stored in one of the memory elements 130.
  • the second addressing circuit 137 does not include the second address generator 136 since the read addressing is done directly by the second addressing signals.
  • This second configuration saves the active area occupied by the first and second address generators 132, 136, however with the counterpart of increasing the number of interconnections connected to the pixels 102.
  • the first addressing circuit 133 may comprise a first counter comprising an input coupled to the first output of the sequencing unit 108, and a first address decoder comprising a data input coupled to the input pixel 102 for receiving the binary words, several outputs each coupled to the input of one of the memory elements 130, and a control input coupled to an output of the first counter.
  • the second addressing circuit 137 includes a second counter comprising an input coupled to the second output of the sequencing unit 108, a second address decoder comprising a plurality of data inputs each coupled to the output of a second one. memory elements 130, an output coupled to the input of the display unit 104, and a control input coupled to an output of the second counter.
  • the different configurations of the fourth embodiment can be combined with each other, that is to say that the first addressing circuit 133 can be made according to one of the first, second and third configurations, and the second circuit of addressing 137 may be performed according to another of these three configurations.
  • This fourth embodiment has the advantage of allowing the choice of the order in which the reading and writing are performed in the memory elements 130.
  • this fourth embodiment is compatible with binary words such that the N bits of each binary word sent successively, in series, to the input of the memory unit 106, are ordered such that the the weight of the received bits is decreasing with the order of arrival on the input of the memory unit 106, and therefore that the MSB of the binary word is received first and the LSB of the binary word is received last on the input of the memory unit 106, or such that the weight of the received bits is increasing with the order of arrival on the input of the memory unit 106, and therefore that the LSB of the binary word is received first and that the MSB of the binary word is received last on the input of the memory unit 106, or any other order.
  • the memory unit 106 it is possible for the memory unit 106 to have N memory elements 130.
  • the bit word storage phase of the binary words is preferably executed during the display of a bit corresponding to an MSB.
  • the time available for storing the N bits in the memory unit 106 is equivalent to half the duration of displaying an image.
  • this storage phase is executed while displaying a bit other than an MSB. This is the case when several successive storage phases are implemented to achieve the storage of the bits of a single binary word.
  • the order of storing and / or reading bits does not necessarily correspond to the increasing order (from LSB to MSB) or decreasing (from MSB to LSB) of the weight of bits, the bits that can be read and / or stored in any order.
  • the storage phase of the bit words bits may be executed during only part of the display duration of a bit, for example during half the duration of the MSB.
  • Such a variant may be implemented using a memory unit 106 in which the output of the Nth flip-flop 112.N is looped back to the data input of the first flip-flop 112.1, as is the case in figure 8 .
  • the switch 120 is closed during this phase so that the value of the MSB is reloaded in the first flip-flop 112.1 after the storage of the other bits.
  • the second half of the duration of the MSB is then displayed after the other bits are displayed.
  • Such a variant can also be implemented by adding an additional flip-flop for storing the value of the bit which is displayed on two non-consecutive halves of duration, which makes it possible to have two flip-flops memorizing the value of this bit.
  • each pixel 102 comprises a display unit 104 comprising a light emitting diode.
  • the display unit 104 of each pixel 102 may comprise a plurality of light-emitting diodes.
  • each pixel 102 is intended to display an elementary point of an image which may correspond to a light signal emitted by a single light-emitting diode, or which may correspond to the sum of several light signals emitted by several light-emitting diodes, such as is the case for a color display device.
  • the memory unit 106 of each pixel 102 has a number of inputs configured to receive the binary words of the images to be displayed by the display unit 104. which is greater than or equal to 1 and which is less than or equal to M, with M corresponding to an integer greater than or equal to 1.
  • M corresponding to an integer greater than or equal to 1.
  • the figure 13 schematically represents a configuration in which each pixel 102 is made in the form of a module 101 made and hybridized on a substrate 103 and comprising a plurality of second portions 109.1 - 109.4 forming the emitting portions (for example light-emitting diodes) of the module 101 (four on the example of the figure 13 with, for example, one emitting a red light, another emitting a blue light, and the other two emitting a green light) and disposed on a first portion 107 common to the second portions 109 of the module 101.
  • the first portion 107 comprises electronic elements made in technology CMOS, forming in particular the memory unit 106 of the pixel 102 as well as the control element of each of the diodes of the pixel 102.
  • the memory unit 106 formed in the first portion 107 is configured to store at least a portion of the bits of the binary words to be displayed by the light emitting diodes of the module.
  • This configuration has the particular advantage of reducing the number of electrical connections dedicated to the control of the pixel 102 (corresponding to the signals other than the data signal, ie the binary words of the image to be displayed) to be realized. between the substrate 103 and the first part 107 of the module 101, because these connections are pooled by the light-emitting diodes of the module 101.
  • a part of the memory unit 106 of a pixel 102 is not formed in the first parts 107 of the module or modules 101 of this pixel 102, but is formed in an electronic circuit 111. distinct from the modules 101 and hybridized on the substrate 103, next to the module or modules 101 forming the light emitting diode (s) of the pixel 102.
  • figure 14 represents such a configuration in which four modules 101.1-101.4 each forming one of the four light emitting diodes of a pixel 102 are hybridized on a substrate 103 by connection elements 105.
  • the memory unit 106 in which are stored the binary words of the pixel 102 comprises elements or components distributed in the first parts 107 of the four modules 101.1-101.4 and in the hybrid circuit 111 on the substrate 103 via connectors 105.
  • the first part 107 of each of the modules 101 comprising one of the light emitting diodes ensures the storage of at least one of the bits of the binary word to be displayed, and for example comprises at least one flip-flop or any other element (for example a capacitance) ensuring this storage.
  • the circuit 111 can also form at least a part of the sequencing unit 108.
  • the first portion 107 of each module 101 of a pixel 102 realizes a storage of at least one bit of a binary word to be displayed.
  • the number of control signals (signals other than the data signal or signals comprising the binary words to be displayed) received by each pixel 102 by the intermediate of the connection elements 105 is smaller than the number of memory elements N (flip-flops 112 or memory elements 130 for the previously described examples) of the pixel 102.
  • the number of connection elements 105 is less than N / 2 , for example between 5 and 10.
  • each module 101 may be coupled to the substrate 103 via at least 5 connection elements (and equal to 5 when the module 101 comprises a single light-emitting diode) : one dedicated to the supply of the electric supply potential, one dedicated to the supply of a reference electrical potential, one dedicated to the selection signal, one dedicated to the display signal and storage, one dedicated to the data signal to be displayed.
  • each memory unit 106 may be coupled to a plurality of light-emitting diodes of a display unit 104 to store the binary words to be displayed by these light-emitting diodes.
  • the number of flip-flops 112 previously described for each pixel 102 may be multiplied by the number of light-emitting diodes to which each memory unit 106 is coupled.
  • the number of memory elements 130 previously described for each pixel 102 may be multiplied by the number of light emitting diodes to which each memory unit 106 is coupled.
  • the figure 15 represents an exemplary embodiment of a memory unit 106 coupled to two light-emitting diodes 104.1 and 104.2 of the same pixel 102.
  • the memory unit 106 is shared and associated with two light-emitting diodes.
  • the memory unit 106 comprises two groups of memory elements 130.1 - 130.N + 1 each associated with one of the light-emitting diodes 104.1, 104.2.
  • the memory unit 106 also includes the first address generator 132 comprising inputs coupled to the outputs of the sequencing unit 108 on which the storage signal and the display signal are to be delivered.
  • the memory unit 106 further comprises the first addressing circuit 133, for example made according to the first configuration, that is to say formed by the demultiplexer 134 comprising a data input coupled to an input of the pixel 102 intended to receive the binary words of the images, several sets of N + 1 outputs (twice N + 1 outputs on the example of the figure 15 ) each coupled to an input of one of the memory elements 130, and a control input coupled to an output of the first address generator 132.
  • the first addressing circuit 133 for example made according to the first configuration, that is to say formed by the demultiplexer 134 comprising a data input coupled to an input of the pixel 102 intended to receive the binary words of the images, several sets of N + 1 outputs (twice N + 1 outputs on the example of the figure 15 ) each coupled to an input of one of the memory elements 130, and a control input coupled to an output of the first address generator 132.
  • the memory unit 106 also comprises the second addressing circuit 137, for example formed by the second address generator 136 comprising inputs coupled to the outputs of the sequencing unit 108 on which the storage signal and the display signal are intended to be delivered.
  • the second addressing circuit 137 for example formed by the second address generator 136 comprising inputs coupled to the outputs of the sequencing unit 108 on which the storage signal and the display signal are intended to be delivered.
  • the second addressing circuit 137 also comprises two multiplexers 138.1, 138.2 each comprising N + 1 data inputs each coupled to an output of one of the memory elements 130, an output coupled to the input of the display unit 104 associated therewith, and a control input coupled to an output of the second address generator 136.
  • this memory unit 106 The operation of this memory unit 106 is similar to that of the memory unit 106 previously described in connection with the figure 10 , except that the memory unit 106 here realizes the storage of the bits for two light-emitting diodes 104.

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Abstract

Dispositif d'affichage comprenant une matrice de pixels comportant chacun :- une unité d'affichage affichant un mot binaire de type BCM codé sur N bits, avec N entier supérieur ou égal à 2,- une unité mémoire (106) mémorisant au moins trois bits, comprenant en outre une unité de séquencement délivrant à l'unité mémoire de chaque pixel, pendant l'affichage d'une première image :• un signal de mémorisation d'au moins deux bits du mot binaire d'une deuxième image à afficher après la première image et/ou du mot binaire de la première image,• un signal d'affichage déclenchant des envois successifs des bits mémorisés à l'unité d'affichage,dans lequel la mémorisation est déclenchée pendant au moins une partie de l'affichage d'au moins un bit du mot binaire de la première image.

Description

    DOMAINE TECHNIQUE ET ART ANTÉRIEUR
  • L'invention concerne un dispositif d'affichage d'images comprenant une matrice active de pixels pilotés par modulation de code binaire (BCM pour « Binary Code Modulation »), ainsi qu'un procédé d'affichage d'images, dans lesquels une mémorisation des signaux de pixels, ou mots binaires, à afficher est réalisée au sein de la matrice de pixels, dans chaque pixel.
  • Dans un écran à matrice active classique, chaque pixel comporte au moins un transistor commandant l'affichage d'un signal lumineux par le pixel. Une capacité de stockage (ou la capacité parasite de la grille du transistor) est également intégrée dans le pixel afin de maintenir durant une période d'affichage une tension de donnée permettant d'obtenir l'intensité lumineuse désirée. Lorsque l'affichage lumineux est réalisé par des diodes électroluminescentes, chaque pixel peut comporter au moins un deuxième transistor alimentant électriquement la diode électroluminescente du pixel en fonction de la tension de donnée.
  • Les diodes électroluminescentes de l'écran peuvent requérir des tensions de polarisation élevées. C'est le cas notamment des diodes électroluminescentes réalisées avec du GaN qui, en raison de leur forte variabilité à faible polarisation, ne sont utilisées qu'avec une forte polarisation (en tension ou en courant), et donc n'émettent des signaux lumineux qu'avec une forte luminance.
  • Avec de telles diodes électroluminescentes, l'affichage d'une image est commandé de façon binaire (chaque diode électroluminescente est éteinte ou émet avec une forte intensité lumineuse), et le contrôle de la luminosité de chaque pixel, pendant l'affichage de chaque image, est réalisé en commandant le rapport entre la durée pendant laquelle la diode électroluminescente est allumée et la durée totale d'affichage de l'image sur l'écran. Une telle commande des diodes électroluminescentes peut être obtenue en utilisant des mots binaires, (c'est-à-dire un code binaire sur un certain nombre de bits permettant de contrôler l'affichage de l'image) de type BCM dans lesquels la luminosité de chaque pixel est codée sous la forme d'un signal binaire. Chaque bit d'un tel mot binaire pilote l'allumage ou l'extinction de l'une des diodes électroluminescentes pendant une durée proportionnelle au poids du bit. Par exemple, le bit de poids fort (MSB pour « Most Significant Bit ») pilote la diode électroluminescente pendant la moitié de la durée d'affichage de l'image (par exemple 10 ms pour un dispositif d'affichage fonctionnant à une fréquence de 50 images/seconde). Le bit suivant (appelé MSB-1) représente le quart de cette durée, et ainsi de suite jusqu'au bit de poids faible (appelé LSB pour « Less Significant Bit »). Lors de l'affichage d'une image, il est possible que tous les pixels affichent simultanément un bit de même poids.
  • Avec ce type de signaux de commande, il est nécessaire d'accéder à chaque pixel N fois par image, avec N correspondant au nombre de bits du signal BCM, afin d'écrire successivement, dans chaque pixel, les N bits du signal du pixel. Or, lors de l'affichage du LSB des mots binaires transmis à tous les pixels, la durée disponible pour écrire dans tous les pixels le bit suivant est inférieure ou égale à la durée d'affichage du LSB. La fréquence avec laquelle tous les pixels doivent être adressés à ce moment-là peut alors être problématique.
  • Le document FR 3 034 902 propose une solution à ce problème qui consiste, lors de l'affichage d'une image, à écrire sur toutes les lignes de l'écran non pas le bit de même poids, mais des bits de poids différents. Ainsi, à un instant d'affichage d'une image, certaines lignes de pixels affichent le MSB des mots binaires, d'autres lignes de pixels affichent le MSB-1 des mots binaires, etc. Cela permet de réduire la fréquence d'adressage des pixels puisque lors de l'affichage d'une image, une partie seulement des lignes de pixels affichent simultanément le LSB des mots binaires de ces lignes et seules ces lignes nécessitent d'être adressées rapidement après la durée d'affichage du LSB sur les pixels de ces lignes. Le procédé proposé dans ce document a également pour avantage de rendre homogène la fréquence avec laquelle les lignes de pixels sont adressées puisque, à un même instant, les durées d'affichage des bits sont différentes d'une ligne de pixels à l'autre et que les poids des bits affichés sont choisis afin d'équilibrer le nombre de lignes de pixels à adresser tout au long de la durée d'affichage de l'image.
  • Le procédé proposé dans le document FR 3 034 902 a toutefois pour inconvénient que l'affichage simultané de bits de poids différents de signaux d'une même image implique de réaliser une mémorisation préalable de tous les bits des mots binaires de tous les pixels de l'image, ainsi que tous ceux de l'image suivante destinée à être affichée. De plus, ce procédé nécessite de faire appel à des blocs de contrôle de l'adressage ligne non standards. En outre, avec ce procédé, le flux vidéo envoyé aux pixels n'est constant que lorsque le nombre de lignes de l'écran est égal à un multiple de 2n, avec n correspondant au nombre de bits des mots binaires utilisés, ce qui est rarement le cas. Lorsque le nombre de lignes de l'écran n'est pas égal à un multiple de 2n, des « temps morts » pendant lesquels aucune ligne de pixels n'est adressée sont donc nécessaires.
    • EXPOSÉ DE L'INVENTION
  • Un but de la présente invention est de proposer un dispositif d'affichage d'image ne présentant pas les inconvénients des dispositifs d'affichage de l'art antérieur et permettant de fonctionner avec peu d'interconnexions entre les pixels et les éléments de contrôle de pixels (lignes et colonnes).
  • Pour cela, la présente invention propose un dispositif d'affichage d'images comprenant au moins une matrice de pixels, dans lequel chaque pixel comporte au moins :
    • une unité d'affichage configurée pour émettre, pendant l'affichage par la matrice de pixels d'une image codée sous la forme de plusieurs mots binaires de type BCM comprenant N bits, avec N nombre entier supérieur ou égal à 2, au moins un signal lumineux pendant une durée correspondant à une valeur codée dans un des mots binaires de l'image, chacun des N bits dudit un des mots binaires de l'image représentant une durée d'affichage du signal lumineux proportionnelle au poids du bit,
    • une unité mémoire configurée pour mémoriser au moins trois bits, comprenant une sortie couplée à une entrée de l'unité d'affichage, et une entrée configurée pour recevoir les mots binaires des images à afficher par ladite unité d'affichage,
    le dispositif d'affichage d'images comprenant en outre une unité de séquencement configurée pour délivrer à l'unité mémoire de chaque pixel, pendant l'affichage d'une première image par la matrice de pixels :
    • un signal de mémorisation déclenchant, pendant l'affichage d'un des bits d'un des mots binaires de la première image par l'unité d'affichage du pixel, une mémorisation d'au moins deux autres bits d'un des mots binaires d'une deuxième image destinée à être affichée après la première image et/ou dudit un des mots binaires de la première image (c'est-à-dire au moins deux autres bits d'un des mots binaires de la deuxième image et/ou au moins deux autres bits dudit un des mots binaires de la première image), dans ladite unité mémoire du pixel,
    • un signal d'affichage déclenchant des envois successifs de chacun des bits dudit un des mots binaires de la première image mémorisés dans l'unité mémoire du pixel à l'unité d'affichage du pixel.
  • Il est également décrit un dispositif d'affichage d'images comprenant au moins une matrice de pixels agencés en formant plusieurs lignes et plusieurs colonnes de pixels, dans lequel chaque pixel comporte au moins :
    • une unité d'affichage configurée pour émettre, pendant l'affichage d'une image formée de plusieurs mots binaires de type BCM codés sur N bits, avec N nombre entier supérieur ou égal à 2, un signal lumineux représentatif d'un des mots binaires,
    • une unité mémoire configurée pour mémoriser au moins trois bits, comprenant en outre une unité de séquencement configurée pour délivrer à l'unité mémoire de chaque pixel, pendant l'affichage d'une première image :
    • un signal de mémorisation déclenchant une mémorisation d'au moins deux bits du mot binaire d'une deuxième image destinée à être affichée après la première image et/ou du mot binaire de la première image dans l'unité mémoire du pixel,
    • un signal d'affichage déclenchant des envois successifs de chacun des bits mémorisés dans l'unité mémoire à l'unité d'affichage,
    et dans lequel les signaux d'affichage et de mémorisation sont tels que la mémorisation desdits au moins deux bits du mot binaire de la deuxième image et/ou du mot binaire de la première image est déclenchée pendant au moins une partie de l'affichage d'au moins un bit du mot binaire de la première image.
  • Dans ce dispositif d'affichage, la mémorisation des mots binaires à afficher est réalisée directement dans les pixels, dans des unités mémoire intégrées aux pixels. De plus, l'unité de séquencement est configurée pour réaliser la mémorisation d'au moins une partie des bits des mots binaires d'une image au cours de l'affichage de bits précédents et/ou de l'affichage d'une image précédente. Grâce à cette configuration, il est possible de réaliser, pour chaque pixel, la mémorisation d'au moins une partie d'un mot binaire d'une image lors de l'affichage d'un ou plusieurs bits précédents de ce mot binaire et/ou de l'affichage d'un ou plusieurs bits d'un mot binaire de l'image précédente. En choisissant judicieusement le ou les bits pendant lesquels la mémorisation est déclenchée, la durée disponible pour réaliser cette mémorisation peut donc être plus importante que celle permise dans les dispositifs d'affichage de l'art antérieur, ce qui permet de réduire la fréquence avec laquelle les pixels doivent être adressés.
  • L'unité mémoire et l'unité d'affichage font partie du pixel, c'est-à-dire sont réalisées sur un même substrat et sont disposées sur une surface limitée du substrat correspondant à la surface d'un pixel.
  • Cette réduction de la fréquence d'adressage des pixels est particulièrement intéressante lorsque le dispositif d'affichage d'image forme un écran de dimensions importantes, par exemple de diagonale égale à 1 ou plusieurs mètres. L'utilisation de l'invention pour former des écrans de grande taille est également avantageuse car elle permet de limiter le nombre de fils requis reliés aux pixels.
  • De plus, ce dispositif d'affichage d'image ne nécessite pas de réaliser une mémorisation complète de deux images successives.
  • L'expression « fréquence d'adressage des pixels » désigne la fréquence d'envoi des mots binaires aux pixels, c'est-à-dire après la décompression d'un flux vidéo reçu par le dispositif d'affichage.
  • Les mots binaires peuvent correspondre à des signaux qui, ensemble, forment une image complète occupant la totalité ou une partie seulement de la surface d'écran du dispositif d'affichage, ou sont associés à une partie ou la totalité des lignes du dispositif d'affichage (l'image peut correspondre à une trame).
  • Ce dispositif d'affichage permet de limiter le nombre d'interconnexions reliées à chaque pixel, avec toutefois en contrepartie une surface occupée par les éléments formant ces pixels qui peut être plus importante selon les éléments utilisés. Cette surface occupée plus importante n'est toutefois pas un inconvénient lorsque le dispositif d'affichage correspond à un écran de grande taille.
  • De manière avantageuse, l'unité d'affichage de chaque pixel comporte au moins une diode électroluminescente comprenant du GaN. L'utilisation de telles diodes électroluminescentes dans ce dispositif d'affichage est avantageuse car elles sont tout à fait compatible avec un affichage de mots binaires de type BCM, et offrent de plus une surface de semi-conducteur libre importante autour et/ou en dessous d'elles pour permettre la réalisation de l'unité mémoire au sein de chaque pixel.
  • Ledit un des bits d'un des mots binaires de la première image peut correspondre avantageusement au bit de poids fort dudit un des mots binaires de la première image. Autrement dit, l'unité de séquencement peut être configurée pour déclencher la mémorisation pendant l'affichage du bit de poids fort dudit un des mots binaires de la première image. Ainsi, la durée disponible pour réaliser la mémorisation correspond à la moitié de la durée d'affichage de la première image. Le dispositif peut dans ce cas fonctionner dans un mode interlacé. Par exemple, pendant une durée correspondant à une première moitié de la durée d'affichage d'une image, les mots binaires peuvent être envoyés aux lignes paires de pixels, et pendant la deuxième moitié de la durée d'affichage d'une image, les mots binaires peuvent être envoyés à lignes impaires de pixels. Ainsi, le flux des mots binaires envoyés aux pixels peut être sensiblement constant.
  • De manière générale, l'invention peut s'appliquer quel que soit l'ordre dans lequel arrivent les bits des mots binaires dans l'unité mémoire de chaque pixel.
  • L'unité mémoire de chaque pixel peut comporter au moins trois bascules couplées en série les unes aux autres et telles qu'une entrée d'une première des bascules soit couplée à une entrée du pixel destinée à recevoir les mots binaires , et qu'une sortie d'une dernière des bascules soit couplée à une entrée de l'unité d'affichage. Une telle unité mémoire est particulièrement avantageuse car le nombre de bascules nécessaire à sa réalisation est limité. Ces bascules forment un registre à décalage dans lequel les bits à afficher sont mémorisés séquentiellement dans les bascules.
  • Selon un premier mode de réalisation, le dispositif d'affichage d'images peut être tel que :
    • l'unité mémoire de chaque pixel comporte en outre au moins un multiplexeur comprenant au moins :
      1. a) deux entrées de données dont l'une est couplée à une première sortie de l'unité de séquencement sur laquelle le signal d'affichage est destiné à être envoyé et dont l'autre est couplée à une deuxième sortie de l'unité de séquencement sur laquelle le signal de mémorisation est destiné à être envoyé,
      2. b) une sortie couplée à une entrée de commande de chacune d'au moins deux premières bascules de l'unité mémoire correspondant à celles, parmi les bascules de l'unité mémoire, dans lesquelles lesdits au moins deux autres bits d'un des mots binaires de la deuxième image et/ou dudit un des mots binaires de la première image sont destinés à être mémorisés pendant ledit affichage d'un des bits d'un des mots binaires de la première image,
      3. c) une entrée de commande couplée à une troisième sortie de l'unité de séquencement sur laquelle un signal de sélection est destiné à être envoyé, permettant de coupler la sortie du multiplexeur à l'une ou l'autre des deux entrées de données du multiplexeur en fonction de la valeur du signal de sélection,
    • une entrée de commande de la dernière des bascules de l'unité mémoire de chaque pixel est couplée à la première sortie de l'unité de séquencement,
    • l'unité de séquencement est configurée telle que, pour chaque pixel, le signal de sélection commande le multiplexeur tel que pendant ledit affichage d'un des bits d'un des mots binaires de la première image, le signal de mémorisation est délivré sur la sortie du multiplexeur et déclenche la mémorisation desdits au moins deux autres bits d'un des mots binaires de la deuxième image et/ou dudit un des mots binaires de la première image, et que pour l'affichage des autres bits mémorisés, le signal d'affichage est délivré sur la sortie du multiplexeur et déclenche les affichages successifs de chacun des autres bits mémorisés.
  • Selon un deuxième mode de réalisation, le dispositif d'affichage d'images peut être tel que :
    • l'unité mémoire de chaque pixel comporte en outre au moins :
      1. a) une porte OU comprenant deux entrées sont couplées à des première et deuxième sorties de l'unité de séquencement sur lesquelles les signaux d'affichage et de mémorisation sont destinés à être envoyés, et dont une sortie est couplée à une entrée de commande de chacune d'au moins deux premières bascules de l'unité mémoire correspondant à celles, parmi les bascules de l'unité mémoire, dans lesquelles lesdits au moins deux autres bits d'un des mots binaires de la deuxième image et/ou dudit un des mots binaires de la première image sont destinés à être mémorisés pendant ledit affichage d'un des bits d'un des mots binaires de la première image,
      2. b) un multiplexeur comprenant deux entrées de données dont l'une est couplée à la sortie de la porte OU et dont l'autre est couplée à un potentiel électrique de référence, une entrée de commande couplée à une troisième sortie de l'unité de séquencement sur laquelle un signal de sélection est destiné à être envoyé et permettant de coupler la sortie du multiplexeur à l'une ou l'autre des deux entrées de données du multiplexeur en fonction de la valeur du signal de sélection, et une sortie couplée à une entrée de commande de la dernière des bascules de l'unité mémoire,
    • l'unité de séquencement est configurée telle que, pour chaque pixel, le signal de sélection commande le multiplexeur tel que pendant ledit affichage d'un des bits d'un des mots binaires de la première image, le potentiel électrique de référence soit délivré sur le sortie du multiplexeur pendant que le signal de mémorisation délivré sur l'entrée de commande de chacune des premières bascules de l'unité mémoire déclenche la mémorisation desdits au moins deux autres bits d'un des mots binaires de la deuxième image et/ou dudit un des mots binaires de la première image, et que pour l'affichage des autres bits mémorisés, le signal obtenu à la sortie de la porte OU soit délivré sur les entrées de commande des bascules de l'unité mémoire et déclenche les affichages successifs de chacun des autres bits mémorisés.
  • Selon une variante du deuxième mode de réalisation, le dispositif d'affichage d'images peut être tel que :
    • l'unité de séquencement délivre sur une seule sortie le signal d'affichage et le signal de mémorisation sous la forme d'un seul et même signal appelé signal d'affichage et de mémorisation, ladite sortie étant couplée à une entrée de commande de chacune d'au moins deux premières bascules de l'unité mémoire correspondant à celles, parmi les bascules de l'unité mémoire, dans lesquelles lesdits au moins deux autres bits d'un des mots binaires de la deuxième image et/ou dudit un des mots binaires de la première image sont mémorisés pendant ledit affichage d'un des bits d'un des mots binaires de la première image,
    • l'unité mémoire de chaque pixel comporte en outre au moins un multiplexeur comprenant deux entrées de données, dont l'une est couplée à la sortie de l'unité de séquencement sur laquelle le signal d'affichage et de mémorisation est destiné à être délivré et dont l'autre est couplée à un potentiel électrique de référence, une entrée de commande couplée à une troisième sortie de l'unité de séquencement sur laquelle un signal de sélection est destiné à être envoyé et permettant de coupler la sortie du multiplexeur à l'une ou l'autre des deux entrées de données du multiplexeur en fonction de la valeur du signal de sélection, et une sortie couplée à une entrée de commande de la dernière des bascules de l'unité mémoire,
    • l'unité de séquencement est configurée telle que, pour chaque pixel, le signal de sélection commande le multiplexeur tel que pendant ledit affichage d'un des bits d'un des mots binaires de la première image, le potentiel électrique de référence soit délivré sur la sortie du multiplexeur pendant que le signal d'affichage et de mémorisation délivré sur l'entrée de commande de chacune des premières bascules de l'unité mémoire déclenche la mémorisation desdits au moins deux autres bits d'un des mots binaires de la deuxième image et/ou dudit un des mots binaires de la première image, et que pour l'affichage des autres bits mémorisés, le signal d'affichage et de mémorisation soit délivré sur les entrées de commande des bascules de l'unité mémoire et déclenche les affichages successifs de chacun des autres bits mémorisés.
  • Dans l'unité de séquencement, le signal d'affichage et de mémorisation peut être obtenu en sortie d'une porte OU recevant en entrée le signal d'affichage et le signal de mémorisation.
  • Selon une variante de réalisation des premier et deuxième modes de réalisation, dans chaque pixel, la sortie de la dernière des premières bascules de l'unité mémoire du pixel peut être couplée à l'entrée de la première des bascules de l'unité mémoire du pixel par l'intermédiaire d'un interrupteur commandé par l'unité de séquencement qui est configurée pour fermer l'interrupteur lorsque le mot binaire de la première image est similaire au mot binaire de la deuxième image. Cet interrupteur peut également être contrôlé par le signal de sélection (qui peut être commun à une ligne de pixels ou propre au pixel). Dans ce cas, lorsque le signal de sélection est à zéro, le rebouclage est actif, et à chaque impulsion du signal d'affichage et de mémorisation, les données se déplacent mais sont conservées dans une des bascules. S'il n'y a pas de changement entre deux images successives, alors le signal de sélection reste à zéro et après N impulsions du signal d'affichage et de mémorisation (par exemple 8 pour 8 bits mémorisés), on retrouve le mot binaire de l'image précédente.
  • Selon un troisième mode de réalisation, le dispositif d'affichage d'images peut être tel que :
    • l'unité mémoire de chaque pixel comporte :
      1. a) au moins deux premières bascules couplées en série l'une à l'autre et telles qu'une entrée de données d'une première desdites au moins deux premières bascules soit couplée à une entrée du pixel destinée à recevoir les mots binaires,
      2. b) au moins deux deuxièmes bascules couplées en série l'une à l'autre et telles qu'une entrée de données d'une première desdites au moins deux deuxièmes bascules soit couplée à ladite entrée du pixel,
      3. c) un circuit de commutation comprenant deux entrées de données, dont l'une est couplée à une première sortie de l'unité de séquencement sur laquelle le signal d'affichage est destiné à être envoyé et dont l'autre est couplée à une deuxième sortie de l'unité de séquencement sur laquelle le signal de mémorisation est destiné à être envoyé, une entrée de commande couplée à une troisième sortie de l'unité de séquencement sur laquelle un signal de sélection est destiné à être envoyé, une première sortie couplée à une entrée de commande de chacune des premières bascules et une deuxième sortie couplée à une entrée de commande de chacune des deuxièmes bascules, et configuré tel qu'en fonction de la valeur du signal de sélection, la première sortie soit couplée à la première entrée de données et la deuxième sortie soit couplée à la deuxième entrée de données, ou la première sortie soit couplée à la deuxième entrée de données et la deuxième sortie soit couplée à la première entrée de données,
      4. d) un multiplexeur comprenant deux entrées de données dont l'une est couplée à la sortie d'une dernière desdites au moins deux premières bascules et dont l'autre est couplée à la sortie d'une dernière desdites au moins deux deuxièmes bascules, une entrée de commande couplée à la troisième sortie de l'unité de séquencement, et une sortie couplée à une entrée de l'unité d'affichage,
    • l'unité de séquencement est configurée telle que, pour chaque pixel, le signal de sélection commande le circuit de commutation et le multiplexeur tels que pendant ledit affichage d'un des bits d'un des mots binaires de la première image via les premières bascules, le signal de mémorisation est délivré aux entrées de commande des deuxièmes bascules et déclenche la mémorisation desdits au moins deux autres bits d'un des mots binaires de la deuxième image et/ou dudit un des mots binaires de la première image dans les deuxièmes bascules.
  • Selon un quatrième mode de réalisation, le dispositif d'affichage d'images peut être tel que l'unité mémoire de chaque pixel comporte au moins :
    • au moins trois éléments mémoires comprenant chacun une entrée sur laquelle un bit à mémoriser est destiné à être appliqué et une sortie sur laquelle un bit mémorisé est destiné à être délivré,
    • un premier circuit d'adressage comprenant une entrée de donnée couplée à une entrée du pixel destinée à recevoir les mots binaires des images à afficher, au moins trois sorties chacune couplée à une entrée de l'un des éléments mémoires, et au moins une entrée de commande couplée à au moins une première sortie de l'unité de séquencement sur laquelle le signal de mémorisation est destiné à être délivré,
    • un deuxième circuit d'adressage comprenant au moins trois entrées de donnée chacune couplée à une sortie de l'un des éléments mémoires, une sortie couplée à une entrée de l'unité d'affichage, et au moins une entrée de commande couplée à au moins une deuxième sortie de l'unité de séquencement sur laquelle le signal d'affichage est destiné à être délivré,
    et dans lequel l'unité de séquencement est configurée telle que, pour chaque pixel :
    • lors de la mémorisation d'un bit déclenchée par le signal de mémorisation, le premier circuit d'adressage délivre sur l'entrée de l'un des trois éléments mémoires le bit reçu sur son entrée de donnée,
    • lors de l'affichage d'un des bits mémorisés déclenché par le signal d'affichage, le deuxième circuit d'adressage délivre sur une entrée de l'unité d'affichage l'un des bits mémorisés dans les trois éléments mémoires.
  • Selon une première configuration du quatrième mode de réalisation, le premier circuit d'adressage peut comporter :
    • un premier générateur d'adresse comprenant une entrée couplée à la première sortie de l'unité de séquencement,
    • un démultiplexeur comprenant une entrée de donnée couplée à l'entrée du pixel destinée à recevoir les mots binaires des images à afficher, au moins trois sorties chacune couplée à l'entrée d'un des éléments mémoires, et une entrée de commande couplée à une sortie du premier générateur d'adresse,
    le deuxième circuit d'adressage peut comporter :
    • un deuxième générateur d'adresse comprenant une entrée couplée à la deuxième sortie de l'unité de séquencement,
    • un multiplexeur comprenant au moins trois entrées de donnée chacune couplée à la sortie d'un des éléments mémoires, une sortie couplée à l'entrée de l'unité d'affichage, et une entrée de commande couplée à une sortie du deuxième générateur d'adresse,
    et l'unité de séquencement peut être configurée telle que, pour chaque pixel :
    • lors de la mémorisation d'un bit déclenchée par le signal de mémorisation, le premier générateur d'adresse délivre au démultiplexeur un premier signal d'adresse codant sur plusieurs bits l'adresse d'un des éléments mémoires dans lequel ledit bit est destiné à être mémorisé,
    • lors de l'affichage d'un des bits mémorisés déclenché par le signal d'affichage, le deuxième générateur d'adresse délivre au multiplexeur un deuxième signal d'adresse codant sur plusieurs bits l'adresse d'un des éléments mémoires depuis lequel ledit un des bits mémorisés est lu.
  • Selon une deuxième configuration du quatrième mode de réalisation, l'unité de séquencement peut être configurée telle que le signal de mémorisation soit formé d'au moins trois premiers signaux d'adressage commandant chacun une mémorisation dans l'un des éléments mémoires, et telle que le signal d'affichage soit formé d'au moins trois deuxièmes signaux d'adressage commandant chacun une lecture d'un bit mémorisé dans l'un des éléments mémoires.
  • Selon une troisième configuration du quatrième mode de réalisation, le premier circuit d'adressage peut comporter :
    • un premier compteur comprenant une entrée couplée à la première sortie de l'unité de séquencement,
    • un premier décodeur d'adresse comprenant une entrée de donnée couplée à l'entrée du pixel destinée à recevoir les mots binaires, au moins trois sorties chacune couplée à l'entrée d'un des éléments mémoires, et une entrée de commande couplée à une sortie du premier compteur,
    le deuxième circuit d'adressage peut comporter :
    • un deuxième compteur comprenant une entrée couplée à la deuxième sortie de l'unité de séquencement,
    • un deuxième décodeur d'adresse comprenant au moins trois entrées de donnée chacune couplée à la sortie d'un des éléments mémoires, une sortie couplée à l'entrée de l'unité d'affichage, et une entrée de commande couplée à une sortie du deuxième compteur.
  • Le dispositif peut être tel que :
    • l'unité mémoire est configurée pour mémoriser au moins N+1 bits ; et
    • pendant ledit affichage d'un des bits d'un des mots binaires de la première image, le signal de mémorisation déclenche la mémorisation des N bits du mot binaire de la deuxième image ou la mémorisation de N-1 bits suivants du mot binaire de la première image et d'un bit du mot binaire de la deuxième image.
  • En variante, lorsque l'unité mémoire de chaque pixel n'a pas une capacité de mémorisation au moins équivalente au nombre de bits de chaque mot binaire, seule une partie des bits des mots binaires d'une image sont mémorisés pendant l'affichage d'un bit, les autres bits étant mémorisés au cours de l'affichage d'un ou plusieurs autres bits de ce mot.
  • L'unité d'affichage de chaque pixel peut comporter M diodes électroluminescentes, et l'unité mémoire de chaque pixel peut comporter un nombre d'entrées configurées pour recevoir les mots binaires des images à afficher par l'unité d'affichage du pixel qui est supérieur ou égal à 1 et qui est inférieur ou égal à M, avec M correspondant à un nombre entier supérieur ou égal à 1.
  • Les pixels peuvent être formés par des modules réalisés sur un substrat, chaque module comportant au moins :
    • une première partie se trouvant du côté du substrat et formant un circuit électronique comprenant au moins l'unité mémoire du pixel ;
    • une deuxième partie telle que la première partie soit disposée entre le substrat et la deuxième partie, et formant au moins une partie de l'unité d'affichage du pixel.
  • Dans ce cas, il est possible que :
    • la deuxième partie de chaque module corresponde à seule diode électroluminescente, ou
    • chaque module comporte plusieurs deuxièmes parties formant chacune une diode électroluminescente et disposées sur une première partie commune auxdites plusieurs deuxièmes parties.
  • Chaque pixel peut comporter un seul module, ou chaque pixel peut comporter plusieurs modules et un circuit électronique couplé au substrat, à côté desdits plusieurs modules, et formant une partie de l'unité mémoire du pixel.
  • Il est également proposé un procédé d'affichage d'images par un dispositif d'affichage d'images comprenant au moins une matrice de pixels agencés en formant plusieurs lignes et plusieurs colonnes de pixels, réalisant un affichage successif d'images chacune formée de plusieurs mots binaires de type BCM codé sur N bits, avec N nombre entier supérieur ou égal à 2, chaque pixel affichant, pendant l'affichage d'une image, l'un des mots binaires,
    le procédé comprenant, pendant l'affichage d'une première image et pour chaque pixel, une mémorisation, dans une unité mémoire disposée dans le pixel, d'au moins deux bits du mot binaire d'une deuxième image destinée à être affichée après la première image et/ou du mot binaire de la première image, déclenchée pendant au moins une partie de l'affichage d'au moins un bit du mot binaire de la première image.
  • L'invention porte également sur un procédé d'affichage d'images par un dispositif d'affichage d'images comprenant au moins une matrice de pixels, réalisant un affichage successif d'images chacune codée sous la forme de plusieurs mots binaires de type BCM codé sur N bits, avec N nombre entier supérieur ou égal à 2, chaque pixel affichant, pendant l'affichage d'une image, un signal lumineux pendant une durée correspondant à une valeur codée dans un des mots binaires de l'image, chacun des N bits dudit un des mots binaires de l'image représentant une durée d'affichage proportionnelle au poids du bit,
    le procédé comprenant, pendant l'affichage d'un des bits d'un des mots binaires de la première image par l'unité d'affichage du pixel et pour chaque pixel, une mémorisation, dans une unité mémoire disposée dans le pixel et comprenant une entrée configurée pour recevoir les mots binaires des images à afficher, d'au moins deux autres bits d'un des mots binaires d'une deuxième image destinée à être affichée après la première image et/ou dudit un des mots binaires de la première image.
  • Lesdits au moins deux autres bits d'un des mots binaires de la deuxième image et/ou dudit un des mots binaires de la première image peuvent être mémorisés séquentiellement dans l'unité mémoire pendant ledit affichage d'un des bits d'un des mots binaires de la première image.
  • Le signal d'affichage et le signal de mémorisation peuvent correspondre à, ou être combinés dans, un seul signal d'affichage et de mémorisation.
  • Lorsque le mot binaire est destiné à être le même dans les première et deuxième images, les bits du mot binaire de la première image peuvent être mémorisés de nouveau dans l'unité mémoire pour former le mot binaire de la deuxième image.
  • Le procédé d'affichage d'images peut être tel que :
    • l'unité mémoire est configurée pour mémoriser au moins N+1 bits ; et
    • pendant ledit affichage d'un des bits d'un des mots binaires de la première image, le signal de mémorisation déclenche la mémorisation des N bits du mot binaire de la deuxième image ou la mémorisation de N-1 bits du mot binaire de la première image et d'un bit du mot binaire de la deuxième image.
    BRÈVE DESCRIPTION DES DESSINS
  • La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés à titre purement indicatif et nullement limitatif en faisant référence aux dessins annexés sur lesquels :
    • les figures 1 et 2 représentent schématiquement une partie d'un dispositif d'affichage d'images, objet de la présente invention,
    • la figure 3 représente un exemple de réalisation d'une unité mémoire d'un pixel d'un dispositif d'affichage d'images, objet de la présente invention, selon un premier mode de réalisation,
    • les figures 4 et 5 représentent des chronogrammes de signaux utilisés dans le dispositif d'affichage d'images selon le premier mode de réalisation,
    • la figure 6 représente un exemple de réalisation d'une unité mémoire d'un pixel d'un dispositif d'affichage d'images, objet de la présente invention, selon un deuxième mode de réalisation,
    • la figure 7 représente des chronogrammes de signaux utilisés dans le dispositif d'affichage d'images selon le deuxième mode de réalisation,
    • la figure 8 représente un exemple de réalisation d'une unité mémoire d'un pixel d'un dispositif d'affichage d'images, objet de la présente invention, selon une variante du deuxième mode de réalisation,
    • la figure 9 représente un exemple de réalisation d'une unité mémoire d'un pixel d'un dispositif d'affichage d'images, objet de la présente invention, selon un troisième mode de réalisation,
    • la figure 10 représente un exemple de réalisation d'une unité mémoire d'un pixel d'un dispositif d'affichage d'images, objet de la présente invention, selon un quatrième mode de réalisation,
    • la figure 11 représente schématiquement un exemple de réalisation d'un pixel d'un dispositif d'affichage d'images, objet de la présente invention,
    • la figure 12 représente schématiquement une vue de dessus d'un dispositif d'affichage d'images, objet de la présente invention,
    • les figures 13 et 14 représentent schématiquement des configurations particulières d'un pixel d'un dispositif d'affichage d'images, objet de la présente invention,
    • la figure 15 représente schématiquement un exemple de réalisation d'une unité mémoire couplées à deux diodes électroluminescentes d'une unité d'affichage d'un pixel d'un dispositif d'affichage d'images, objet de la présente invention.
  • Des parties identiques, similaires ou équivalentes des différentes figures décrites ci-après portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre.
  • Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles.
  • Les différentes possibilités (variantes et modes de réalisation) doivent être comprises comme n'étant pas exclusives les unes des autres et peuvent se combiner entre elles.
    • EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS
  • On se réfère tout d'abord à la figure 1 qui représente schématiquement, sous la forme de blocs fonctionnels, une partie d'un dispositif d'affichage d'images 100, et notamment un des pixels 102 du dispositif 100 ainsi qu'une unité de séquencement 108 à laquelle les pixels 102 sont couplés.
  • Le pixel 102 comporte une unité d'affichage 104 configurée pour émettre, pendant l'affichage d'une image formée de plusieurs mots binaires, au moins un signal lumineux représentatif d'au moins un mot binaire que le pixel 102 reçoit. Cette unité d'affichage 104 comporte par exemple une diode électroluminescente, et par exemple de type LED (diode électroluminescente) ou µLED (micro-diode électroluminescente), réalisé à partir de GaN, couplée à un élément de commande comprenant par exemple au moins un transistor MOS configuré pour alimenter électriquement la diode électroluminescente en fonction d'un signal d'affichage binaire reçu en entrée de l'unité d'affichage 104. Différents exemples de réalisation d'une diode électroluminescente couplée à un tel élément de commande sont par exemple décrits dans le document FR 3 034 902 .
  • Les mots binaires reçus par les pixels 102 sont de type BCM et sont codés sur N bits, N étant un nombre entier supérieur ou égal à 2. Ainsi, pour réaliser l'affichage de chaque image, chaque pixel 102 reçoit en entrée un mot binaire codé sur N bits, avec par exemple N compris entre 6 et 10 bits et par exemple égal à 8 bits, dans lequel est codé la durée pendant laquelle l'unité d'affichage 104 du pixel 102 doit émettre un signal lumineux.
  • Le mot binaire est binaire, ce qui signifie que l'unité d'affichage 104 est commandée de manière binaire. Avec un signal d'affichage de pixel de type BCM, le signal lumineux est émis par l'unité d'affichage 104 de chaque pixel 102, pour chaque bit du mot binaire reçu, pendant une durée proportionnelle au poids de chacun de ces bits. Ainsi, le bit de poids fort, également appelé MSB, du mot binaire d'une image commande l'émission ou non du signal lumineux pendant une durée égale à la moitié de la durée d'affichage de l'image (par exemple 5 ms pour un dispositif 100 fonctionnant à une fréquence de 100 images/seconde). Le bit suivant, appelée MSB-1, représente le quart de cette durée, et ainsi de suite jusqu'au bit de poids faible, appelé LSB.
  • Le pixel 102 comporte également une unité mémoire 106 configurée pour mémoriser au moins deux bits du mot binaire reçu en entrée du pixel 102. Dans les différents modes de réalisation décrits plus loin, l'unité mémoire 106 de chaque pixel 102 est configurée pour mémoriser N+1 bits. Toutefois, la capacité de mémorisation de l'unité mémoire 106 de chaque pixel 102 est adaptée notamment en fonction de la place disponible dans chaque pixel 102 pour la réalisation de l'unité mémoire 106.
  • L'unité mémoire 106 reçoit en entrée un signal de mémorisation envoyé depuis une unité de séquencement 108. L'unité mémoire 106 est configurée pour mémoriser au moins une partie des bits du mot binaire appliqué sur l'entrée de l'unité mémoire 106, sur la commande du signal de mémorisation.
  • L'unité mémoire 106 reçoit également en entrée un signal d'affichage envoyé depuis l'unité de séquencement 108. L'unité mémoire 106 est configurée pour envoyer successivement sur l'entrée de l'unité d'affichage 104 chacun des bits mémorisés, sur la commande du signal d'affichage.
  • Le pixel 102 représenté sur la figure 1 correspond à un des pixels du dispositif 100 représenté schématiquement sur la figure 2, sur laquelle les pixels 102 sont agencés en formant une matrice de plusieurs lignes et plusieurs colonnes de pixels 102.
  • Le dispositif 100 peut correspondre à un écran monochrome ou un écran couleur. Un dispositif 100 correspondant à un écran couleur peut comporter une matrice de « pixels couleur » chacun formé par la juxtaposition de plusieurs pixels 102 adaptés pour émettre des signaux lumineux de couleurs différentes. Chacun des pixels 102 est par exemple associé à un filtre coloré, ou comporte au moins une diode électroluminescente dont les matériaux permettent une émission lumineuse à la longueur d'onde souhaitée, ou bien est associé à un élément de conversion de longueur d'onde. Chaque pixel 102 reçoit un mot binaire représentatif de la luminosité à afficher pour la couleur associée au pixel 102 pendant l'affichage d'une image. En variante, plusieurs pixels 102 peuvent former ensemble un module apte à émettre un signal lumineux couleur et recevant, sur une entrée, les mots binaires destinés aux pixels du module.
  • Le dispositif 100 comporte également un registre 110 envoyant aux pixels 102, par l'intermédiaire de lignes de données chacune couplée aux pixels 102 d'une même colonne, les mots binaires. L'adressage des lignes de la matrice de pixels 102 est par exemple réalisé par l'unité de séquencement 108.
  • Comme indiqué précédemment, l'unité d'affichage 104 de chaque pixel 102 comporte avantageusement une ou plusieurs diodes électroluminescentes réalisées à partir de GaN et couplées à un élément de commande de type CMOS configuré notamment pour alimenter électriquement la ou les diodes électroluminescentes en fonction d'un ou plusieurs signaux d'affichage binaires reçus en entrée de l'unité d'affichage 104. La figure 11 représente schématiquement un exemple de réalisation d'un pixel 102. Chaque pixel 102 est réalisé sous la forme d'un module 101 réalisé et hybridé sur un substrat 103 servant de support, par des éléments 105 de connexion électrique et mécanique. Ces éléments 105 correspondent par exemple à des microbilles, des micro-tubes, ou bien à des portions de matériau(x) métallique(s) solidarisées les unes aux autres par collage direct (comprenant par exemple du cuivre).
  • Le module 101 correspondant à chaque pixel 102 comporte une première partie 107 se trouvant du côté du substrat 103 et formant un circuit électronique par exemple réalisé en technologie CMOS, comprenant notamment l'unité mémoire 106 du pixel 102 ainsi que l'élément de commande de la diode du pixel 102 (qui commande l'émission lumineuse du pixel 102). Cette première partie 107 est par exemple réalisée à partir de silicium ou tout autre semi-conducteur adapté à la réalisation de transistors MOS.
  • Le module 101 comporte également une deuxième partie 109 formant l'unité d'affichage 104 du pixel 102 et réalisée à partir du semi-conducteur correspondant au matériau émissif de la diode ou des diodes du pixel 102, ici avantageusement du GaN.
  • Les modules 101 correspondant aux pixels 102 sont réalisés collectivement à partir d'une plaque de semi-conducteur sur lequel les composants électroniques, notamment les transistors MOS, de la première partie 107 de chaque module 101 sont réalisés. Le matériau émissif, par exemple le GaN, est ensuite déposé sur l'ensemble de la plaque comprenant les premières parties 107 des modules 101. Les deuxièmes parties 109 sont ensuite réalisées pour former les unités d'affichage 104 des pixels 102. La plaque est ensuite découpée afin de séparer individuellement les modules 101. Les modules 101 sont ensuite hybridés sur le substrat 103.
  • Lorsque les unités d'affichage 104 comportent des diodes de GaN, la forte luminance de ces diodes permet de réaliser les modules avec des dimensions réduites. Après leur hybridation sur le substrat 103, les modules 101 formant les pixels 102 sont espacés les uns des autres d'une distance par exemple supérieure ou égale aux dimensions d'un ou plusieurs modules 101, comme cela est représenté schématiquement sur la figure 12.
  • Réaliser de tels pixels 102 avec des dimensions réduites représente une importante économie de coût. Par contre, cela implique que la place disponible pour réaliser les différents composants CMOS au sein de la première partie 107 des modules 101 est limitée. De plus, une grande partie de cette place est occupée par les vias conducteurs correspondant aux éléments 105. Afin de limiter la place occupée par ces vias, la plaque de semi-conducteur sur laquelle les premières parties 107 des modules 101 sont réalisées est amincie, par exemple avec une épaisseur de l'ordre de 10 µm, ce qui permet de réduire les dimensions des sections des vias.
  • Les différents éléments du dispositif 100 décrits ci-dessous permettent de répondre à cette contrainte, c'est-à-dire permettre un fonctionnement des pixels 102 avec peu d'interconnexions entre les pixels 102 et les éléments de contrôle des pixels 102.
  • En variante, il est également possible d'avoir une partie de l'électronique de commande et/ou de mémorisation des pixels qui soit formée par des puces indépendantes des modules 101 et hybridées sur le substrat 103 à côté des modules 101.
  • Les pixels 102 sont ici agencés en lignes et en colonnes. De plus, les lignes conductrices sur lesquelles circulent les signaux peuvent être communes aux pixels 102 appartenant à une même ligne ou à une même colonne. Par exemple, il est possible d'avoir un fil commun à tous les pixels 102 d'une même colonne et sur lequel les signaux de pixels (dont les bits correspondent aux images à afficher) sont envoyés, ainsi que des fils communs à tous les pixels d'une même ligne et sur lesquels les signaux de commande sont envoyés.
  • En considérant un dispositif 100 fonctionnant à une fréquence de 100 images/seconde, dont l'écran est formé par 1080 lignes de pixels et 1920 colonnes de pixels, et des mots binaires chacun codé sur 8 bits, le débit de données des mots binaires est de 1660 Mb/s, en considérant ce flux de données comme étant constant. Etant donné que les mots binaires sont envoyés parallèlement sur les colonnes de pixels 102 par le registre 110, le débit de données sur chaque colonne de pixels est donc de 864 Kb/s.
  • L'unité de séquencement 108 est configurée pour que les signaux de mémorisation et d'affichage envoyés à l'unité mémoire 106 soient tels que, pendant au moins une partie de l'affichage d'au moins un bit du mot binaire d'une première image, au moins deux bits du mot binaire d'une deuxième image destinée à être affichée après la première image et/ou du mot binaire de la première image (reçus donc après le bit affiché) soient mémorisés dans l'unité mémoire 106. Lorsque l'unité mémoire 106 de chaque pixel 102 est configurée pour mémoriser N+1 bits, N bits du mot binaire de la deuxième image, ou N-1 bits du mot binaire de la première image et un bit du mot binaire de la deuxième image, sont mémorisés dans l'unité mémoire 106.
  • La figure 3 représente un exemple de réalisation de l'unité mémoire 106 de chaque pixel 102 du dispositif 100 selon un premier mode de réalisation.
  • L'unité mémoire 106 comporte N+1 bascules 112 couplées en série les unes aux autres. Ces bascules correspondent par exemple à des bascules D. Une première de ces N+1 bascules 112, référencée 112.1 sur la figure 3, comporte une entrée de données sur laquelle le mot binaire reçu en entrée du pixel 102 est envoyé. La sortie d'une dernière des N+1 bascules 112, référencée 112.N+1 sur la figure 3, est couplée à une entrée de l'unité d'affichage 104. Sur l'exemple de la figure 3, l'unité mémoire 106 comporte 9 bascules 112, les mots binaires reçus par le pixel 102 comportant chacun 8 bits (N = 8) destinés à être mémorisés par l'unité mémoire 106.
  • L'unité mémoire 106 du pixel 102 comporte également un multiplexeur 114 comprenant deux entrées de données couplées à l'unité de séquencement 108. L'une de ces deux entrées est couplée à une première sortie de l'unité de séquencement 108 sur laquelle le signal d'affichage est envoyé. L'autre de ces deux entrées est couplée à une deuxième sortie de l'unité de séquencement 108 sur laquelle le signal de mémorisation est envoyé. Le multiplexeur 114 comporte également une entrée de commande couplée à une troisième sortie de l'unité de séquencement 108 sur laquelle un signal de sélection est envoyé. Enfin, la sortie du multiplexeur 114 est couplée à une entrée de commande de chacune de N premières bascules 112, c'est-à-dire les bascules 112.1 à 112.N. Ici, seule l'entrée de commande de la dernière bascule 112.N+1 n'est pas couplée à la sortie du multiplexeur 114. L'entrée de commande de la dernière bascule 112.N+1 est couplée à la première sortie de l'unité de séquencement 108 sur laquelle le signal d'affichage est délivré.
  • Selon une première configuration du dispositif 100 comportant l'unité mémoire 106 représentée sur la figure 3, les signaux d'affichage et de mémorisation peuvent être tels que pendant au moins une partie de l'affichage d'un bit du mot binaire d'une première image, ici le MSB de ce mot binaire, la mémorisation des N-1 autres bits du mot binaire de la première image et d'un bit du mot binaire d'une deuxième image destinée à être affichée après la première image, ici le MSB du mot binaire de la deuxième image, est déclenchée. Dans cette première configuration, les mots binaires reçus par les pixels 102 sont tels que les N bits de chaque mot binaire envoyés successivement, en série, à l'entrée de l'unité mémoire 106, sont ordonnés tels que le poids des bits reçus soit décroissant avec l'ordre d'arrivée sur l'entrée de l'unité mémoire 106, et donc que le MSB du mot binaire soit reçu en premier et que le LSB du mot binaire soit reçu en dernier sur l'entrée de l'unité mémoire 106.
  • Le chronogramme représenté sur la figure 4 correspond aux signaux de sélection, de mémorisation et d'affichage envoyés par l'unité de séquencement 108 à l'unité mémoire 106 dans cette première configuration. A un instant t0, une impulsion du signal d'affichage déclenche le décalage du MSB du mot binaire de la première image de la bascule 112.N dans la bascule 112.N+1. Le pixel 102 envoi ou non, pendant la durée correspondant à ce MSB (correspondant à l'intervalle de temps entre les instants t0 et t4 représentés sur la figure 4), un signal lumineux. Pendant cette durée d'affichage du MSB du mot binaire de la première image, à l'instant t1, le signal de sélection change de valeur afin que le signal de mémorisation soit transmis sur les entrées de commande des N bascules 112.1 à 112.N. Toujours pendant cette durée d'affichage du MSB du mot binaire de la première image, à l'instant t2, le signal de mémorisation comporte 8 impulsions déclenchant la mémorisation, dans les N bascules 112.N à 112.1, des 7 bits restants (du MSB-1 au LSB) du mot binaire de la première image ainsi que du MSB du mot binaire de la deuxième image. Le MSB-1 du mot binaire de la première image est mémorisé dans la bascule 112.N, le LSB du mot binaire de la première image est mémorisé dans la bascule 112.2, et le MSB du mot binaire de la deuxième image est mémorisé dans la bascule 112.1. A un instant t3, le signal de sélection change de valeur afin que le signal d'affichage soit de nouveau transmis sur les entrées de commande des N bascules 112.1 à 112.N. Des impulsions du signal d'affichage apparaissant aux instants t4 à t10 provoquent le décalage des bits stockés dans les bascules 112.1 à 112.N afin que chacun de ces bits se retrouve stocké dans la bascule 112.N+1 pendant la durée correspondant au poids de chacun de ces bits (du MSB-1 au LSB). A partir de l'instant t10, la séquence des signaux décrite ci-dessus recommence en utilisant les mots binaires de l'image suivante.
  • Selon une deuxième configuration du dispositif 100 comportant l'unité mémoire représentée sur la figure 3, les signaux d'affichage et de mémorisation peuvent être tels que pendant au moins une partie de l'affichage d'un bit du mot binaire d'une première image, ici le MSB de ce mot binaire, la mémorisation des N bits du mot binaire de la deuxième image destinée à être affichée après la première image est déclenchée. Dans cette deuxième configuration, les mots binaires reçus par les pixels 102 sont tels que les N bits de chaque mot binaire envoyés successivement, en série, à l'entrée de l'unité mémoire 106, sont ordonnés tels que le poids des bits reçus soit croissant avec l'ordre d'arrivée sur l'entrée de l'unité mémoire 106, et donc que le LSB du mot binaire soit reçu en premier et que le MSB du mot binaire soit reçu en dernier sur l'entrée de l'unité mémoire 106.
  • Le chronogramme représenté sur la figure 5 correspond aux signaux de sélection, de mémorisation et d'affichage envoyés par l'unité de séquencement 108 à l'unité mémoire 106 dans cette première configuration. Dans cette configuration, avant l'instant t0, les N bits du mot binaire de la première image sont mémorisés dans les bascules 112.1 à 112.N. Des impulsions du signal d'affichage apparaissant aux instants t0 à t6 provoquent le décalage des bits stockés dans les bascules 112.1 à 112.N afin que chacun de ces bits se retrouve stocké dans la bascule 112.N+1 pendant la durée correspondant au poids de chacun de ces bits (du LSB au MSB-1). A l'instant t7, une impulsion du signal d'affichage déclenche le décalage du MSB du mot binaire de la première image de la bascule 112.N dans la bascule 112.N+1. Pendant cette durée d'affichage du MSB du mot binaire de la première image, à l'instant t8, le signal de sélection change de valeur afin que le signal de mémorisation soit transmis sur les entrées de commande des N bascules 112.1 à 112.N. Toujours pendant cette durée d'affichage du MSB du mot binaire de la première image, à l'instant t9, le signal de mémorisation comporte 8 impulsions déclenchant la mémorisation, dans les N bascules 112.N à 112.1, des 8 bits (du LSB au MSB) du mot binaire de la deuxième image. Le LSB du mot binaire de la deuxième image est mémorisé dans la bascule 112.N et le MSB du mot binaire de la deuxième image est mémorisé dans la bascule 112.1. A l'instant t10, le signal de sélection change de valeur afin que le signal d'affichage soit de nouveau transmis sur les entrées de commande des N bascules 112.1 à 112.N. A partir de l'instant t10, la séquence des signaux décrite ci-dessus recommence en utilisant les mots binaires de l'image suivante dont les N bits seront mémorisés lors de l'affichage du MSB de la deuxième image.
  • En variante du premier mode de réalisation décrit ci-dessus, l'unité mémoire 106 de chaque pixel 102 peut comporter un nombre de bascules 112 inférieur à N+1 et supérieur ou égal à 3.
  • A titre d'exemple, en considérant des mots binaires identiques à ceux précédemment décrits, c'est-à-dire comportant chacun 8 bits, l'unité mémoire 106 de chaque pixel 102 peut comporter 5 bascules 112.1 à 112.5. Dans ce cas, lors de l'affichage du 1er bit (par exemple le MSB) mémorisé dans la dernière bascule 112.5, les quatre bits suivants (2ème, 3ème, 4ème et 5ème bits du mot binaire) sont mémorisés dans les quatre autres bascules 112.1 à 112.4. Ensuite, après l'affichage des 2ème, 3ème et 4ème bits du mot binaire, et lors de l'affichage du 5ème bit qui est alors mémorisé dans la dernière bascule 112.5, les trois derniers bits du mot binaire ainsi que le 1er bit du mot binaire de l'image suivante sont mémorisés dans les quatre bascules 112.1 à 112.4. Dans cet exemple, les bits de chaque mot binaire sont donc mémorisés au cours de deux phases successives de mémorisation.
  • L'exemple de réalisation donné ci-dessus peut être appliqué pour un nombre différent de bascules 112 et/ou pour des mots binaires ayant un nombre différent de bits. Cet exemple peut s'appliquer autant pour des mots binaires où le premier bit reçu dans l'unité mémoire 106 correspond au bit de poids fort que pour des mots binaires où le premier bit reçu dans l'unité mémoire 106 correspond au bit de poids faible, ou tout autre ordre d'arrivée des bits.
  • Dans le premier mode de réalisation décrit ci-dessus, l'unité d'affichage 104 comporte une seule diode électroluminescente et l'unité mémoire 106 comprend une seule entrée configurée pour recevoir les mots binaires des images à afficher et trois entrées de commande sur lesquelles sont reçus le signal d'affichage, le signal de mémorisation et le signal de sélection.
  • La figure 6 représente un exemple de réalisation de l'unité mémoire 106 de chaque pixel 102 du dispositif 100 selon un deuxième mode de réalisation.
  • Comme dans le premier exemple de réalisation représenté sur la figure 3, l'unité mémoire 106 comporte les N+1 bascules 112.
  • Les signaux d'affichage et de mémorisation sont combinés pour former un seul et même signal d'affichage et de mémorisation. Cette combinaison est par exemple réalisée par une porte OU 116 recevant sur chacune de ses deux entrées l'un des signaux d'affichage et de mémorisation. La porte OU 116 peut être formée au sein de l'unité de séquencement 108 ou en dehors de l'unité de séquencement 108. Le signal d'affichage et de mémorisation obtenu en sortie de la porte OU 116 est envoyé à une entrée de commande de chacune des N premières bascules 112.1 à 112.N. Ici, seule l'entrée de commande de la dernière des N+1 bascules 112.N+1 ne reçoit pas le signal d'affichage et de mémorisation.
  • L'unité mémoire 106 comporte également un multiplexeur 118 comprenant deux entrées de données dont l'une reçoit le signal d'affichage et de mémorisation et dont l'autre est couplée à un potentiel électrique de référence, par exemple la masse appelée GND. Le multiplexeur 118 comporte également une entrée de commande couplée à la troisième sortie de l'unité de séquencement sur laquelle le signal de sélection est envoyé. La sortie du multiplexeur 118 est couplée à l'entrée de commande de la dernière bascule 112.N+1.
  • Comme dans le premier mode de réalisation, l'unité d'affichage 104 comporte ici une seule diode électroluminescente et l'unité mémoire 106 comprend une seule entrée configurée pour recevoir les mots binaires des images à afficher.
  • Pendant la phase d'affichage des bits LSB à MSB-1, le signal d'affichage et de mémorisation est envoyé sur l'entrée de contrôle des N+1 bascules 112 et les impulsions issues du signal d'affichage initial qui sont reçues par les bascules 112.1 à 112.N+1 décalent les bits stockés dans ces bascules dans le sens allant de la première bascule 112.1 à la dernière bascule 112.N+1 afin que chacun de ces bits soient affichés pendant une durée correspondant à leur poids respectif. Pendant la durée d'affichage du MSB, le signal de sélection change de valeur afin que l'entrée de commande de la dernière bascule 112.N+1 ne reçoive plus le signal d'affichage et de mémorisation mais reçoive le potentiel électrique de référence appliqué sur l'autre entrée du multiplexeur 118. Les impulsions issues du signal de mémorisation initial et se trouvant dans le signal d'affichage et de mémorisation sont alors appliquées sur les N premières bascules 112.1 à 112.N afin de déclencher la mémorisation, dans ces bascules, des bits suivants à afficher. La séquence décrite ci-dessus recommence ensuite en utilisant les mots binaires de l'image suivante.
  • La figure 7 représente le signal de sélection et le signal d'affichage et de mémorisation lors de l'affichage d'une image, lorsque les mots binaires reçus par les pixels 102 sont tels que les N bits de chaque mot binaire envoyés successivement, en série, à l'entrée de l'unité mémoire 106, sont ordonnés tels que le poids des bits reçus soit croissant avec l'ordre d'arrivée sur l'entrée de l'unité mémoire 106, et donc que le LSB du mot binaire soit reçu en premier et que le MSB du mot binaire soit reçu en dernier sur l'entrée de l'unité mémoire 106.
  • Comme dans le premier mode de réalisation, ce deuxième mode de réalisation est compatible avec des mots binaires tels que les N bits de chaque mot binaire envoyés successivement, en série, à l'entrée de l'unité mémoire 106, sont ordonnés tels que le poids des bits reçus soit décroissant avec l'ordre d'arrivée sur l'entrée de l'unité mémoire 106, et donc que le MSB du mot binaire soit reçu en premier et que le LSB du mot binaire soit reçu en dernier sur l'entrée de l'unité mémoire 106.
  • Dans le deuxième mode de réalisation décrit ci-dessus, le signal d'affichage et de mémorisation est obtenu en réalisant une opération logique OU entre le signal d'affichage et le signal de mémorisation au sein de l'unité de séquencement 108. Ainsi, l'unité mémoire 106 comprend seulement deux entrées de commande sur lesquelles sont reçues le signal d'affichage et de mémorisation, et le signal de sélection.
  • En variante, l'opération logique permettant l'obtention du signal d'affichage et de mémorisation pourrait être réalisée au sein des pixels 102, ou bien être obtenu à partir du signal d'affichage et du signal de mémorisation en utilisant un ou plusieurs éléments autres qu'une porte OU, dans l'unité de séquencement 108 ou en dehors de l'unité de séquencement 108.
  • En variante, l'unité mémoire 106 de chaque pixel 102 peut comporter un nombre de bascules 112 inférieur à N+1 et supérieur ou égal à 3, comme cela a été précédemment décrit pour le premier mode de réalisation.
  • Selon une variante des deux modes de réalisation précédemment décrits en lien avec les figures 3 et 6, il est possible, dans l'unité mémoire 106 du pixel 102, de coupler la sortie de la dernière des N premières bascules 112.N à l'entrée de la première bascule 112.1 par l'intermédiaire d'un interrupteur 120 commandé par l'unité de séquencement 108, via un signal de boucle appliqué sur l'interrupteur 120, qui est configurée pour fermer l'interrupteur 120 lorsque le mot binaire de l'image affichée est similaire au mot binaire de l'image suivante à afficher. Lorsque l'interrupteur 120 est en position fermée que les impulsions du signal de mémorisation sont appliquées sur les entrées de commandes des bascules 112.1 à 112.N, les valeurs mémorisées dans les bascules 112.1 à 112.N sont successivement mémorisées à la fois dans la dernière bascule 112.N+1 mais sont également recopiées dans les bascules 112.1 à 112.N. La figure 8 représente une telle variante appliquée au deuxième mode de réalisation précédemment décrit en lien avec la figure 6.
  • La figure 9 représente un exemple de réalisation de l'unité mémoire 106 de chaque pixel 102 du dispositif 100 selon un troisième mode de réalisation.
  • Dans ce troisième mode de réalisation, l'unité mémoire 106 de chaque pixel 102 comporte N premières bascules 122.1 à 122.N couplées en série les unes aux autres. Une entrée de données d'une première des N premières bascules 122.1 est couplée à une entrée du pixel 102 destinée à recevoir les mots binaires des images à afficher.
  • L'unité mémoire 106 comporte également N deuxièmes bascules 124.1 à 124.N couplées en série les unes aux autres. Une entrée de données d'une première des N deuxièmes bascules 124.1 est couplée à l'entrée du pixel 102.
  • Comme dans les précédents modes de réalisation, l'unité d'affichage 104 comprend ici une seule diode électroluminescente et l'unité mémoire 106 comprend ici une seule entrée configurée pour recevoir les mots binaires des images à afficher.
  • L'unité mémoire 106 comporte également un circuit de commutation 126 comprenant deux entrées de données couplées à l'unité de séquencement 108. Une première de ces deux entrées de données est destinée à recevoir le signal d'affichage et une deuxième de ces deux entrées de données est destinée à recevoir le signal de mémorisation. Le circuit de commutation 126 comporte également une entrée de commande couplée à la troisième sortie de l'unité de séquencement 108 sur laquelle le signal de sélection est destiné à être envoyé. Le circuit de commutation 126 comporte également une première sortie couplée à une entrée de commande de chacune des N premières bascules 122.1 à 122.N et une deuxième sortie couplée à une entrée de commande de chacune des N deuxièmes bascules 124.1 à 124.N. Ce circuit de commutation 126 est tel qu'en fonction de la valeur du signal de sélection appliqué sur son entrée de commande, le circuit 126 se trouve dans l'une des deux configurations suivantes :
    • la première sortie est couplée à la première entrée de données et la deuxième sortie est couplée à la deuxième entrée de données, ou
    • la première sortie est couplée à la deuxième entrée de données et la deuxième sortie est couplée à la première entrée de données.
  • L'unité mémoire 106 comporte en outre un multiplexeur 128 comprenant deux entrées de données dont l'une est couplée à la sortie d'une dernière des N premières bascules 122.N et dont l'autre est couplée à la sortie d'une dernière des N deuxièmes bascules 124.N. Le multiplexeur 128 comporte également une entrée de commande couplée à la troisième sortie de l'unité de séquencement sur laquelle le signal de sélection est délivré, et une sortie couplée à l'entrée de l'unité d'affichage 104.
  • Dans une telle configuration, les signaux envoyés par l'unité de séquencement 108 sont tels que lorsque les N premières bascules 122 reçoivent sur leurs entrées de commande le signal d'affichage, la sortie du multiplexeur 128 est couplée à l'entrée de données qui est couplée à la sortie de la dernière de N premières bascules 122.N. Ainsi les bits mémorisés dans les N premières bascules 122 sont affichés successivement par l'unité d'affichage 104 sur la commande des impulsions du signal d'affichage. Pendant l'affichage d'un ou plusieurs des bits mémorisés dans les N premières bascules 122, le circuit de commutation 126 envoie le signal de mémorisation sur les entrées de commande des N deuxièmes bascules 124 qui mémorisent les bits du mot binaire appliqué sur l'entrée de la première des N deuxièmes bascules 124.1.
  • A l'issu de l'affichage des N bits mémorisés dans les N premières bascules 122, le signal de sélection change de valeur, inversant ainsi le rôle des N premières bascules 122 et des N deuxièmes bascules 124. Les N deuxièmes bascules 124 reçoivent sur leurs entrées de commande le signal d'affichage, et la sortie du multiplexeur 128 est couplée à l'entrée de données qui est couplée à la sortie de la dernière de N deuxièmes bascules 124.N. Ainsi les bits mémorisés dans les N deuxièmes bascules 124 sont affichés successivement par l'unité d'affichage 104 sur la commande des impulsions du signal d'affichage. Pendant l'affichage d'un ou plusieurs des bits mémorisés dans les N deuxièmes bascules 124, le circuit de commutation 126 envoie le signal de mémorisation sur les entrées de commande des N premières bascules 122 qui mémorisent les bits du mot binaire appliqué sur l'entrée de la première des N premières bascules 122.1.
  • A l'issu de l'affichage des N bits mémorisés dans les N deuxièmes bascules 124, le signal de sélection change à nouveau de valeur, inversant le rôle des N premières bascules 122 et des N deuxièmes bascules 124.
  • Les N premières bascules 122 et les N deuxièmes bascules 124 remplissent donc alternativement le rôle de mémoire dans laquelle les bits du mot binaire d'une prochaine image à afficher sont mémorisés et le rôle de mémoire depuis laquelle les bits du mot binaire d'une image à afficher sont envoyés à l'unité d'affichage 104.
  • Comme dans les précédents modes de réalisation, ce troisième mode de réalisation est compatible avec des mots binaires tels que les N bits de chaque mot binaire envoyés successivement, en série, à l'entrée de l'unité mémoire 106, sont ordonnés tels que le poids des bits reçus soit décroissant avec l'ordre d'arrivée sur l'entrée de l'unité mémoire 106, et donc que le MSB du mot binaire soit reçu en premier et que le LSB du mot binaire soit reçu en dernier sur l'entrée de l'unité mémoire 106, ou tels que le poids des bits reçus soit croissant avec l'ordre d'arrivée sur l'entrée de l'unité mémoire 106, et donc que le LSB du mot binaire soit reçu en premier et que le MSB du mot binaire soit reçu en dernier sur l'entrée de l'unité mémoire 106.
  • En variante, l'unité mémoire 106 de chaque pixel 102 peut comporter moins de 2.N bascules 122, 124, avec au moins deux premières bascules 122 et au moins deux deuxièmes bascules 124, comme précédemment décrit en lien avec le premier mode de réalisation.
  • La figure 10 représente un exemple de réalisation de l'unité mémoire 106 de chaque pixel 102 du dispositif 100 selon un quatrième mode de réalisation.
  • L'unité mémoire 106 comporte N+1 éléments mémoires 130.
  • L'unité mémoire 106 comporte également un premier circuit d'adressage 133 comprenant une entrée de donnée couplée à une entrée du pixel 102 destinée à recevoir les mots binaires des images à afficher, N+1 sorties chacune couplée à une entrée de l'un des N+1 éléments mémoires 130, et au moins une entrée de commande couplée à au moins une première sortie de l'unité de séquencement 108 sur laquelle le signal de mémorisation est destiné à être délivré.
  • Selon une première configuration correspondant à celle représentée sur la figure 10, le premier circuit d'adressage 133 comporte un premier générateur d'adresse 132 comprenant une entrée couplée à la première sortie de l'unité de séquencement 108 sur laquelle le signal de mémorisation est destiné à être délivré.
  • Le premier circuit d'adressage 133 comporte en outre un démultiplexeur 134 comprenant une entrée de donnée couplée à l'entrée du pixel 102 destinée à recevoir les mots binaires des images à afficher, N+1 sorties chacune couplée à une entrée de l'un des N+1 éléments mémoires 130, et une entrée de commande couplée à une sortie du premier générateur d'adresse 132. Dans cet exemple de réalisation particulier, le démultiplexeur 134 comporte également une deuxième entrée de commande sur laquelle un signal de validation est appliquée, autorisant ou non le transfert de données depuis l'entrée du démultiplexeur 134 jusqu'à une sortie du démultiplexeur 134.
  • L'unité mémoire 106 comporte également un deuxième circuit d'adressage 137 comprenant N+1 entrées de donnée chacune couplée à une sortie de l'un des N+1 éléments mémoires 130, une sortie couplée à une entrée de l'unité d'affichage 104, et au moins une entrée de commande couplée à au moins une deuxième sortie de l'unité de séquencement 108 sur laquelle le signal d'affichage est destiné à être délivré.
  • Selon la première configuration, le deuxième circuit d'adressage 137 comporte un deuxième générateur d'adresse 136 comprenant une entrée couplée à la deuxième sortie de l'unité de séquencement 108 sur laquelle le signal d'affichage est destiné à être délivré.
  • Le deuxième circuit d'adressage 137 comporte également un multiplexeur 138 comprenant N+1 entrées de donnée chacune couplée à une sortie de l'un des N+1 éléments mémoires 130, une sortie couplée à l'entrée de l'unité d'affichage 104, et une entrée de commande couplée à une sortie du deuxième générateur d'adresse 136.
  • Comme dans les précédents modes de réalisation, l'unité d'affichage 104 comporte une diode électroluminescente et l'unité mémoire 106 comprend une seule entrée configurée pour recevoir les mots binaires des images à afficher.
  • Avec une telle unité mémoire 106, lors de la mémorisation d'un des N bits d'un mot binaire déclenchée par le signal de mémorisation, le premier générateur d'adresse 132 délivre au démultiplexeur 134 un premier signal d'adresse codant sur plusieurs bits l'adresse de l'un des N+1 éléments mémoires 130 dans lequel ledit un des N bits du mot binaire est mémorisé. En outre, lors de l'affichage d'un des N bits d'un mot binaire déclenché par le signal d'affichage, le deuxième générateur d'adresse 136 délivre au multiplexeur 138 un deuxième signal d'adresse codant sur plusieurs bits l'adresse de l'un des N+1 éléments mémoires 130 depuis lequel un des N bits du mot binaire est lu. Comme dans les précédents exemples de réalisation, la mémorisation des bits d'un mot binaire d'une image à afficher est réalisée pendant l'affichage d'un bit par l'unité d'affichage, voire pendant l'affichage de plusieurs bits par l'unité d'affichage comme c'est le cas pour le troisième mode de réalisation précédemment décrit.
  • Les premier et deuxième générateurs d'adresse 132, 136 correspondent par exemple à des générateurs pseudo-aléatoires configurés pour délivrer des signaux codés sur plusieurs bits correspondant aux adresses des éléments mémoires 130.
  • Selon une deuxième configuration, il est possible que l'unité de séquencement 108 soit configurée telle que le signal de mémorisation soit formée de plusieurs premiers signaux d'adressage commandant chacun une mémorisation dans l'un des éléments mémoires 130. Dans ce cas, le premier circuit d'adressage 133 ne comporte pas le premier générateur d'adresse 132 puisque l'adressage en écriture est réalisé directement par ces premiers signaux d'adressage.
  • Dans cette deuxième configuration, l'unité de séquencement 108 peut être configurée telle que le signal d'affichage soit formé de plusieurs deuxièmes signaux d'adressage commandant chacun une lecture d'un bit mémorisé dans l'un des éléments mémoires 130. Dans ce cas, le deuxième circuit d'adressage 137 ne comporte pas le deuxième générateur d'adresse 136 puisque l'adressage en lecture est réalisé directement par les deuxièmes signaux d'adressage.
  • Cette deuxième configuration permet d'économiser la surface active occupée par les premier et deuxième générateurs d'adresse 132, 136, avec toutefois pour contrepartie d'augmenter le nombre d'interconnexions reliées aux pixels 102.
  • Selon une troisième configuration, le premier circuit d'adressage 133 peut comporter un premier compteur comprenant une entrée couplée à la première sortie de l'unité de séquencement 108, et un premier décodeur d'adresse comprenant une entrée de donnée couplée à l'entrée du pixel 102 destinée à recevoir les mots binaires, plusieurs sorties chacune couplée à l'entrée d'un des éléments mémoires 130, et une entrée de commande couplée à une sortie du premier compteur. De manière analogue, le deuxième circuit d'adressage 137 comporte un deuxième compteur comprenant une entrée couplée à la deuxième sortie de l'unité de séquencement 108, un deuxième décodeur d'adresse comprenant plusieurs entrées de donnée chacune couplée à la sortie d'un des éléments mémoires 130, une sortie couplée à l'entrée de l'unité d'affichage 104, et une entrée de commande couplée à une sortie du deuxième compteur.
  • Les différentes configurations du quatrième mode de réalisation peuvent être combinées entre elles, c'est-à-dire que le premier circuit d'adressage 133 peut être réalisé selon l'une des première, deuxième et troisième configurations, et le deuxième circuit d'adressage 137 peut être réalisé selon une autre de ces trois configurations.
  • Ce quatrième mode de réalisation a pour avantage de permettre le choix de l'ordre dans lequel la lecture et l'écriture sont réalisés dans les éléments mémoires 130.
  • Comme dans les précédents modes de réalisation, ce quatrième mode de réalisation est compatible avec des mots binaires tels que les N bits de chaque mot binaire envoyés successivement, en série, à l'entrée de l'unité mémoire 106, sont ordonnés tels que le poids des bits reçus soit décroissant avec l'ordre d'arrivée sur l'entrée de l'unité mémoire 106, et donc que le MSB du mot binaire soit reçu en premier et que le LSB du mot binaire soit reçu en dernier sur l'entrée de l'unité mémoire 106, ou tels que le poids des bits reçus soit croissant avec l'ordre d'arrivée sur l'entrée de l'unité mémoire 106, et donc que le LSB du mot binaire soit reçu en premier et que le MSB du mot binaire soit reçu en dernier sur l'entrée de l'unité mémoire 106, ou tout autre ordre.
  • En variante du quatrième mode de réalisation décrit ci-dessus, il est possible que l'unité mémoire 106 comporte N éléments mémoires 130.
  • Dans les différents modes de réalisation précédemment décrits, la phase de mémorisation des bits des mots binaires est de préférence exécutée pendant l'affichage d'un bit correspondant à un MSB. Ainsi, la durée disponible pour réaliser la mémorisation des N bits dans l'unité mémoire 106 est équivalente à la moitié de la durée d'affichage d'une image. En variante, il est toutefois possible que cette phase de mémorisation soit exécutée pendant l'affichage d'un bit autre qu'un MSB. C'est le cas lorsque plusieurs phases de mémorisation successives sont mises en oeuvre pour réaliser la mémorisation des bits d'un seul mot binaire.
  • De plus, pour tous les modes de réalisation, l'ordre de mémorisation et/ou de lecture des bits ne correspond pas nécessairement à l'ordre croissant (du LSB au MSB) ou décroissant (du MSB au LSB) du poids des bits, les bits pouvant être lus et/ou mémorisés selon un ordre quelconque.
  • Selon une autre variante, il est possible que la phase de mémorisation des bits de mots binaires soit exécutée pendant une partie seulement de la durée d'affichage d'un bit, par exemple pendant la moitié de la durée du MSB. Une telle variante peut être mise en oeuvre en utilisant une unité mémoire 106 dans laquelle la sortie de la Nème bascule 112.N soit rebouclée sur l'entrée de données de la première bascule 112.1, comme c'est le cas sur la figure 8. En utilisant par exemple la première moitié de la durée du MSB pour réaliser la phase de mémorisation, l'interrupteur 120 est fermé lors de cette phase afin que la valeur du MSB soit rechargée dans la première bascule 112.1 après la mémorisation des autres bits. La deuxième moitié de la durée du MSB est ensuite affichée après l'affichage des autres bits. Une telle variante peut également être mise en oeuvre en ajoutant une bascule supplémentaire permettant de mémoriser la valeur du bit qui est affiché sur deux moitiés de durée non consécutives, ce qui permet d'avoir deux bascules mémorisant la valeur de ce bit.
  • Dans les différents modes de réalisation et variantes décrits précédemment, chaque pixel 102 comporte une unité d'affichage 104 comprenant une diode électroluminescente. Toutefois, pour chacun de ces modes de réalisation et chacune des variantes, l'unité d'affichage 104 de chaque pixel 102 peut comporter plusieurs diodes électroluminescentes. En effet, chaque pixel 102 est destiné à afficher un point élémentaire d'une image qui peut correspondre à un signal lumineux émis par une seule diode électroluminescente, ou qui peut correspondre à la somme de plusieurs signaux lumineux émis par plusieurs diodes électroluminescentes, comme c'est le cas pour un dispositif d'affichage couleur.
  • Lorsque l'unité d'affichage 104 de chaque pixel 102 comporte M diodes électroluminescentes, l'unité mémoire 106 de chaque pixel 102 comporte un nombre d'entrées configurées pour recevoir les mots binaires des images à afficher par l'unité d'affichage 104 qui est supérieur ou égal à 1 et qui est inférieur ou égale M, avec M correspondant à un nombre entier supérieur ou égal à 1. Il est par exemple possible d'avoir autant de diodes électroluminescentes que d'entrées configurées pour recevoir les mots binaires des images à afficher, par exemple 4.
  • La figure 13 représente schématiquement une configuration dans laquelle chaque pixel 102 est réalisé sous la forme d'un module 101 réalisé et hybridé sur un substrat 103 et comprenant plusieurs deuxième parties 109.1 - 109.4 formant les parties émissives (par exemple des diodes électroluminescentes) du module 101 (quatre sur l'exemple de la figure 13, avec par exemple l'une émettant une lumière rouge, une autre émettant une lumière bleue, et les deux autres émettant une lumière verte) et disposée sur une première partie 107 commune aux deuxièmes parties 109 du module 101. La première partie 107 comprend des éléments électroniques réalisés en technologie CMOS, formant notamment l'unité mémoire 106 du pixel 102 ainsi que l'élément de commande de chacune des diodes du pixel 102.
  • Dans cette configuration, l'unité mémoire 106 formée dans la première partie 107 est configurée pour mémoriser au moins une partie des bits des mots binaires destinés à être affichés par les diodes électroluminescentes du module.
  • Cette configuration a notamment pour avantage de réduire le nombre de connexions électriques dédiées à la commande du pixel 102 (correspondant aux signaux autres que le signal de données, c'est-à-dire les mots binaires de l'image à afficher) à réaliser entre le substrat 103 et la première partie 107 du module 101, du fait que ces connexions sont mutualisées par les diodes électroluminescentes du module 101.
  • Dans une autre configuration, il est possible qu'une partie de l'unité mémoire 106 d'un pixel 102 ne soit pas formée dans les première parties 107 du ou des modules 101 de ce pixel 102, mais soit formée dans un circuit électronique 111 distinct des modules 101 et hybridé sur le substrat 103, à côté du ou des modules 101 formant la ou les diodes électroluminescentes du pixel 102. La figure 14 représente une telle configuration dans laquelle quatre modules 101.1-101.4 formant chacun une des quatre diodes électroluminescentes d'un pixel 102 sont hybridés sur un substrat 103 par des éléments de connexion 105. L'unité mémoire 106 dans laquelle sont mémorisés les mots binaires du pixel 102 comporte des éléments ou composants répartis dans les premières parties 107 des quatre modules 101.1-101.4 ainsi que dans le circuit 111 hybridé sur le substrat 103 par l'intermédiaire de connecteurs 105. Dans ce cas, la première partie 107 de chacun des modules 101 comportant une des diodes électroluminescentes assure la mémorisation d'au moins un des bits du mot binaire à afficher, et comporte par exemple au moins une bascule ou tout autre élément (par exemple une capacité) assurant cette mémorisation. Le circuit 111 peut également former au moins une partie de l'unité de séquencement 108.
  • Quel que soit le mode de réalisation ou la variante de réalisation du dispositif 100, la première partie 107 de chaque module 101 d'un pixel 102 réalise une mémorisation d'au moins un bit d'un mot binaire à afficher.
  • De plus, quel que soit le mode de réalisation ou la variante de réalisation du dispositif 100, le nombre de signaux de commande (signaux autres que le ou les signaux de données comprenant les mots binaires à afficher) reçus par chaque pixel 102 par l'intermédiaire des éléments de connexion 105 est inférieur au nombre d'éléments mémoires N (bascules 112 ou éléments mémoires 130 pour les exemples précédemment décrits) du pixel 102. De manière avantageuse, le nombre d'éléments de connexions 105 est inférieur à N/2, voire compris entre 5 et 10. A titre d'exemple, chaque module 101 peut être couplé au substrat 103 par l'intermédiaire d'au moins 5 éléments de connexions (et égal à 5 lorsque le module 101 comporte une seule diode électroluminescente) : une dédiée à l'amenée du potentiel électrique d'alimentation, une dédiée à l'amenée d'un potentiel électrique de référence, une dédiée au signal de sélection, une dédiée au signal d'affichage et de mémorisation, une dédiée au signal de données à afficher.
  • Dans les configurations décrites ci-dessus, chaque unité mémoire 106 peut être couplée à plusieurs diodes électroluminescentes d'une unité d'affichage 104 afin de mémoriser les mots binaires à afficher par ces diodes électroluminescentes. Lorsque les unités mémoires 106 sont réalisées selon l'un des premier, deuxième ou troisième modes de réalisation décrits précédemment, le nombre de bascules 112 précédemment décrites pour chaque pixel 102 peut être multiplié par le nombre de diodes électroluminescentes auxquelles chaque unité mémoire 106 est couplée. Lorsque les unités mémoires 106 sont réalisées selon le quatrième mode de réalisation décrit précédemment, le nombre d'éléments mémoire 130 précédemment décrits pour chaque pixel 102 peut être multiplié par le nombre de diodes électroluminescentes auxquelles chaque unité mémoire 106 est couplée.
  • La figure 15 représente un exemple de réalisation d'une unité mémoire 106 couplée à deux diodes électroluminescentes 104.1 et 104.2 d'un même pixel 102. Dans cet exemple, l'unité mémoire 106 est mutualisée et associée à deux diodes électroluminescentes. L'unité mémoire 106 comporte deux groupes d'éléments mémoires 130.1 - 130.N+l chacun associé à l'une des diodes électroluminescentes 104.1, 104.2.
  • L'unité mémoire 106 comporte également le premier générateur d'adresse 132 comprenant des entrées couplée aux sorties de l'unité de séquencement 108 sur lesquelles le signal de mémorisation et le signal d'affichage sont destinés à être délivrés.
  • L'unité mémoire 106 comporte en outre le premier circuit d'adressage 133 par exemple réalisé selon la première configuration, c'est-à-dire formé par le démultiplexeur 134 comprenant une entrée de donnée couplée à une entrée du pixel 102 destinée à recevoir les mots binaires des images, plusieurs ensembles de N+1 sorties (deux fois N+1 sorties sur l'exemple de la figure 15) chacune couplée à une entrée de l'un des éléments mémoires 130, et une entrée de commande couplée à une sortie du premier générateur d'adresse 132.
  • L'unité mémoire 106 comporte également le deuxième circuit d'adressage 137 par exemple formé par le deuxième générateur d'adresse 136 comprenant des entrées couplées aux sorties de l'unité de séquencement 108 sur lesquelles le signal de mémorisation et le signal d'affichage sont destinés à être délivrés.
  • Le deuxième circuit d'adressage 137 comporte également deux multiplexeurs 138.1, 138.2 comprenant chacun N+1 entrées de donnée chacune couplée à une sortie de l'un des éléments mémoires 130, une sortie couplée à l'entrée de l'unité d'affichage 104 qui lui est associée, et une entrée de commande couplée à une sortie du deuxième générateur d'adresse 136.
  • Le fonctionnement de cette unité mémoire 106 est analogue à celui de l'unité mémoire 106 précédemment décrite en lien avec la figure 10, excepté que l'unité mémoire 106 réalise ici la mémorisation des bits pour deux diodes électroluminescentes 104.

Claims (19)

  1. Dispositif (100) d'affichage d'images comprenant au moins une matrice de pixels (102), dans lequel chaque pixel (102) comporte au moins :
    - une unité d'affichage (104) configurée pour émettre, pendant l'affichage par la matrice de pixels (102) d'une image codée sous la forme de plusieurs mots binaires de type BCM comprenant N bits, avec N nombre entier supérieur ou égal à 2, au moins un signal lumineux pendant une durée correspondant à une valeur codée dans un des mots binaires de l'image, chacun des N bits dudit un des mots binaires de l'image représentant une durée d'affichage du signal lumineux proportionnelle au poids du bit,
    - une unité mémoire (106) configurée pour mémoriser au moins trois bits, comprenant une sortie couplée à une entrée de l'unité d'affichage (104), et une entrée configurée pour recevoir les mots binaires des images à afficher par ladite unité d'affichage (104),
    le dispositif (100) d'affichage d'images comprenant en outre une unité de séquencement (108) configurée pour délivrer à l'unité mémoire (106) de chaque pixel (102), pendant l'affichage d'une première image par la matrice de pixels (102) :
    - un signal de mémorisation déclenchant, pendant l'affichage d'un des bits d'un des mots binaires de la première image par l'unité d'affichage (104) du pixel (102), une mémorisation d'au moins deux autres bits d'un des mots binaires d'une deuxième image destinée à être affichée après la première image et/ou dudit un des mots binaires de la première image, dans ladite unité mémoire (106) du pixel (102),
    - un signal d'affichage déclenchant des envois successifs de chacun des bits dudit un des mots binaires de la première image mémorisés dans l'unité mémoire (106) du pixel (102) à l'unité d'affichage (104) du pixel (102).
  2. Dispositif (100) d'affichage d'images selon la revendication 1, dans lequel l'unité de séquencement (108) est configurée pour déclencher la mémorisation pendant l'affichage du bit de poids fort dudit un des mots binaires de la première image.
  3. Dispositif (100) d'affichage d'images selon l'une des revendications précédentes, dans lequel l'unité mémoire (106) de chaque pixel (102) comporte au moins trois bascules (112) couplées en série les unes aux autres et telles qu'une entrée d'une première des bascules (112.1) soit couplée à une entrée du pixel (102) destinée à recevoir les mots binaires, et qu'une sortie d'une dernière des bascules (112.N+1) soit couplée à une entrée de l'unité d'affichage (104).
  4. Dispositif (100) d'affichage d'images selon la revendication 3, dans lequel :
    - l'unité mémoire (106) de chaque pixel (102) comporte en outre au moins un multiplexeur (114) comprenant au moins :
    a) deux entrées de données dont l'une est couplée à une première sortie de l'unité de séquencement (108) sur laquelle le signal d'affichage est destiné à être envoyé et dont l'autre est couplée à une deuxième sortie de l'unité de séquencement (108) sur laquelle le signal de mémorisation est destiné à être envoyé,
    b) une sortie couplée à une entrée de commande de chacune d'au moins deux premières bascules (112.1 - 112.N) de l'unité mémoire (106) correspondant à celles, parmi les bascules (112) de l'unité mémoire (106), dans lesquelles lesdits au moins deux autres bits d'un des mots binaires de la deuxième image et/ou dudit un des mots binaires de la première image sont destinés à être mémorisés pendant ledit affichage d'un des bits d'un des mots binaires de la première image,
    c) une entrée de commande couplée à une troisième sortie de l'unité de séquencement (108) sur laquelle un signal de sélection est destiné à être envoyé, permettant de coupler la sortie du multiplexeur (114) à l'une ou l'autre des deux entrées de données du multiplexeur (114) en fonction de la valeur du signal de sélection,
    - une entrée de commande de la dernière des bascules (112.N+1) de l'unité mémoire (106) de chaque pixel (102) est couplée à la première sortie de l'unité de séquencement (108),
    - l'unité de séquencement (108) est configurée telle que, pour chaque pixel (102), le signal de sélection commande le multiplexeur (114) tel que pendant ledit affichage d'un des bits d'un des mots binaires de la première image, le signal de mémorisation est délivré sur la sortie du multiplexeur (114) et déclenche la mémorisation desdits au moins deux autres bits d'un des mots binaires de la deuxième image et/ou dudit un des mots binaires de la première image, et que pour l'affichage des autres bits mémorisés, le signal d'affichage est délivré sur la sortie du multiplexeur (114) et déclenche les affichages successifs de chacun des autres bits mémorisés.
  5. Dispositif (100) d'affichage d'images selon la revendication 3, dans lequel :
    - l'unité de séquencement (108) délivre sur une seule sortie le signal d'affichage et le signal de mémorisation sous la forme d'un seul et même signal appelé signal d'affichage et de mémorisation, ladite sortie étant couplée à une entrée de commande de chacune d'au moins deux premières bascules (112.1 - 112.N) de l'unité mémoire (106) correspondant à celles, parmi les bascules (112) de l'unité mémoire (106), dans lesquelles lesdits au moins deux autres bits d'un des mots binaires de la deuxième image et/ou dudit un des mots binaires de la première image sont mémorisés pendant ledit affichage d'un des bits d'un des mots binaires de la première image,
    - l'unité mémoire (106) de chaque pixel (102) comporte en outre au moins un multiplexeur (118) comprenant deux entrées de données, dont l'une est couplée à la sortie de l'unité de séquencement (108) sur laquelle le signal d'affichage et de mémorisation est destiné à être délivré et dont l'autre est couplée à un potentiel électrique de référence, une entrée de commande couplée à une troisième sortie de l'unité de séquencement (108) sur laquelle un signal de sélection est destiné à être envoyé et permettant de coupler la sortie du multiplexeur (118) à l'une ou l'autre des deux entrées de données du multiplexeur (118) en fonction de la valeur du signal de sélection, et une sortie couplée à une entrée de commande de la dernière des bascules (112) de l'unité mémoire (106),
    - l'unité de séquencement (108) est configurée telle que, pour chaque pixel (102), le signal de sélection commande le multiplexeur (118) tel que pendant ledit affichage d'un des bits d'un des mots binaires de la première image, le potentiel électrique de référence soit délivré sur la sortie du multiplexeur pendant que le signal d'affichage et de mémorisation délivré sur l'entrée de commande de chacune des premières bascules (112.1-112.N) de l'unité mémoire (106) déclenche la mémorisation desdits au moins deux autres bits d'un des mots binaires de la deuxième image et/ou dudit un des mots binaires de la première image, et que pour l'affichage des autres bits mémorisés, le signal d'affichage et de mémorisation soit délivré sur les entrées de commande des bascules (112) de l'unité mémoire (106) et déclenche les affichages successifs de chacun des autres bits mémorisés.
  6. Dispositif (100) d'affichage d'images selon la revendication 3, dans lequel :
    - l'unité mémoire (106) de chaque pixel (102) comporte en outre au moins :
    a) une porte OU (116) comprenant deux entrées couplées à des première et deuxième sorties de l'unité de séquencement sur lesquelles les signaux d'affichage et de mémorisation sont destinés à être envoyés, et dont une sortie est couplée à une entrée de commande de chacune d'au moins deux premières bascules (112.1 - 112.N) de l'unité mémoire (106) correspondant à celles, parmi les bascules (112) de l'unité mémoire (106), dans lesquelles lesdits au moins deux autres bits d'un des mots binaires de la deuxième image et/ou dudit un des mots binaires de la première image sont destinés à être mémorisés pendant ledit affichage d'un des bits d'un des mots binaires de la première image,
    b) un multiplexeur (118) comprenant deux entrées de données dont l'une est couplée à la sortie de la porte OU (116) et dont l'autre est couplée à un potentiel électrique de référence, une entrée de commande couplée à une troisième sortie de l'unité de séquencement (108) sur laquelle un signal de sélection est destiné à être envoyé et permettant de coupler la sortie du multiplexeur (118) à l'une ou l'autre des deux entrées de données du multiplexeur (118) en fonction de la valeur du signal de sélection, et une sortie couplée à une entrée de commande de la dernière des bascules (112) de l'unité mémoire (106),
    - l'unité de séquencement (108) est configurée telle que, pour chaque pixel (102), le signal de sélection commande le multiplexeur (118) tel que pendant ledit affichage d'un des bits d'un des mots binaires de la première image, le potentiel électrique de référence soit délivré sur le sortie du multiplexeur pendant que le signal de mémorisation délivré sur l'entrée de commande de chacune des premières bascules (112.1 -112.N) de l'unité mémoire (106) déclenche la mémorisation desdits au moins deux autres bits d'un des mots binaires de la deuxième image et/ou dudit un des mots binaires de la première image, et que pour l'affichage des autres bits mémorisés, le signal obtenu à la sortie de la porte OU soit délivré sur les entrées de commande des bascules (112) de l'unité mémoire (106) et déclenche les affichages successifs de chacun des autres bits mémorisés.
  7. Dispositif (100) d'affichage d'images selon l'une des revendications 3 à 6, dans lequel, dans chaque pixel (102), la sortie de la dernière des premières bascules (112.N) de l'unité mémoire (106) du pixel (102) est couplée à l'entrée de la première des bascules (112.1) de l'unité mémoire (106) du pixel (102) par l'intermédiaire d'un interrupteur (120) commandé par l'unité de séquencement (108) qui est configurée pour fermer l'interrupteur (120) lorsque le mot binaire de la première image est similaire au mot binaire de la deuxième image.
  8. Dispositif (100) d'affichage d'images selon l'une des revendications 1 ou 2, dans lequel :
    - l'unité mémoire (106) de chaque pixel (102) comporte :
    a) au moins deux premières bascules (122.1 - 122.N) couplées en série l'une à l'autre et telles qu'une entrée de données d'une première desdites au moins deux premières bascules (122.1) soit couplée à une entrée du pixel (102) destinée à recevoir les mots binaires,
    b) au moins deux deuxièmes bascules (124.1 - 124.N) couplées en série l'une à l'autre et telles qu'une entrée de données d'une première desdites au moins deux deuxièmes bascules (124.1) soit couplée à ladite entrée du pixel (102),
    c) un circuit de commutation (126) comprenant deux entrées de données, dont l'une est couplée à une première sortie de l'unité de séquencement (108) sur laquelle le signal d'affichage est destiné à être envoyé et dont l'autre est couplée à une deuxième sortie de l'unité de séquencement (108) sur laquelle le signal de mémorisation est destiné à être envoyé, une entrée de commande couplée à une troisième sortie de l'unité de séquencement (108) sur laquelle un signal de sélection est destiné à être envoyé, une première sortie couplée à une entrée de commande de chacune des premières bascules (122.1 - 122.N) et une deuxième sortie couplée à une entrée de commande de chacune des deuxièmes bascules (124.1 - 124.N), et configuré tel qu'en fonction de la valeur du signal de sélection, la première sortie soit couplée à la première entrée de données et la deuxième sortie soit couplée à la deuxième entrée de données, ou la première sortie soit couplée à la deuxième entrée de données et la deuxième sortie soit couplée à la première entrée de données,
    d) un multiplexeur (128) comprenant deux entrées de données dont l'une est couplée à la sortie d'une dernière desdites au moins deux premières bascules (122.N) et dont l'autre est couplée à la sortie d'une dernière desdites au moins deux deuxièmes bascules (124.N), une entrée de commande couplée à la troisième sortie de l'unité de séquencement (108), et une sortie couplée à une entrée de l'unité d'affichage (104),
    - l'unité de séquencement (108) est configurée telle que, pour chaque pixel (102), le signal de sélection commande le circuit de commutation (126) et le multiplexeur (128) tels que pendant ledit affichage d'un des bits d'un des mots binaires de la première image via les premières bascules (122.1 -122.N), le signal de mémorisation est délivré aux entrées de commande des deuxièmes bascules (124.1 - 124.N) et déclenche la mémorisation desdits au moins deux autres bits d'un des mots binaires de la deuxième image et/ou dudit un des mots binaires de la première image dans les deuxièmes bascules (124.1- 124.N).
  9. Dispositif (100) d'affichage d'image selon l'une des revendications 1 ou 2, dans lequel l'unité mémoire (106) de chaque pixel (102) comporte :
    - au moins trois éléments mémoires (130.1 - 130.N) comprenant chacun une entrée sur laquelle un bit à mémoriser est destiné à être appliqué et une sortie sur laquelle un bit mémorisé est destiné à être délivré,
    - un premier circuit d'adressage (133) comprenant une entrée de donnée couplée à une entrée du pixel (102) destinée à recevoir les mots binaires des images à afficher, au moins trois sorties chacune couplée à une entrée de l'un des éléments mémoires (130.1 - 130.N), et au moins une entrée de commande couplée à au moins une première sortie de l'unité de séquencement (108) sur laquelle le signal de mémorisation est destiné à être délivré,
    - un deuxième circuit d'adressage (137) comprenant au moins trois entrées de donnée chacune couplée à une sortie de l'un des éléments mémoires (130.1 - 130.N), une sortie couplée à une entrée de l'unité d'affichage (104), et au moins une entrée de commande couplée à au moins une deuxième sortie de l'unité de séquencement (108) sur laquelle le signal d'affichage est destiné à être délivré,
    et dans lequel l'unité de séquencement (108) est configurée telle que, pour chaque pixel (102) :
    - lors de la mémorisation d'un bit déclenchée par le signal de mémorisation, le premier circuit d'adressage (133) délivre sur l'entrée de l'un des trois éléments mémoires (130.1 - 130.N) le bit reçu sur son entrée de donnée,
    - lors de l'affichage d'un des bits mémorisés déclenché par le signal d'affichage, le deuxième circuit d'adressage (137) délivre sur une entrée de l'unité d'affichage (104) l'un des bits mémorisés dans les trois éléments mémoires (130.1 -130.N).
  10. Dispositif (100) d'affichage d'images selon la revendication 9, dans lequel le premier circuit d'adressage (133) comporte :
    - un premier générateur d'adresse (132) comprenant une entrée couplée à la première sortie de l'unité de séquencement (108),
    - un démultiplexeur (134) comprenant une entrée de donnée couplée à l'entrée du pixel (102) destinée à recevoir les mots binaires des images à afficher, au moins trois sorties chacune couplée à l'entrée d'un des éléments mémoires (130.1 - 130.N), et une entrée de commande couplée à une sortie du premier générateur d'adresse (132), dans lequel le deuxième circuit d'adressage (137) comporte :
    - un deuxième générateur d'adresse (136) comprenant une entrée couplée à la deuxième sortie de l'unité de séquencement (108),
    - un multiplexeur (138) comprenant au moins trois entrées de donnée chacune couplée à la sortie d'un des éléments mémoires (130.1 - 130.N), une sortie couplée à l'entrée de l'unité d'affichage (104), et une entrée de commande couplée à une sortie du deuxième générateur d'adresse (136),
    et dans lequel l'unité de séquencement (108) est configurée telle que, pour chaque pixel (102) :
    lors de la mémorisation d'un bit déclenchée par le signal de mémorisation, le premier générateur d'adresse (132) délivre au démultiplexeur (134) un premier signal d'adresse codant sur plusieurs bits l'adresse d'un des éléments mémoires (130.1 - 130.N) dans lequel ledit bit est destiné à être mémorisé,
    lors de l'affichage d'un des bits mémorisés déclenché par le signal d'affichage, le deuxième générateur d'adresse (136) délivre au multiplexeur (138) un deuxième signal d'adresse codant sur plusieurs bits l'adresse d'un des éléments mémoires (130) depuis lequel ledit un des bits mémorisés est lu.
  11. Dispositif (100) d'affichage d'images selon la revendication 9, dans lequel l'unité de séquencement (108) est configurée telle que le signal de mémorisation soit formé d'au moins trois premiers signaux d'adressage commandant chacun une mémorisation dans l'un des éléments mémoires (130.1 - 130.N), et telle que le signal d'affichage soit formé d'au moins trois deuxièmes signaux d'adressage commandant chacun une lecture d'un bit mémorisé dans l'un des éléments mémoires (130.1 - 130.N).
  12. Dispositif (100) d'affichage d'images selon la revendication 9, dans lequel le premier circuit d'adressage (133) comporte :
    - un premier compteur comprenant une entrée couplée à la première sortie de l'unité de séquencement (108),
    - un premier décodeur d'adresse comprenant une entrée de donnée couplée à l'entrée du pixel (102) destinée à recevoir les mots binaires, au moins trois sorties chacune couplée à l'entrée d'un des éléments mémoires (130.1 - 130.N), et une entrée de commande couplée à une sortie du premier compteur,
    dans lequel le deuxième circuit d'adressage (137) comporte :
    - un deuxième compteur comprenant une entrée couplée à la deuxième sortie de l'unité de séquencement (108),
    - un deuxième décodeur d'adresse comprenant au moins trois entrées de donnée chacune couplée à la sortie d'un des éléments mémoires (130.1 - 130.N), une sortie couplée à l'entrée de l'unité d'affichage (104), et une entrée de commande couplée à une sortie du deuxième compteur.
  13. Dispositif (100) d'affichage d'images selon l'une des revendications précédentes, dans lequel :
    - l'unité mémoire (106) est configurée pour mémoriser au moins N+1 bits ; et
    - pendant ledit affichage d'un des bits d'un des mots binaires de la première image, le signal de mémorisation déclenche la mémorisation des N bits du mot binaire de la deuxième image ou la mémorisation de N-1 bits du mot binaire de la première image et d'un bit du mot binaire de la deuxième image.
  14. Dispositif (100) d'affichage d'images selon l'une des revendications précédentes, dans lequel l'unité d'affichage (104) de chaque pixel (102) comporte M diodes électroluminescentes, et dans lequel l'unité mémoire (106) de chaque pixel (102) comporte un nombre d'entrées configurées pour recevoir les mots binaires des images à afficher par l'unité d'affichage (104) du pixel (102) qui est supérieur ou égal à 1 et qui est inférieur ou égal à M, avec M correspondant à un nombre entier supérieur ou égal à 1.
  15. Dispositif (100) d'affichage d'images selon l'une des revendications précédentes, dans lequel les pixels (102) sont formés par des modules (101) réalisés sur un substrat (103), chaque module (101) comportant au moins :
    - une première partie (107) se trouvant du côté du substrat (103) et formant un circuit électronique comprenant au moins l'unité mémoire (106) du pixel (102) ;
    - une deuxième partie (109) telle que la première partie (107) soit disposée entre le substrat (103) et la deuxième partie (109), et formant au moins une partie de l'unité d'affichage (104) du pixel (102).
  16. Dispositif (100) d'affichage d'images selon la revendication 15, dans lequel :
    - la deuxième partie (109) de chaque module (101) correspond à seule diode électroluminescente, ou
    - chaque module (101) comporte plusieurs deuxièmes parties (109) formant chacune une diode électroluminescente et disposées sur une première partie (107) commune auxdites plusieurs deuxièmes parties (109).
  17. Dispositif (100) d'affichage d'images selon l'une des revendications 15 ou 16, dans lequel chaque pixel (102) comporte un seul module (101), ou
    dans lequel chaque pixel (102) comporte plusieurs modules (101) et un circuit électronique (111) couplé au substrat (103), à côté desdits plusieurs modules (101), et formant une partie de l'unité mémoire (106) du pixel (102).
  18. Procédé d'affichage d'images par un dispositif (100) d'affichage d'images comprenant au moins une matrice de pixels (102), réalisant un affichage successif d'images chacune codée sous la forme de plusieurs mots binaires de type BCM codé sur N bits, avec N nombre entier supérieur ou égal à 2, chaque pixel (102) affichant, pendant l'affichage d'une image, au moins un signal lumineux pendant une durée correspondant à une valeur codée dans au moins un des mots binaires de l'image, chacun des N bits dudit au moins un des mots binaires de l'image représentant une durée d'affichage proportionnelle au poids du bit,
    le procédé comprenant, pendant l'affichage d'un des bits d'un des mots binaires de la première image par l'unité d'affichage (104) du pixel (102) et pour chaque pixel (102), une mémorisation, dans une unité mémoire (106) disposée dans le pixel (102) et comprenant une entrée configurée pour recevoir les mots binaires des images à afficher, d'au moins deux autres bits d'un des mots binaires d'une deuxième image destinée à être affichée après la première image et/ou dudit un des mots binaires de la première image.
  19. Procédé d'affichage d'images selon la revendication 18, dans lequel lesdits au moins deux autres bits d'un des mots binaires de la deuxième image et/ou dudit un des mots binaires de la première image sont mémorisés séquentiellement dans l'unité mémoire (106) pendant ledit affichage d'un des bits d'un des mots binaires de la première image.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4095842A1 (fr) 2021-05-26 2022-11-30 Commissariat à l'énergie atomique et aux énergies alternatives Dispositif d'affichage a adressage par groupes de pixels
EP4137928A1 (fr) 2021-08-18 2023-02-22 Commissariat à l'énergie atomique et aux énergies alternatives Dispositif d'affichage a compression et decompression locales des donnees numeriques affichees
EP4187427A1 (fr) 2021-11-29 2023-05-31 Commissariat à l'énergie atomique et aux énergies alternatives Dispositif d'affichage a dechiffrement local des donnees numeriques

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116564218A (zh) * 2022-01-29 2023-08-08 苏州佳世达电通有限公司 可改善鬼影现象的显示装置及相关驱动方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0391755A2 (fr) * 1989-03-03 1990-10-10 Société dite: CENTAURE SA Système de visualisation d'images
US20020000982A1 (en) * 2000-05-01 2002-01-03 Yuichi Takagi Modulation circuit and image display using the same
US20020017962A1 (en) * 2000-06-06 2002-02-14 Yuichi Takagi Modulation circuit and image display using the same
WO2002069259A2 (fr) * 2001-02-21 2002-09-06 Three-Five Systems, Inc. Systeme et procede de decodage local d'une sequence de bits numerique pour commuter l'etat d'un pixel sur une base temporelle, dans le but de reguler les niveaux de gris et la correction gamma
US20030011314A1 (en) * 2001-05-15 2003-01-16 Takaji Numao Display apparatus and display method
US20050083274A1 (en) * 2003-07-30 2005-04-21 Aaron Beddes Sub-pulse width modulation for gamma correction and dimming control

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001308710A (ja) * 2000-04-21 2001-11-02 Sony Corp 変調回路およびこれを用いた画像表示装置ならびに変調方法
FR3034902B1 (fr) 2015-04-10 2017-05-19 Commissariat Energie Atomique Procede d’affichage d’images sur un ecran matriciel
US10832609B2 (en) * 2017-01-10 2020-11-10 X Display Company Technology Limited Digital-drive pulse-width-modulated output system

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0391755A2 (fr) * 1989-03-03 1990-10-10 Société dite: CENTAURE SA Système de visualisation d'images
US20020000982A1 (en) * 2000-05-01 2002-01-03 Yuichi Takagi Modulation circuit and image display using the same
US20020017962A1 (en) * 2000-06-06 2002-02-14 Yuichi Takagi Modulation circuit and image display using the same
WO2002069259A2 (fr) * 2001-02-21 2002-09-06 Three-Five Systems, Inc. Systeme et procede de decodage local d'une sequence de bits numerique pour commuter l'etat d'un pixel sur une base temporelle, dans le but de reguler les niveaux de gris et la correction gamma
US20030011314A1 (en) * 2001-05-15 2003-01-16 Takaji Numao Display apparatus and display method
US20050083274A1 (en) * 2003-07-30 2005-04-21 Aaron Beddes Sub-pulse width modulation for gamma correction and dimming control

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4095842A1 (fr) 2021-05-26 2022-11-30 Commissariat à l'énergie atomique et aux énergies alternatives Dispositif d'affichage a adressage par groupes de pixels
FR3123493A1 (fr) 2021-05-26 2022-12-02 Commissariat A L'energie Atomique Et Aux Energies Alternatives Dispositif d’affichage a adressage par groupes de pixels
EP4137928A1 (fr) 2021-08-18 2023-02-22 Commissariat à l'énergie atomique et aux énergies alternatives Dispositif d'affichage a compression et decompression locales des donnees numeriques affichees
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