JPH10341148A - 両極性レベルシフト回路 - Google Patents
両極性レベルシフト回路Info
- Publication number
- JPH10341148A JPH10341148A JP9151400A JP15140097A JPH10341148A JP H10341148 A JPH10341148 A JP H10341148A JP 9151400 A JP9151400 A JP 9151400A JP 15140097 A JP15140097 A JP 15140097A JP H10341148 A JPH10341148 A JP H10341148A
- Authority
- JP
- Japan
- Prior art keywords
- type
- effect transistor
- field effect
- potential
- gate field
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】ＭＯＳＦＥＴを用いた半導体集積回路におい
て、従来のレベルシフト回路は片側への電位変換回路は
存在していたが、正極側と負極側の両方向に信号を同時
にレベル変換する回路は無かった。またオペアンプ等を
用いると常時リーク電流が流れるという課題があった。 【解決手段】高電位系の電源間にたすきがけに構成され
たラッチ回路の各ＭＯＳＦＥＴにおいて、逆の導電型の
ＭＯＳＦＥＴをそれぞれ並列に接続し、低電位系の入力
信号もしくはその反転信号で補完的に制御する構成とし
た。 【効果】低電位系の信号を高電位系において正極側と負
極側の両方向に信号を同時にレベル変換が出来る。また
静止状態においてはリーク電流が流れず、低消費電力と
なる。
て、従来のレベルシフト回路は片側への電位変換回路は
存在していたが、正極側と負極側の両方向に信号を同時
にレベル変換する回路は無かった。またオペアンプ等を
用いると常時リーク電流が流れるという課題があった。 【解決手段】高電位系の電源間にたすきがけに構成され
たラッチ回路の各ＭＯＳＦＥＴにおいて、逆の導電型の
ＭＯＳＦＥＴをそれぞれ並列に接続し、低電位系の入力
信号もしくはその反転信号で補完的に制御する構成とし
た。 【効果】低電位系の信号を高電位系において正極側と負
極側の両方向に信号を同時にレベル変換が出来る。また
静止状態においてはリーク電流が流れず、低消費電力と
なる。
Description
【０００１】
【発明の属する技術分野】本発明は絶縁ゲート電界効果
型トランジスタ（以下ＭＯＳＦＥＴと略す）を用いた半
導体集積回半導体集積回路装置、もしくは該部品を用い
た装置において、負極性および正極性の計４電位以上の
電源を用い、各回路において異なる電位の低電圧系（小
振幅）の信号を高電位系（大振幅）の信号に変換するレ
ベルシフト回路の構成に関する。
型トランジスタ（以下ＭＯＳＦＥＴと略す）を用いた半
導体集積回半導体集積回路装置、もしくは該部品を用い
た装置において、負極性および正極性の計４電位以上の
電源を用い、各回路において異なる電位の低電圧系（小
振幅）の信号を高電位系（大振幅）の信号に変換するレ
ベルシフト回路の構成に関する。
【０００２】
【従来の技術】従来の代表的なレベルシフト回路は図４
の特公昭５７−５９６９０号公報の如く、片側の信号レ
ベルのみの変換回路であった。あるいは小振幅を大振幅
に変換するという意味においては図５のようにコンパレ
ータ回路、もしくはオペアンプ回路で小振幅を電源の電
位まで増幅して変換していた。
の特公昭５７−５９６９０号公報の如く、片側の信号レ
ベルのみの変換回路であった。あるいは小振幅を大振幅
に変換するという意味においては図５のようにコンパレ
ータ回路、もしくはオペアンプ回路で小振幅を電源の電
位まで増幅して変換していた。
【０００３】
【発明が解決しようとする課題】さて、前述した従来の
片側のレベル信号レベルのみの変換回路では４電位以上
の多電源の回路には適用できないという問題点があっ
た。またコンパレータ回路もしくはオペアンプ回路によ
る方法では常時、多大な電流が流れ続けるという問題点
があった。
片側のレベル信号レベルのみの変換回路では４電位以上
の多電源の回路には適用できないという問題点があっ
た。またコンパレータ回路もしくはオペアンプ回路によ
る方法では常時、多大な電流が流れ続けるという問題点
があった。
【０００４】そこで本発明はこのような問題点を解決す
るもので、その目的とするところは４電位以上の多電源
回路における低電位系（小振幅）の信号を高電位系（大
振幅）の信号に、つまり正極性側も負極性側も同時に変
換し、かつ一度変換された後の静止状態にはリーク電流
が存在しない回路構成、つまり低消費電力のレベルシフ
ト回路を提供することである。
るもので、その目的とするところは４電位以上の多電源
回路における低電位系（小振幅）の信号を高電位系（大
振幅）の信号に、つまり正極性側も負極性側も同時に変
換し、かつ一度変換された後の静止状態にはリーク電流
が存在しない回路構成、つまり低消費電力のレベルシフ
ト回路を提供することである。
【０００５】
【課題を解決するための手段】本発明の両極性レベルシ
フト回路は、高電位系（第１、第４電位間）の電源間に
たすきがけに構成されたラッチ回路の各ＭＯＳＦＥＴに
おいて、逆の導電型のＭＯＳＦＥＴをそれぞれ並列に接
続し、低電位系（第２、第３電位間）の入力信号もしく
はその反転信号で補完的に制御する構成としたことを特
徴とする。
フト回路は、高電位系（第１、第４電位間）の電源間に
たすきがけに構成されたラッチ回路の各ＭＯＳＦＥＴに
おいて、逆の導電型のＭＯＳＦＥＴをそれぞれ並列に接
続し、低電位系（第２、第３電位間）の入力信号もしく
はその反転信号で補完的に制御する構成としたことを特
徴とする。
【０００６】
【作用】本発明の上記の構成によれば、高電位系ラッチ
回路だけでは低電位系の入力信号の変化の際において反
転できないが、高電位系ラッチ回路を構成する各ＭＯＳ
ＦＥＴに逆の導電型のＭＯＳＦＥＴを補完的に並列付加
しているので、反転を開始するきっかけをつくり、高電
位系の出力信号が得られる。また反転動作終了後はこれ
らの並列に付加したＭＯＳＦＥＴの入力信号は低電位系
にもかかわらず、導電型が逆の為、オフ（ＯＦＦ）の信
号をゲート電極に加えた際に完全に遮断され、リーク電
流が流れず、低消費電力の両極性レベルシフト回路が実
現する。
回路だけでは低電位系の入力信号の変化の際において反
転できないが、高電位系ラッチ回路を構成する各ＭＯＳ
ＦＥＴに逆の導電型のＭＯＳＦＥＴを補完的に並列付加
しているので、反転を開始するきっかけをつくり、高電
位系の出力信号が得られる。また反転動作終了後はこれ
らの並列に付加したＭＯＳＦＥＴの入力信号は低電位系
にもかかわらず、導電型が逆の為、オフ（ＯＦＦ）の信
号をゲート電極に加えた際に完全に遮断され、リーク電
流が流れず、低消費電力の両極性レベルシフト回路が実
現する。
【０００７】
【発明の実施の形態】以下、実施例により本発明の詳細
を示す。図１は本発明の第１の実施例を示す回路図であ
る。図１において電源系は−ＶＳＳ２、−ＶＳＳ１、＋
ＶＤＤ１、＋ＶＤＤ２の４電位を用いている。ここで−
ＶＳＳ２、−ＶＳＳ１、＋ＶＤＤ１、＋ＶＤＤ２の各電
源電位の関係を図示したのが図２である。図２において
−ＶＳＳ２は負極性の第２電源電位、−ＶＳＳ１は負極
性の第１電源電位、＋ＶＤＤ１は正極性の第１電源電
位、＋ＶＤＤ２は正極性の第２電位である。
を示す。図１は本発明の第１の実施例を示す回路図であ
る。図１において電源系は−ＶＳＳ２、−ＶＳＳ１、＋
ＶＤＤ１、＋ＶＤＤ２の４電位を用いている。ここで−
ＶＳＳ２、−ＶＳＳ１、＋ＶＤＤ１、＋ＶＤＤ２の各電
源電位の関係を図示したのが図２である。図２において
−ＶＳＳ２は負極性の第２電源電位、−ＶＳＳ１は負極
性の第１電源電位、＋ＶＤＤ１は正極性の第１電源電
位、＋ＶＤＤ２は正極性の第２電位である。
【０００８】さて、図１の１と２はＰ型ＭＯＳＦＥＴで
あり、Ｐ型ＭＯＳＦＥＴ１のソース電極は＋ＶＤＤ２に
接続され、ドレイン電極はＰ型ＭＯＳＦＥＴ２のソース
電極に接続されている。３と４はＮ型ＭＯＳＦＥＴであ
り、Ｎ型ＭＯＳＦＥＴ３のソース電極は−ＶＳＳ２に接
続され、ドレイン電極はＮ型ＭＯＳＦＥＴ４のソース電
極に接続され、Ｎ型ＭＯＳＦＥＴ４のドレイン電極はＰ
型ＭＯＳＦＥＴ２のドレイン電極に接続されている。ま
た、５と６はＰ型ＭＯＳＦＥＴであり、Ｐ型ＭＯＳＦＥ
Ｔ５のソース電極は＋ＶＤＤ２に接続され、ドレイン電
極はＰ型ＭＯＳＦＥＴ６のソース電極に接続されてい
る。７と８はＮ型ＭＯＳＦＥＴであり、Ｎ型ＭＯＳＦＥ
Ｔ７のソース電極は−ＶＳＳ２に接続され、ドレイン電
極はＮ型ＭＯＳＦＥＴ８のソース電極に接続され、Ｎ型
ＭＯＳＦＥＴ８のドレイン電極はＰ型ＭＯＳＦＥＴ６の
ドレイン電極に接続されている。
あり、Ｐ型ＭＯＳＦＥＴ１のソース電極は＋ＶＤＤ２に
接続され、ドレイン電極はＰ型ＭＯＳＦＥＴ２のソース
電極に接続されている。３と４はＮ型ＭＯＳＦＥＴであ
り、Ｎ型ＭＯＳＦＥＴ３のソース電極は−ＶＳＳ２に接
続され、ドレイン電極はＮ型ＭＯＳＦＥＴ４のソース電
極に接続され、Ｎ型ＭＯＳＦＥＴ４のドレイン電極はＰ
型ＭＯＳＦＥＴ２のドレイン電極に接続されている。ま
た、５と６はＰ型ＭＯＳＦＥＴであり、Ｐ型ＭＯＳＦＥ
Ｔ５のソース電極は＋ＶＤＤ２に接続され、ドレイン電
極はＰ型ＭＯＳＦＥＴ６のソース電極に接続されてい
る。７と８はＮ型ＭＯＳＦＥＴであり、Ｎ型ＭＯＳＦＥ
Ｔ７のソース電極は−ＶＳＳ２に接続され、ドレイン電
極はＮ型ＭＯＳＦＥＴ８のソース電極に接続され、Ｎ型
ＭＯＳＦＥＴ８のドレイン電極はＰ型ＭＯＳＦＥＴ６の
ドレイン電極に接続されている。
【０００９】また、９はＮ型ＭＯＳＦＥＴであってＰ型
ＭＯＳＦＥＴ１に並列に接続されている。１０はＰ型Ｍ
ＯＳＦＥＴであってＮ型ＭＯＳＦＥＴ３に並列に接続さ
れている。１１はＮ型ＭＯＳＦＥＴであってＰ型ＭＯＳ
ＦＥＴ５に並列に接続されている。１２はＰ型ＭＯＳＦ
ＥＴであってＮ型ＭＯＳＦＥＴ７に並列に接続されてい
る。
ＭＯＳＦＥＴ１に並列に接続されている。１０はＰ型Ｍ
ＯＳＦＥＴであってＮ型ＭＯＳＦＥＴ３に並列に接続さ
れている。１１はＮ型ＭＯＳＦＥＴであってＰ型ＭＯＳ
ＦＥＴ５に並列に接続されている。１２はＰ型ＭＯＳＦ
ＥＴであってＮ型ＭＯＳＦＥＴ７に並列に接続されてい
る。
【００１０】また、１３はＰ型ＭＯＳＦＥＴであり、１
４はＮ型ＭＯＳＦＥＴである。Ｐ型ＭＯＳＦＥＴ１３の
ソース電極は＋ＶＤＤ１に接続され、Ｎ型ＭＯＳＦＥＴ
１４のソース電極は−ＶＳＳ１に接続され、Ｐ型ＭＯＳ
ＦＥＴ１３とＮ型ＭＯＳＦＥＴ１４のそれぞれのゲート
電極とドレイン電極は互いに接続されインバータ回路を
構成しており、インバータ回路のゲート入力には−Ｖ
ＳＳ１、＋ＶＤＤ１間で信号が動作する入力端子１５に
接続されている。入力端子１５はＰ型ＭＯＳＦＥＴ２、
Ｎ型ＭＯＳＦＥＴ４、Ｎ型ＭＯＳＦＥＴ１１、Ｐ型ＭＯ
ＳＦＥＴ１２のそれぞれのゲート電極に接続されてい
る。前記インバータ回路の出力となるＰ型ＭＯＳＦＥＴ
１３とＮ型ＭＯＳＦＥＴ１４のドレイン電極の接続点は
Ｐ型ＭＯＳＦＥＴ６、Ｎ型ＭＯＳＦＥＴ８、Ｎ型ＭＯＳ
ＦＥＴ９、Ｐ型ＭＯＳＦＥＴ１０のそれぞれのゲート電
極に接続されている。
４はＮ型ＭＯＳＦＥＴである。Ｐ型ＭＯＳＦＥＴ１３の
ソース電極は＋ＶＤＤ１に接続され、Ｎ型ＭＯＳＦＥＴ
１４のソース電極は−ＶＳＳ１に接続され、Ｐ型ＭＯＳ
ＦＥＴ１３とＮ型ＭＯＳＦＥＴ１４のそれぞれのゲート
電極とドレイン電極は互いに接続されインバータ回路を
構成しており、インバータ回路のゲート入力には−Ｖ
ＳＳ１、＋ＶＤＤ１間で信号が動作する入力端子１５に
接続されている。入力端子１５はＰ型ＭＯＳＦＥＴ２、
Ｎ型ＭＯＳＦＥＴ４、Ｎ型ＭＯＳＦＥＴ１１、Ｐ型ＭＯ
ＳＦＥＴ１２のそれぞれのゲート電極に接続されてい
る。前記インバータ回路の出力となるＰ型ＭＯＳＦＥＴ
１３とＮ型ＭＯＳＦＥＴ１４のドレイン電極の接続点は
Ｐ型ＭＯＳＦＥＴ６、Ｎ型ＭＯＳＦＥＴ８、Ｎ型ＭＯＳ
ＦＥＴ９、Ｐ型ＭＯＳＦＥＴ１０のそれぞれのゲート電
極に接続されている。
【００１１】また、前記Ｐ型ＭＯＳＦＥＴ２とＮ型ＭＯ
ＳＦＥＴ４の互いのドレイン電極の接続点はＰ型ＭＯＳ
ＦＥＴ５とＮ型ＭＯＳＦＥＴ７のそれぞれのゲート電極
に接続され、かつ反転出力端子１７となっている。ま
た、前記Ｐ型ＭＯＳＦＥＴ６とＮ型ＭＯＳＦＥＴ８の互
いのドレイン電極の接続点はＰ型ＭＯＳＦＥＴ１とＮ型
ＭＯＳＦＥＴ３のそれぞれのゲート電極に接続され、か
つ出力端子１６となっている。
ＳＦＥＴ４の互いのドレイン電極の接続点はＰ型ＭＯＳ
ＦＥＴ５とＮ型ＭＯＳＦＥＴ７のそれぞれのゲート電極
に接続され、かつ反転出力端子１７となっている。ま
た、前記Ｐ型ＭＯＳＦＥＴ６とＮ型ＭＯＳＦＥＴ８の互
いのドレイン電極の接続点はＰ型ＭＯＳＦＥＴ１とＮ型
ＭＯＳＦＥＴ３のそれぞれのゲート電極に接続され、か
つ出力端子１６となっている。
【００１２】さて、初めに入力端子１５が＋ＶＤＤ１、
出力端子１６が＋ＶＤＤ２、反転出力端子１７が−Ｖ
ＳＳ２であったとする。そして次に入力端子１５が−Ｖ
ＳＳ１に変化したとする。するとＰ型ＭＯＳＦＥＴ２、
Ｐ型ＭＯＳＦＥＴ１２、Ｎ型ＭＯＳＦＥＴ８、Ｎ型ＭＯ
ＳＦＥＴ９がオン（ＯＮ）し、Ｎ型ＭＯＳＦＥＴ４、Ｎ
型ＭＯＳＦＥＴ１１、Ｐ型ＭＯＳＦＥＴ６、Ｐ型ＭＯＳ
ＦＥＴ１０がオフ（ＯＦＦ）する。ただし、Ｎ型ＭＯＳ
ＦＥＴ４のソース電位は−ＶＳＳ２、ゲート電位は−Ｖ
ＳＳ１であってゲート・ソース間の電位差が（ＶＳＳ２
−ＶＳＳ１）でるので完全にはオフしていないが駆動能
力が非常に低下する。またＰ型ＭＯＳＦＥＴ６のソース
電位は＋ＶＤＤ２、ゲート電位は＋ＶＤＤ１であってゲ
ート・ソース間の電位差が（ＶＤＤ２−ＶＤＤ１）でる
ので完全にはオフしていないが駆動能力が非常に低下す
る。すると出力端子１６にはＰ型ＭＯＳＦＥＴ１２とＮ
型ＭＯＳＦＥＴ８を通じて−ＶＳＳ系の電位が入り込ん
で来る。ただし、ＭＯＳＦＥＴ１２がＰ型であるので完
全には−ＶＳＳ２の電位にはならずにＰ型ＭＯＳＦＥＴ
１２のスレッショルド電圧分は少なくとも低下（上昇）
する。また、反転端子１７にはＮ型ＭＯＳＦＥＴ９とＰ
型ＭＯＳＦＥＴ２を通じて＋ＶＤＤ系の電位が入り込ん
で来る。ただし、ＭＯＳＦＥＴ９がＮ型であるので完全
には＋ＶＤＤ２の電位にはならずにＮ型ＭＯＳＦＥＴ９
のスレッショルド電圧分は少なくとも低下する。したが
って完全ではないが出力端子１６には−ＶＳＳ２に近い
電位、反転出力端子１７には＋ＶＤＤ２に近い電位とな
る。するとＰ型ＭＯＳＦＥＴ１とＮ型ＭＯＳＦＥＴ７は
オンし、Ｎ型ＭＯＳＦＥＴ３とＰ型ＭＯＳＦＥＴ５はオ
フする。このとき、Ｐ型ＭＯＳＦＥＴ１と５およびＮ型
ＭＯＳＦＥＴ３と７はソース電極とゲート電極は＋Ｖ
ＤＤ２もしくは−ＶＳＳ２で制御されるので、出力端子
１６の電位はほぼ完全に−ＶＳＳ２となり、また反転出
力端子１７はほぼ完全に＋ＶＤＤ２となる。なお、この
とき出力端子１６は−ＶＳＳ２であるが、この電位の正
極への入りこみはＰ型ＭＯＳＦＥＴ６によって遮断さ
れ、またＰ型ＭＯＳＦＥＴ５はゲート電位が＋ＶＤＤ２
であるので遮断され、またＮ型ＭＯＳＦＥＴ１１はゲー
ト電位が−ＶＳＳ１であり、ドレイン（ソース）電位が
＋ＶＤＤ２であってもＮ型ＭＯＳＦＥＴであるためチャ
ネルは完全に遮断され＋ＶＤＤ２の電位の入り込みを防
いでいる。したがって出力端子１６においてリーク電流
は無い。また、反転出力端子１７は＋ＶＤＤ２である
が、この電位の負極への入りこみはＮ型ＭＯＳＦＥＴ４
によって遮断され、またＮ型ＭＯＳＦＥＴ３はゲート電
位が−ＶＳＳ２であるので遮断され、またＰ型ＭＯＳＦ
ＥＴ１０はゲート電位が＋ＶＤＤ１であり、ドレイン
（ソース）電位が−ＶＳＳ２であってもＰ型ＭＯＳＦＥ
Ｔであるためチャネルは完全に遮断され−ＶＳＳ２の電
位の入り込みを防いでいる。したがって反転出力端子１
７においてリーク電流は無い。
出力端子１６が＋ＶＤＤ２、反転出力端子１７が−Ｖ
ＳＳ２であったとする。そして次に入力端子１５が−Ｖ
ＳＳ１に変化したとする。するとＰ型ＭＯＳＦＥＴ２、
Ｐ型ＭＯＳＦＥＴ１２、Ｎ型ＭＯＳＦＥＴ８、Ｎ型ＭＯ
ＳＦＥＴ９がオン（ＯＮ）し、Ｎ型ＭＯＳＦＥＴ４、Ｎ
型ＭＯＳＦＥＴ１１、Ｐ型ＭＯＳＦＥＴ６、Ｐ型ＭＯＳ
ＦＥＴ１０がオフ（ＯＦＦ）する。ただし、Ｎ型ＭＯＳ
ＦＥＴ４のソース電位は−ＶＳＳ２、ゲート電位は−Ｖ
ＳＳ１であってゲート・ソース間の電位差が（ＶＳＳ２
−ＶＳＳ１）でるので完全にはオフしていないが駆動能
力が非常に低下する。またＰ型ＭＯＳＦＥＴ６のソース
電位は＋ＶＤＤ２、ゲート電位は＋ＶＤＤ１であってゲ
ート・ソース間の電位差が（ＶＤＤ２−ＶＤＤ１）でる
ので完全にはオフしていないが駆動能力が非常に低下す
る。すると出力端子１６にはＰ型ＭＯＳＦＥＴ１２とＮ
型ＭＯＳＦＥＴ８を通じて−ＶＳＳ系の電位が入り込ん
で来る。ただし、ＭＯＳＦＥＴ１２がＰ型であるので完
全には−ＶＳＳ２の電位にはならずにＰ型ＭＯＳＦＥＴ
１２のスレッショルド電圧分は少なくとも低下（上昇）
する。また、反転端子１７にはＮ型ＭＯＳＦＥＴ９とＰ
型ＭＯＳＦＥＴ２を通じて＋ＶＤＤ系の電位が入り込ん
で来る。ただし、ＭＯＳＦＥＴ９がＮ型であるので完全
には＋ＶＤＤ２の電位にはならずにＮ型ＭＯＳＦＥＴ９
のスレッショルド電圧分は少なくとも低下する。したが
って完全ではないが出力端子１６には−ＶＳＳ２に近い
電位、反転出力端子１７には＋ＶＤＤ２に近い電位とな
る。するとＰ型ＭＯＳＦＥＴ１とＮ型ＭＯＳＦＥＴ７は
オンし、Ｎ型ＭＯＳＦＥＴ３とＰ型ＭＯＳＦＥＴ５はオ
フする。このとき、Ｐ型ＭＯＳＦＥＴ１と５およびＮ型
ＭＯＳＦＥＴ３と７はソース電極とゲート電極は＋Ｖ
ＤＤ２もしくは−ＶＳＳ２で制御されるので、出力端子
１６の電位はほぼ完全に−ＶＳＳ２となり、また反転出
力端子１７はほぼ完全に＋ＶＤＤ２となる。なお、この
とき出力端子１６は−ＶＳＳ２であるが、この電位の正
極への入りこみはＰ型ＭＯＳＦＥＴ６によって遮断さ
れ、またＰ型ＭＯＳＦＥＴ５はゲート電位が＋ＶＤＤ２
であるので遮断され、またＮ型ＭＯＳＦＥＴ１１はゲー
ト電位が−ＶＳＳ１であり、ドレイン（ソース）電位が
＋ＶＤＤ２であってもＮ型ＭＯＳＦＥＴであるためチャ
ネルは完全に遮断され＋ＶＤＤ２の電位の入り込みを防
いでいる。したがって出力端子１６においてリーク電流
は無い。また、反転出力端子１７は＋ＶＤＤ２である
が、この電位の負極への入りこみはＮ型ＭＯＳＦＥＴ４
によって遮断され、またＮ型ＭＯＳＦＥＴ３はゲート電
位が−ＶＳＳ２であるので遮断され、またＰ型ＭＯＳＦ
ＥＴ１０はゲート電位が＋ＶＤＤ１であり、ドレイン
（ソース）電位が−ＶＳＳ２であってもＰ型ＭＯＳＦＥ
Ｔであるためチャネルは完全に遮断され−ＶＳＳ２の電
位の入り込みを防いでいる。したがって反転出力端子１
７においてリーク電流は無い。
【００１３】そして次に入力端子１５が−ＶＤＤ１に変
化したとする。するとＰ型ＭＯＳＦＥＴ２、Ｐ型ＭＯＳ
ＦＥＴ１２、Ｎ型ＭＯＳＦＥＴ８、Ｎ型ＭＯＳＦＥＴ９
がオフし、Ｎ型ＭＯＳＦＥＴ４、Ｎ型ＭＯＳＦＥＴ１
１、Ｐ型ＭＯＳＦＥＴ６、Ｐ型ＭＯＳＦＥＴ１０がオン
する。ただし、Ｎ型ＭＯＳＦＥＴ８のソース電位は−Ｖ
ＳＳ２、ゲート電位は−ＶＳＳ１であってゲート・ソー
ス間の電位が（ＶＳＳ２−ＶＳＳ１）でるので完全には
オフしていないが駆動能力が非常に低下する。またＰ型
ＭＯＳＦＥＴ２のソース電位は＋ＶＤＤ２、ゲート電位
は＋ＶＤＤ１であってゲート・ソース間の電位が（Ｖ
ＤＤ２−ＶＤＤ１）でるので完全にはオフしていないが
駆動能力が非常に低下する。すると出力端子１６にはＮ
型ＭＯＳＦＥＴ１１とＰ型ＭＯＳＦＥＴ６を通じて＋Ｖ
ＤＤ系の電位が入り込んで来る。ただし、ＭＯＳＦＥＴ
１１がＮ型であるので完全には＋ＶＤＤ２の電位にはな
らずにＮ型ＭＯＳＦＥＴ１２のスレッショルド電圧分は
少なくとも低下する。また、反転端子１７にはＰ型ＭＯ
ＳＦＥＴ１０とＮ型ＭＯＳＦＥＴ４を通じて−ＶＳＳ系
の電位が入り込んで来る。ただし、ＭＯＳＦＥＴ１０が
Ｐ型であるので完全には−ＶＳＳ２の電位にはならずに
Ｐ型ＭＯＳＦＥＴ９のスレッショルド電圧分は少なくと
も低下（上昇）する。したがって完全ではないが出力端
子１６には＋ＶＤＤ２に近い電位、反転出力端子１７に
は−ＶＳＳ２に近い電位となる。するとＰ型ＭＯＳＦＥ
Ｔ１とＮ型ＭＯＳＦＥＴ７はオフし、Ｎ型ＭＯＳＦＥＴ
３とＰ型ＭＯＳＦＥＴ５はオンする。このとき、Ｐ型Ｍ
ＯＳＦＥＴ１と５およびＮ型ＭＯＳＦＥＴ３と７はソー
ス電極とゲート電極は＋ＶＤＤ２もしくは−ＶＳＳ２で
制御されるので、出力端子１６の電位はほぼ完全に＋Ｖ
ＤＤ２となり、また反転出力端子１７はほぼ完全に−Ｖ
ＳＳ２となる。なお、このとき出力端子１６は＋Ｖ
ＤＤ２であるが、この電位の負極への入りこみはＮ型Ｍ
ＯＳＦＥＴ８によって遮断され、またＮ型ＭＯＳＦＥＴ
７はゲート電位が−ＶＳＳ２であるので遮断され、また
Ｐ型ＭＯＳＦＥＴ１２はゲート電位が＋ＶＤＤ１であ
り、ドレイン（ソース）電位が−ＶＳＳ２であってもＰ
型ＭＯＳＦＥＴであるためチャネルは完全に遮断され＋
ＶＳＳ２の電位の入り込みを防いでいる。したがって出
力端子１６においてリーク電流は無い。また、反転出力
端子１７は−ＶＳＳ２であるが、この電位の正極への入
りこみはＰ型ＭＯＳＦＥＴ２によって遮断され、またＰ
型ＭＯＳＦＥＴ１はゲート電位が＋ＶＤＤ２であるので
遮断され、またＮ型ＭＯＳＦＥＴ９はゲート電位が−Ｖ
ＳＳ１であり、ドレイン（ソース）電位が＋ＶＤＤ２で
あってもＮ型ＭＯＳＦＥＴであるため、チャネルは完全
に遮断され＋ＶＤＤ２の電位の入り込みを防いでいる。
したがって反転出力端子１７においてリーク電流は無
い。
化したとする。するとＰ型ＭＯＳＦＥＴ２、Ｐ型ＭＯＳ
ＦＥＴ１２、Ｎ型ＭＯＳＦＥＴ８、Ｎ型ＭＯＳＦＥＴ９
がオフし、Ｎ型ＭＯＳＦＥＴ４、Ｎ型ＭＯＳＦＥＴ１
１、Ｐ型ＭＯＳＦＥＴ６、Ｐ型ＭＯＳＦＥＴ１０がオン
する。ただし、Ｎ型ＭＯＳＦＥＴ８のソース電位は−Ｖ
ＳＳ２、ゲート電位は−ＶＳＳ１であってゲート・ソー
ス間の電位が（ＶＳＳ２−ＶＳＳ１）でるので完全には
オフしていないが駆動能力が非常に低下する。またＰ型
ＭＯＳＦＥＴ２のソース電位は＋ＶＤＤ２、ゲート電位
は＋ＶＤＤ１であってゲート・ソース間の電位が（Ｖ
ＤＤ２−ＶＤＤ１）でるので完全にはオフしていないが
駆動能力が非常に低下する。すると出力端子１６にはＮ
型ＭＯＳＦＥＴ１１とＰ型ＭＯＳＦＥＴ６を通じて＋Ｖ
ＤＤ系の電位が入り込んで来る。ただし、ＭＯＳＦＥＴ
１１がＮ型であるので完全には＋ＶＤＤ２の電位にはな
らずにＮ型ＭＯＳＦＥＴ１２のスレッショルド電圧分は
少なくとも低下する。また、反転端子１７にはＰ型ＭＯ
ＳＦＥＴ１０とＮ型ＭＯＳＦＥＴ４を通じて−ＶＳＳ系
の電位が入り込んで来る。ただし、ＭＯＳＦＥＴ１０が
Ｐ型であるので完全には−ＶＳＳ２の電位にはならずに
Ｐ型ＭＯＳＦＥＴ９のスレッショルド電圧分は少なくと
も低下（上昇）する。したがって完全ではないが出力端
子１６には＋ＶＤＤ２に近い電位、反転出力端子１７に
は−ＶＳＳ２に近い電位となる。するとＰ型ＭＯＳＦＥ
Ｔ１とＮ型ＭＯＳＦＥＴ７はオフし、Ｎ型ＭＯＳＦＥＴ
３とＰ型ＭＯＳＦＥＴ５はオンする。このとき、Ｐ型Ｍ
ＯＳＦＥＴ１と５およびＮ型ＭＯＳＦＥＴ３と７はソー
ス電極とゲート電極は＋ＶＤＤ２もしくは−ＶＳＳ２で
制御されるので、出力端子１６の電位はほぼ完全に＋Ｖ
ＤＤ２となり、また反転出力端子１７はほぼ完全に−Ｖ
ＳＳ２となる。なお、このとき出力端子１６は＋Ｖ
ＤＤ２であるが、この電位の負極への入りこみはＮ型Ｍ
ＯＳＦＥＴ８によって遮断され、またＮ型ＭＯＳＦＥＴ
７はゲート電位が−ＶＳＳ２であるので遮断され、また
Ｐ型ＭＯＳＦＥＴ１２はゲート電位が＋ＶＤＤ１であ
り、ドレイン（ソース）電位が−ＶＳＳ２であってもＰ
型ＭＯＳＦＥＴであるためチャネルは完全に遮断され＋
ＶＳＳ２の電位の入り込みを防いでいる。したがって出
力端子１６においてリーク電流は無い。また、反転出力
端子１７は−ＶＳＳ２であるが、この電位の正極への入
りこみはＰ型ＭＯＳＦＥＴ２によって遮断され、またＰ
型ＭＯＳＦＥＴ１はゲート電位が＋ＶＤＤ２であるので
遮断され、またＮ型ＭＯＳＦＥＴ９はゲート電位が−Ｖ
ＳＳ１であり、ドレイン（ソース）電位が＋ＶＤＤ２で
あってもＮ型ＭＯＳＦＥＴであるため、チャネルは完全
に遮断され＋ＶＤＤ２の電位の入り込みを防いでいる。
したがって反転出力端子１７においてリーク電流は無
い。
【００１４】以上において、ＭＯＳＦＥＴ９、１０、１
１、１２がそれぞれ並列に接続されたＭＯＳＦＥＴに対
して逆の導電型を用いているのが反転当初には動作を促
進する役目を果たしつつ、動作終了後の静止状態におい
てはリーク電流を生じさせない要因となっている。これ
は＋ＶＤＤ２の電源電位をＰ型ＭＯＳＦＥＴでゲート電
位＋ＶＤＤ１（ＶＤＤ１＜ＶＤＤ２）ではオフできない
が、Ｎ型ＭＯＳＦＥＴであれば、＋ＶＤＤ２の電源電位
をゲート電位−ＶＳＳ１でオフさせることが出来るから
である。また、−ＶＳＳ２の電源電位をＮ型ＭＯＳＦＥ
Ｔでゲート電位、−ＶＳＳ１（−ＶＳＳ２＜−
ＶＳＳ１）ではオフできないが、Ｐ型ＭＯＳＦＥＴであ
れば、−ＶＳＳ２の電源電位をゲート電位＋ＶＤＤ１で
オフさせることが出来るからである。
１、１２がそれぞれ並列に接続されたＭＯＳＦＥＴに対
して逆の導電型を用いているのが反転当初には動作を促
進する役目を果たしつつ、動作終了後の静止状態におい
てはリーク電流を生じさせない要因となっている。これ
は＋ＶＤＤ２の電源電位をＰ型ＭＯＳＦＥＴでゲート電
位＋ＶＤＤ１（ＶＤＤ１＜ＶＤＤ２）ではオフできない
が、Ｎ型ＭＯＳＦＥＴであれば、＋ＶＤＤ２の電源電位
をゲート電位−ＶＳＳ１でオフさせることが出来るから
である。また、−ＶＳＳ２の電源電位をＮ型ＭＯＳＦＥ
Ｔでゲート電位、−ＶＳＳ１（−ＶＳＳ２＜−
ＶＳＳ１）ではオフできないが、Ｐ型ＭＯＳＦＥＴであ
れば、−ＶＳＳ２の電源電位をゲート電位＋ＶＤＤ１で
オフさせることが出来るからである。
【００１５】図３は本発明の第２の実施例である。図３
において各ＭＯＳＦＥＴ、各端子に付けられた番号は図
１において各ＭＯＳＦＥＴ、各端子に付けられた番号に
３０を足した番号にそれぞれ対応している。例えば図３
のＰ型ＭＯＳＦＥＴ３１、Ｐ型ＭＯＳＦＥＴ３２、Ｎ型
ＭＯＳＦＥＴ３９は図１のそれぞれＰ型ＭＯＳＦＥＴ
１、Ｐ型ＭＯＳＦＥＴ２、Ｎ型ＭＯＳＦＥＴ２に対応し
ている。図３の回路と図１の回路の違いはＰ型ＭＯＳＦ
ＥＴ３１とＮ型ＭＯＳＦＥＴ３９の並列回路とＰ型ＭＯ
ＳＦＥＴ３２の関係が電源間の順番で入れ替わっている
こと、Ｐ型ＭＯＳＦＥＴ３５とＮ型ＭＯＳＦＥＴ４１の
並列回路とＰ型ＭＯＳＦＥＴ３６の関係が電源間の順番
で入れ替わっていること、Ｎ型ＭＯＳＦＥＴ３３とＰ型
ＭＯＳＦＥＴ４０の並列回路とＮ型ＭＯＳＦＥＴ３４の
関係が電源間の順番で入れ替わっていること、Ｎ型ＭＯ
ＳＦＥＴ３７とＰ型ＭＯＳＦＥＴ４２の並列回路とＮ型
ＭＯＳＦＥＴ３８の関係が電源間の順番で入れ替わって
いることである。ただし、基本的な動作、機能は図３の
回路と図１の回路はほぼ等価である。
において各ＭＯＳＦＥＴ、各端子に付けられた番号は図
１において各ＭＯＳＦＥＴ、各端子に付けられた番号に
３０を足した番号にそれぞれ対応している。例えば図３
のＰ型ＭＯＳＦＥＴ３１、Ｐ型ＭＯＳＦＥＴ３２、Ｎ型
ＭＯＳＦＥＴ３９は図１のそれぞれＰ型ＭＯＳＦＥＴ
１、Ｐ型ＭＯＳＦＥＴ２、Ｎ型ＭＯＳＦＥＴ２に対応し
ている。図３の回路と図１の回路の違いはＰ型ＭＯＳＦ
ＥＴ３１とＮ型ＭＯＳＦＥＴ３９の並列回路とＰ型ＭＯ
ＳＦＥＴ３２の関係が電源間の順番で入れ替わっている
こと、Ｐ型ＭＯＳＦＥＴ３５とＮ型ＭＯＳＦＥＴ４１の
並列回路とＰ型ＭＯＳＦＥＴ３６の関係が電源間の順番
で入れ替わっていること、Ｎ型ＭＯＳＦＥＴ３３とＰ型
ＭＯＳＦＥＴ４０の並列回路とＮ型ＭＯＳＦＥＴ３４の
関係が電源間の順番で入れ替わっていること、Ｎ型ＭＯ
ＳＦＥＴ３７とＰ型ＭＯＳＦＥＴ４２の並列回路とＮ型
ＭＯＳＦＥＴ３８の関係が電源間の順番で入れ替わって
いることである。ただし、基本的な動作、機能は図３の
回路と図１の回路はほぼ等価である。
【００１６】
【発明の効果】以上、述べたように本発明によれば、低
電位系（小振幅）の信号を高電位系（大振幅）の信号に
正極側と負極側同時に変換できるという効果がある。
電位系（小振幅）の信号を高電位系（大振幅）の信号に
正極側と負極側同時に変換できるという効果がある。
【００１７】また、動作が終了した静止状態においては
リーク電流が流れず、低消費電力であるという効果があ
る。
リーク電流が流れず、低消費電力であるという効果があ
る。
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明が使用される多電源系の各電位の関係を
示した電位関係図である。
示した電位関係図である。
【図３】本発明の第２の実施例を示す回路図である。
【図４】従来例のレベルシフト回路を示す回路図であ
る。
る。
【図５】従来例の小振幅を大振幅に変換する回路例を示
す回路図である。
す回路図である。
１、２、５、６、１０、１２、１３、３１、３２、３
５、３６、４０、４２、４３・・・Ｐ型ＭＯＳＦＥＴ ３、４、７、８、９、１１、１４、３３、３４、３７、
３８、３９、４１、４４・・・Ｎ型ＭＯＳＦＥＴ １５、４５・・・入力端子 １６、４６・・・出力端子 １７、４７・・・反転出力端子
５、３６、４０、４２、４３・・・Ｐ型ＭＯＳＦＥＴ ３、４、７、８、９、１１、１４、３３、３４、３７、
３８、３９、４１、４４・・・Ｎ型ＭＯＳＦＥＴ １５、４５・・・入力端子 １６、４６・・・出力端子 １７、４７・・・反転出力端子
Claims (1)
- 【請求項１】ａ）第１、第２、第３、第４の各電位の電
源電位を有する半導体集積回路装置の前記第２と第３の
間の電圧系の入力信号を前記第１と第４の間の電圧系の
信号として出力するレベルシフト回路において、 ｂ）前記第４と第１電位間の電圧が印加される端子間
に、第１導電型の第１及び第２の絶縁ゲート電界効果型
トランジスタからなる第１の直列回路と第２導電型の第
３及び第４の絶縁ゲート電界効果型トランジスタからな
る第２の直列回路とを直列接続し、かつ前記第４と第１
電位間の電圧が印加される端子間に、第１導電型の第５
及び第６の絶縁ゲート電界効果型トランジスタからなる
第３の直列回路と第２導電型の第７及び第８の絶縁ゲー
ト電界効果型トランジスタからなる第４の直列回路とを
直列接続してなり、 ｃ）前記第１の絶縁ゲート電界効果型トランジスタと並
列に第２導電型の第９の絶縁ゲート電界効果型トランジ
スタを接続し、前記第３の絶縁ゲート電界効果型トラン
ジスタと並列に第１導電型の第１０の絶縁ゲート電界効
果型トランジスタを接続し、前記第５の絶縁ゲート電界
効果型トランジスタと並列に第２導電型の第１１の絶縁
ゲート電界効果型トランジスタを接続し、前記第７の絶
縁ゲート電界効果型トランジスタと並列に第１導電型の
第１２の絶縁ゲート電界効果型トランジスタを接続し、 ｄ）前記第２、第４、第１１、第１２の絶縁ゲート電界
効果型トランジスタのゲート電極に前記第２と第３の間
の電圧系の入力信号を供給し、前記第６、第８、第９、
第１０の絶縁ゲート電界効果型トランジスタのゲート電
極に前記入力信号の反転信号を供給し、 ｅ）前記第１の直列回路と第２の直列回路を直列接続す
る第１の接点を前記第５、第７の絶縁ゲート電界効果型
トランジスタのゲート電極に接続し、前記第３の直列回
路と第４の直列回路を直列接続する第２の接点を前記第
１、第３の絶縁ゲート電界効果型トランジスタのゲート
電極に接続し、前記第２の接点もしくは前記第１の接点
を前記第１と第４の間の電圧系の信号の出力端子とする
ことを特徴とする両極性レベルシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15140097A JP3624630B2 (ja) | 1997-06-09 | 1997-06-09 | 両極性レベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15140097A JP3624630B2 (ja) | 1997-06-09 | 1997-06-09 | 両極性レベルシフト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10341148A true JPH10341148A (ja) | 1998-12-22 |
| JP3624630B2 JP3624630B2 (ja) | 2005-03-02 |
Family
ID=15517770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15140097A Expired - Fee Related JP3624630B2 (ja) | 1997-06-09 | 1997-06-09 | 両極性レベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3624630B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7049876B2 (en) | 2004-10-25 | 2006-05-23 | Delphi Technologies, Inc. | Level shift circuits and related methods |
| CN106899289A (zh) * | 2017-02-23 | 2017-06-27 | 电子科技大学 | 一种可控式电平位移电路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59214325A (ja) * | 1983-05-19 | 1984-12-04 | Seiko Epson Corp | レベルシフト回路 |
| JPS59216328A (ja) * | 1983-05-24 | 1984-12-06 | Seiko Epson Corp | レベルシフト回路 |
| JPS59216327A (ja) * | 1983-05-24 | 1984-12-06 | Seiko Epson Corp | レベルシフト回路 |
| JPH07193488A (ja) * | 1993-12-27 | 1995-07-28 | Matsushita Electric Ind Co Ltd | レベルシフタ回路 |
-
1997
- 1997-06-09 JP JP15140097A patent/JP3624630B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59214325A (ja) * | 1983-05-19 | 1984-12-04 | Seiko Epson Corp | レベルシフト回路 |
| JPS59216328A (ja) * | 1983-05-24 | 1984-12-06 | Seiko Epson Corp | レベルシフト回路 |
| JPS59216327A (ja) * | 1983-05-24 | 1984-12-06 | Seiko Epson Corp | レベルシフト回路 |
| JPH07193488A (ja) * | 1993-12-27 | 1995-07-28 | Matsushita Electric Ind Co Ltd | レベルシフタ回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7049876B2 (en) | 2004-10-25 | 2006-05-23 | Delphi Technologies, Inc. | Level shift circuits and related methods |
| CN106899289A (zh) * | 2017-02-23 | 2017-06-27 | 电子科技大学 | 一种可控式电平位移电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3624630B2 (ja) | 2005-03-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7173473B2 (en) | Level-shifting circuitry having “high” output impedance during disable mode | |
| JP2002076882A (ja) | 半導体集積回路装置 | |
| JPH02214219A (ja) | バイポーラｍｏｓ３値出力バッファ | |
| US20040207450A1 (en) | Voltage level shifter and system mounting voltage level shifter therein | |
| JPH08204536A (ja) | インタフェース回路及びレベル変換回路 | |
| JPH09148913A (ja) | 高電位差レベルシフト回路 | |
| US6340907B2 (en) | Schmitt trigger circuit having independent threshold voltage setting to provide hysteresis | |
| JPH04268818A (ja) | レベルシフト回路 | |
| JPH10341148A (ja) | 両極性レベルシフト回路 | |
| JP3698040B2 (ja) | 両極性レベルシフト回路 | |
| US6501298B1 (en) | Level-shifting circuitry having “low” output during disable mode | |
| JPH10341149A (ja) | 両極性レベルシフト回路 | |
| JPH04269011A (ja) | レベルシフト回路 | |
| US6624666B2 (en) | Differential type logic circuit | |
| US6459300B1 (en) | Level-shifting circuitry having “high” output during disable mode | |
| JPH06283979A (ja) | レベルシフタ回路 | |
| US6049226A (en) | Level converter | |
| JP2001111401A (ja) | 半導体双方向スイッチ用信号伝送回路 | |
| JPH0385918A (ja) | 大電流・高速ドライバ回路 | |
| JP2550942B2 (ja) | Ｃｍｏｓ型論理集積回路 | |
| JP2776072B2 (ja) | レベル変換回路 | |
| KR200329174Y1 (ko) | 저 전력 소비형 버퍼 | |
| JP3031090B2 (ja) | 出力ポート回路 | |
| JP2001223563A (ja) | フリップフロップ回路 | |
| JPS6268308A (ja) | Ｍｏｓ増幅出力回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041014 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041109 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041122 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081210 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091210 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |