JP2011205181A - 電力増幅器及び半導体集積回路 - Google Patents

電力増幅器及び半導体集積回路 Download PDF

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Abstract

【課題】ＡＭ−ＰＭ変換量を低減する。
【解決手段】電力増幅器１０は、入力信号ＩＮの包絡線成分を検出する包絡線検波器１１と、入力信号ＩＮに対して所定の２次歪を有する入力信号ＩＮの位相成分を検出するＰＭＯＳ（Positive channel Metal Oxide Semiconductor）トランジスタと、ＰＭＯＳにより検出された位相成分と同じ２次歪を有する入力信号ＩＮの位相成分を検出するＮＭＯＳ（Negative channel Metal Oxide Semiconductor）トランジスタと、を含むリミッタ１２と、包絡線検波器１１により検出された包絡線成分と、ＰＭＯＳトランジスタ又はＮＭＯＳトランジスタにより検出された位相成分と、を結合し、出力信号を生成する結合器１４と、を備える。
【選択図】図１

Description

本発明は、電力増幅器及び半導体集積回路に関し、より詳しくは、直交周波数分割多重（以下、「ＯＦＤＭ（Orthgonal Frequency Division Multiplexing）」という）方式を採用する無線通信装置に用いられる電力増幅器と、そのような電力増幅器を備える半導体集積回路と、に関する。
一般的に、無線通信装置に電力を供給するための電力増幅器は、ポーラ変調方式（以下、「ＥＥＲ（Envelope Elimination and Reconstruction）システム」という）を採用している（特許文献１を参照）。ＥＥＲシステムでは、入力信号の包絡線成分が包絡線検波器により処理され、入力信号の位相成分（以下、「入力位相」という）がリミッタにより処理される。リミッタは、ＡＭ−ＰＭ（Amplitude Modulation − Phase Modulation）変換方式を用いて、入力位相をシフトし、出力信号の位相成分（以下、「出力位相」という）を生成する。
しかしながら、特許文献１のＥＥＲシステムでは、ＡＭ−ＰＭ変換量は、入力信号の振幅（以下、「入力振幅」という）の範囲（入力振幅範囲）が広くなるほど大きくなる。特に、ＯＦＤＭ方式では、入力振幅範囲が広い（約４０［ｄＢ］）ので、ＡＭ−ＰＭ変換量が大きくなる。また、特許文献１のＥＥＲシステムでは、ＡＭ−ＰＭ変換量の許容範囲が狭い。従って、特許文献１のＥＥＲシステムは、ＯＦＤＭ方式等の広い入力振幅範囲を有する無線通信装置に適用することはできない。
特開２００６−２０３４５６号公報
本発明の目的は、ＡＭ−ＰＭ変換量を低減する電力増幅器と、そのような電力増幅器を備える半導体集積回路と、を提供することである。
本発明の第１態様によれば、
入力信号の包絡線成分を検出する包絡線検波器と、
前記入力信号に対して所定の２次歪を有する前記入力信号の位相成分を検出するＰＭＯＳ（Positive channel Metal Oxide Semiconductor）トランジスタと、前記ＰＭＯＳにより検出された位相成分と同じ２次歪を有する前記入力信号の位相成分を検出するＮＭＯＳ（Negative channel Metal Oxide Semiconductor）トランジスタと、を含むリミッタと、
前記包絡線検波器により検出された前記包絡線成分と、前記ＰＭＯＳトランジスタ又は前記ＮＭＯＳトランジスタにより検出された前記位相成分と、を結合し、出力信号を生成する結合器と、
を備えることを特徴とする、電力増幅器が提供される。
本発明の第２態様によれば、
入力信号の包絡線成分を検出する包絡線検波器と、
前記入力信号に対して所定の２次歪を有する前記入力信号の位相成分を検出するＰＭＯＳ（Positive channel Metal Oxide Semiconductor）トランジスタと、前記ＰＭＯＳにより検出された位相成分と同じ２次歪を有する前記入力信号の位相成分を検出するＮＭＯＳ（Negative channel Metal Oxide Semiconductor）トランジスタと、を含むリミッタと、
前記包絡線検波器により検出された前記包絡線成分と、前記ＰＭＯＳトランジスタ又は前記ＮＭＯＳトランジスタにより検出された前記位相成分と、を結合し、出力信号を生成する結合器と、を備える電力増幅器と、
前記電力増幅器の出力信号に基づいて、無線信号の送信及び受信を行うトランシーバと、
を備えることを特徴とする、半導体集積回路が提供される。
本発明によれば、ＡＭ−ＰＭ変換量を低減することができる。その結果、ＥＥＲシステムを採用する電力増幅器をより広い無線通信装置に適用することができる。
本実施形態に係る電力増幅器１０の構成を示すブロック図。 図１のリミッタ１２の第１例である単層増幅器型リミッタの回路図。 図１のリミッタ１２の第２例である差動増幅器型リミッタの回路図。 入力振幅と出力振幅との関係及び入力振幅と出力位相との関係を示すグラフ。 図１のバイアス制御部１３の構成の第１例を示すブロック図。 図５のバイアス生成部１３ａの構成の一例を示す回路図。 図５の電流検出部１３ｂの構成の一例を示す回路図。 図５のバイアス制御部１３によるバイアス制御処理の手順を示すフローチャート。 図１のバイアス制御部１３の構成の第２例を示すブロック図。 図９のバイアス制御部１３の回路図。 図１の結合器１４の回路図。 図１の電力増幅器１０を含むトランシーバの構成を示すブロック図。 図１のリミッタ１２の構成を示す概略図。
以下、本発明の実施形態について、図面を参照して詳細に説明する。
本実施形態に係る電力増幅器の構成について説明する。図１は、本実施形態に係る電力増幅器１０の構成を示すブロック図である。図１３は、図１のリミッタ１２の構成を示す概略図である。
図１に示すように、電力増幅器１０は、包絡線検波器１１と、リミッタ１２と、バイアス制御部１３と、結合器１４と、を備える。
図１の包絡線検波器１１は、ＲＦ（Radio Frequency）入力信号ＩＮの包絡線成分を検出し、検出した包絡線成分を有する信号（以下、「包絡線信号」という）ＥＮを出力する。
図１のリミッタ１２は、ＲＦ入力信号ＩＮに基づいて、ＲＦ入力信号ＩＮの位相成分と、一定の振幅と、を有する信号（以下、「位相信号」という）ＰＨを出力する。リミッタ１２は、バイアス制御部１３により生成されたバイアス制御信号ＢＣに基づいて動作する。より具体的には、リミッタ１２は、位相成分を維持しながら振幅が一定になるように入力信号ＩＮを変換することにより、位相信号ＰＨを生成し、生成した位相信号ＰＨを出力する。図１３に示すように、リミッタ１２は、複数の増幅器を備える。複数の増幅器は、互いにカスケード接続される。リミッタ１２の増幅器については、図２又は図３を参照して後述する。
図１のバイアス制御部１３は、リミッタ１２のバイアス（バイアス電流又はバイアス電圧）を制御する。バイアス制御部１３の詳細については、図５を参照して後述する。
図１の結合器１４は、包絡線検波器１１により検出された包絡線成分（包絡線信号ＥＮ）と、リミッタ１２により検出された位相成分（位相信号ＰＨ）と、を結合し、ＲＦ出力信号ＯＵＴを生成する。
図１のリミッタ１２の増幅器について説明する。リミッタ１２は２種類の構成が考えられる（図２又は図３を参照）。図２は、図１のリミッタ１２の第１例に係る単層増幅器型リミッタの回路図である。図３は、図１のリミッタ１２の第２例に係る差動増幅器型リミッタの回路図である。
図２又は図３に示すように、リミッタ１２の各増幅器は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）型の単層増幅器又は差動増幅器である。各増幅器は、少なくとも１対のＰＭＯＳ（Positive Metal Oxide Semiconductor）トランジスタ及びＮＭＯＳ（Negative Metal Oxide Semiconductor）トランジスタを有し、互いに相補的に接続される。ＰＭＯＳトランジスタは、入力信号ＩＮに対して所定の範囲内に制御される２次歪を有する位相成分を検出する。ＮＭＯＳトランジスタは、ＰＭＯＳトランジスタにより検出される位相成分と同じ２次歪を有する位相成分を検出する。２次歪は、入力振幅が変化したときの、トランジスタの入力電圧と出力電流の２乗特性に依存する。ＰＭＯＳトランジスタにより検出される位相成分の２次歪は、ＮＭＯＳトランジスタにより検出される位相成分の２次歪と等しいので、両者の２次歪は相殺される。すなわち、リミッタ１２は、入力信号ＩＮを変換するときに、振幅が一定になるように位相の歪を抑える。
図２に示すように、単層増幅器は、１対のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを備える。図２の単層増幅器では、ＰＭＯＳトランジスタの出力信号の２次歪とＮＭＯＳトランジスタの２次歪が等しくなるように、バイアス電圧ＶＢ１，ＶＢ２（図１のバイアス制御信号ＢＣ）がバイアス制御部１３により設定される。それにより、入力端子ＩＮＰＵＴに供給される入力電圧Ｖｇ（図１の入力信号ＩＮ又は図５の変調信号ＭＳ）に応じた出力電流ＩＯＵＴ（図１の位相信号ＰＨ）が、出力端子ＯＵＴＰＵＴから出力される。
図３に示すように、差動増幅器は、２対のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを備える。図３の差動増幅器では、ＰＭＯＳトランジスタの２次歪とＮＭＯＳトランジスタの２次歪が等しくなるように、バイアス電圧ＶＢ１，ＶＢ２（図１のバイアス制御信号ＢＣ）がバイアス制御部１３により設定される。それにより、入力端子ＩＮＰＵＴ（＋）に供給される入力電圧Ｖｇ（＋）（図１の入力信号ＩＮ又は図５の変調信号ＭＳ）に応じた出力電流ＩＯＵＴ（＋）（図１の位相信号ＰＨ）が出力端子ＯＵＴＰＵＴ（＋）から出力され、入力端子ＩＮＰＵＴ（−）に供給される入力電圧Ｖｇ（−）（図１の入力信号ＩＮ又は図５の変調信号ＭＳ）に応じた出力電流ＩＯＵＴ（−）（図１の位相信号ＰＨ）が、出力端子ＯＵＴＰＵＴ（−）から出力される。入力電圧Ｖｇ（＋）の大きさは、入力電圧Ｖｇ（−）の大きさに等しい。出力電流ＩＯＵＴ（＋）の大きさは、出力電流ＩＯＵＴ（−）の大きさに等しい。
リミッタ１２のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート長及びゲート幅について説明する。
飽和領域でＮＭＯＳトランジスタの出力電流Ｉｎは、式１により表される。式１において、Ｖｇは入力電圧であり、ＷｎはＮＭＯＳトランジスタのゲート幅であり、ＬｎはＮＭＯＳトランジスタのゲート長であり、ＫｎはＮＭＯＳトランジスタの構造及び材料（例えば、ゲート酸化膜の容量）により決められる比例定数であり、ＶｔｈｎはＮＭＯＳトランジスタの閾値電圧である。
Figure 2011205181
飽和領域でＰＭＯＳトランジスタの出力電流Ｉｐは、式２により表される。式２において、Ｖｄｄは電源電圧であり、ＷｐはＰＭＯＳトランジスタのゲート幅であり、ＬｐはＰＭＯＳトランジスタのゲート長であり、ＰＭＯＳトランジスタのＫｐは比例定数であり、ＶｔｈｐはＰＭＯＳトランジスタの閾値電圧である。
Figure 2011205181
式１及び式２から、出力電流Ｉｏｕｔは、式３により表される。
Figure 2011205181
式３から、ＰＭＯＳトランジスタの出力電流Ｉｐの２次歪がＮＭＯＳトランジスタの出力電流Ｉｎの２次歪と等しくなる場合には、２次歪を表す“Ｖｇ２”の項がゼロになる。従って、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲートサイズは、式４が成立するように、決められる。
Figure 2011205181
すなわち、ＰＭＯＳトラジスタのゲート幅及びゲート長（以下、「ゲートサイズ」という）、並びにＮＭＯＳトランジスタのゲートサイズは、ＰＭＯＳトランジスタの出力電流Ｉｐの２次歪がＮＭＯＳトランジスタの出力電流Ｉｎの２次歪と等しくなるように、決められる。それにより、ＡＭ−ＰＭ変換量が大幅に低減する。
図１のリミッタ１２の特性について説明する。図４は、入力振幅と出力振幅との関係及び入力振幅と出力位相との関係を示すグラフである。
電力増幅器１０を備える半導体集積回路の入力振幅範囲が第１振幅ＡＩ１と第２振幅ＡＩ２との間である場合には、入力振幅が第１振幅ＡＩ１を超える範囲において、位相信号ＰＨの振幅（以下、「出力振幅」という）は一定であり（図２の（Ａ）を参照）、出力位相は減少する（図２の（Ｂ）を参照）。すなわち、入力振幅範囲において、出力振幅は一定であるが、出力位相は減少する。その結果、第１振幅ＡＩ１に対応する第１出力位相ＰＯ１と第２振幅ＡＩ２に対応する第２出力位相ＰＯ２との間に差が生じる。その差が、ＡＭ−ＰＭ変換量である。ＡＭ−ＰＭ変換量は、入力振幅が小さいほど大きく、入力振幅が大きくなるにつれて減少する。例えば、ＯＦＤＭ方式の１６ＱＡＭ（Quadrature Amplitude Modulation）信号又は６４ＱＡＭ信号を取り扱うためには、入力振幅範囲を４０［ｄＢ］に設定し、ＡＭ−ＰＭ変換量を３度以下に設定する必要がある。
図１のバイアス制御部１３の第１例について説明する。図５は、図１のバイアス制御部１３の構成の第１例を示すブロック図である。図６は、図５のバイアス生成部１３ａの構成の一例を示す回路図である。図７は、図５の電流検出部１３ｂの構成の一例を示す回路図である。
図５に示すように、バイアス制御部１３は、バイアス生成部１３ａと、電流検出部１３ｂと、制御部１３ｃと、メモリ１３ｄと、変調信号生成部１３ｅと、を備える。
図５のバイアス生成部１３ａは、所定の制御パラメータＣＰに基づいて、リミッタ１２のバイアス電流ＩＢ（図１のバイアス制御信号ＢＣ）を生成する。図６に示すように、バイアス生成部１３ａは、４つの電流源Ｉ０〜Ｉ３を備える。バイアス生成部１３ａは、制御パラメータＣＰに基づいて４つの電流源Ｉ０〜Ｉ３のうちの１つを選択する。４つの電流源Ｉ０〜Ｉ３により生成される電流の大きさは、互いに異なる。例えば、第１電流源Ｉ０により生成される電流はＩＢ０であり、第２電流源Ｉ１により生成される電流は２ＩＢ０であり、第３電流源Ｉ２により生成される電流は３ＩＢ０であり、第４電流源Ｉ３により生成される電流は４ＩＢ０である。なお、本実施形態では、バイアス生成部１３ａの電流源の数は、４つに限られない。バイアス生成部１３ａは、少なくとも２つの電流源を備えていれば良い。
図５の電流検出部１３ｂは、リミッタ１２の動作電流Ｉｄを検出する。例えば、図７に示すように、電流検出部１３ｂは、カレントミラーを用いる電流検出回路である。電流検出部１３ｂのオペアンプＯＰの正端子は、図２又は図３のノードＮｂに接続される。図２又は図３に示すように、ノードＮｂには、リミッタ１２のＮＭＯＳトランジスタが接続される。電流検出部１３ｂのオペアンプＯＰの負端子は、図３又は図５のノードＮａに接続される。図２又は図３に示すように、ノードＮａには、バイアス電圧ＶＢ１が印加される。
図５の制御部１３ｃは、電流検出部１３ｂにより検出された動作電流Ｉｄを示すアナログ信号をデジタル信号に変換し、そのデジタル信号に基づいて制御パラメータＣＰ及び制御信号ＣＳを生成する。生成された制御パラメータＣＰは、バイアス生成部１３ａに与えられる。それにより、リミッタ１２の動作電流Ｉｄに応じて、リミッタ１２のバイアス電流ＩＢが変化する。生成された制御信号ＣＳは、変調信号生成部１３ｅに与えられる。それにより、変調信号ＭＳ（図１のバイアス制御信号ＢＣ）の信号レベルが制御される。変調信号ＭＳは、バイアス制御部１３が動作するときのサンプル信号である。すなわち、バイアス制御部１３は、変調信号ＭＳが与えられたときのリミッタ１２の動作電流Ｉｄに基づいて、バイアス電流ＩＢを生成する。
図５のメモリ１３ｄは、バイアス電流ＩＢの制御に必要なデータを記憶可能に構成される。すなわち、メモリ１３ｄは、制御部１３ｃのワーキングメモリである。
図５の変調信号生成部１３ｅは、制御部１３ｃにより生成された制御信号ＣＳに基づいて、所定の信号レベルを有する変調信号ＭＳを生成する。
換言すると、バイアス制御部１３の第１例では、デジタル信号処理により、リミッタ１２のバイアス電流ＩＢを制御する。
図５のバイアス制御部１３の処理について説明する。図８は、図５のバイアス制御部１３によるバイアス制御処理の手順を示すフローチャートである。
＜図８：初期バイアス電流生成ステップ（Ｓ８０１）＞ 制御部１３ｃが、初期のバイアス電流ＩＢを生成するための初期の制御パラメータＣＰを生成する。次いで、バイアス生成部１３ａが、初期の制御パラメータＣＰに基づいて、初期のバイアス電流ＩＢを生成する。それにより、初期のバイアス電流ＩＢがリミッタ１２に供給される。例えば、制御部１３ｃが初期のバイアス電流ＩＢとして第１電流源Ｉ０の第１バイアス電流ＩＢ０を生成するための初期の制御パラメータＣＰを生成する。次いで、制御パラメータＣＰに基づいて、第１電流源Ｉ０がオンになる。それにより、第１バイアス電流ＩＢ０がリミッタ１２に供給される。
＜図８：第１変調信号生成ステップ（Ｓ８０２）＞ 制御部１３ｃが、所定の平均レベルより低い第１信号レベルを有する第１変調信号ＭＳ１を生成するための第１制御信号ＣＳ１を生成する。平均レベルは、電力増幅器１０に接続された所定の回路から供給される。次いで、変調信号生成部１３ｅが、第１制御信号ＣＳ１に基づいて、第１変調信号ＭＳ１を生成する。それにより、第１変調信号ＭＳ１がリミッタ１２に供給される。なお、１回目の第１変調信号生成ステップ（Ｓ８０２）では、制御部１３ｃは、所定の基準レベルより低い第１信号レベルを有する第１変調信号ＭＳ１を生成する。
＜図８：第１検出ステップ（Ｓ８０３）＞ 電流検出部１３ｂが、第１信号レベルに対応するリミッタ１２の第１動作電流Ｉｄ１を検出する。次いで、制御部１３ｃは、リミッタ１２により検出された第１動作電流Ｉｄ１をメモリ１３ｄに書き込む。それにより、第１信号レベルに対応する第１動作電流Ｉｄ１がメモリ１３ｄに記憶される。
＜図８：第２変調信号生成ステップ（Ｓ８０４）＞ 制御部１３ｃが、平均信号レベルより高い第２信号レベルを有する第２変調信号ＭＳ２を生成するための第２制御信号ＣＳ２を生成する。次いで、変調信号生成部１３ｅが、第２制御信号ＣＳ２に基づいて、第２変調信号ＭＳ２を生成する。それにより、第２変調信号ＭＳ２がリミッタ１２に供給される。なお、１回目の第２変調信号生成ステップ（Ｓ８０４）では、制御部１３ｃは、基準レベルより高い第２信号レベルを有する第２変調信号ＭＳ２を生成する。
＜図８：第２検出ステップ（Ｓ８０５）＞ 電流検出部１３ｂが、第２信号レベルに対応する第２動作電流Ｉｄ２を検出する。
＜図８：Ｓ８０６＞ 制御部１３ｃが、第２動作電流Ｉｄ２と第１動作電流Ｉｄ１との差（以下、「動作電流差」という）ΔＩｄを算出する。より具体的には、制御部１３ｃは、第２検出ステップ（Ｓ８０５）において検出された第２動作電流Ｉｄ２から、第１検出ステップ（Ｓ８０３）においてメモリ１３ｄに記憶された第１動作電流Ｉｄ１を減算する。それにより、動作電流差ΔＩｄが算出される。
＜図８：Ｓ８０７＞ 制御部１３ｃが、動作電流差ΔＩｄが最小であるか否かを判定する。動作電流差ΔＩｄが最小である場合には（Ｓ８０７−ＹＥＳ）、更新ステップ（Ｓ８０８）に進む。動作電流差が最小でない場合には（Ｓ８０７−ＮＯ）、バイアス電流変更ステップ（Ｓ８１１）に進む。より具体的には、制御部１３ｃは、Ｓ８０６において算出された動作電流差ΔＩｄとメモリ１３ｄに記憶された最小動作電流差とを比較する。Ｓ８０６において算出された動作電流差ΔＩｄがメモリ１３ｄに記憶された最小動作電流差より小さい場合には更新ステップ（Ｓ８０８）に進む。Ｓ８０６において算出された動作電流差ΔＩｄが最小動作電流差より小さくない場合にはバイアス電流変更ステップ（Ｓ８１１）に進む。なお、１回目のＳ８０７では、メモリ１３ｄに最小動作電流差が記憶されていないので、常に更新ステップ（Ｓ８０８）に進む。
＜図８：更新ステップ（Ｓ８０８）＞ 制御部１３ｃが、Ｓ８０６において算出された動作電流差ΔＩｄを最小動作電流差としてメモリ１３ｄに書き込む。それにより、メモリ１３ｄには、常に動作電流差ΔＩｄの最小値が記憶される。
＜図８：Ｓ８０９＞ 制御部１３ｃが、全パターンのバイアス電流に対応する動作電流Ｉｄが検出されたか否かを判定する。全パターンのバイアス電流に対応する動作電流Ｉｄが検出されていた場合には（Ｓ８０９−ＹＥＳ）、バイアス電流生成ステップ（Ｓ８１０）に進む。全パターンのバイアス電流に対応する動作電流Ｉｄが検出されていなかった場合には（Ｓ８０９−ＮＯ）、バイアス電流変更ステップ（Ｓ８１１）に進む。例えば、図６の４つの第１〜第４バイアス電流ＩＢ０〜ＩＢ３に対応する４つの動作電流Ｉｄが検出されていた場合には、バイアス電流生成ステップ（Ｓ８１０）に進む。
＜図８：バイアス電流生成ステップ（Ｓ８１０）＞ 制御部１３ｃが、メモリ１３ｄに記憶された最小動作電流差に対応するバイアス電流ＩＢを生成するための制御パラメータＣＰを生成する。次いで、バイアス生成部１３ａが、制御パラメータＣＰに基づいてバイアス電流ＩＢを生成する。それにより、動作電流差ΔＩｄが最小となる場合のバイアス電流ＩＢがリミッタ１２に供給される。
＜図８：バイアス電流変更ステップ（Ｓ８１１）＞ 制御部１３ｃが、バイアス電流ＩＢを変更するための制御パラメータＣＰを生成する。次いで、バイアス生成部１３ａが、バイアス電流ＩＢを変更する。より具体的には、制御部１３ｃは、バイアス生成部１３ａの電流源を変更するための制御パラメータＣＰを生成する。次いで、バイアス生成部１３ａは、制御パラメータＣＰに基づいて、電流源を変更する。例えば、図６に示すように、バイアス生成部１３ａは、初期バイアス電流生成ステップ（Ｓ８０１）において第１電流源Ｉ０をオンにし、１回目のバイアス電流変更ステップ（Ｓ８１１）において第２電流源Ｉ１をオンにし、２回目のバイアス電流変更ステップ（Ｓ８１１）において第３電流源Ｉ２をオンにし、３回目のバイアス電流変更ステップ（Ｓ８１１）において第４電流源Ｉ３をオンにする。
図８のバイアス制御処理は、バイアス電流生成ステップ（Ｓ８１０）の後に終了する。
なお、本実施形態では、メモリ１３ｄを用いて図８のバイアス制御処理が行われる例を説明した。しかしながら、本発明の範囲は、これに限られるものではない。例えば、本発明は、メモリ１３ｄに替えて、少なくとも２組の抵抗、スイッチ、及びキャパシタを用いて図８のバイアス制御処理が行われる場合にも適用可能である。
本実施形態に係るバイアス制御部１３の第２例について説明する。図９は、図１のバイアス制御部１３の構成の第２例を示すブロック図である。
図９に示すように、バイアス制御部１３は、バイアス生成部１３ａと、電流検出部１３ｂと、乗算器１３ｆと、ループフィルタ１３ｇと、を備える。電流検出部１３ｂは、図５の電流検出部１３ｂと同様である。
図９のバイアス生成部１３ａは、乗算器１３ｆにより算出された積に基づいて、リミッタ１２のバイアス電流ＩＢ（図１のバイアス制御信号ＢＣ）を生成する。図６に示すように、バイアス生成部１３ａは、４つの電流源Ｉ０〜Ｉ３を備える。バイアス生成部１３ａは、乗算器１３ｆにより算出された積に基づいて複数の電流源Ｉ０〜Ｉ３のうちの１つを選択する。
図９の乗算器１３ｆは、包絡線検波器１１により検出された包絡線成分と電流検出部１３ｂにより検出された動作電流Ｉｄとの積を算出する。例えば、乗算器１３ｆの出力信号ＭＯは、包絡線成分と動作電流Ｉｄとの積を表す電圧信号である。
図９のループフィルタ１３ｇは、乗算器１３ｆの出力信号ＭＯを平滑化する。平滑化された出力信号は、バイアス生成部１３ａに与えられる。それにより、リミッタ１２の動作電流Ｉｄに応じて、リミッタ１２のバイアス電流ＩＢが変化する。なお、本実施形態では、ループフィルタ１３ｇは、省略されても良い。その場合には、乗算器１３ｆの出力信号ＭＯが、バイアス生成部１３ａに与えられる。
換言すると、バイアス制御部１３の第２例では、アナログ信号処理により、リミッタ１２のバイアス電流ＩＢを制御する。
本実施形態に係るバイアス制御部１３の第２例の具体例について説明する。図１０は、図９のバイアス制御部１３の回路図である。
図１０のＲＦ入力信号ＩＮは、式５により表される。式５において、Ｖ１（ｔ）は包絡線信号であり、ωｒｆはキャリア周波数である。
Figure 2011205181
図１０の包絡線成分ＥＮ（＋）は、式６により表される。式６において、Ｖｄｃはバイアス電位であり、Ａ０は包絡線検波器の利得である。
Figure 2011205181
図１０の電流検出部１３ｂにより検出される動作電流Ｉｄは、式７により表される。式７において、Ｉｄｃは乗算器１３ｆのバイアス電流、Ａ１はリミッタ１２の各増幅器の２次歪によって生じるＡＭ−ＰＭ変換量である。
Figure 2011205181
図１０の乗算器１３ｆには、乗算器用のバイアス電圧ＶＢ´が印加される。乗算器１３ｆは、式７により表される動作電流Ｉｄと式６により表される包絡線成分ＥＮ（＋）との積（ＥＮ（＋）＊Ｉｄ）を算出する。
図１０のループフィルタ１３ｇは、乗算器１３ｆにより算出された積を平均化する。それにより、リミッタ１２の各増幅器のＡＭ−ＰＭ変換量Ａ1が算出される。
図１０のバイアス電流ＩＢは、式８により表される。式８において、Ｋはフィードバックループの開放利得である。すなわち、バイアス電流ＩＢは、ＡＭ−ＰＭ変換量Ａ1に依存する。換言すると、バイアス電流ＩＢは、ＡＭ−ＰＭ変換量Ａ1が小さくなるようにフィードバックされる。より具体的には、図１０の回路では、カレントミラーによりバイアス電流ＩＢと乗算器のバイアス電流Ｉｄｃが等しくなる。従って、フィードバックループの開放利得Ｋが大きくなるほど、ＡＭ−ＰＭ変換量Ａ１は小さくなる。換言すると、フィードバックループの開放利得Ｋは、ＡＭ−ＰＭ変換量Ａ１に反比例する。
Figure 2011205181
なお、図１０の回路は、１チップで実現される。換言すると、バイアス制御部１３は、リミッタ１２と同じチップに集積される。
図１の結合器１４について説明する。図１１は、図１の結合器１４の回路図である。
図１１に示すように、結合器１４は、ＲＦ出力信号ＯＵＴを生成する。ＲＦ出力信号ＯＵＴでは、振幅がＥＮ信号により決定され、位相がＰＨ信号により決定される。
本実施形態に係る電力増幅器１０の応用例について説明する。図１２は、図１の電力増幅器１０を含むトランシーバの構成を示すブロック図である。
図１２に示すように、電力増幅器１０は、ＯＦＤＭ方式を採用するトランシーバ（半導体集積回路）に組み込まれる。例えば、トランシーバは、いわゆる第４世代の携帯電話、無線ＬＡＮ（Local Area Network）、及びＷｉＭＡＸ（Worldwide Interoperability for Microwave Access）を採用する携帯電話又はコンピュータに設けられる。
図１２に示すように、トランシーバは、受信部Ｒと、送信部Ｔと、スイッチＳＷと、位相同期回路ＰＬＬと、を備える。
受信部Ｒは、低雑音増幅器ＬＮＡと、１対のミキサＭＩＸと、１対の自動利得制御部ＡＧＣと、１対のローパスフィルタＬＰＦと、１対のアナログデジタルコンバータＡＤＣと、を備える。
送信部Ｔは、本実施形態に係る電力増幅器１０と、１対のミキサＭＩＸと、１対のローパスフィルタＬＰＦと、１対のデジタルアナログコンバータＤＡＣと、を備える。
受信部Ｒと送信部Ｔとの間には、スイッチＳＷ及び位相同期回路ＰＬＬが設けられる。
電力増幅器１０に入力されるＲＦ入力信号ＩＮは、送信部Ｔの１対のミキサＭＩＸにより生成される。電力増幅器１０から出力されるＲＦ出力信号ＯＵＴは、スイッチＳＷに供給される。ＲＦ出力信号ＯＵＴでは、ＡＭ−ＰＭ変換量が低減される。
本実施形態によれば、ＰＭＯＳトラジスタのゲートサイズ及びＮＭＯＳトランジスタのゲートサイズは、ＰＭＯＳトランジスタにより出力される位相信号ＰＨの２次歪がＮＭＯＳトランジスタにより出力される位相信号ＰＨの２次歪と等しくなるように、決められる。それにより、ＡＭ−ＰＭ変換量が大幅に低減する。その結果、ＥＥＲシステムの適用範囲が広がる。より具体的には、ＯＦＤＭ方式を採用する無線通信装置にＥＥＲシステムを適用することができる。
また、本実施形態によれば、リミッタのバイアス電流を制御するバイアス制御部１３が設けられる。それにより、プロセスばらつき等の静的要因だけでなく、電力増幅器１０の動作温度等の動的要因を考慮して、ＡＭ−ＰＭ変換量を低減することができる。すなわち、ＡＭ−ＰＭ変換量の低減量を安定させることができる。
また、本実施形態によれば、バイアス制御部１３は、デジタル信号処理により、リミッタ１２のバイアス電流ＩＢを制御しても良い。この場合には、安定したバイアス制御処理を実現することができる。
また、本実施形態によれば、バイアス制御部１３は、アナログ信号処理により、リミッタ１２のバイアス電流ＩＢを制御しても良い。この場合には、高速なバイアス制御処理を実現することができ、且つ、バイアス制御部１３の回路規模を縮小することができる。
なお、本実施形態では、バイアス生成部１３ａがバイアス制御信号ＢＣとしてバイアス電流ＩＢを生成する例について説明したが、本発明の範囲はこれに限られるものではない。本発明は、バイアス生成部１３ａが、バイアス制御信号ＢＣとしてバイアス電圧を生成する場合にも適用可能である。
本発明の実施形態に係る電力増幅器１０の少なくとも一部は、ハードウェアで構成しても良いし、ソフトウェアで構成しても良い。ソフトウェアで構成する場合には、電力増幅器１０の少なくとも一部の機能を実現するプログラムをフレキシブルディスクやＣＤ−ＲＯＭ等の記録媒体に収納し、コンピュータに読み込ませて実行させても良い。記録媒体は、磁気ディスクや光ディスク等の着脱可能なものに限定されず、ハードディスク装置やメモリなどの固定型の記録媒体でも良い。
また、本発明の実施形態に係る電力増幅器１０の少なくとも一部の機能を実現するプログラムを、インターネット等の通信回線（無線通信も含む）を介して頒布しても良い。さらに、同プログラムを暗号化したり、変調をかけたり、圧縮した状態で、インターネット等の有線回線や無線回線を介して、あるいは記録媒体に収納して頒布しても良い。
なお、本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で構成要素を変形して具体化される。また、上述した実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明が形成可能である。例えば、上述した実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
１０ 電力増幅器
１１ 包絡線検波器
１２ リミッタ
１３ バイアス制御部
１３ａ バイアス生成部
１３ｂ 電流検出部
１３ｃ 制御部
１３ｄ メモリ
１３ｅ 変調信号生成部
１３ｆ 乗算器
１３ｇ ループフィルタ
１４ 結合器

Claims (7)

  1. 入力信号の包絡線成分を検出する包絡線検波器と、
    前記入力信号に対して所定の２次歪を有する前記入力信号の位相成分を検出するＰＭＯＳ（Positive channel Metal Oxide Semiconductor）トランジスタと、前記ＰＭＯＳにより検出された位相成分と同じ２次歪を有する前記入力信号の位相成分を検出するＮＭＯＳ（Negative channel Metal Oxide Semiconductor）トランジスタと、を含むリミッタと、
    前記包絡線検波器により検出された前記包絡線成分と、前記ＰＭＯＳトランジスタ又は前記ＮＭＯＳトランジスタにより検出された前記位相成分と、を結合し、出力信号を生成する結合器と、
    を備えることを特徴とする、電力増幅器。
  2. 前記リミッタのバイアスを制御するバイアス制御部をさらに備える、請求項１記載の電力増幅器。
  3. 前記バイアス制御部は、
    前記リミッタの動作電流を検出する電流検出部と、
    前記前記電流検出部により検出された動作電流を示すアナログ信号をデジタル信号に変換し、し、そのデジタル信号に基づいて制御パラメータを生成する制御部と、
    前記制御部により生成された制御パラメータに基づいて、バイアス電流又はバイアス電圧を生成するバイアス生成部と、
    を備える、請求項２記載の電力増幅器。
  4. 前記制御部は、
    所定のデータを記憶可能なメモリを備え、
    前記電流検出部により検出された第１動作電流を前記メモリに格納し、
    前記バイアス電流を変更するための制御パラメータを生成し、
    前記制御パラメータに基づいて生成された前記バイアス電流に対応する第２動作電流が前記電流検出部により検出されたときに、前記第２動作電流と前記メモリに格納された第１動作電流との差を前記動作電流の変化量として算出し、
    前記動作電流の変化量の最小値に対応する前記バイアス電流を生成するための前記制御パラメータを生成する、請求項３記載の電力増幅器。
  5. 前記バイアス制御部は、
    前記リミッタの動作電流を検出する電流検出部と、
    前記包絡線検波器により検出された包絡線成分と前記電流検出部により検出された動作電流との積を算出する乗算器と、
    前記乗算器により算出された積に基づいて、前記バイアス電流又はバイアス電圧を生成するバイアス生成部と、
    を備える、請求項２記載の電力増幅器。
  6. 入力信号の包絡線成分を検出する包絡線検波器と、
    前記入力信号に対して所定の２次歪を有する前記入力信号の位相成分を検出するＰＭＯＳ（Positive channel Metal Oxide Semiconductor）トランジスタと、前記ＰＭＯＳにより検出された位相成分と同じ２次歪を有する前記入力信号の位相成分を検出するＮＭＯＳ（Negative channel Metal Oxide Semiconductor）トランジスタと、を含むリミッタと、
    前記包絡線検波器により検出された前記包絡線成分と、前記ＰＭＯＳトランジスタ又は前記ＮＭＯＳトランジスタにより検出された前記位相成分と、を結合し、出力信号を生成する結合器と、を備える電力増幅器と、
    前記電力増幅器の出力信号に基づいて、無線信号の送信及び受信を行うトランシーバと、
    を備えることを特徴とする、半導体集積回路。
  7. 前記トランシーバは、ＯＦＤＭ方式を採用する請求項６記載の半導体集積回路。
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