KR102558000B1 - 밀러 보상 회로를 포함하는 증폭 회로 - Google Patents

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Abstract

본 개시의 예시적 실시예에 따른 증폭 회로는 제1 입력 전압을 수신하고, 상기 제1 입력 전압을 증폭시킴으로써 제1 출력 전압을 출력하는 증폭기 및 상기 제1 출력 전압을 수신하고, 상기 제1 출력 전압을 기초로 상기 증폭 회로에 인가되는 적어도 하나의 피드백 전압을 조절함으로써 피드백을 수행함으로써 제1 출력 전압이 공통 모드에서 동작할 수 있도록 하는 공통 모드 피드백 회로를 포함하고, 상기 공통 모드 피드백 회로는 저항 및 커패시터를 포함함으로써 상기 공통 모드 피드백 회로에 대해 밀러 효과(Miller Effect)를 이용한 주극점 보상(Dominant Pole Compensation)을 수행하는 제1 밀러 보상 회로(Miller Compensation Circuit)를 포함하는 것을 특징으로 할 수 있다.

Description

밀러 보상 회로를 포함하는 증폭 회로{AMPLIFYING CIRCUIT COMPRISING MILLER COMPENSATION CIRCUIT}
본 개시의 기술적 사상은 증폭기에 관한 것으로서, 밀러 보상 회로(Miller Compensation Circuit)을 통해 공통 모드 피드백을 수행하는 증폭 회로에 관한 것이다.
아날로그 집적 회로(Analog integrated circuit) 중 하나에 해당하는 연산 증폭기(Operational Amplifier;OP AMP)는 입력 전압을 증폭시켜 출력하는 회로이다. 이상적으로, 연산 증폭기는 무한 이득 (infinite gain), 무한 입력 임피던스(infinite input impedance), 및 제로 출력 임피던스(zero output impedance)의 특성들을 가질 수 있다.
그 중에서도 연산 상호 컨덕턴스 증폭기(Operational Transconductance Amplifer;OTA)는 입력 전압을 증폭시켜서 출력전압을 생성하는 회로 블록으로써, 입력 임피던스가 무한대이고, 입출력 전달 함수를 컨덕턴스로 표시하는 일종의 제어 전류원을 실현할 수 있다.
본 개시의 기술적 사상이 해결하고자 하는 과제는 공통 모드 피드백 회로가 밀러 보상 회로를 포함함으로써 게인을 충분히 높여도 시스템 전체의 안정성이 감소되지 않는 증폭기를 제공하는데 있다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 증폭 회로는 제1 입력 전압을 수신하고, 상기 제1 입력 전압을 증폭시킴으로써 제1 출력 전압을 출력하는 증폭기 및 상기 제1 출력 전압을 수신하고, 상기 제1 출력 전압을 기초로 상기 증폭 회로에 인가되는 적어도 하나의 피드백 전압을 조절함으로써 피드백을 수행함으로써 제1 출력 전압이 공통 모드에서 동작할 수 있도록 하는 공통 모드 피드백 회로를 포함하고, 상기 공통 모드 피드백 회로는 저항 및 커패시터를 포함함으로써 상기 공통 모드 피드백 회로에 대해 밀러 효과(Miller Effect)를 이용한 주극점 보상(Dominant Pole Compensation)을 수행하는 제1 밀러 보상 회로(Miller Compensation Circuit)를 포함하는 것을 특징으로 할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 외부 회로로부터 수신한 차동 전압에 기초하여 상기 외부 회로에 출력하는 피드백 전압을 조절함으로써 상기 차동 전압을 공통 모드로 동작하게 하는 공통 모드 피드백 회로는 상기 차동 전압을 센싱함으로써 제1 센싱 전압을 출력하는 출력 전압 센싱 회로 및 상기 제1 센싱 전압 및 레퍼런스 전압에 기초하여 상기 피드백 전압을 조절하는 연산 증폭기를 포함하고, 상기 연산 증폭기는 제1 저항 및 제1 커패시터가 직렬로 연결되는 제1 밀러 보상 회로를 포함하는 것을 특징으로 할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 증폭 회로는 제1 입력 전압을 수신하고, 상기 제1 입력 전압을 증폭시킴으로써 제1 출력 전압을 출력하는 증폭기, 상기 제1 출력 전압 및 레퍼런스 전압에 기초하여 상기 증폭 회로에 인가되는 피드백 전압을 조절하는 연산 증폭기를 포함하고, 상기 연산 증폭기는, 상기 제1 출력 전압을 기초로 생성된 제1 센싱 전압이 인가되는 게이트단, 제1 노드에 연결되는 일단 및 제3 노드에 연결되는 타단을 갖는 제1 트랜지스터, 상기 레퍼런스 전압이 인가되는 게이트 단, 제2 노드에 연결되는 일단 및 상기 제3 노드에 연결되는 타단을 갖는 제2 트랜지스터 및 상기 제1 노드 및 상기 제2 노드 사이에 연결되고, 제1 저항 및 제1 커패시터 중 적어도 하나를 포함하는 밀러 보상 회로를 포함하고, 상기 피드백 전압은 상기 제1 노드의 전압 레벨인 것을 특징으로 할 수 있다.
본 개시의 기술적 사상에 따른 증폭기는 자체적으로 밀러 보상 회로에 의한보상 루프를 갖는 공통 모드 피드백 회로를 포함함으로써 안정성을 떨어뜨리지 않으면서도 증폭기가 공통 모드에서 동작함에 따라서 스윙 레벨 폭에 따른 제한이 발생하지 않을 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 무선 통신 장치를 나타내는 도면이다.
도 2는 본 개시의 예시적 실시예에 따른 증폭 회로를 나타내는 블록도이다.
도 3은 본 개시의 예시적 실시예에 따른 공통 모드 피드백 회로를 나타내는 회로도이다.
도 4는 본 개시의 예시적 실시예에 따른 제1 증폭기를 나타내는 회로도이다.
도 5는 본 개시의 예시적 실시예에 따른 증폭 회로를 나타내는 회로도이다.
도 6은 본 개시의 예시적 실시예에 따른 증폭 회로를 나타내는 블록도이다.
도 7은 본 개시의 예시적 실시예에 따른 증폭 회로를 나타내는 회로도이다.
도 8은 본 개시의 예시적 실시예에 따른 증폭 회로를 나타내는 블록도이다.
도 9는 본 개시의 예시적 실시예에 따른 증폭 회로를 나타내는 회로도이다.
도 10은 본 개시의 예시적 실시예에 따른 연산 증폭기를 나타내는 회로도이다.
도 11은 본 개시의 예시적 실시예에 따른 연산 증폭기를 나타내는 회로도이다.
도 12은 본 개시의 예시적 실시예에 따른 연산 증폭기를 나타내는 회로도이다.
도 13은 본 개시의 예시적 실시예에 따른 증폭 회로의 동작을 나타내는 순서도이다.
도 14는 본 개시의 예시적 실시예에 따른 통신 장치를 포함하는 통신 기기들을 나타내는 도면이다.
도 1은 본 개시의 예시적 실시예에 따른 무선 통신 장치를 나타내는 도면이다.
도 1을 참조하면, 무선 통신 장치(1000)는 송수신기(1100), 데이터 프로세서(1200), 스위치(1300) 및 안테나(1400)를 포함할 수 있다. 송수신기(1100)는 저잡음 증폭기(1111), 수신 믹서(1113), 수신 증폭기(1114), 수신 필터(1116), 송신 필터(1121), 송신 증폭기(1122), 송신 믹서(1124) 및 전력 증폭기(1125)를 포함할 수 있다.
수신 모드에서, 스위치(1300)는 안테나(1400)를 통해 수신된 제1 수신 신호(Rx1)를 저잡음 증폭기(1111)로 출력할 수 있다. 저잡음 증폭기(1111)는 제1 수신 신호(Rx1)를 증폭시켜 제2 수신 신호(Rx2)를 생성할 수 있다. 수신 믹서(1113)는 제2 수신 신호(Rx2)에 대한 다운-컨버팅을 수행함으로써 제3 수신 신호(Rx3)를 생성하고, 수신 증폭기(1114)는 제3 수신 신호(Rx3)를 증폭시킴으로써 제4 수신 신호(Rx4)를 생성할 수 있다. 수신 필터(1116)는 제4 수신 신호(Rx4)를 필터링 함으로써 제5 수신 신호(Rx5)를 생성하고, 데이터 프로세서(1200)에 출력할 수 있다.
송신 모드에서, 데이터 프로세서(1200)는 제1 송신 신호(Tx1)를 생성하고, 송수신기(1100)에 출력할 수 있다. 송신 필터(1121)는 제1 송신 신호(Tx1)를 필터링 함으로써 제2 송신 신호(Tx2)를 생성하고, 송신 증폭기(1122)는 제2 송신 신호(Tx2)를 증폭시킴으로써 제3 송신 신호(Tx3)를 생성할 수 있다. 송신 믹서(1124)는 제3 송신 신호(Tx3)에 대한 업-컨버팅을 수행함으로써 제4 송신 신호(Tx4)를 생성하고, 전력 증폭기(1125)는 제4 송신 신호(Tx4)를 증폭시켜 제5 송신 신호(Tx5)를 생성할 수 있다. 스위치(1300)는 전력 증폭기(1125)와 안테나(1400)를 연결할 수 있고, 제5 송신 신호(Tx5)는 안테나(1400)를 통해 외부로 출력될 수 있다.
완전 차동 증폭(fully differential amplifying)에서, 증폭기(1111, 1114, 1122, 1125)에 인가되는 복수의 바이어스들을 모두 고정시킬 경우, 파워, 온도, 공정의 변화 및 증폭기(1111, 1114, 1122, 1125)의 입력 공통 모드와 출력 공통 모드 사이, 또는 노이즈에 의한 출력 공통 모드의 변화에 의해 증폭기(1111, 1114, 1122, 1125)의 출력 신호의 범위가 확보되지 못하거나 이득이 저하될 수 있다. 즉, 증폭기(1111, 1114, 1122, 1125)에서 입력 신호들의 차이가 없는 경우, 상기 증폭기의 출력은 전체 전압 스윙(Swing) 범위의 중간에 위치하게 되나, 완전 차동 증폭을 수행하는 증폭기(1111, 1114, 1122, 1125)의 출력은 중간 레벨이 아닌 다른 레벨로 치우치게 되어 증폭기의 동작이 제한될 수 있다.
이를 위해 공통 모드 피드백 회로(Common Mode FeedBack circuit;CMFB)가 사용될 수 있는데, 공통 모드 피드백 회로는 증폭기의 공통 모드 전압을 감지하고, 감지된 공통 모드 전압과 기준 전압을 비교하고, 그 비교 결과에 따라 감지된 공통 모드 전압을 상기 기준 전압에 가깝게 만드는 부 귀환(Negative feedback) 회로이다. 공통 모드 피드백 회로는 차동 출력 전압들의 공통 모드를 설정하기 위해 출력단에 사용될 수 있으며, 그 결과 증폭기의 저전압 및 저전력 동작을 용이하게 할 수 있다.
다만 차동 출력 전압들의 전압 레벨을 기준 전압 레벨로 맞추기 위해서는 공통 모드 피드백 회로의 게인을 높이는 것이 요구되는데, 종래에는 공통 모드 피드백 회로의 게인이 높아지게 됨에 따라서 시스템 전체의 안정성(Stability)이 감소하는 문제점이 발생하였다.
본 개시의 기술적 사상에 따른 증폭기(1111, 1114, 1122, 1125)는 공통 모드 피드백 회로를 포함할 수 있고, 공통 모드 피드백 회로는 밀러 효과(Miller Effect)를 이용한 주극점 보상(Dominant Pole Compensation)을 수행하는 밀러 보상 회로(Miller Compensation Circuit; MCC)를 포함할 수 있다. 공통 모드 피드백 회로가 독자적인 밀러 보상 회로(MCC)를 포함함으로써 전체 시스템의 안정성(Stability)을 저하시키지 않으면서 공통 모드 피드백 회로의 게인을 충분히 높일 수 있고, 이에 따라 증폭기(1111, 1114, 1122, 1125)가 공통 모드에서 안정적으로 동작함에 따라서 출력 전압에 대한 스윙 레벨 폭에 따른 제한이 발생하지 않을 수 있다.
도 1에서는 송수신기(1100)에 포함되는 저잡음 증폭기(1111), 수신 증폭기(1114), 송신 증폭기(1122) 및 전력 증폭기(1125)에 본 개시의 기술적 사상이 적용된 실시예를 설명하고 있으나, 이는 일 실시예일 뿐이고, 본 개시의 기술적 사상은 증폭기를 포함하는 구성(예를 들면, 필터(1116, 1121))에는 모두 적용될 수 있고, 송수신기(1100)가 아닌 다른 집적 회로(Integrated Circuit)에 포함되는 증폭기에도 적용될 수 있다.
도 2는 본 개시의 예시적 실시예에 따른 증폭 회로를 나타내는 블록도이다.
도 2를 참조하면, 증폭 회로(100)는 공통 모드 피드백 회로(110), 제1 증폭기(120), 제2 증폭기(130)를 포함할 수 있다. 제1 증폭기(120)는 제1 입력 전압(Vin1p) 및 제2 입력 전압(Vin1n)을 수신하고 증폭함으로써 제3 입력 전압(Vin2p) 및 제4 입력 전압(Vin2n)을 출력할 수 있다. 일 실시예에서, 제1 입력 전압(Vin1p) 및 제2 입력 전압(Vin1n)은 서로 반대 위상을 갖는 차동 신호(Differential Signal)일 수 있고, 제3 입력 전압(Vin2p) 및 제4 입력 전압(Vin2n) 역시 서로 반대 위상을 갖는 차동 신호일 수 있다. 또한, 제1 증폭기(120)는 입력 신호의 위상을 반전시키는 반전 증폭기(Inverting Amplifier)일 수 있다.
제2 증폭기(130)는 제3 입력 전압(Vin2p) 및 제4 입력 전압(Vin2n)을 입력전압으로 수신하고 증폭함으로써, 제1 출력 전압(Voutp) 및 제2 출력 전압(Voutn)을 출력할 수 있다. 제1 출력 전압(Voutp) 및 제2 출력 전압(Voutn)은 서로 반대 위상을 갖는 차동 신호일 수 있고, 제2 증폭기(130)는 입력 신호의 위상을 반전 시키는 반전 증폭기일 수 있다. 상술한 바와 같이 제1 증폭기(120) 및 제2 증폭기(130)를 통해 2단 증폭을 수행하는 증폭기는 2-스테이지 증폭기라고 칭해질 수 있다.
공통 모드 피드백 회로(110)는 제1 출력 전압(Voutp) 및 제2 출력 전압(Voutn)을 기초로 제1 증폭기(120)에 출력되는 피드백 전압(Vfb)을 조절할 수 있다. 본 개시의 기술적 사상에 따르면, 공통 모드 피드백 회로(110)는 밀러 보상 회로(MCC)를 포함할 수 있다. 밀러 보상 회로(MCC)는 공통 모드 피드백 회로(110)에 자체적인 보상 루프를 생성함으로써 공통 모드 피드백 회로(110)에 대해 밀러 효과에 따른 주극점을 생성하고 네거티브 영점(Negative Zero)를 추가시킬 수 있다.
밀러 보상 회로(MCC)에 포함되는 밀러 커패시터는 밀러 효과(Miller Effect)에 의해서 원래 커패시턴스에 비해 더 큰 커패시턴스를 갖는 것으로 모사될 수 있고, 밀러 커패시턴스 및 밀러 저항의 추가로 인해 공통 모드 피드백 회로(110)의 극점이 이동하여 주극점(Dominant Pole)로써 역할할 수 있다. 본 명세서에서 상술한 바와 같이, 밀러 보상 회로(MCC)가 공통 모드 피드백 회로(110)에 대해 밀러 효과에 따른 주극점을 생성하는 동작을 주극점 보상(Dominant Pole Compensation)이라고 칭한다.
또한, 밀러 보상 회로(MCC)에는 상기 밀러 커패시터와 직렬로 연결되는 밀러 저항이 포함될 수 있고, 밀러 저항이 공통 모드 피드백 회로(110)에 추가됨에 따라서 극-영점 플롯(pole-zero plot)의 네거티브 영역에 영점이 추가될 수 있고, 추가되는 네거티브 영역의 영점을 네거티브 영점이라고 칭할 수 있다. 본 개시의 기술적 사상에 따르면 공통 모드 피드백 회로(110)에 밀러 보상 회로(MCC)가 추가됨에 따라서, 주극점 보상이 수행되고 네거티브 영역에 영점이 추가됨으로써 공통 모드 피드백 회로(110)의 안정성이 증가될 수 있다.
도 3은 본 개시의 예시적 실시예에 따른 공통 모드 피드백 회로를 나타내는 회로도이다. 도 2와 중복되는 내용은 생략한다.
도 3을 참조하면, 공통 모드 피드백 회로(110)는 연산 증폭기(111) 및 출력 전압 센싱 회로(112)를 포함할 수 있다. 출력 전압 센싱 회로(112)는 제1 출력 전압(Voutp) 및 제2 출력 전압(Voutn)을 수신하고, 센싱 전압(Vs)을 출력할 수 있다. 출력 전압 센싱 회로(112)는 제1 저항(R1) 및 제1 커패시터(C1)가 병렬로 연결되는 제1 센싱 회로, 제2 저항(R2) 및 제2 커패시터(C2)가 병렬로 연결되는 제2 센싱 회로를 포함할 수 있다.
연산 증폭기(111)는 출력 전압 센싱 회로(112)로부터 센싱 전압(Vs)을 수신하고, 센싱 전압(Vs) 및 레퍼런스 전압(Vref)을 기초로 피드백 전압(Vfb)을 조절할 수 있다. 연산 증폭기(111)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제1 전류원(CG1) 및 밀러 보상 회로(MCC)를 포함할 수 있다.
제1 트랜지스터(T1)는 센싱 전압(Vs)을 게이트 단을 통해 수신하고, 센싱 전압(Vs)을 기초로 제1 노드(N1)와 제3 노드(N3) 사이의 전류를 조절할 수 있다. 제2 트랜지스터(T2)는 레퍼런스 전압(Vref)을 게이트 단을 통해 수신하고, 레퍼런스 전압(Vref)을 기초로 제2 노드(N2)와 제3 노드(N3) 사이의 전류를 조절할 수 있다. 제3 트랜지스터(T3)는 게이트 단에 제1 바이어스 전압(Vb1)을 수신하고, 제1 바이어스 전압(Vb1)을 기초로 제4 노드(N4)와 제1 노드(N1) 사이를 사이의 전류를 조절할 수 있다. 제4 트랜지스터(T4)는 게이트 단에 제1 바이어스 전압(Vb1)을 수신하고, 제1 바이어스 전압(Vb1)을 기초로 제5 노드(N5)와 제2 노드(N2)를 사이의 전류를 조절할 수 있다.
제5 트랜지스터(T5)의 게이트 단은 제1 노드(N1)에 연결되고, 제5 트랜지스터(T5)는 제1 노드(N1)의 전압 레벨에 기초하여 제4 노드(N4)에 전원 전압(VDD)을 인가할 수 있다. 제6 트랜지스터(T6)의 게이트 단은 제2 노드(N2)에 연결되고, 제6 트랜지스터(T6)는 제2 노드(N2)의 전압 레벨에 기초하여 제5 노드(N5)에 전원 전압(VDD)을 인가할 수 있다. 제1 내지 제6 트랜지스터(T1~T6)에 의해 결정되는 제1 노드(N1)의 전압 레벨은 피드백 전압(Vfb)으로서 제1 증폭기(도 2, 120)에 출력될 수 있다.
밀러 보상 회로(MCC)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결될 수 있다. 일 실시예에서, 밀러 보상 회로(MCC)는 직렬로 연결된 밀러 저항(Rm) 및 밀러 커패시터(Cm)를 포함할 수 있고, 제1 노드(N1)는 임피던스로써 1/gm을 가질 수 있다. 일 실시예에서, 공통 모드 피드백 회로(110)의 전달 함수(H(s))는 아래와 같은 수학식 1로 표현될 수 있다.
Figure 112018030525042-pat00001
본 개시의 기술적 사상에 따르면, 밀러 보상 회로(MCC)가 공통 모드 피드백 회로(110)에 포함됨에 따라서, -1/(RmCm)의 영점이 추가되고, 밀러 커패시터의 커패시턴스가 밀러 효과에 의해 2배가 됨에 따라서 주극점(Dominant Pole)이 생성되는 주극점 보상이 수행될 수 있다. 밀러 저항의 추가 역시 주극점 보상에 도움이 될 수 있다. 이에 따라서, 공통 모드 피드백 회로(110)의 안정성(Stability)이 증가할 수 있다.
도 4는 본 개시의 예시적 실시예에 따른 제1 증폭기를 나타내는 회로도이다. 도 2와 중복되는 내용은 생략한다.
도 4를 참조하면, 제1 증폭기(120)는 제1 트랜지스터(AT1), 제2 트랜지스터(AT2), 제3 트랜지스터(AT3), 제4 트랜지스터(AT4), 제5 트랜지스터(AT5), 제6 트랜지스터(AT6), 제7 트랜지스터(AT7), 제8 트랜지스터(AT8) 및 제2 전류원(CG2)을 포함할 수 있다.
제1 트랜지스터(AT1)는 게이트 단을 통해 공통 모드 피드백 회로(110)로부터 피드백 전압(Vfb)을 수신하고, 피드백 전압(Vfb)을 기초로 제6 노드(N6)에 전원 전압(VDD)을 인가할 수 있다. 제2 트랜지스터(AT2)는 게이트 단을 통해 공통 모드 피드백 회로(110)로부터 피드백 전압(Vfb)을 수신하고, 피드백 전압(Vfb)을 기초로 제7 노드(N7)에 전원 전압(VDD)을 인가할 수 있다. 제1 트랜지스터(AT1) 및 제2 트랜지스터(AT2)가 피드백 전압(Vfb)을 기초로 제6 노드(N6) 및 제7 노드(N7)의 전압 레벨을 조절함에 따라서 제8 노드(N8)의 제3 입력 전압(Vin2p) 및 제9 노드(N9)의 제4 입력 전압(Vin2n)의 전압 레벨이 조절될 수 있고, 결과적으로 공통 모드 피드백이 수행될 수 있다.
제3 트랜지스터(AT3)는 게이트 단을 통해 제1 입력 전압(Vin1p)을 수신하고, 제1 입력 전압(Vin1p)을 기초로 제6 노드(N6)와 제2 전류원(CG2) 사이의 전류를 조절할 수 있다. 제4 트랜지스터(AT4)는 게이트 단을 통해 제2 입력 전압(Vin1n)을 수신하고, 제2 입력 전압(Vin1n)을 기초로 제7 노드(N7)와 제2 전류원(CG2) 사이의 전류를 조절할 수 있다. 제3 트랜지스터(AT3)의 게이트 단 및 제4 트랜지스터(AT4)의 게이트 단은 제1 증폭기(120)의 입력단의 역할을 수행할 수 있다.
제5 트랜지스터(AT5)는 게이트 단을 통해 제1 바이어스 전압(Vb1)을 수신하고, 제1 바이어스 전압(Vb1)을 기초로 제6 노드(N6)와 제8 노드(N8) 사이의 전류를 조절할 수 있다. 제6 트랜지스터(AT6)는 게이트 단을 통해 제1 바이어스 전압(Vb1)을 수신하고, 제1 바이어스 전압(Vb1)을 기초로 제7 노드(N7)와 제9 노드(N9) 사이의 전류를 조절할 수 있다. 제8 노드(N8) 및 제9 노드(N9)는 제1 증폭기(120)의 출력단의 역할을 수행할 수 있다. 즉, 제8 노드(N8)의 전압 레벨은 제4 입력 전압(Vin2n)으로써 제2 증폭기(도 2, 130)에 출력될 수 있고, 제9 노드(N9)의 전압 레벨은 제3 입력 전압(Vin2p)으로써 제2 증폭기(도 2, 130)에 출력될 수 있다.
제7 트랜지스터(AT7)는 게이트 단을 통해 제2 바이어스 전압(Vb2)을 수신하고, 제2 바이어스 전압(Vb2)을 기초로 제8 노드(N8)에 접지 전압을 인가할 수 있다. 또한, 제8 트랜지스터(AT8)는 게이트 단을 통해 제2 바이어스 전압(Vb2)을 수신하고, 제2 바이어스 전압(Vb2)을 기초로 제9 노드(N9)에 접지 전압을 인가할 수 있다.
본 개시의 기술적 사상에 따르면, 제1 증폭기(120)는 8개의 트랜지스터로 구성될 수 있고, 접지 전압 및 출력단과 연결되는 제7 트랜지스터(AT7)의 게이트 길이 및 제8 트랜지스터(AT8)의 게이트 길이는 다른 트랜지스터(AT1~AT6)의 게이트 길이에 비해 더 길 수 있다. 일 예시에서, 제7 트랜지스터(AT7)의 게이트 길이 및 제8 트랜지스터(AT8)의 게이트 길이는 제5 트랜지스터(AT5)의 게이트 길이 및 제6 트랜지스터의 게이트 길이에 비해 더 길 수 있다. 본 개시의 일 실시예에 따르면, 제1 증폭기(120)를 8개의 트랜지스터 만으로 구성함으로써 필요한 바이어스 전압이 줄어들고, 제1 증폭기(120)를 위한 회로 면적이 감소할 수 있다.
도 5는 본 개시의 예시적 실시예에 따른 증폭 회로를 나타내는 회로도이다. 도 2 내지 도 4와 중복되는 내용은 생략한다.
도 5를 참조하면, 증폭 회로(100)는 공통 모드 피드백 회로(110), 제1 증폭기(120) 및 제2 증폭기(130)를 포함할 수 있다. 공통 모드 피드백 회로(110) 및 제1 증폭기(120)는 각각 도 3 및 도 4에서 상술한 바 그 설명은 생략한다.
제2 증폭기(130)는 제1 증폭기(120)로부터 수신한 을 증폭함으로써 제1 출력 전압(Voutp) 및 제2 출력 전압(Voutn)을 생성하고, 출력단을 통해 외부로 출력할 수 있다. 일 실시예에서, 제2 증폭기(130)는 게이트 단에 제3 바이어스 전압(Vb3)이 인가되는 제9 트랜지스터(AT9) 및 제10 트랜지스터(AT10)를 포함할 수 있고, 제3 입력 전압(Vin2p) 및 제4 입력 전압(Vin2n)을 기초로 제1 출력 전압(Voutp) 및 제2 출력 전압(Voutn)의 전압 레벨을 결정할 수 있다. 또한, 제1 출력 전압(Voutp) 및 제2 출력 전압(Voutn)은 공통 모드 피드백 회로(110)에 출력될 수 있다.
도 6은 본 개시의 예시적 실시예에 따른 증폭 회로를 나타내는 블록도이다. 도 2와 중복되는 내용은 생략한다.
도 6을 참조하면, 증폭 회로(100a)는 공통 모드 피드백 회로(110a), 제1 증폭기(120a), 제2 증폭기(130a) 및 피드 포워드 회로(140a)를 포함할 수 있다. 공통 모드 피드백 회로(110a) 및 제1 증폭기(120a)는 도 2의 공통 모드 피드백 회로(110) 및 제1 증폭기(120)와 실질적으로 동일하거나 유사할 수 있는바 그 설명은 생략한다.
피드 포워드 회로(140a)는 제1 입력 전압(Vin1p) 및 제2 입력 전압(Vin1n)을 수신하고, 제2 증폭기(130a)에 제1 피드 포워드 전압(Vffp) 및 제2 피드 포워드 전압(Vffn)을 출력함으로써 피드 포워드 보상(Feed Forward Compensation)을 수행할 수 있다. 피드 포워드 보상은 피드백 보상의 반대되는 개념으로써, 최초 입력에 기초하여 결과 값을 보상하는 것을 의미할 수 있다.
피드 포워드 회로(140a)는 최초 입력인 제1 입력 전압(Vin1p) 및 제2 입력 전압(Vin1n)을 기초로 제1 피드 포워드 전압(Vffp) 및 제2 피드 포워드 전압(Vffn)을 생성하고 제2 증폭기(130a)에 출력할 수 있다. 제2 증폭기(130a)는 공통 모드 피드백 회로(110a)로부터의 피드백 전압(Vfb)과 피드 포워드 회로(140a)로부터 수신한 제1 피드 포워드 전압(Vffp) 및 제2 피드 포워드 전압(Vffn)에 기초하여 제3 입력 전압(Vin2p) 및 제4 입력 전압(Vin2n)을 증폭함으로써 노이즈가 최소화된 제1 출력 전압(Voutp) 및 제2 출력 전압(Voutn)을 생성할 수 있고, 증폭 회로(100a)의 안정성(Stability)이 증가할 수 있다.
도 7은 본 개시의 예시적 실시예에 따른 증폭 회로를 나타내는 회로도이다. 도 5 및 도 6과 중복되는 내용은 생략한다.
도 7을 참조하면, 증폭 회로(100a)는 공통 모드 피드백 회로(110a), 제1 증폭기(120a), 제2 증폭기(130a) 및 피드 포워드 회로(140a)를 포함할 수 있다. 공통 모드 피드백 회로(110a) 및 제1 증폭기(120a)는 도 5의 공통 모드 피드백 회로(110) 및 제1 증폭기(120)의 회로도와 실질적으로 동일하거나 유사할 수 있는바 그 설명은 생략한다.
피드 포워드 회로(140a)는 제1 트랜지스터(FT1), 제2 트랜지스터(FT2), 제3 트랜지스터(FT3), 제4 트랜지스터(FT4) 및 제3 전류원(CG3)을 포함할 수 있다. 제1 트랜지스터(FT1)의 게이트 단은 제2 입력단으로써 제2 입력 전압(Vin1n)을 수신하고, 제1 트랜지스터(FT1)는 제2 입력 전압(Vin1n)에 기초하여 제1 출력단(O1)과 제3 전류원(CG3) 사이의 전류를 조절할 수 있다. 제2 트랜지스터(FT2)의 게이트 단은 제1 입력단으로써 제2 입력 전압(Vin1n)을 수신하고, 제2 트랜지스터(FT2)는 제1 입력 전압(Vin1p)에 기초하여 제2 출력단(O2)과 제3 전류원(CG3) 사이의 전류를 조절할 수 있다.
제3 트랜지스터(FT3)는 제1 출력단(O1)의 전압 레벨에 기초하여 제1 출력단(O1)에 전원 전압(VDD)으로부터의 전류를 조절할 수 있다. 제4 트랜지스터(FT4)는 제2 출력단(O2)의 전압 레벨에 기초하여 제2 출력단(O2)에 전원 전압(VDD)으로부터의 전류를 조절할 수 있다. 제1 출력단(O1)에 인가된 제1 피드 포워드 전압(Vffp)은 제2 증폭기(130a)에 포함되는 제9 트랜지스터(AT9)의 게이트 단에 인가되고, 제2 출력단(O2)에 인가된 제2 피드 포워드 전압(Vffn)은 제2 증폭기(130a)에 포함되는 제10 트랜지스터(AT10)의 게이트 단에 인가될 수 있다.
도 5의 제2 증폭기(130)에 포함되는 제9 트랜지스터(AT9) 및 제10 트랜지스터(AT10)는 게이트 단에 일정한 제3 바이어스 전압(Vb3)이 인가되지만, 본 실시예에 따른 제2 증폭기(130a)에 포함되는 제9 트랜지스터(AT9) 및 제10 트랜지스터(AT10)의 게이트 단에는 제1 입력 전압(Vin1p) 또는 제2 입력 전압(Vin1n)을 기초로 생성한 제1 피드 포워드 전압(Vffp) 또는 제2 피드 포워드 전압(Vffn)이 인가될 수 있다. 이에 따라서, 제2 증폭기(130a)의 노이즈가 최소화 될 수 있고, 증폭 회로(100a)의 안정성이 증가할 수 있다.
도 8은 본 개시의 예시적 실시예에 따른 증폭 회로를 나타내는 블록도이다. 도 6와 중복되는 내용은 생략한다.
도 8을 참조하면, 증폭 회로(100b)는 공통 모드 피드백 회로(110b), 제1 증폭기(120b), 제2 증폭기(130b) 및 피드 포워드 회로(140b)를 포함할 수 있다. 공통 모드 피드백 회로(110b), 제1 증폭기(120b) 및 피드 포워드 회로(140b)는 도 6의 공통 모드 피드백 회로(110a), 제1 증폭기(120a) 및 피드 포워드 회로(140a)와 실질적으로 동일하거나 유사할 수 있는바 그 설명은 생략한다.
제2 증폭기(120b)는 제1 입력단(I1)과 제1 출력단(O1) 사이에 연결되는 제1 밀러 보상 회로(MCC1) 및 제2 입력단(I2)과 제2 출력단(O2) 사이에 연결되는 제2 밀러 보상 회로(MCC2)를 포함할 수 있다. 제1 밀러 보상 회로(MCC1) 및 제2 밀러 보상 회로(MCC2)는 저항 및 커패시터 중 적어도 하나를 포함할 수 있다. 제1 밀러 보상 회로(MCC1) 및 제2 밀러 보상 회로(MCC2)는 증폭 회로(100b)에 대한 밀러 보상을 수행할 수 있다. 즉, 상술한 바와 같이 제1 밀러 보상 회로(MCC1) 및 제2 밀러 보상 회로(MCC2)는 증폭 회로(100b)에 대한 주극점 보상을 수행하고 네거티브 영점(Negative Zero)를 추가시킴에 따라서 증폭 회로(100b)의 안정성을 증가시킬 수 있다.
도 8에서는 제2 증폭기(120b)가 두 개의 밀러 보상 회로(MCC1, MCC2)와 연결되는 실시예가 도시되어 있으나, 이는 일 실시예일 뿐이고, 제2 증폭기(120b)가 두 개보다 많거나 적은 밀러 보상 회로를 포함하는 실시예에도 본 개시의 기술적 사상이 적용될 수 있다.
도 9는 본 개시의 예시적 실시예에 따른 증폭 회로를 나타내는 회로도이다. 도 7 및 도 8과 중복되는 내용은 생략한다.
도 9를 참조하면, 증폭 회로(100b)는 공통 모드 피드백 회로(110b), 제1 증폭기(120b), 제2 증폭기(130b) 및 피드 포워드 회로(140b)를 포함할 수 있다. 공통 모드 피드백 회로(110b), 제1 증폭기(120b) 및 피드 포워드 회로(140b)는 도 7의 공통 모드 피드백 회로(110a), 제1 증폭기(120a) 및 피드 포워드 회로(140a)와 실질적으로 동일하거나 유사할 수 있는바 그 설명은 생략한다.
제2 증폭기(130a)는 제1 입력단(I1)과 제1 출력단(O1) 사이에 연결되는 제1 밀러 보상 회로(MCC1) 및 제2 입력단(I2)과 제2 출력단(O2) 사이에 연결되는 제2 밀러 보상 회로(MCC2)를 포함할 수 있다. 제1 밀러 보상 회로(MCC1)는 직렬 연결된 제1 저항(R1) 및 제1 커패시터(C1)를 포함할 수 있고, 제2 밀러 보상 회로(MCC2)는 직렬 연결된 제2 저항(R2) 및 제2 커패시터(C2)를 포함할 수 있다. 제1 저항(R1) 및 제2 저항(R2)은 증폭 회로(100b)에 네거티브 영역의 영점(Zero)을 추가시킬 수 있고, 제1 커패시터(C1) 및 제2 커패시터(C2)는 밀러 효과(Miller Effect)에 의한 주극점 보상을 수행할 수 있다. 네거티브 영역의 영점이 추가되고, 주극점 보상에 따라서 증폭 회로(100b) 전체의 안정성이 증가할 수 있다.
도 10은 본 개시의 예시적 실시예에 따른 연산 증폭기를 나타내는 회로도이다. 도 3과 중복되는 내용은 생략한다.
도 10을 참조하면, 연산 증폭기(111c)는 공통 모드 피드백 회로(도2, 110)에 포함될 수 있다. 연산 증폭기(111c)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제1 전류원(CG1) 및 가변 밀러 보상 회로(MCC_v)를 포함할 수 있다. 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제1 전류원(CG1)은 도 3은 연산 증폭기(111)에 포함되는 구성과 동일하거나 유사할 수 있는바 그 설명은 생략한다.
가변 밀러 보상 회로(MCC_v)는 직렬 연결된 가변 저항(Rv) 및 가변 커패시터(Cv)를 포함할 수 있다. 가변 저항(Rv)은 외부의 제어에 따라서 저항 값이 변할 수 있고, 가변 커패시터(Cv)는 외부의 제어에 따라서 커패시턴스 값이 변할 수 있다. 가변 밀러 보상 회로(MCC_v)가 가변 저항(Rv) 및 가변 커패시터(Cv)를 포함함에 따라서, 본 개시의 일 실시예에 따른 연산 증폭기(111c)는 영점의 위치를 변경할 수 있고, 주극점 보상의 정도를 조절할 수 있다.
도 11은 본 개시의 예시적 실시예에 따른 연산 증폭기를 나타내는 회로도이다. 도 3과 중복되는 내용은 생략한다.
도 11을 참조하면, 연산 증폭기(111d)는 공통 모드 피드백 회로(도2, 110)에 포함될 수 있다. 연산 증폭기(111d)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제1 전류원(CG1), 스위치(sw), 제1 밀러 보상 회로(MCCa), 제2 밀러 보상 회로(MCCb) 및 제3 밀러 보상 회로(MCCc)를 포함할 수 있다. 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제1 전류원(CG1)은 도 3은 연산 증폭기(111)에 포함되는 구성과 동일하거나 유사할 수 있는바 그 설명은 생략한다.
제1 밀러 보상 회로(MCCa)는 제1 저항(Ra) 및 제1 커패시터(Ca)를 포함할 수 있고, 제2 밀러 보상 회로(MCCb)는 제2 저항(Rb) 및 제2 커패시터(Cb)를 포함할 수 있고, 제3 밀러 보상 회로(MCCc)는 제3 저항(Rc) 및 제3 커패시터(Cc)를 포함할 수 있다. 스위치(sw)는 외부로부터 제어 신호(Ctrl_m)를 수신하고, 제어 신호(Ctrl_m)에 기초하여 제1 밀러 보상 회로(MCCa), 제2 밀러 보상 회로(MCCb) 및 제3 밀러 보상 회로(MCCc) 중 어느 하나를 연산 증폭기(111d)에 연결할 수 있다. 이에 따라서, 본 개시의 일 실시예에 따른 연산 증폭기(111d)는 영점의 위치를 변경할 수 있고, 주극점 보상의 정도를 조절할 수 있다.
도 12은 본 개시의 예시적 실시예에 따른 연산 증폭기를 나타내는 회로도이다. 도 3과 중복되는 내용은 생략한다.
도 12을 참조하면, 연산 증폭기(111f)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제1 전류원(CG1) 및 밀러 보상 회로(MCCf)를 포함할 수 있다. 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제1 전류원(CG1)은 도 3은 연산 증폭기(111)에 포함되는 구성과 동일하거나 유사할 수 있는바 그 설명은 생략한다.
밀러 보상 회로(MCCf)는 병렬 연결된 제1 저항(Rf) 및 제1 인덕터(Lf)를 포함할 수 있다. 병렬 연결된 제1 저항(Rf) 및 제1 인덕터(Lf)는 도 3의 밀러 보상 회로(MCC)와 같이 직렬 연결된 밀러 저항(Rm) 및 밀러 커패시터(Cm)로 치환할 수 있다. 따라서 본 개시의 일 실시예에 따르면, 저항과 인덕터를 이용해서 밀러 보상 회로(MCCf)를 구현할 수 있다.
도 13은 본 개시의 예시적 실시예에 따른 증폭 회로의 동작을 나타내는 순서도이다.
도 2 및 도 13을 참조하면, 제1 증폭기(120)는 제1 차동 입력 전압(Vin1p, Vin1n)을 증폭시킴으로써 제2 차동 입력 전압(Vin2p, Vin2n)을 생성할 수 있다(S10). 제2 증폭기(130)는 제2 차동 입력 전압(Vin2p, Vin2n)을 증폭시킴으로써 차동 출력 전압(Voutn, Voutp)을 생성할 수 있다(S20). 공통 모드 피드백 회로(110)에 포함되는 밀러 회로(MCC)는 차동 출력 전압(Voutn, Voutp)을 센싱한 결과를 기초로 공통 모드 피드백 회로(110)에 대한 밀러 보상을 수행하고, 공통 모드 피드백 회로(110)는 차동 출력 전압(Voutn, Voutp)을 기초로 피드백 전압(Vfb)을 조절할 수 있다(S30). 공통 모드 피드백 회로(110)는 조절된 피드백 전압(Vfb)을 제1 증폭기(120)에 출력할 수 있다(S40).
도 14는 본 개시의 예시적 실시예에 따른 통신 장치를 포함하는 통신 기기들을 나타내는 도면이다.
도 14를 참조하면, 가정용 기기(2100), 가전(2120), 엔터테인먼트 기기(2140) 및 AP(Access Point)(2200)는 본 개시의 예시적 실시예에 따른 증폭 회로를 포함할 수 있다. 일부 실시예들에서, 가정용 기기(2100), 가전(2120), 엔터테인먼트 기기(2140) 및 AP(2200)는 IoT(Internet of Things) 네트워크 시스템을 구성할 수 있다. 도 14에 도시된 통신 기기들은 예시일 뿐이며, 도 14에 도시되지 아니한 다른 통신 기기들에도 본 개시의 예시적 실시예에 따른 증폭 회로가 포함될 수 있는 점은 이해될 것이다.
가정용 기기(2100), 가전(2120), 엔터테인먼트 기기(2140) 및 AP(2200)는 전술된 본 개시의 예시적 실시예들에 따른 증폭 회로에 의해서 전압 신호가 증폭될 수 있다. 일 실시예에서, 가정용 기기(2100), 가전(2120), 엔터테인먼트 기기(2140) 및 AP(2200)는 밀러 보상 회로를 포함하는 공통 모드 피드백 회로를 포함할 수 있고, 가정용 기기(2100), 가전(2120), 엔터테인먼트 기기(2140) 및 AP(2200)의 안정성이 향상될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.?

Claims (10)

  1. 제1 입력 전압을 수신하고, 상기 제1 입력 전압을 증폭시킴으로써 제1 출력 전압을 출력하는 증폭기; 및
    상기 제1 출력 전압을 수신하고, 상기 제1 출력 전압을 기초로 상기 증폭기에 인가되는 적어도 하나의 피드백 전압을 조절하는 피드백을 수행함으로써 제1 출력 전압이 공통 모드에서 동작할 수 있도록 하는 공통 모드 피드백 회로;를 포함하고,
    상기 공통 모드 피드백 회로는 저항 및 커패시터를 포함함으로써 상기 공통 모드 피드백 회로에 대해 밀러 효과(Miller Effect)를 이용한 주극점 보상(Dominant Pole Compensation)을 수행하는 제1 밀러 보상 회로(Miller Compensation Circuit)를 포함하고,
    상기 공통 모드 피드백 회로는,
    상기 제1 출력 전압을 센싱함으로써 제1 센싱 전압을 출력하는 출력 전압 센싱 회로; 및
    상기 제1 센싱 전압 및 레퍼런스 전압에 기초하여 상기 적어도 하나의 피드백 전압을 조절하고, 상기 제1 밀러 보상 회로를 포함하는 연산 증폭기;를 포함하고,
    상기 제1 밀러 보상 회로는 직렬로 연결된 제1 저항 및 제1 커패시터를 포함하고,
    상기 증폭기는,
    상기 제1 입력 전압을 수신하고, 증폭시킴으로써 제2 입력 전압을 생성하는 제1 증폭기;및
    상기 제2 입력 전압을 수신하고, 증폭시킴으로써 상기 제1 출력 전압을 생성하는 제2 증폭기;를 포함하고,
    상기 적어도 하나의 피드백 전압은 상기 제1 증폭기에 인가되는 것을 특징으로 하는 증폭 회로.
  2. 삭제
  3. 제1항에 있어서,
    상기 연산 증폭기는,
    상기 제1 센싱 전압이 인가되는 게이트 단, 제1 노드에 연결되는 일단 및 제3 노드에 연결되는 타단을 갖는 제1 트랜지스터;및
    상기 레퍼런스 전압이 인가되는 게이트 단, 제2 노드에 연결되는 일단, 상기 제3 노드에 연결되는 타단을 갖는 제2 트랜지스터;를 더 포함하고,
    상기 제1 밀러 보상 회로는 상기 제1 노드 및 상기 제2 노드 사이에 연결되는 것을 특징으로 하는 증폭 회로.
  4. 제3항에 있어서,
    상기 적어도 하나의 피드백 전압은 상기 제1 노드의 전압 레벨인 제1 피드백 전압을 포함하는 것을 특징으로 하는 증폭 회로.
  5. 제3항에 있어서,
    제1 바이어스 전압이 인가되는 게이트 단, 제4 노드에 연결되는 일단 및 상기 제1 노드에 연결되는 타단을 갖는 제3 트랜지스터;
    상기 제1 바이어스 전압이 인가되는 게이트 단, 제5 노드에 연결되는 일단 및 상기 제2 노드에 연결되는 타단을 갖는 제4 트랜지스터;
    상기 제1 노드에 연결되는 게이트 단, 전원 전압이 인가되는 일단 및 상기 제4 노드에 연결되는 타단을 갖는 제5 트랜지스터;및
    상기 제2 노드에 연결되는 게이트 단, 상기 전원 전압이 인가되는 일단 및 상기 제5 노드에 연결되는 타단을 갖는 제6 트랜지스터;를 더 포함하는 것을 특징으로 하는 증폭 회로.
  6. 삭제
  7. 제1항에 있어서,
    상기 적어도 하나의 피드백 전압은 제1 피드백 전압을 포함하고,
    상기 제1 입력 전압은 제1 차동 입력 전압 및 제2 차동 입력 전압을 포함하고,
    상기 제1 증폭기는,
    상기 피드백 전압에 의해 제어되는 제1 트랜지스터 및 제2 트랜지스터;
    상기 제1 차동 입력 전압에 의해 제어되는 제3 트랜지스터;
    상기 제2 차동 입력 전압에 의해 제어되는 제4 트랜지스터;
    제1 바이어스 전압에 의해 제어되는 제5 트랜지스터 및 제6 트랜지스터;및
    제2 바이어스 전압에 의해 제어되는 제7 트랜지스터 및 제8 트랜지스터;를 포함하고,
    상기 제7 트랜지스터 및 상기 제8 트랜지스터의 게이트 길이는 상기 제5 트랜지스터 및 상기 제6 트랜지스터의 게이트 길이보다 긴 것을 특징으로 하는 증폭 회로.
  8. 제7항에 있어서,
    상기 제2 증폭기는 제1 입력단 및 제2 입력단을 포함하고,
    상기 제5 트랜지스터의 일단은 상기 제3 트랜지스터와 연결되고, 타단은 상기 제1 입력단에 연결되고,
    상기 제6 트랜지스터의 일단은 상기 제4 트랜지스터와 연결되고, 타단은 상기 제2 입력단에 연결되고,
    상기 제7 트랜지스터의 일단은 상기 제1 입력단에 연결되고, 타단에는 접지 전압이 인가되고,
    상기 제8 트랜지스터의 일단은 상기 제2 입력단에 연결되고, 타단에는 접지 전압이 인가되는 것을 특징으로 하는 증폭 회로.
  9. 제1항에 있어서,
    상기 제1 입력 전압을 수신하고, 상기 제2 증폭기와 연결되어 상기 제1 입력 전압을 기초로 상기 제2 증폭기에 적어도 하나의 피드 포워드 전압을 출력하는 피드 포워드 회로;를 더 포함하는 증폭 회로.
  10. 제1 및 제2 증폭기를 포함하는 증폭기 회로로부터 수신한 차동 전압에 기초하여 상기 증폭기 회로에 출력하는 피드백 전압을 조절함으로써 상기 차동 전압을 공통 모드로 동작하게 하는 공통 모드 피드백 회로에 있어서,
    상기 차동 전압을 센싱함으로써 제1 센싱 전압을 출력하는 출력 전압 센싱 회로; 및
    상기 제1 센싱 전압 및 레퍼런스 전압에 기초하여 상기 피드백 전압을 조절하는 연산 증폭기;를 포함하고,
    상기 연산 증폭기는 제1 저항 및 제1 커패시터가 직렬로 연결되는 제1 밀러 보상 회로를 포함하는 것을 특징으로 하는 공통 모드 피드백 회로.
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