JP2007150434A - アナログ増幅器およびそれを用いた送受信装置 - Google Patents

Abstract

【課題】ＤＣオフセット量を大きくとることができるように改良されたアナログ増幅器を提供することを主要な目的とする。
【解決手段】アナログ増幅器は、制御電流と利得の関係が互いに逆比例となるフィードバック用可変利得増幅器１０２と信号用可変利得増幅器１０４とを備える。制御電流と利得の関係が互いに逆比例となるフィードバック用可変利得増幅器１０２と信号用可変利得増幅器１０４を用いることで、単なる信号用可変利得増幅器の逆減衰特性では難しかった、ＤＣオフセット除去量と一定なカットオフ周波数が可能となる。
【選択図】図１

Description

この発明は一般にアナログ増幅器に関するものであり、より特定的にはＤＣオフセット除去機能を有する可変利得増幅器に関する。この発明はまたそのようなアナログ増幅器を用いた送受信装置に関する。

図８に従来のＤＣオフセット除去付の可変利得増幅器のブロック図を示す。このブロックの動作を簡単に説明する。アナログベースバンド信号（ＲＦ信号とローカル信号がミキシングされ、周波数変換されてなる）が入力端子８０５に入力されると、ＬＰＦ（ローパスフィルタ）８０３を通過し、可変利得増幅器８０４によって信号は増幅されて、出力端子８０６から出力信号を得る。一般に、入力端子８０５に入力されるアナログベースバンド信号にはＤＣオフセット（ローカル信号が漏れて自分自身とミキシングして発生する直流オフセット等）が含まれるため、可変利得増幅器８０４の利得が大きい場合には信号ひずみを生じる。

信号歪み回避のためにはＤＣオフセット除去機能が必要であり、その機能を実現するのが可変減衰器８０１とＬＰＦ８０２である。これにより出力信号からＤＣ成分を取り出し、アナログベースバンド信号から減算手段８０７で減算することでＤＣオフセットを除去する。可変利得増幅器８０４の利得をΑ［ｄＢ］、可変利得減衰器８０１の利得をＢ［ｄＢ］とすると、ハイパスカットオフ周波数は、Ａ／Ｂに比例して変動してしまう。これを防ぐ目的でこの従来例では、可変利得減衰器８０１を可変利得増幅器８０４と逆利得特性を示すように設計することが提案されている（例えば、特許文献１参照）。

特開２００２−１１１７６４号公報

しかしながら従来技術は下記のような問題を有する。

すなわち、フィードバック経路には減衰器を用いているため、図８中の減衰器７０１、ＬＰＦ８０２のＤＣゲインを大きく取れず、全体としてのＤＣオフセット除去量が小さくなるという問題点があった。

この発明は上記のような問題点を解決するためになされたもので、ＤＣオフセット量を大きくとることができるように改良されたアナログ増幅器を提供することを目的とする。

この発明の他の目的は、ハイパスカットオフ周波数の変動を抑制できるように改良されたアナログ増幅器を提供することにある。

この発明のさらに他の目的は、そのようなアナログ増幅器を用いた送受信装置を提供することにある。

本発明にかかるアナログ増幅器は、第１の制御電流値および第２の制御電流値で制御され、アナログ信号を、第１の制御電流値、および第２の制御電流値の逆数に比例した利得で増幅する信号用可変利得増幅器と、第１の制御電流値および第２の制御電流値で制御され、上記信号用可変利得増幅器の出力を、上記第１の制御電流値の逆数および第２の制御電流値に比例した利得で電圧電流変換するフィードバック用可変利得増幅器と、上記フィードバック用可変利得増幅器の出力から直流成分のみを取り出して上記アナログ信号から減算する減算手段とを含む。

上記した構成により、オフセットキャンセルループのループゲインを一定に保つことが可能となり、結果的にハイパスカットオフ周波数が上記信号用可変利得増幅器の利得によらずに一定となる。

この発明の好ましい実施態様によれば、上記減算手段は、上記フィードバック用可変利得増幅器の出力電流から直流成分のみを電圧変換する為の積分手段を含み、上記積分手段の出力を上記アナログ信号から減算する。

この発明のさらに好ましい実施態様によれば、上記第１の制御電流値および第２の制御電流値は、それぞれ差動対により構成された電圧電流変換回路の差動出力電流であることを特徴とする。

上記した構成により、二つの制御電流を単純な差動対により生成する事が可能となり、制御が容易になる。

この発明の好ましい実施態様によれば、上記第１の制御電流値および第２の制御電流値は、上記電圧電流変換回路の出力電流に定バイアス電流が加算されて生成されることを特徴とする。

上記した構成により、差動対の制御電圧を振り切らせて、上記第１の制御電流または第２の制御電流値がゼロになった場合でも、定バイアス電流は供給され続けるため、上記信号用可変利得増幅器および上記フィードバック用可変利得増幅器が異常動作する事がなく、制御電圧信号が与えやすくなる。

この発明の好ましい実施態様によれば、上記信号用可変利得増幅器およびフィードバック用可変利得増幅器は、それぞれに初段増幅器と２段目増幅器の２段継続接続した回路を含み、上記初段増幅器は抵抗デジェネレーションによる固定トランスコンダクタンスとダイオード接続のＮＰＮトランジスタによる可変負荷を用い、上記２段目増幅器はＮＰＮトランジスタのエミッタ結合差動対を用いた可変トランスコンダクタンスを用いており、上記初段増幅器および上記２段目増幅器のテール電流を制御する事で利得を制御することを特徴とする。

上記した構成により、上記信号用可変利得増幅器の利得と上記フィードバック用可変利得増幅器の利得の反比例関係を無理なく実現可能であり、結果的にハイパスカットオフ周波数が上記信号用可変利得増幅器の利得によらずに一定となる。

この発明の好ましい実施態様によれば、上記初段増幅器および上記２段目増幅器は、上記第１の制御電流値と上記第２の制御電流値を同一の倍率でミラーした電流源を、上記初段増幅器と上記２段目増幅器のテール電流源として用い、その際に上記信号用可変利得増幅器のミラー倍率にくらべて、上記フィードバック用可変利得増幅器のミラーの倍率を小さく抑えたことを特徴とする。

上記した構成により、信号用可変利得増幅器の信号品質は保ったままで、上記フィードバック用可変利得増幅器の消費電流を減らすことが可能となる。

この発明の好ましい実施態様によれば、上記フィードバック用可変利得増幅器は、減衰器をその入力段に有することを特徴とする。

上記した構成により、上記フィードバック用可変利得増幅器への入力信号振幅が大きい場合でも、信号歪がフィードバック経路を通して信号経路に混入することを防ぐことが可能となる。

この発明の好ましい実施態様によれば、上記積分手段は、差動オペアンプの差動入出力に２つの容量の負帰還をかけて実現されることを特徴とする。

上記した構成により、フィードバック経路のＤＣゲインが上記差動オペアンプのＤＣゲインだけ増加することでオフセット除去量を増大させ、なおかつ前段につく上記フィードバック用可変利得増幅器の出力インピーダンスを低く設計可能となり、さらに積分手段の出力振幅と出力インピーダンスが低くなる。

この発明の好ましい実施態様によれば、上記積分手段は、上記フィードバック用可変利得増幅器の差動ＤＣ出力端子間に容量を挿入し、上記ＤＣ差動出力端子に二つのＭＯＳ（Metal-Oxide-Semiconductor）型ソースフォロアを配置することを特徴とする。

上記した構成により、容量値が必要時定数から算出される値の半分となり、容量の個数も２個ではなく１個で済む。またＭＯＳのＤＣ的な入力インピーダンスは無限大であるため、前段の上記フィードバック用可変利得増幅器の出力抵抗を十分に大きくするだけで必要なオフセットキャンセルループのＤＣループゲインを得られ、オフセット除去量を大きくできる。

この発明の他の局面に従う送受信装置は、上記増幅器が、受信もしくは送信回路に含まれていることを特徴とする。

送信、受信共にベースバンド信号でのＤＣオフセットは、信号劣化を招く。例えば増幅器のダイナミックレンジ低下による信号歪みなどである。しかしながら、ＤＣオフセットを除去することで信号歪みを低減する。

本発明により、フィードバック経路に減衰器ではなく増幅器を用いた構成が可能となるためＤＣゲインを大きく取ることができて、ＤＣオフセット量が大きくなる。また、フィードバック用可変利得増幅器の利得が信号用可変利得増幅器の利得の逆数に比例するような制御電流を簡単に生成できて、ハイパスカットオフ周波数の変動を抑制できる。

十分なＤＣオフセット除去量をもち、ハイパスカットオフ周波数が一定となるオフセット除去機能を有する可変利得増幅器を提供するという目的を、制御電流と利得の関係が互いに逆比例となるフィードバック用可変利得増幅器と信号用可変利得増幅器を用いて実現した。以下、この発明の実施例を図を用いて詳細に説明するが、本発明はこれに限定されるものではない。

図１は、実施例１にかかるオフセット除去機能を有する可変利得増幅器の回路図である。可変利得増幅器は、第１の制御電流値および第２の制御電流値で制御され、アナログ信号を、第１の制御電流値、および第２の制御電流値の逆数に比例した利得で増幅する信号用可変利得増幅器１０２を備え、また、第１の制御電流値および第２の制御電流値で制御され、信号用可変利得増幅器１０２の出力を、第１の制御電流値の逆数および第２の制御電流値に比例した利得で電圧電流変換するフィードバック用可変利得増幅器１０４を備え、さらにフィードバック用可変利得増幅器１０４の出力から直流成分のみを取り出してアナログ信号から減算する減算手段１０６を備える。

減算手段１０６は、フィードバック用可変利得増幅器１０４の出力電流から直流成分のみを電圧変換する為の積分手段１０５を含み、積分手段１０５の出力を上記アナログ信号から減算する。

次に、オフセットキャンセルの基本動作を説明する。信号入力端子１０１にはベースバンドアナログ信号が入力され、信号用可変利得増幅器１０２にて、信号出力端子１０３の信号振幅が後段に配置されるＡＤコンバータにとって最適になるように制御される。信号出力端子１０３のアナログ出力信号は、フィードバック用可変利得増幅器１０４によって増幅され、積分手段１０５によってＤＣオフセット成分が取り出される。取り出されたＤＣオフセット成分は減算手段１０６によってベースバンドアナログ入力から減算されることで、結果として信号出力端子１０３におけるＤＣオフセット成分を除去する。

その際に、信号用可変利得増幅器１０２およびフィードバック用可変利得増幅器１０４の利得は制御電流源１０７，１０８，１０９，１１０によって制御される。信号用可変利得増幅器１０２、フィードバック用可変利得増幅器１０４の利得をそれぞれ、Ｇｓｉｇ，Ｇｆｂとおき、制御電流源１０７，１０８，１０９，１１０の電流値をそれぞれＩ１０７，Ｉ１０８，Ｉ１０９，Ｉ１１０とおいたとき、
Ｇｓｉｇ ∝ Ｉ１０８／Ｉ１０７ 、 Ｇｆｂ ∝ I１１０／I１０９
の関係を満たすようにする。制御電流源１０７、１０９は制御電流源１１１からミラーされ、制御電流源１０８、１１０は制御電流源１１２からミラーされる。図中、１１３は、制御電流生成部を表す。

図１を見てみると、フィードバック用可変利得増幅器１０４と信号用可変利得増幅器１０２の利得を反比例関係にする事が、制御電流源のミラー先を逆にする事だけで実現されており、回路設計が行いやすい。回路設計が行いやすいという事はそれぞれの利得精度が正確になることを意味しており、結果としてオフセットキャンセルループのループゲインを一定となり、ハイパスカットオフ周波数が一定となる。

図１において、制御電流生成部１１３を差動対２０２で実現した例が図２に示されている。図中、２０６，２０７は、ＮＭＯＳトランジスタである。制御電圧２０１を、ＰＭＯＳトランジスタ２０４，２０５を含む差動対２０２に与えることで、制御電流生成が簡単に実現できる。また差動対のソースにソース減衰用抵抗を挿入しても、制御電圧と制御電流の関係が線形となって扱いやすい回路となる。

さらに、図２に示す定バイアス電流源２０８，２０９を与える事で、差動対２０２の差動出力電流がそれぞれゼロとテール電流源２０３の電流値になって飽和した場合でも信号用可変利得増幅器１０２およびフィードバック用可変利得増幅器１０４への制御電流のうち片方だけがゼロになることを防げる。これにより、制御電圧２０１を電源から接地電位までフルに使用し、なおかつ利得変動幅を所定の設計値に抑えられる。

図３に、上記フィードバック用可変利得増幅器１０４および信号用可変利得増幅器１０２の具体的な回路例をのせる。ギルバートセル回路構成とよばれるこの可変利得増幅回路は、初段増幅器３０１と２段目増幅器３０２の継続接続にて構成される。差動入力端子３１７を含む初段増幅器３０１は、抵抗デジェネレーション３０３による、ＮＰＮトランジスタ３１５，３１６の差動対からなる固定トランスコンダクタンス３１４とダイオード接続のＮＰＮトランジスタによる可変負荷３０４，３０５から構成される。差動出力端子３１８を含む２段目増幅器３０２は、ＮＰＮトランジスタ３０６，３０７のエミッタ結合差動対３０８からなる可変トランスコンダクタンス３０８と負荷抵抗３０９、３１０から構成されている。

可変テール電流源３１１，３１２，３１３の電流値を制御する事で、可変負荷３０４，３０５および可変トランスコンダクタンス３０８が制御されて可変利得を実現する。可変テール電流源３１１，３１２の電流値を共にＩ１とし、可変テール電流源３１３の電流値をＩ２とおくと、この可変利得増幅器全体の利得ＧはＩ２／Ｉ１に比例する関係となることはよく知られており、これを図１中の信号用可変利得増幅器１０２およびフィードバック用可変利得増幅器１０４に用いる。このギルバートセル型の可変利得増幅器を用いる事で、信号系とフィードバック系の可変利得特性を正確に反比例の関係とすることが可能となっている。

また更なる改良方法を示すために、図１を参照する。電流源１１１から電流源１０７，１０９へのミラー比率をα１、α２とし、電流源１１２から電流源１０８、１１０へのミラー比率をβ１、β２とする。そのとき更なる改良方法として、α１：α２＝β２：β１の関係を保ったまで、α１＞α２、β１＞β２とする。それは、ＤＣオフセット検出経路のブロック１０４，１０５にてＤＣ信号の信号品質が必要とされないためであり、比率さえ保てばＤＣオフセット特性はそのまま、消費電流を抑える事が可能となる。

また、図１中のフィードバック用可変利得増幅器１０４の前段に固定減衰器を設ける事も考えられる。例えば図４に示す構成はその１例である。抵抗４０５、４０６、４０７により図１中の信号出力端子のアナログ出力信号を適切なレベルまで減衰してフィードバック用可変利得増幅器へと出力する。一般にベースバンド増幅器の出力は電源電圧に近い位の大きな信号振幅を扱う事が多く、そのままＤＣオフセットフィードバックとして帰還すると信号が飽和して回路動作に悪影響を及ぼす可能性がある。そこで図４のような固定減衰器を挿入する事で、ＤＣオフセットフィードバック経路による信号劣化を防ぐ事が可能となる。図中、４０１，４０２は差動入力端子であり、４０３，４０４は差動出力端子である。

図１中の積分手段１０５の１つの実施例を図５に示す。図５中の可変トランスコンダクタ５０１は、図１中のフィードバック用可変利得増幅器１０４に相当するものであり、出力された電流がオペアンプ５０２と容量フィードバック５０３，５０４によって積分される。系全体のオフセット除去量を大きくするためには、ＤＣオフセットフィードバック経路のＤＣゲインを大きくする必要がある。図５に示す積分手段の実現方法では、オペアンプ５０２のＤＣゲインがそのままオフセットキャンセルループのＤＣゲインに加えられるため、結果的にオフセット除去量が大きくなる。また、一般の負帰還形オペアンプと同じく、低出力インピーダンス、出力振幅幅が大きい等の副次的な効果も得られる。

図１中の積分手段１０５の他の実施例を図６に示す。図６中の可変トランスコンダクタ６０１は、図１中のフィードバック用可変利得増幅器１０４に相当するものであり、出力された電流が差動間容量６０２によって積分される。図６中の可変トランスコンダクタ６０１の出力インピーダンスは一般に大きく設計されるため、次段を駆動する力が弱い。そのため、後段にはＭＯＳ型ソースフォロア６０３，６０４を配置して出力インピーダンスを下げている。

この構成の特徴としては、差動信号で本来は二つ必要な積分用容量が、差動間挿入で１つになり、その値も半分に抑えられる事にあり、一般のＩＣ内部では面積占有率が高くなりがちな容量の実装面積を減らすことが可能となる。ここで後段にＭＯＳ型ソースフォロアを配置した理由は、フィードバック経路のＤＣゲインを大きくして、ＤＣオフセット除去量を大きく保つためである。なお、後段にＭＯＳ型ソースフォロアを構成しても、ソースフォロアは容量に比べて面積が小さいので、実装面積は問題となるほど増加しない。

図７に、本発明にかかる増幅器を内蔵した送受信システムの概念図を示す。無線電波７０７を送る送信装置７０１は、アンテナ７０３と実施例１にかかるオフセット除去機能付可変利得増幅器７０５を含み、受信装置７０２は、アンテナ７０４と実施例１にかかるオフセット除去機能付可変利得増幅器７０６を含む。本構成により、ＤＣオフセットによる悪影響を低減した送受信システムを実現可能となる。

本発明によれば、ＤＣオフセット除去量は十分に大きく、ハイパスカットオフ周波数の変動を押さえたＤＣオフセット除去機能を有する可変利得増幅器が得られる。

実施例１にかかる可変利得増幅器の全体ブロック図である。 実施例１にかかる制御電流生成部の回路図である。 実施例１にかかる可変利得増幅器の回路図である。 実施例１にかかる固定減衰器である。 実施例１にかかる積分手段の一つの具体例である。 実施例１にかかる積分手段の他の実施例である。 実施例２にかかる送受信装置のブロック図である。 従来の可変利得増幅器の全体ブロック図である。

符号の説明

２０３ 電流源
２０４，２０５ ＰＭＯＳトランジスタ
２０６，２０７ ＮＭＯＳトランジスタ
３１７ 差動入力端子
３１８ 差動出力端子
７０１、７０２ 送受信装置
７０３、７０４ 送受信アンテナ
７０５，７０６ オフセット除去機能付可変利得増幅器
７０７ 無線電波

Claims (10)

1. 第１の制御電流値および第２の制御電流値で制御され、アナログ信号を、前記第１の制御電流値、および前記第２の制御電流値の逆数に比例した利得で増幅する信号用可変利得増幅器と、
   第１の制御電流値および第２の制御電流値で制御され、前記信号用可変利得増幅器の出力を、前記第１の制御電流値の逆数および前記第２の制御電流値に比例した利得で電圧電流変換するフィードバック用可変利得増幅器と、
   前記フィードバック用可変利得増幅器の出力から直流成分のみを取り出して前記アナログ信号から減算する減算手段と、を備えたアナログ増幅器。
2. 前記減算手段は、前記フィードバック用可変利得増幅器の出力電流から直流成分のみを電圧変換する為の積分手段を含み、前記積分手段の出力を前記アナログ信号から減算する請求項１に記載のアナログ増幅器。
3. 前記第１の制御電流値および第２の制御電流値は、それぞれ差動対により構成された電圧電流変換回路の差動出力電流であることを特徴とする、請求項１または２に記載のアナログ増幅器。
4. 前記第１の制御電流値および第２の制御電流値は、前記電圧電流変換回路の出力電流に定バイアス電流が加算されて生成されることを特徴とする、請求項１〜３のいずれか１項に記載のアナログ増幅器。
5. 前記信号用可変利得増幅器およびフィードバック用可変利得増幅器は、それぞれに初段増幅器と２段目増幅器の２段継続接続した回路を含み、
   前記初段増幅器は抵抗デジェネレーションによる固定トランスコンダクタンスとダイオード接続のＮＰＮトランジスタによる可変負荷を用い、
   前記２段目増幅器はＮＰＮトランジスタのエミッタ結合差動対を用いた可変トランスコンダクタンスを用いており、
   前記初段増幅器および前記２段目増幅器のテール電流を制御する事で利得を制御することを特徴とする、請求項１〜４のいずれか１項に記載のアナログ増幅器。
6. 前記初段増幅器および前記２段目増幅器は、
   前記第１の制御電流値と前記第２の制御電流値を同一の倍率でミラーした電流源を、前記初段増幅器と前記２段目増幅器のテール電流源として用い、
   その際に前記信号用可変利得増幅器のミラー倍率にくらべて、前記フィードバック用可変利得増幅器のミラーの倍率を小さくすることを特徴とする、請求項５に記載のアナログ増幅器。
7. 前記フィードバック用可変利得増幅器は、入力段に減衰器を有することを特徴とする、請求項１〜５に記載のアナログ増幅器。
8. 前記積分手段は、差動オペアンプの差動入出力に２つの容量の負帰還をかけて実現されることを特徴とする、請求項２〜６に記載のアナログ増幅器。
9. 前記積分手段は、前記フィードバック用可変利得増幅器の差動ＤＣ出力端子間に容量を挿入し、前記ＤＣ差動出力端子に２つのＭＯＳ型ソースフォロアを配置することを特徴とする、請求項２〜６に記載のアナログ増幅器。
10. 前記請求項１〜９に記載のアナログ増幅器が、受信もしくは送信回路に含まれていることを特徴とする送受信装置。
    
    
    

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