JPH04347927A - ドライブ回路 - Google Patents
ドライブ回路Info
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- JPH04347927A JPH04347927A JP14985691A JP14985691A JPH04347927A JP H04347927 A JPH04347927 A JP H04347927A JP 14985691 A JP14985691 A JP 14985691A JP 14985691 A JP14985691 A JP 14985691A JP H04347927 A JPH04347927 A JP H04347927A
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- 230000005669 field effect Effects 0.000 claims description 7
- 230000003111 delayed effect Effects 0.000 abstract description 2
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- 238000004804 winding Methods 0.000 description 2
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- 229910052782 aluminium Inorganic materials 0.000 description 1
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Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、パワーＭＯＳＦＥＴ（
ＭＯＳ型電界効果トランジスタ）のスイッチング動作に
おけるドライブ回路に利用され、特に、低ノイズ、低損
失動作をさせるためのドライブ回路に関する。
ＭＯＳ型電界効果トランジスタ）のスイッチング動作に
おけるドライブ回路に利用され、特に、低ノイズ、低損
失動作をさせるためのドライブ回路に関する。
【０００２】
【従来の技術】従来、この種のドライブ回路は、例えば
、図５のように直流電源８と、リアクトル９と、コンデ
ンサ１０と、ファーストリカバリダイオード１１とで、
負荷１２に高周波電力を与えるためのパワーＭＯＳＦＥ
Ｔ１３のドライブ回路２３は、入力されるパルス電圧１
を抵抗２で制御し、パワーＭＯＳＦＥＴ１３の入力容量
への充電電圧（ゲート電圧）を制御することにより、パ
ワーＭＯＳＦＥＴ１３のターンオン時の立上り時間ｔｒ
をある程度遅くし、ファーストリカバリダイオード１１
の接合容量やリアクトル９の巻線間容量などによる急峻
な電流（図６参照）をなまらせることにより、ノイズを
抑制していた。
、図５のように直流電源８と、リアクトル９と、コンデ
ンサ１０と、ファーストリカバリダイオード１１とで、
負荷１２に高周波電力を与えるためのパワーＭＯＳＦＥ
Ｔ１３のドライブ回路２３は、入力されるパルス電圧１
を抵抗２で制御し、パワーＭＯＳＦＥＴ１３の入力容量
への充電電圧（ゲート電圧）を制御することにより、パ
ワーＭＯＳＦＥＴ１３のターンオン時の立上り時間ｔｒ
をある程度遅くし、ファーストリカバリダイオード１１
の接合容量やリアクトル９の巻線間容量などによる急峻
な電流（図６参照）をなまらせることにより、ノイズを
抑制していた。
【０００３】
【発明が解決しようとする課題】前述した従来のパワー
ＭＯＳＦＥＴのドライブ回路は、抵抗２の値を大きくと
るため、図７に示すパワーＭＯＳＦＥＴのダイナミック
入力特性よりして、図６（ｂ）に示すようなゲート電圧
波形となり、ゲート電圧の上昇が遅いため、図８に示す
パワーＭＯＳＦＥＴのオン電圧（ドレイン−ソース間電
圧）特性よりして、図６（ａ）のようにオン電圧の低下
が遅くなり、オン損失が大きくなる欠点があった。
ＭＯＳＦＥＴのドライブ回路は、抵抗２の値を大きくと
るため、図７に示すパワーＭＯＳＦＥＴのダイナミック
入力特性よりして、図６（ｂ）に示すようなゲート電圧
波形となり、ゲート電圧の上昇が遅いため、図８に示す
パワーＭＯＳＦＥＴのオン電圧（ドレイン−ソース間電
圧）特性よりして、図６（ａ）のようにオン電圧の低下
が遅くなり、オン損失が大きくなる欠点があった。
【０００４】本発明の目的は、前記の欠点を除去するこ
とにより、ノイズを低減できるとともに、オン損失の低
減を図ったパワーＦＥＴのドライブ回路を提供すること
にある。
とにより、ノイズを低減できるとともに、オン損失の低
減を図ったパワーＦＥＴのドライブ回路を提供すること
にある。
【０００５】
【課題を解決するための手段】本発明は、電界効果トラ
ンジスタのゲート端子に接続され前記電界効果トランジ
スタの動作を制御する制御信号を発生するドライブ回路
において、前記制御信号として、パルス信号の立上りの
一定時間後に、前記パルス信号の振幅値よりも大なる振
幅値を有する二段パルス信号を発生する二段パルス信号
発生回路を備えたことを特徴とする。
ンジスタのゲート端子に接続され前記電界効果トランジ
スタの動作を制御する制御信号を発生するドライブ回路
において、前記制御信号として、パルス信号の立上りの
一定時間後に、前記パルス信号の振幅値よりも大なる振
幅値を有する二段パルス信号を発生する二段パルス信号
発生回路を備えたことを特徴とする。
【０００６】
【作用】二段パルス信号発生回路は、始めに立ち上げた
パルス信号（電圧）により、パワーＭＯＳＦＥＴをノイ
ズ抑制回路を介して「オン」させノイズを抑制する。そ
してその後で、パルス電圧を急激に上昇させることによ
り、パワーＭＯＳＦＥＴのゲート容量を急速に充電し、
「オン」電圧を急速に低下させる。
パルス信号（電圧）により、パワーＭＯＳＦＥＴをノイ
ズ抑制回路を介して「オン」させノイズを抑制する。そ
してその後で、パルス電圧を急激に上昇させることによ
り、パワーＭＯＳＦＥＴのゲート容量を急速に充電し、
「オン」電圧を急速に低下させる。
【０００７】従って、ノイズを抑制するとともに、「オ
ン」電圧を低下させ消費電力を低減することが可能とな
る。
ン」電圧を低下させ消費電力を低減することが可能とな
る。
【０００８】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００９】図１は本発明の第一実施例によるパワーＭ
ＯＳＦＥＴの制御回路を示す回路図である。
ＯＳＦＥＴの制御回路を示す回路図である。
【００１０】本第一実施例のドライブ回路７は、本発明
の特徴とするところの、パルス電圧１と抵抗２とで構成
された第一のパルス信号発生回路と、パルス電圧１を遅
延させるインバータ３および４を含み、ダイオード５と
抵抗６とで構成された第二のパルス信号発生回路とで二
段パルス信号発生回路を構成している。
の特徴とするところの、パルス電圧１と抵抗２とで構成
された第一のパルス信号発生回路と、パルス電圧１を遅
延させるインバータ３および４を含み、ダイオード５と
抵抗６とで構成された第二のパルス信号発生回路とで二
段パルス信号発生回路を構成している。
【００１１】そして、このドライブ回路７と、直流電圧
８と、リアクトル９と、コンデンサ１０と、ファースト
リカバリダイオード１１とで、負荷１２に高周波電力を
与えるための、パワーＭＯＳＦＥＴ１３を制御する制御
回路を構成する。
８と、リアクトル９と、コンデンサ１０と、ファースト
リカバリダイオード１１とで、負荷１２に高周波電力を
与えるための、パワーＭＯＳＦＥＴ１３を制御する制御
回路を構成する。
【００１２】次に、本第一実施例の動作について図２（
ａ）および（ｂ）に示す特性図を参照して説明する。
ａ）および（ｂ）に示す特性図を参照して説明する。
【００１３】まずパルス電圧１と抵抗２よりパワーＭＯ
ＳＦＥＴ１３のゲートに電流を流し込み、パワーＭＯＳ
ＦＥＴ１３のゲート電圧が上昇するにつれ、徐々にパワ
ーＭＯＳＦＥＴ１３を「オン」させることによりターン
オン時の立上り時間ｔｒをある程度遅くし、ファースト
リカバリダイオード１１の接合容量やリアクトル９の巻
線間容量などによる急峻なドレイン電流（図２（ａ）参
照）をなまらせることにより、ノイズを抑制する（従来
と同じ）。
ＳＦＥＴ１３のゲートに電流を流し込み、パワーＭＯＳ
ＦＥＴ１３のゲート電圧が上昇するにつれ、徐々にパワ
ーＭＯＳＦＥＴ１３を「オン」させることによりターン
オン時の立上り時間ｔｒをある程度遅くし、ファースト
リカバリダイオード１１の接合容量やリアクトル９の巻
線間容量などによる急峻なドレイン電流（図２（ａ）参
照）をなまらせることにより、ノイズを抑制する（従来
と同じ）。
【００１４】次に、インバータ３とインバータ４とでΔ
ｔｄ遅らせたパルス電圧を逆電流阻止用のダイオード５
と抵抗６によりパワーＭＯＳＦＥＴ１３のゲートに重畳
した電流を流し込み、図２（ｂ）に示すように、急激に
ゲート電圧を上昇させることにより、図２（ａ）に示す
ように、パワーＭＯＳＦＥＴ１３の「オン」電圧を急速
に低下させる。
ｔｄ遅らせたパルス電圧を逆電流阻止用のダイオード５
と抵抗６によりパワーＭＯＳＦＥＴ１３のゲートに重畳
した電流を流し込み、図２（ｂ）に示すように、急激に
ゲート電圧を上昇させることにより、図２（ａ）に示す
ように、パワーＭＯＳＦＥＴ１３の「オン」電圧を急速
に低下させる。
【００１５】図３は本発明の第二実施例によるパワーＭ
ＯＳＦＥＴの制御回路を示す回路図である。
ＯＳＦＥＴの制御回路を示す回路図である。
【００１６】本第二実施例のドライブ回路７ａは、本発
明の特徴とするところの、パルス電圧１ａと、トランジ
スタ１５および２１と、抵抗１４、１７および２０とか
ら構成される第一のパルス信号発生回路と、パルス電圧
２２と、トランジスタ１８と、定電圧ダイオード１６と
、抵抗１９とから構成される第二のパルス信号発生回路
とで、二段パルス信号発生回路を構成している。他は第
一実施例と同様である。
明の特徴とするところの、パルス電圧１ａと、トランジ
スタ１５および２１と、抵抗１４、１７および２０とか
ら構成される第一のパルス信号発生回路と、パルス電圧
２２と、トランジスタ１８と、定電圧ダイオード１６と
、抵抗１９とから構成される第二のパルス信号発生回路
とで、二段パルス信号発生回路を構成している。他は第
一実施例と同様である。
【００１７】次に、本第二実施例の動作について説明す
る。
る。
【００１８】抵抗１４とトランジスタ１５と定電圧ダイ
オード１６と抵抗１７とは定電流回路を構成し、トラン
ジスタ１８と抵抗１９とは前記定電流回路の動作を制御
し、抵抗２０とトランジスタ２１とはパワーＭＯＳＦＥ
Ｔ１３の「オン」動作を制御する。
オード１６と抵抗１７とは定電流回路を構成し、トラン
ジスタ１８と抵抗１９とは前記定電流回路の動作を制御
し、抵抗２０とトランジスタ２１とはパワーＭＯＳＦＥ
Ｔ１３の「オン」動作を制御する。
【００１９】パルス電圧１ａおよび２２によりトランジ
スタ１８が「オン」となり、そのコレクタから次式で示
す定電流ＩＧがパワーＭＯＳＦＥＴ１３のゲートに流れ
込む。
スタ１８が「オン」となり、そのコレクタから次式で示
す定電流ＩＧがパワーＭＯＳＦＥＴ１３のゲートに流れ
込む。
【００２０】ＩＧ＝（ＶＺ−ＶＢＥ１５）／Ｒ１４ただ
し、ＶＺは定電圧ダイオード１６のツェナー電圧、ＶＢ
Ｅ１５はトランジスタ１５のエミッタ−ベース間電圧（
約０．６Ｖ）およびＲ１４は抵抗１４の抵抗値である。 これにより、パワーＭＯＳＦＥＴ１３に流れる急峻なド
レイン電流をなまらせることにより、ノイズを抑制する
。
し、ＶＺは定電圧ダイオード１６のツェナー電圧、ＶＢ
Ｅ１５はトランジスタ１５のエミッタ−ベース間電圧（
約０．６Ｖ）およびＲ１４は抵抗１４の抵抗値である。 これにより、パワーＭＯＳＦＥＴ１３に流れる急峻なド
レイン電流をなまらせることにより、ノイズを抑制する
。
【００２１】次に、Δｔｄ遅延後にトランジスタ１８を
「オフ」させることにより、前記定電流回路の動作を解
除し、トランジスタ１５を「オン」状態とし、パワーＭ
ＯＳＦＥＴ１３のゲート電圧を急激に上昇させることに
より、パワーＭＯＳＦＥＴ１３の「オン」電圧を急速に
低下させる。
「オフ」させることにより、前記定電流回路の動作を解
除し、トランジスタ１５を「オン」状態とし、パワーＭ
ＯＳＦＥＴ１３のゲート電圧を急激に上昇させることに
より、パワーＭＯＳＦＥＴ１３の「オン」電圧を急速に
低下させる。
【００２２】本第二実施例では、従来、図７のゲート−
ソース間電圧の平坦部の電圧ＶＧＳ（Ｆ）のデバイス個
々のバラツキによるゲート電流のバラツキを少なくし、
ノイズを抑制しかつターンオン時の損失を少なくするた
めに、図１および図５のパルス電圧１の電圧値ＶＰを大
きく、抵抗２の値Ｒ２を大きくしていた（例えば図４の
ＩＧ（Ｆ）＝｛ＶＰ−ＶＧＳ（Ｆ）｝／Ｒ２となる）た
め、高耐圧のパルス電圧発生回路が必要であったのに対
して、ゲート電流が定電流でデバイス個々のＶＧＳ（Ｆ
）と無関係のため、低い電圧のパルス電圧発生回路で実
現できる利点がある。
ソース間電圧の平坦部の電圧ＶＧＳ（Ｆ）のデバイス個
々のバラツキによるゲート電流のバラツキを少なくし、
ノイズを抑制しかつターンオン時の損失を少なくするた
めに、図１および図５のパルス電圧１の電圧値ＶＰを大
きく、抵抗２の値Ｒ２を大きくしていた（例えば図４の
ＩＧ（Ｆ）＝｛ＶＰ−ＶＧＳ（Ｆ）｝／Ｒ２となる）た
め、高耐圧のパルス電圧発生回路が必要であったのに対
して、ゲート電流が定電流でデバイス個々のＶＧＳ（Ｆ
）と無関係のため、低い電圧のパルス電圧発生回路で実
現できる利点がある。
【００２３】
【発明の効果】以上説明したように、本発明は、パルス
信号の立上りの一定時間後に、前記パルス信号の振幅値
よりも大きい振幅値を有するパルス信号をパワーＭＯＳ
ＦＥＴのゲートに印加することにより、低ノイズで「タ
ーンオン」した後の「オン」電圧を急速に低くすること
により、パワーＭＯＳＦＥＴの損失を少なくできる効果
がある。
信号の立上りの一定時間後に、前記パルス信号の振幅値
よりも大きい振幅値を有するパルス信号をパワーＭＯＳ
ＦＥＴのゲートに印加することにより、低ノイズで「タ
ーンオン」した後の「オン」電圧を急速に低くすること
により、パワーＭＯＳＦＥＴの損失を少なくできる効果
がある。
【００２４】さらに、損失が小さくなるため、放熱板を
小さくすることができる効果も得られる。
小さくすることができる効果も得られる。
【００２５】例えば、発振周波数１ＭＨｚ、直流電圧２
５０Ｖ、ドレイン電流ピーク値２Ａ、ノイズ電流ピーク
値１Ａ、およびドレイン電流パルス幅３００ｎＳで、図
７および８の特性のパワーＭＯＳＦＥＴを使用した場合
の損失が、従来は５．４Ｗであったものが、本発明では
３．２Ｗ（Δｔｄ＝４５ｎＳ）となり、従来９０平方ｃ
ｍ必要であったアルミニウムの放熱板が、３０平方ｃｍ
となり、３分の１の大きさに改善された。
５０Ｖ、ドレイン電流ピーク値２Ａ、ノイズ電流ピーク
値１Ａ、およびドレイン電流パルス幅３００ｎＳで、図
７および８の特性のパワーＭＯＳＦＥＴを使用した場合
の損失が、従来は５．４Ｗであったものが、本発明では
３．２Ｗ（Δｔｄ＝４５ｎＳ）となり、従来９０平方ｃ
ｍ必要であったアルミニウムの放熱板が、３０平方ｃｍ
となり、３分の１の大きさに改善された。
【図１】本発明の第一実施例によるパワーＭＯＳＦＥＴ
の制御回路を示す回路図。
の制御回路を示す回路図。
【図２】図１でのパワーＭＯＳＦＥＴの電流電圧波形図
。
。
【図３】本発明の第二実施例によるパワーＭＯＳＦＥＴ
の制御回路を示す回路図。
の制御回路を示す回路図。
【図４】図３のパワーＭＯＳＦＥＴのゲートの電流波形
図。
図。
【図５】従来例によるパワーＭＯＳＦＥＴの制御回路を
示す回路図。
示す回路図。
【図６】図５でのパワーＭＯＳＦＥＴの電流電圧波形図
。
。
【図７】パワーＭＯＳＦＥＴのダイナミック入力特性図
。
。
【図８】パワーＭＯＳＦＥＴの「オン」電圧特性図。
１、１ａ、２２ パルス電圧
２、６、１４、１７、１９、２０ 抵抗３、４ イ
ンバータ ５ ダイオード ７、７ａ、２３ ドライブ回路 ８ 直流電圧 ９ リアクトル １０ コンデンサ １１ ファーストリカバリダイオード１２ 負荷 １３ パワーＭＯＳＦＥＴ １５、１８ （ＰＮＰ形の）トランジスタ１６ 定
電圧ダイオード ２１ （ＮＰＮ形の）トランジスタ
ンバータ ５ ダイオード ７、７ａ、２３ ドライブ回路 ８ 直流電圧 ９ リアクトル １０ コンデンサ １１ ファーストリカバリダイオード１２ 負荷 １３ パワーＭＯＳＦＥＴ １５、１８ （ＰＮＰ形の）トランジスタ１６ 定
電圧ダイオード ２１ （ＮＰＮ形の）トランジスタ
Claims (1)
- 【請求項１】 電界効果トランジスタのゲート端子に
接続され前記電界効果トランジスタの動作を制御する制
御信号を発生するドライブ回路において、前記制御信号
として、パルス信号の立上りの一定時間後に、前記パル
ス信号の振幅値よりも大なる振幅値を有する二段パルス
信号を発生する二段パルス信号発生回路を備えたことを
特徴とするドライブ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14985691A JPH04347927A (ja) | 1991-05-24 | 1991-05-24 | ドライブ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14985691A JPH04347927A (ja) | 1991-05-24 | 1991-05-24 | ドライブ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04347927A true JPH04347927A (ja) | 1992-12-03 |
Family
ID=15484145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14985691A Pending JPH04347927A (ja) | 1991-05-24 | 1991-05-24 | ドライブ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04347927A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6541826B2 (en) | 2001-02-16 | 2003-04-01 | Mitsubishi Denki Kabushiki Kaisha | Field effect semiconductor device and its production method |
| JP2009201096A (ja) * | 2008-01-22 | 2009-09-03 | Nec Electronics Corp | スイッチ回路 |
-
1991
- 1991-05-24 JP JP14985691A patent/JPH04347927A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6541826B2 (en) | 2001-02-16 | 2003-04-01 | Mitsubishi Denki Kabushiki Kaisha | Field effect semiconductor device and its production method |
| JP2009201096A (ja) * | 2008-01-22 | 2009-09-03 | Nec Electronics Corp | スイッチ回路 |
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