JP2016171438A - 半導体スイッチ及びスイッチシステム - Google Patents

Abstract

【課題】小型化できる半導体スイッチを提供する。【解決手段】実施形態によれば、半導体スイッチは、シリアルインターフェース回路と、ドライブ回路と、スイッチ回路と、多値変換回路と、を備える。前記シリアルインターフェース回路は、シリアルデータをパラレルデータに変換する。前記ドライブ回路は、前記パラレルデータに基づいて、第１の正電位及び負電位の２値を有する制御信号を生成する。前記スイッチ回路は、前記制御信号に基づいて複数の信号経路を切り替える。前記多値変換回路は、前記パラレルデータに含まれる制御データを、前記第１の正電位及び前記負電位を含む少なくとも４値を有する多値のパラレル信号に変換する。【選択図】図１

Description

本発明の実施形態は、半導体スイッチ及びスイッチシステムに関する。

携帯電話機等の携帯端末の高周波回路部においては、送信回路及び受信回路が高周波信号用スイッチ回路を介して共通のアンテナに選択的に接続されるようになっている。従来、このような高周波信号用スイッチ回路のスイッチ素子には、化合物半導体を用いたＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）が用いられてきたが、近年の低コスト化及び小型化の要求から、シリコン基板上に形成されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化物半導体電界効果トランジスタ）に置き換わりつつある。

但し、通常のシリコン基板上に形成されたＭＯＳＦＥＴでは、ソースあるいはドレイン電極とシリコン基板との間の寄生容量が大きいことと、シリコン基板は半導体であることから、高周波信号の電力損失が大きいといった問題がある。そこで、高周波信号用スイッチ回路をＳＯＩ（Silicon On Insulator）基板上に形成する技術が提案されている。

近年、携帯電話機等はマルチモード化及びマルチバンド化が進んでおり、それに伴い高周波スイッチに必要なポート数は１０を超えている。ポート数が増えると、必然的に、スイッチの接続状態を制御するのに必要な信号のビット数が増える。例えば、アンテナ端子と１０個のＲＦ端子との間の接続状態を切り替えるＳＰ１０Ｔ（Single-Pole 10-Throw）スイッチにおいては、少なくとも１０個の状態が必要であり、制御信号の必要ビット数は４となる。４ビットの制御信号をパラレルに入力する場合、当然４つの端子が必要である。この入力方式を一般にＧＰＩＯ（General Purpose Input / Output）方式と呼ぶ。

これに対して、シリアルデータ信号をクロック信号に同期させて入力させる方法もある。この入力方式を以後シリアル入力方式と呼ぶことにする。シリアル入力方式であれば、ポート数が増えても、シリアルデータ入力端子は１つだけで良いというメリットがある。そのため、従来の高周波スイッチはＧＰＩＯ方式が主流であったが、最近ではシリアル入力方式の要求が増えてきた。

また、シリアル入力方式には、高周波スイッチ以外の複数のＩＣを同一のシリアルデータ線で制御することができるというメリットもある。このように１つのシリアルデータ線に複数のＩＣを接続する場合、各ＩＣを識別するためのＩＤが必要となる。ＩＤの他にも、各種制御情報を格納するためのレジスタが設けられ、一般に、それらレジスタに格納されるデータは双方向に通信される。従って、シリアルインターフェース回路は、比較的大型化する。

そのため、１つの携帯端末内に複数の高周波半導体スイッチが設けられる場合、各高周波半導体スイッチにシリアルインターフェース回路を設けると、高周波半導体スイッチが大型化する。

特開２０１３−１７５８３４号公報

本発明が解決しようとする課題は、小型化できる半導体スイッチ及びスイッチシステムを提供することである。

実施形態によれば、半導体スイッチは、シリアルインターフェース回路と、ドライブ回路と、スイッチ回路と、多値変換回路と、を備える。前記シリアルインターフェース回路は、シリアルデータをパラレルデータに変換する。前記ドライブ回路は、前記パラレルデータに基づいて、第１の正電位及び負電位の２値を有する制御信号を生成する。前記スイッチ回路は、前記制御信号に基づいて複数の信号経路を切り替える。前記多値変換回路は、前記パラレルデータに含まれる制御データを、前記第１の正電位及び前記負電位を含む少なくとも４値を有する多値のパラレル信号に変換する。

第１の実施形態に係る高周波モジュールのブロック図である。 図１の第１の半導体スイッチのブロック図である。 図１の第２の半導体スイッチのブロック図である。 図２の第１のスイッチ回路の回路図である。 図２の多値変換回路の一部の構成を示す回路図である。 図５Ａの回路に対応する真理値表である。 トライステート・レベルシフタを示す回路図である。 第２の実施形態に係る高周波モジュールのブロック図である。 図７の第１の半導体スイッチのブロック図である。 クロック信号ＣＫ２と第２シリアルデータＤａｔａ２の波形図である。 図７の第２の半導体スイッチのブロック図である。 図１０のシリアル・パラレル変換回路を示すブロック図である。 第３の実施形態に係る高周波モジュールのブロック図である。 クロック信号ＣＫ３と、第２シリアルデータＤａｔａ３の波形図である。 図１２の第２の半導体スイッチのブロック図である。 第４の実施形態に係る高周波モジュールのブロック図である。 信号抽出回路のブロック図である。 第２シリアルデータＳｉｇ１、リセット信号Ｒｅｓｅｔ、クロック信号ＣＫ４、及び、第３シリアルデータＤａｔａ４を示す波形図である。 第５の実施形態に係る高周波モジュールのブロック図である。 比較例の高周波モジュールのブロック図である。

以下に、図面を参照して本発明の実施形態について説明する。これらの実施形態は、本発明を限定するものではない。

（第１の実施形態）
図１は、第１の実施形態に係る高周波モジュール（スイッチシステム）１のブロック図である。高周波モジュール１は、携帯電話機等の無線通信機器内に設けられる。図１に示すように、高周波モジュール１は、第１の半導体スイッチ１０と、第２の半導体スイッチ２０と、フィルタバンク３０と、を備える。

パワーアンプ（図示せず）から供給される高周波信号ＲＦｉｎは、第１の半導体スイッチ１０、フィルタバンク３０、及び、第２の半導体スイッチ２０をこの順に通過し、アンテナ１００に出力される。

第１の半導体スイッチ１０は、入力されたクロック信号ＣＫ及びシリアルデータＤａｔａに基づいて、複数の高周波信号端子ＲＦ１１〜ＲＦ１［ｎ］（ｎは２以上の整数）の中から１つを選択して、ＲＦ共通端子ＲＦ＿ＣＯＭと接続する。第２の半導体スイッチ２０は、第１の半導体スイッチ１０から供給される多値のパラレル信号ＰＳ１、ＰＳ２、・・・に基づいて、複数の高周波信号端子ＲＦ２１〜ＲＦ２［ｎ］の中から１つを選択して、アンテナ端子ＡＮＴと接続する。フィルタバンク３０は、それぞれ周波数特性が異なるｎ個のフィルタ（図示せず）を有する。フィルタバンク３０内の各フィルタは、高周波信号端子ＲＦ１１〜ＲＦ１［ｎ］の中の対応するものと、高周波信号端子ＲＦ２１〜ＲＦ２［ｎ］の中の対応するものとの間に接続されている。これにより、ＲＦ共通端子ＲＦ＿ＣＯＭに供給された高周波信号ＲＦｉｎは、フィルタバンク３０内の適切なフィルタを通過して、アンテナ端子ＡＮＴに接続されたアンテナ１００から送信される。クロック信号ＣＫ及びシリアルデータＤａｔａは、無線通信機器内のパワーアンプや他の半導体スイッチなど（図示せず）にも供給される。

第１の半導体スイッチ１０は、ワンチップ化することが可能だが、複数のチップで構成してもよいし、一部の構成部品をディスクリート部品で構成してもよい。本実施形態では、第１の半導体スイッチ１０の全体はＳＯＩ基板上に形成されている。ＳＯＩ基板は、高抵抗であることから、高周波信号が基板側に漏洩する信号ロスを抑制できる。第２の半導体スイッチ２０についても第１の半導体スイッチ１０と同様に構成できる。

図２は、図１の第１の半導体スイッチ１０のブロック図である。図２に示すように、第１の半導体スイッチ１０は、電源回路１１と、シリアルインターフェース回路１２と、デコーダ１３と、ドライブ回路１４と、高周波スイッチ回路（以下、第１のスイッチ回路と称す）１５と、多値変換回路１６と、を備える。

図３は、図１の第２の半導体スイッチ２０のブロック図である。図３に示すように、第２の半導体スイッチ２０は、電源回路２１と、２値変換回路２２と、デコーダ２３と、ドライブ回路２４と、高周波スイッチ回路（以下、第２のスイッチ回路と称す）２５と、を備える。

まず、第１の半導体スイッチ１０について説明する。

電源回路１１は、外部電源電位Ｖｄｄ２に基づいて、第１の正電位Ｖｐ、第２の正電位Ｖｄ＿ｉｎｔ及び負電位Ｖｎを生成する。図示は省略するが、電源回路１１は、第１の正電位Ｖｐを生成する第１のチャージポンプと、負電位Ｖｎを生成する第２のチャージポンプと、第２の正電位Ｖｄ＿ｉｎｔを生成する降圧回路と、を有する。第１の正電位Ｖｐ及び負電位Ｖｎは、ドライブ回路１４及び多値変換回路１６に供給される。第２の正電位Ｖｄ＿ｉｎｔは、デコーダ１３、ドライブ回路１４及び多値変換回路１６に供給される。例えば、外部電源電位Ｖｄｄ２は２．４Ｖ〜３．５Ｖであり、第１の正電位Ｖｐは３Ｖであり、第２の正電位Ｖｄ＿ｉｎｔは１．８Ｖであり、負電位Ｖｎは−３Ｖであってもよい。

シリアルインターフェース回路１２は、外部電源電位Ｖｄｄ１（例えば１．８Ｖ）が供給され、クロック信号ＣＫに同期して、シリアルデータＤａｔａをパラレルデータに変換して内部のレジスタに格納する。シリアルインターフェース回路１２は、例えば、８ビットのレジスタを１０個程度有しており、これらのレジスタにパラレルデータが書き込まれる。

シリアルインターフェース回路１２は、格納されたパラレルデータのうち、第１の半導体スイッチ１０の第１のスイッチ回路１５を制御するための制御データＡ１１、Ａ１２、・・・をデコーダ１３に供給し、第２の半導体スイッチ２０の第２のスイッチ回路２５を制御するための制御データＣ１、Ｃ２、・・・を多値変換回路１６に供給する。

シリアルインターフェース回路１２に格納されたパラレルデータは、第１及び第２のスイッチ回路１５，２５用の制御データ以外に、各種制御情報なども含んでいる。シリアルインターフェース回路１２は、双方向通信を行うことができ、内部のレジスタに格納された各種制御情報などのデータを読み出して、読み出されたデータをクロック信号ＣＫに同期してシリアルデータＤａｔａとして出力することもできる。

デコーダ１３は、制御データＡ１１、Ａ１２、・・・をデコードして、得られたデコード信号Ｄ１１〜Ｄ１［ｎ］をドライブ回路１４に供給する。

クロック信号ＣＫ、シリアルデータＤａｔａ、制御データＡ１１、Ａ１２、・・・、制御データＣ１、Ｃ２、・・・及びデコード信号Ｄ１１〜Ｄ１［ｎ］は、第２の正電位Ｖｄ＿ｉｎｔ及び基準電位の２値を有する。基準電位は、例えば０Ｖである。

ドライブ回路１４は、デコード信号Ｄ１１〜Ｄ１［ｎ］をレベル変換すると共に単相・差動変換し、得られた制御信号Ｃｏｎ１１〜Ｃｏｎ１［ｎ］、Ｃｏｎ１１／〜Ｃｏｎ１［ｎ］／を第１のスイッチ回路１５に供給する。つまり、ドライブ回路１４は、シリアルインターフェース回路１２に格納されたパラレルデータに基づいて、第１の正電位Ｖｐ及び負電位Ｖｎの２値を有する制御信号Ｃｏｎ１１〜Ｃｏｎ１［ｎ］、Ｃｏｎ１１／〜Ｃｏｎ１［ｎ］／を生成する。なお本明細書において、制御信号Ｃｏｎ１１／は制御信号Ｃｏｎ１１の論理反転信号を意味しており、他の信号における記号「／」も同様である。

第１のスイッチ回路１５は、ＳＰｎＴ（Single-Pole n-Throw）スイッチであり、制御信号Ｃｏｎ１１〜Ｃｏｎ１［ｎ］、Ｃｏｎ１１／〜Ｃｏｎ１［ｎ］／に基づいて複数の高周波信号経路を切り替える。具体的には、第１のスイッチ回路１５は、複数の高周波信号端子ＲＦ１１〜ＲＦ１［ｎ］の中から１つを選択して、ＲＦ共通端子ＲＦ＿ＣＯＭと接続する。ＲＦ共通端子ＲＦ＿ＣＯＭには高周波信号ＲＦｉｎが供給され、高周波信号端子ＲＦ１１〜ＲＦ１［ｎ］はフィルタバンク３０に接続されている。

多値変換回路１６は、第２の半導体スイッチ２０を制御するための制御データＣ１、Ｃ２、・・・を、第１の正電位Ｖｐ、第２の正電位Ｖｄ＿ｉｎｔ、負電位Ｖｎ及び基準電位の４値を有する多値のパラレル信号ＰＳ１、ＰＳ２、・・・に変換する。多値変換回路１６は、多値のパラレル信号ＰＳ１、ＰＳ２、・・・を第２の半導体スイッチ２０に供給する。

例えば、第２の半導体スイッチ２０の第２のスイッチ回路２５がＳＰ１２Ｔスイッチである場合（ｎ＝１２）、４ビットの制御データＣ１〜Ｃ４が必要である。この場合、本実施形態では、制御データＣ１〜Ｃ４を多値のパラレル信号ＰＳ１，ＰＳ２に変換し、２つの多値のパラレル信号ＰＳ１，ＰＳ２によって４ビットを表すことができる。

次に、第２の半導体スイッチ２０について説明する。第２の半導体スイッチ２０の電源回路２１、デコーダ２３、ドライブ回路２４、及び、第２のスイッチ回路２５は、第１の半導体スイッチ１０の電源回路１１、デコーダ１３、ドライブ回路１４、及び、第１のスイッチ回路１５と同様の機能を有する。以下では第１の半導体スイッチ１０との相違点を中心に説明する。

２値変換回路２２は、４値を有する多値のパラレル信号ＰＳ１、ＰＳ２、・・・を、第１の正電位Ｖｐ、第２の正電位Ｖｄ＿ｉｎｔ、負電位Ｖｎ及び基準電位に基づいて２値のパラレルデータＡ２１、Ａ２２、・・・に変換する。即ち、例えば１つの多値信号ＰＳ１は、２つのパラレルデータＡ２１、Ａ２２に変換される。

デコーダ２３は、パラレルデータＡ２１、Ａ２２、・・・をデコードして、得られたデコード信号Ｄ２１〜Ｄ２［ｎ］をドライブ回路２４に供給する。

パラレルデータＡ２１、Ａ２２、・・・及びデコード信号Ｄ２１〜Ｄ２［ｎ］は、第２の正電位Ｖｄｄ＿ｉｎｔ及び基準電位の２値を有する。

ドライブ回路２４は、デコード信号Ｄ２１〜Ｄ２［ｎ］をレベル変換すると共に単相・差動変換し、得られた制御信号Ｃｏｎ２１〜Ｃｏｎ２［ｎ］、Ｃｏｎ２１／〜Ｃｏｎ２［ｎ］／を第２のスイッチ回路２５に供給する。即ち、ドライブ回路２４は、パラレルデータＡ２１、Ａ２２、・・・に基づいて、第１の正電位Ｖｐ及び負電位Ｖｎの２値を有する制御信号Ｃｏｎ２１〜Ｃｏｎ２［ｎ］、Ｃｏｎ２１／〜Ｃｏｎ２［ｎ］／を生成する。

第２のスイッチ回路２５は、制御信号Ｃｏｎ２１〜Ｃｏｎ２［ｎ］、Ｃｏｎ２１／〜Ｃｏｎ２［ｎ］／に基づいて複数の高周波信号経路を切り替える。具体的には、第２のスイッチ回路２５は、複数の高周波信号端子ＲＦ２１〜ＲＦ２［ｎ］の中から１つを選択して、アンテナ端子ＡＮＴと接続する。高周波信号端子ＲＦ２１〜ＲＦ２［ｎ］はフィルタバンク３０に接続され、アンテナ端子ＡＮＴはアンテナ１００に接続されている。

ここで、比較例の高周波モジュール１Ｘについて説明する。

図１９は、比較例の高周波モジュール１Ｘのブロック図である。第１の半導体スイッチ１０Ｘのシリアルインターフェース回路１２は、２値のパラレル信号であるＧＰＩＯ制御信号ＧＰ１〜ＧＰ３を出力する。第２の半導体スイッチ２０Ｘは、ＧＰＩＯ制御信号ＧＰ１〜ＧＰ３に基づいて複数の高周波信号経路を切り替える。このような構成の長所は、第２の半導体スイッチ２０Ｘがシリアルインターフェース回路１２を備えないため、ＧＰＩＯ制御信号ＧＰ１〜ＧＰ３のビット数が少ない場合には第２の半導体スイッチ２０Ｘを小型化できることである。しかしながら、ＧＰＩＯ制御信号ＧＰ１〜ＧＰ３のビット数が増加する程、第１の半導体スイッチ１０Ｘの出力端子及び第２の半導体スイッチ２０Ｘの入力端子の数も増加するため、第１及び第２の半導体スイッチ１０Ｘ，２０Ｘが大型化してしまう。

例えば、第２の半導体スイッチ２０Ｘのスイッチ回路がＳＰ１２Ｔスイッチである場合、４ビットのＧＰＩＯ制御信号ＧＰ１〜ＧＰ４を供給するため、第１の半導体スイッチ１０Ｘと第２の半導体スイッチ２０Ｘは４本の信号線で接続される。

これに対して、本実施形態では、４ビットの制御データＣ１〜Ｃ４に基づく多値のパラレル信号ＰＳ１，ＰＳ２を供給するために２本の信号線を設ければよいため、入力端子、出力端子、入力パッド、出力パッド、及び、これらに接続されるＥＳＤ保護素子を、比較例よりも減らすことができる。従って、第１及び第２の半導体スイッチ１０，２０のそれぞれについて、比較例よりもチップサイズを縮小し、小型化できる。

第１のスイッチ回路１５の回路構成は特に限定されないが、以下に一例を説明する。第２のスイッチ回路２５の回路構成も同様である。

図４は、図２の第１のスイッチ回路１５の回路図である。第１のスイッチ回路１５は、共通ＲＦ端子ＲＦ＿ＣＯＭと複数の高周波端子ＲＦ１１〜ＲＦ１［ｎ］のそれぞれとの間に接続された単位スルースイッチ１５１と、各高周波端子ＲＦ１１〜ＲＦ１［ｎ］と基準電位との間に接続された単位シャントスイッチ１５２と、を備える。図４では、高周波端子ＲＦ１１に関する構成のみを示している。

単位スルースイッチ１５１は、多段直列接続された複数のＭＯＳＦＥＴと、各ＭＯＳＦＥＴのボディとゲートとの間に接続されたＰＮ接合ダイオードと、各ＭＯＳＦＥＴのゲートに接続された第１抵抗と、各ＭＯＳＦＥＴのドレインとソースとの間に接続された第２抵抗と、を備える。

単位スルースイッチ１５１の各ＭＯＳＦＥＴのゲートには、第１抵抗を介して制御信号Ｃｏｎ１１が供給される。

単位シャントスイッチ１５２も単位スルースイッチ１５１と同様の構成であり、単位シャントスイッチ１５２の各ＭＯＳＦＥＴのゲートには、第１抵抗を介して制御信号Ｃｏｎ１１／が供給される。

第１のスイッチ回路１５に用いられるＭＯＳＦＥＴはＮ型であり、その閾値電圧Ｖｔｈは例えば０Ｖ程度である。従って、前述のように、制御信号Ｃｏｎ１１〜Ｃｏｎ１［ｎ］、Ｃｏｎ１１／〜Ｃｏｎ１［ｎ］／のハイレベルは第１の正電位Ｖｐ（３Ｖ）であり、そのローレベルは負電位Ｖｎ（−３Ｖ）である。

多値変換回路１６の回路構成は特に限定されないが、以下に一例を説明する。

図５Ａは、図２の多値変換回路１６の一部の構成を示す回路図である。図５Ｂは、図５Ａの回路に対応する真理値表である。

図５Ａでは、多値のパラレル信号ＰＳ１を出力する回路部分のみを示しているが、多値のパラレル信号ＰＳ２等を出力する回路も同様に構成できる。多値変換回路１６は、トライステート・レベルシフタ１６１と、トライステートインバータ１６２と、を有する。

トライステート・レベルシフタ１６１とトライステートインバータ１６２は、それぞれ、セレクタ端子Ｓがハイレベルの時、入力端子ＩＮの信号を反転して出力し、セレクタ端子Ｓがローレベルの時、出力端子が高インピーダンス状態になる。

従って、図５Ｂに示すように、制御データＣ１，Ｃ２がハイレベル、制御データＣ４がローレベルである場合、制御データＣ３によらず、多値のパラレル信号ＰＳ１は負電位Ｖｎ（−３Ｖ）である。制御データＣ２がハイレベル、制御データＣ１，Ｃ４がローレベルである場合、制御データＣ３によらず、多値のパラレル信号ＰＳ１は第１の正電位Ｖｐ（＋３Ｖ）である。制御データＣ３及びＣ４がハイレベル、制御データＣ２がローレベルである場合、制御データＣ１によらず、多値のパラレル信号ＰＳ１は基準電位（０Ｖ）である。制御データＣ４がハイレベル、制御データＣ２，Ｃ３がローレベルである場合、制御データＣ１によらず、多値のパラレル信号ＰＳ１は第２の正電位Ｖｄ＿ｉｎｔ（＋１．８Ｖ）である。

図６は、トライステート・レベルシフタ１６１を示す回路図である。トライステート・レベルシフタ１６１は、インバータＩＮＶ１〜ＩＮＶ３と、レベルシフタＬＳ１〜ＬＳ３と、ＮＡＮＤ回路ＮＡ１と、ＰＭＯＳトランジスタＱ１と、ＮＭＯＳトランジスタＱ２と、を有する。

インバータＩＮＶ１，ＩＮＶ３は、第２の正電位Ｖｄ＿ｉｎｔを高電位電源とし、基準電位を低電位電源としたＣＭＯＳインバータである。

インバータＩＮＶ２は、基準電位を高電位電源とし、負電位Ｖｎ（−３Ｖ）を低電位電源としたＣＭＯＳインバータである。

レベルシフタＬＳ１，ＬＳ３は、出力信号のハイレベルを第１の正電位Ｖｐ（３Ｖ）にレベル変換する。レベルシフタＬＳ１，ＬＳ３の出力信号のローレベルは、基準電位である。

レベルシフタＬＳ２は、出力信号のローレベルを負電位Ｖｎ（−３Ｖ）にレベル変換する。レベルシフタＬＳ２の出力信号のハイレベルは、基準電位である。

セレクタ端子Ｓがハイレベルの時、トライステート・レベルシフタ１６１は、反転レベルシフタとして機能する。即ち、ハイレベルが１．８Ｖ、ローレベルが０Ｖの入力端子ＩＮの信号を、ハイレベルが３Ｖ、ローレベルが−３Ｖの信号にレベル変換すると共に論理反転し、出力端子ＯＵＴから出力する。

一方、セレクタ端子Ｓがローレベルの時、ＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２の両方がオフ状態となるため、出力端子ＯＵＴは高インピーダンスとなる。

以上で説明したように、本実施形態によれば、第２の半導体スイッチ２０を制御するための制御データＣ１、Ｃ２、・・・を多値のパラレル信号ＰＳ１、ＰＳ２、・・・に変換して、多値のパラレル信号ＰＳ１、ＰＳ２、・・・を第２の半導体スイッチ２０に供給しているので、第１及び第２の半導体スイッチ１０，２０の入力端子及び出力端子の数を少なくできる。そのため、第１及び第２の半導体スイッチ１０，２０を小型化できる。

また、第１及び第２のスイッチ回路１５，２５を駆動するために用いられる第１の正電位Ｖｐ及び負電位Ｖｎを用いて多値化及び２値化するので、多値化及び２値化するための電源回路を第１及び第２の半導体スイッチ１０，２０に追加する必要がない。

なお、第１の半導体スイッチ１０は、多値のパラレル信号ＰＳ１、ＰＳ２、・・・により、第２の半導体スイッチ２０とは異なる他の半導体スイッチを制御してもよい。このような他の半導体スイッチは、例えば、第１及び第２の半導体スイッチ１０，２０の高周波信号経路とは異なる高周波信号経路に設けられる。

また、第２の半導体スイッチ２０は、第１の半導体スイッチ１０によって制御されなくてもよく、例えば、クロック信号ＣＫ及びシリアルデータＤａｔａが供給されるパワーアンプなどの他の回路が生成した多値のパラレル信号ＰＳ１、ＰＳ２、・・・によって制御されてもよい。

また、第２の半導体スイッチ２０は、２値変換回路２２に替えてシリアルインターフェース回路１２及び多値変換回路１６を備えてもよく、第１の半導体スイッチ１０は、シリアルインターフェース回路１２及び多値変換回路１６に替えて２値変換回路２２を備えてもよい。つまり、クロック信号ＣＫ及びシリアルデータＤａｔａが第２の半導体スイッチ２０に供給され、第２の半導体スイッチ２０が多値のパラレル信号ＰＳ１、ＰＳ２、・・・を生成して第１の半導体スイッチ１０に供給してもよい。

さらに、第１の半導体スイッチ１０は、第１の正電位Ｖｐ及び負電位Ｖｎを第２の半導体スイッチ２０に供給してもよい。これにより、第２の半導体スイッチ２０の電源回路２１は、第２の正電位Ｖｄ＿ｉｎｔのみを生成すればよいため、第２の半導体スイッチ２０をより小型化できる。

また、多値変換回路１６は、制御データＣ１、Ｃ２、・・・を、第１の正電位Ｖｐ、第２の正電位Ｖｄ＿ｉｎｔ、負電位Ｖｎ及び基準電位を含む少なくとも４値を有する多値のパラレル信号ＰＳ１、ＰＳ２、・・・に変換すればよく、５値以上の多値のパラレル信号ＰＳ１、ＰＳ２、・・・に変換してもよい。

（第２の実施形態）
第２の実施形態では、第１の半導体スイッチ１０ＡがシリアルデータＤａｔａ２によって第２の半導体スイッチ２０Ａを制御する点において、第１の実施形態と異なる。以下では、第１の実施形態との相違点を中心に説明する。

図７は、第２の実施形態に係る高周波モジュール１Ａのブロック図である。高周波モジュール１Ａにおいて、第１の半導体スイッチ１０Ａ及び第２の半導体スイッチ２０Ａの内部構成が第１の実施形態と異なる。

図８は、図７の第１の半導体スイッチ１０Ａのブロック図である。第１の半導体スイッチ１０Ａは、シリアルインターフェース回路１２Ａの機能と、多値変換回路１６に替えてパラレル・シリアル変換回路１７を備える点が、図２と異なる。

シリアルインターフェース回路１２Ａは、クロック信号ＣＫに同期して、第１シリアルデータＤａｔａを第１パラレルデータに変換して内部のレジスタに格納する。シリアルインターフェース回路１２Ａは、格納された第１パラレルデータのうち、第１のスイッチ回路１５を制御するための制御データＡ１１、Ａ１２、・・・をデコーダ１３に供給し、第２の半導体スイッチ２０Ａを制御するための制御データＣ１〜Ｃ８をパラレル・シリアル変換回路１７に供給する。ここでは、制御データＣ１〜Ｃ８は８ビットである一例について説明する。また、シリアルインターフェース回路１２Ａは、クロック信号ＣＫに同期した内部クロック信号ＣＫ＿ｉｎｔをパラレル・シリアル変換回路１７に供給する。

パラレル・シリアル変換回路１７は、第２のスイッチ回路２５を切り替えるための切り替え期間において、制御データＣ１〜Ｃ８を第２シリアルデータＤａｔａ２に変換し、当該第２シリアルデータＤａｔａ２を第２の信号線Ｌ２を介して第２の半導体スイッチ２０Ａに供給する。

また、パラレル・シリアル変換回路１７は、切り替え期間において、内部クロック信号ＣＫ＿ｉｎｔに同期したクロック信号ＣＫ２、即ち第２シリアルデータＤａｔａ２に同期したクロック信号ＣＫ２を、第１の信号線Ｌ１を介して第２の半導体スイッチ２０Ａに供給する。第２シリアルデータＤａｔａ２は、第１シリアルデータＤａｔａと異なり、単方向に出力される。このようなパラレル・シリアル変換回路１７の回路規模は、相対的に小さい。

図９は、クロック信号ＣＫ２と第２シリアルデータＤａｔａ２の波形図である。

切り替え期間（時刻ｔ１〜ｔ２）以外では、クロック信号ＣＫ２及び第２シリアルデータＤａｔａ２はローレベルである。

切り替え期間の開始時（時刻ｔ１）において、クロック信号ＣＫ２がローレベルの時に、第２シリアルデータＤａｔａ２にスタートフラグ（Ｓｔａｒｔ ｆｌａｇ）が生成される。スタートフラグは、パルスである。

スタートフラグが生成された後、クロック信号ＣＫ２にクロックパルスが生成されると共に、クロック信号ＣＫ２に同期して第２シリアルデータＤａｔａ２に制御データＣ１〜Ｃ８が順次生成される。最終ビットの制御データＣ８が生成されると、クロック信号ＣＫ２のクロックパルスの生成は終了される。

図１０は、図７の第２の半導体スイッチ２０Ａのブロック図である。図１０に示すように、第２の半導体スイッチ２０Ａは、２値変換回路２２に替えてシリアル・パラレル変換回路２６を備える点が、図６と異なる。

シリアル・パラレル変換回路２６は、クロック信号ＣＫ２に同期して、第２シリアルデータＤａｔａ２を第２パラレルデータＡ２１、Ａ２２、・・・に変換する。

第２のスイッチ回路２５は、第１の実施形態と同様に、第２パラレルデータＡ２１、Ａ２２、・・・に基づいて複数の高周波信号経路を切り替える。

図１１は、図１０のシリアル・パラレル変換回路２６を示すブロック図である。シリアル・パラレル変換回路２６は、スタート検出回路２６１と、カウンタ２６２と、シフトレジスタ２６３と、スイッチ制御信号用レジスタ２６４と、を有する。

スタート検出回路２６１は、クロック信号ＣＫ２がローレベルの時に第２シリアルデータＤａｔａ２にスタートフラグを検出すると、リセット信号ＲＥによりカウンタ２６２をリセットする。

カウンタ２６２は、８ビットカウンタであり、クロック信号ＣＫ２のクロックパルスをカウントする。カウンタは、８ビットまでカウントすると、クロック信号ＣＫ２の最後のクロックパルスの立ち下がりエッジに同期してラッチ信号ＳＬを出力する。

シフトレジスタ２６３は、縦続接続された複数のＤタイプフリップフロップ（ＤＦＦ）を有し、クロック信号ＣＫ２に同期して、第２シリアルデータＤａｔａ２を順次シフトする。

スイッチ制御信号用レジスタ２６４は、複数のＤタイプフリップフロップ（ＤＦＦ）を有し、カウンタ２６２からのラッチ信号ＳＬにより、シフトレジスタ２６３の複数のＤタイプフリップフロップの出力データをラッチする。スイッチ制御信号用レジスタ２６４の複数のＤタイプフリップフロップの出力データは、第２パラレルデータＡ２１、Ａ２２、・・・である。

図９に示すように、シフトレジスタ２６３がクロック信号ＣＫ２の立ち上がりエッジに同期して第２シリアルデータＤａｔａ２をラッチするよう、クロック信号ＣＫ２及び第２シリアルデータＤａｔａ２は生成されている。

このようなシリアル・パラレル変換回路２６の回路規模も、相対的に小さい。

以上で説明したように、本実施形態によれば、第２の半導体スイッチ２０Ａを制御するための制御データＣ１〜Ｃ８を第２シリアルデータＤａｔａ２に変換して第２の半導体スイッチ２０Ａに供給するようにしているので、第２シリアルデータＤａｔａ２とクロック信号ＣＫ２とを伝送する２本の信号線を設ければよい。そのため、３ビット以上の制御データを供給する必要がある場合に、入力端子、出力端子、入力パッド、出力パッド、及び、これらに接続されるＥＳＤ保護素子を、前述した比較例よりも減らすことができる。従って、第１及び第２の半導体スイッチ１０Ａ，２０Ａのそれぞれについて、比較例よりもチップサイズを縮小し、小型化できる。

なお、第１の半導体スイッチ１０Ａは、第１及び第２の信号線Ｌ１，Ｌ２とは異なる２本の電源供給ラインを用いて、第１の正電位Ｖｐ及び負電位Ｖｎを第２の半導体スイッチ２０Ａに供給してもよい。これにより、第２の半導体スイッチ２０Ａの電源回路２１は第２の正電位Ｖｄ＿ｉｎｔのみを生成すればよいため、第２の半導体スイッチ２０Ａをより小型化できる。

（第３の実施形態）
第３の実施形態では、第１及び第２の信号線Ｌ１，Ｌ２を用いて第１の半導体スイッチ１０Ｂから第２の半導体スイッチ２０Ｂに電源を供給する点において、第２の実施形態と異なる。以下では、第２の実施形態との相違点を中心に説明する。

図１２は、第３の実施形態に係る高周波モジュール１Ｂのブロック図である。高周波モジュール１Ｂにおいて、第１の半導体スイッチ１０Ｂ及び第２の半導体スイッチ２０Ｂの内部構成が第２の実施形態と異なる。

第１の半導体スイッチ１０Ｂにおいては、パラレル・シリアル変換回路１７Ｂの機能が第２の実施形態と異なる。

図１３は、クロック信号ＣＫ３と、第２シリアルデータＤａｔａ３の波形図である。図１３に示すように、第２のスイッチ回路２５を切り替えるための切り替え期間（時刻ｔ１１〜ｔ１２）以外では、クロック信号ＣＫ３は第１の正電位（第１の電位）Ｖｐであり、第２シリアルデータＤａｔａ３は負電位（第２の電位）Ｖｎである。

つまり、パラレル・シリアル変換回路１７Ｂは、切り替え期間（時刻ｔ１１〜ｔ１２）以外では、第１の信号線Ｌ１に第１の正電位Ｖｐを供給し、第２の信号線Ｌ２に負電位Ｖｎを供給する。

パラレル・シリアル変換回路１７Ｂは、切り替え期間の開始時（時刻ｔ１１）には、クロック信号ＣＫ３が第１の正電位Ｖｐ３の時に、第２シリアルデータＤａｔａ３にスタートフラグ（Ｓｔａｒｔ ｆｌａｇ）を生成する。スタートフラグは、第２の正電位Ｖｄｄ＿ｉｎｔのパルスである。

スタートフラグが生成された後、クロック信号ＣＫ３にクロックパルスが生成されると共に、クロック信号ＣＫ３に同期して、第２シリアルデータＤａｔａ３に制御データＣ１〜Ｃ８が順次生成される。最終ビットのデータＣ８が生成された後、切り替え信号送信の完了の合図となるエンドフラグ（Ｅｎｄ Ｆｌａｇ）が生成されると共に、クロック信号の生成が終了される。エンドフラグは、ハイレベルである。この切り替え期間においては、クロック信号ＣＫ３と第２シリアルデータＤａｔａ３のローレベルは０Ｖであり、ハイレベルは第２の正電位Ｖｄ＿ｉｎｔである。

エンドフラグが生成された後、時刻ｔ１２において、再び、クロック信号ＣＫ３は第１の正電位Ｖｐ３になり、第２シリアルデータＤａｔａ３は負電位Ｖｎになる。

図１４は、図１２の第２の半導体スイッチ２０Ｂのブロック図である。図１４に示すように、第２の半導体スイッチ２０Ｂは、電源回路２１に替えて降圧型レギュレータ２１Ｂを備え、バッファ２７と、ＰＭＯＳトランジスタ（スイッチ素子）２８と、をさらに備える点が、図１０と異なる。また、シリアル・パラレル変換回路２６Ｂの機能も、図１０と異なる。

シリアル・パラレル変換回路２６Ｂは、第２の実施形態の機能に加え、ハイレベル又はローレベルのＶｐ遮断信号ＳＶｐを出力する。

バッファ２７は、外部電源電位Ｖｄｄ２を電源として動作し、Ｖｐ遮断信号ＳＶｐのハイレベルの信号レベルを外部電源電位Ｖｄｄ２に変換して、ＰＭＯＳトランジスタ２８のゲートに供給する。Ｖｐ遮断信号ＳＶｐのローレベルは、基準電位である。

ＰＭＯＳトランジスタ２８のソースは、第１の信号線Ｌ１に接続され、ドレインはドライブ回路２４に接続されている。ＰＭＯＳトランジスタ２８は、切り替え期間において第１の信号線Ｌ１とドライブ回路２４との間の電流経路を遮断し、切り替え期間以外において第１の信号線Ｌ１とドライブ回路２４との間の電流経路を導通させる。

第２の信号線Ｌ２は、ドライブ回路２４に接続されている。

ドライブ回路２４は、第１及び第２の信号線Ｌ１，Ｌ２を介して第１の正電位Ｖｐ及び負電位Ｖｎが供給され、第２パラレルデータＡ２１、Ａ２２、・・・に基づいて、第１の正電位Ｖｐ及び負電位Ｖｎの２値を有する制御信号Ｃｏｎ２１〜Ｃｏｎ２［ｎ］、Ｃｏｎ２１／〜Ｃｏｎ２［ｎ］／を生成する。

そのため、第２の半導体スイッチ２０Ｂは、第１の正電位Ｖｐ及び負電位Ｖｎを生成する電源回路を備えていない。降圧型レギュレータ２１Ｂは、外部電源電位Ｖｄｄ２を降圧して第２の正電位Ｖｄ＿ｉｎｔを生成する。

外部電源電位Ｖｄｄ２の最小値をＶｄｄ２＿ｍｉｎとすると、ＰＭＯＳトランジスタ２８の閾値Ｖｔｈは、
｜Ｖｔｈ｜＞Ｖｐ−Ｖｄｄ２＿ｍｉｎ
に設定される。例えば、Ｖｐ＝３Ｖ、Ｖｄｄ２＿ｍｉｎ＝２．４Ｖの場合、｜Ｖｔｈ｜＞０．６Ｖに設定される。

このように閾値Ｖｔｈが設定されることにより、外部電源電位Ｖｄｄ２が最小値Ｖｄｄ２＿ｍｉｎになっている場合であっても、Ｖｐ遮断信号ＳＶｐがハイレベルの時、ＰＭＯＳトランジスタ２８はオフ状態となり、ドライブ回路２４には第１の正電位Ｖｐが供給されない。これにより、切り替え期間においてドライブ回路２４が不要な動作を行い難いようにできる。

一方、Ｖｐ遮断信号ＳＶｐがローレベルの時、ＰＭＯＳトランジスタ２８はオン状態となり、ドライブ回路２４に第１の正電位Ｖｐが供給される。

次に、シリアル・パラレル変換回路２６Ｂの動作について、図１３を参照しながら説明する。例えば、シリアル・パラレル変換回路２６Ｂの基本的な構成は図１１と同様であり、更に、Ｖｐ遮断信号ＳＶｐを生成する回路、及び、エンドフラグを格納するエンドフラグ格納用レジスタを有してもよい（図示せず）。

（１）クロック信号ＣＫ３が第１の正電位Ｖｐであり、且つ、第２シリアルデータＤａｔａ３が負電位Ｖｎの時（時刻ｔ１１まで）
第２パラレルデータＡ２１、Ａ２２、・・・は、先の切り替え動作の際にラッチされたデータである。また、Ｖｐ遮断信号ＳＶｐは０Ｖである。

よって、この時、ドライブ回路２４には、第１の正電位Ｖｐと負電位Ｖｎが共に供給され、且つ、先の切り替え動作で確定したデコード信号Ｄ２１、Ｄ２２、・・・が入力されている。ドライブ回路２４は、制御信号Ｃｏｎ２１〜Ｃｏｎ２［ｎ］、Ｃｏｎ２１／〜Ｃｏｎ２［ｎ］／を生成している。第２のスイッチ回路２５は、この制御信号Ｃｏｎ２１〜Ｃｏｎ２［ｎ］、Ｃｏｎ２１／〜Ｃｏｎ２［ｎ］／に基づいて高周波信号経路を選択している。

（２）クロック信号ＣＫ３が第１の正電位Ｖｐであり、且つ、第２シリアルデータＤａｔａ３からスタートフラグが検出された時（時刻ｔ１１）
Ｖｐ遮断信号ＳＶｐはハイレベルとなり、ドライブ回路２４への第１の正電位Ｖｐの供給は遮断される。

また、シリアル・パラレル変換回路２６Ｂ内のカウンタとエンドフラグ格納用レジスタがリセットされる。

（３）クロック信号ＣＫ３にクロックパルスが発生し、第２シリアルデータＤａｔａ３として制御データＣ１〜Ｃ８が入力された時
シリアル・パラレル変換回路２６Ｂ内のシフトレジスタに、制御データＣ１〜Ｃ８が順次格納される。

（４）エンドフラグを認識した時
シリアル・パラレル変換回路２６Ｂにおいて、シフトレジスタの各ビットの制御データＣ１〜Ｃ８が制御信号格納用レジスタにラッチされると同時に、Ｖｐ遮断信号ＳＶｐが０Ｖになる。よって、ＰＭＯＳトランジスタ２８はオン状態となり、ドライブ回路２４に第１の正電位Ｖｐが供給される。これにより、第２のスイッチ回路２５の高周波信号経路は、新たな制御信号Ｃｏｎ２１〜Ｃｏｎ２［ｎ］、Ｃｏｎ２１／〜Ｃｏｎ２［ｎ］／に基づいて切り替わる。

以上で説明したように、本実施形態によれば、第１の半導体スイッチ１０Ｂから第２の半導体スイッチ２０Ｂに第１の正電位Ｖｐ及び負電位Ｖｎを供給しているので、第２の半導体スイッチ２０Ｂは、第１の正電位Ｖｐ及び負電位Ｖｎを生成する必要がない。そのため、第２の半導体スイッチ２０Ｂを第２の実施形態より小型化できる。

また、第１の正電位Ｖｐ及び負電位Ｖｎは、第１及び第２の信号線Ｌ１，Ｌ２を用いて供給される。そのため、第２の実施形態において第１の正電位Ｖｐ及び負電位Ｖｎを第１及び第２の信号線Ｌ１，Ｌ２以外の２本の電源供給ラインを用いて供給する場合と比較しても、入力端子と出力端子の数を減らすことができ、第１及び第２の半導体スイッチ１０Ｂ，２０Ｂを小型化できる。

（第４の実施形態）
第４の実施形態では、第１の半導体スイッチ１０Ｃが多値シリアルデータによって第２の半導体スイッチ２０Ｃを制御する点において、第２の実施形態と異なる。以下では、第２の実施形態との相違点を中心に説明する。

図１５は、第４の実施形態に係る高周波モジュール１Ｃのブロック図である。高周波モジュール１Ｃにおいて、第１の半導体スイッチ１０Ｃ及び第２の半導体スイッチ２０Ｃの内部構成が第２の実施形態と異なる。

第１の半導体スイッチ１０Ｃにおいては、パラレル・シリアル変換回路１７Ｃの機能が第２の実施形態と異なる。パラレル・シリアル変換回路１７Ｃは、第１パラレルデータに含まれる第２の半導体スイッチ２０Ｃを制御するための制御データＣ１，Ｃ２，・・・を、第２シリアルデータＳｉｇ１に変換し、第２の半導体スイッチ２０Ｃに送信する。つまり、パラレル・シリアル変換回路１７Ｃは、４値シリアルデータ送信回路として機能する。

第２シリアルデータＳｉｇ１は、第１の正電位Ｖｐ、第２の正電位Ｖｄ＿ｉｎｔ、負電位Ｖｎ及び基準電位の４値を有する。第２シリアルデータＳｉｇ１は、リセット信号Ｒｅｓｅｔと、クロック信号ＣＫ４と、クロック信号ＣＫ４に同期した第３シリアルデータＤａｔａ４と、を含む。

第２の半導体スイッチ２０Ｃは、第２の実施形態の構成に加え、信号抽出回路（４値シリアルデータ受信回路）２７を更に備える。また、シリアル・パラレル変換回路２６Ｃの機能が第２の実施形態と異なる。

信号抽出回路２７は、第１の正電位Ｖｐ、第２の正電位Ｖｄ＿ｉｎｔ、負電位Ｖｎ及び基準電位に基づいて、第２シリアルデータＳｉｇ１からリセット信号Ｒｅｓｅｔと、クロック信号ＣＫ４と、第３シリアルデータＤａｔａ４とを抽出する。リセット信号Ｒｅｓｅｔ、クロック信号ＣＫ４、及び、第３シリアルデータＤａｔａ４は、第２の正電位Ｖｄｄ＿ｉｎｔと基準電位の２値を有する。

図１６は、信号抽出回路２７のブロック図である。図１６に示すように、信号抽出回路２７は、データ抽出回路２７１と、クロック抽出回路２７２と、リセット信号抽出回路２７３と、を有する。

データ抽出回路２７１には、電源電位として第１の正電位Ｖｐと第２の正電位Ｖｄｄ＿ｉｎｔとが供給されている。データ抽出回路２７１は、第２シリアルデータＳｉｇ１から第３シリアルデータＤａｔａ４を抽出する。

クロック抽出回路２７２には、電源電位として第２の正電位Ｖｄｄ＿ｉｎｔが供給されている。クロック抽出回路２７２は、第２シリアルデータＳｉｇ１からクロック信号ＣＫ４を抽出する。

リセット信号抽出回路２７３には、電源電位として負電位Ｖｎと第２の正電位Ｖｄｄ＿ｉｎｔとが供給されている。リセット信号抽出回路２７３は、第２シリアルデータＳｉｇ１からリセット信号Ｒｅｓｅｔを抽出する。

図１７は、第２シリアルデータＳｉｇ１、リセット信号Ｒｅｓｅｔ、クロック信号ＣＫ４、及び、第３シリアルデータＤａｔａ４を示す波形図である。

第２シリアルデータＳｉｇ１は、第１の正電位Ｖｐのパルスと、第２の正電位Ｖｄ＿ｉｎｔのパルスと、負電位Ｖｎのパルスと、を含むＲＴＺ（Return to Zero）信号である。

まず、時刻ｔ２１において、第２シリアルデータＳｉｇ１に負電位のパルスが現れる。

抽出されたリセット信号Ｒｅｓｅｔは、第２シリアルデータＳｉｇ１の負電位のパルスに対応したリセットパルスを有する。つまり、リセット信号Ｒｅｓｅｔは、時刻ｔ２１から負電位のパルスに対応した期間内でハイレベルになる。

次に、時刻ｔ２２において第２シリアルデータＳｉｇ１に第１の正電位Ｖｐのパルスが現れ、時刻ｔ２３において第２の正電位Ｖｄ＿ｉｎｔのパルスが現れる。時刻ｔ２４以降も同様に、第２シリアルデータＳｉｇ１に第１の正電位Ｖｐのパルス又は第２の正電位Ｖｄ＿ｉｎｔのパルスが周期的に現れる。

抽出されたクロック信号ＣＫ４は、第１の正電位Ｖｐのパルス及び第２の正電位Ｖｄ＿ｉｎｔのパルスに対応するクロックパルスを有する。従って、クロック信号ＣＫ４は、時刻ｔ２２から第１の正電位Ｖｐのパルスに対応した期間内でハイレベルになり、時刻ｔ２３から第２の正電位Ｖｄ＿ｉｎｔのパルスに対応した期間内でハイレベルになり、時刻ｔ２４以降も同様である。

抽出された第３シリアルデータＤａｔａ４は、第１の正電位Ｖｐのパルスに対応する、第１の正電位Ｖｐのパルスより遅延しているパルスを有する。

従って、第３シリアルデータＤａｔａ４は、時刻ｔ２２の後、第１の正電位Ｖｐのパルスに対応した期間内でハイレベルになり、その後はローレベルであり、時刻ｔ２４の後、第１の正電位Ｖｐのパルスに対応した期間内でハイレベルになり、以降も同様である。つまり、第３シリアルデータＤａｔａ４は、第２の正電位Ｖｄ＿ｉｎｔのパルスに対応した期間ではローレベルである。

図１５に戻り、信号抽出回路２７からのリセット信号Ｒｅｓｅｔ、第３シリアルデータＤａｔａ４及びクロック信号ＣＫ４は、シリアル・パラレル変換回路２６Ｃに入力さる。シリアル・パラレル変換回路２６Ｃは、リセット信号Ｒｅｓｅｔによりリセットされた後、クロック信号ＣＫ４に同期して第３シリアルデータＤａｔａ４を第２パラレルデータＡ２１、Ａ２２、・・・に変換する。

前述のように、第３シリアルデータＤａｔａ４のパルスは遅延しているので、シリアル・パラレル変換回路２６Ｃは、クロック信号ＣＫ４の立ち下がりエッジで第３シリアルデータＤａｔａ４をラッチできる。

第２の実施形態と同様に、第２のスイッチ回路２５は、第２パラレルデータＡ２１、Ａ２２、・・・に基づいて複数の高周波信号経路を切り替える。

このように本実施形態では、制御データＣ１，Ｃ２，・・・のビット数によらず、第１の半導体スイッチ１０Ｃと第２の半導体スイッチ２０Ｃとの間の信号線の数は、１本である。

これに対して、比較例では、制御データが３ビットの場合、信号線の数は３本であり、制御データのビット数の増加に応じて信号線の数も増加する。

従って、本実施形態によれば、第２の半導体スイッチ２０を制御するための制御データＣ１，Ｃ２，・・・のビット数が増える程、高周波モジュール１Ｃのサイズを比較例より小型化できる度合いが向上する。

また、２本の第１及び第２の信号線Ｌ１，Ｌ２が必要な第２の実施形態よりも、高周波モジュール１Ｃのサイズを小型化できる。

（第５の実施形態）
第５の実施形態では、第１の半導体スイッチ１０Ｄから第２の半導体スイッチ２０Ｄに電源が供給される点において、第４の実施形態と異なる。以下では、第４の実施形態との相違点を中心に説明する。

図１８は、第５の実施形態に係る高周波モジュール１Ｄのブロック図である。高周波モジュール１Ｄにおいて、第１の半導体スイッチ１０Ｄ及び第２の半導体スイッチ２０Ｄの内部構成が第４の実施形態と異なる。具体的には、第１の半導体スイッチ１０Ｄの電源回路１１は、第１の正電位Ｖｐ及び負電位Ｖｎを生成すると共に、２本の電源供給ラインを用いて、第１の正電位Ｖｐ及び負電位Ｖｎを第２の半導体スイッチ２０Ｄに供給する。

本実施形態によれば、第２の半導体スイッチ２０Ｄは、第１の正電位Ｖｐ及び負電位Ｖｎを生成する必要がない。そのため、第２の半導体スイッチ２０Ｄの構成を簡略化できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１，１Ａ〜１Ｄ 高周波モジュール（スイッチシステム）
１０，１０Ａ〜１０Ｄ 第１の半導体スイッチ
１１ 電源回路
１２，１２Ａ シリアルインターフェース回路
１３ デコーダ
１４ ドライブ回路
１５ 高周波スイッチ回路（第１のスイッチ回路）
１６ 多値変換回路
１７，１７Ｂ，１７Ｃ パラレル・シリアル変換回路
２０，２０Ａ〜２０Ｄ 第２の半導体スイッチ
２１ 電源回路
２１Ｂ 降圧型レギュレータ
２２ ２値変換回路
２３ デコーダ
２４ ドライブ回路
２５ 高周波スイッチ回路（第２のスイッチ回路）
２６，２６Ｂ，２６Ｃ シリアル・パラレル変換回路
２７ 信号抽出回路
３０ フィルタバンク

Claims (12)

1. シリアルデータをパラレルデータに変換するシリアルインターフェース回路と、
   前記パラレルデータに基づいて、第１の正電位及び負電位の２値を有する制御信号を生成するドライブ回路と、
   前記制御信号に基づいて複数の信号経路を切り替えるスイッチ回路と、
   前記パラレルデータに含まれる制御データを、前記第１の正電位及び前記負電位を含む少なくとも４値を有する多値のパラレル信号に変換する多値変換回路と、
   を備える半導体スイッチ。
2. 前記シリアルデータ及び前記パラレルデータは、第２の正電位及び基準電位の２値を有し、
   前記多値変換回路は、前記制御データを、前記第１の正電位、前記第２の正電位、前記負電位及び前記基準電位を含む少なくとも４値を有する前記多値のパラレル信号に変換する、請求項１に記載の半導体スイッチ。
3. 第１の正電位及び負電位を含む少なくとも４値を有する多値のパラレル信号を、２値のパラレルデータに変換する２値変換回路と、
   前記パラレルデータに基づいて、前記第１の正電位及び前記負電位の２値を有する制御信号を生成するドライブ回路と、
   前記制御信号に基づいて複数の信号経路を切り替えるスイッチ回路と、
   を備える半導体スイッチ。
4. 前記２値変換回路は、前記第１の正電位、第２の正電位、前記負電位及び基準電位を含む少なくとも４値を有する多値のパラレル信号を、前記第２の正電位及び前記基準電位の２値を有する前記パラレルデータに変換する、請求項３に記載の半導体スイッチ。
5. 第１の半導体スイッチと、
   第２の半導体スイッチと、を備え、
   前記第１の半導体スイッチは、
   第１シリアルデータを第１パラレルデータに変換するシリアルインターフェース回路と、
   前記第１パラレルデータに基づいて複数の信号経路を切り替える第１のスイッチ回路と、
   前記第１パラレルデータに含まれる前記第２の半導体スイッチを制御するための制御データを、第２シリアルデータに変換し、当該第２シリアルデータを前記第２の半導体スイッチに供給するパラレル・シリアル変換回路と、を有し、
   前記第２の半導体スイッチは、前記第２シリアルデータに基づいて複数の信号経路を切り替える第２のスイッチ回路を有する、スイッチシステム。
6. 前記パラレル・シリアル変換回路は、前記第２のスイッチ回路を切り替えるための切り替え期間において、前記第２シリアルデータに同期したクロック信号を第１の信号線を介して前記第２の半導体スイッチに供給し、前記第２シリアルデータを第２の信号線を介して前記第２の半導体スイッチに供給し、
   前記パラレル・シリアル変換回路は、前記切り替え期間以外には、前記第１の信号線に第１の電位を供給し、前記第２の信号線に第２の電位を供給し、
   前記第２の半導体スイッチは、
   前記クロック信号に同期して前記第２シリアルデータを第２パラレルデータに変換するシリアル・パラレル変換回路と、
   前記第１及び第２の信号線を介して前記第１の電位及び前記第２の電位が供給され、前記第２パラレルデータに基づいて前記第１の電位及び前記第２の電位の２値を有する制御信号を生成するドライブ回路と、を有し、
   前記第２のスイッチ回路は、前記制御信号に基づいて複数の信号経路を切り替える、請求項５に記載のスイッチシステム。
7. 前記第２の半導体スイッチは、前記切り替え期間において前記第１の信号線と前記ドライブ回路との間の電流経路を遮断し、前記切り替え期間以外において前記第１の信号線と前記ドライブ回路との間の電流経路を導通させるスイッチ素子を有する、請求項６に記載のスイッチシステム。
8. 前記第１の半導体スイッチは、前記第１パラレルデータに基づいて、第１の正電位及び負電位の２値を有する第１制御信号を生成する第１のドライブ回路を有し、
   前記第１のスイッチ回路は、前記第１制御信号に基づいて複数の信号経路を切り替え、
   前記第１シリアルデータ及び前記第１パラレルデータは、第２の正電位及び基準電位の２値を有し、
   前記パラレル・シリアル変換回路は、前記制御データを、前記第１の正電位、前記第２の正電位、前記負電位及び前記基準電位を含む少なくとも４値を有する前記第２シリアルデータに変換する、請求項５に記載のスイッチシステム。
9. 前記第２シリアルデータは、リセット信号と、クロック信号と、前記クロック信号に同期した第３シリアルデータと、を含み、
   前記第２の半導体スイッチは、
   前記第１の正電位、前記第２の正電位、前記負電位及び前記基準電位に基づいて、前記第２シリアルデータから前記リセット信号と、前記クロック信号と、前記第３シリアルデータとを抽出する信号抽出回路と、
   前記リセット信号によりリセットされた後、前記クロック信号に同期して前記第３シリアルデータを第２パラレルデータに変換するシリアル・パラレル変換回路と、
   前記第２パラレルデータに基づいて、前記第１の正電位及び前記負電位の２値を有する第２制御信号を生成する第２のドライブ回路と、を有し、
   前記第２のスイッチ回路は、前記第２制御信号に基づいて複数の信号経路を切り替える、請求項８に記載のスイッチシステム。
10. 前記第２シリアルデータは、前記第１の正電位のパルスと、前記第２の正電位のパルスと、前記負電位のパルスと、を含むＲＴＺ（Return to Zero）信号であり、
    前記リセット信号は、前記負電位のパルスに対応するリセットパルスを有し、
    前記クロック信号は、前記第１の正電位のパルス及び前記第２の正電位のパルスに対応するクロックパルスを有し、
    前記第３シリアルデータは、前記第１の正電位のパルス又は前記第２の正電位のパルスに対応するパルスを有する、請求項９に記載のスイッチシステム。
11. 前記第３シリアルデータのパルスは、前記第１の正電位のパルス又は前記第２の正電位のパルスより遅延している、請求項９又は請求項１０に記載のスイッチシステム。
12. 前記第１の半導体スイッチは、前記第１の正電位及び前記負電位を生成すると共に、前記第１の正電位及び前記負電位を前記第２の半導体スイッチに供給する電源回路を有する、請求項８から請求項１１の何れかに記載のスイッチシステム。

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