JP2012119763A - 半導体装置 - Google Patents
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Abstract
【解決手段】実施形態によれば、インタフェース部と、駆動回路部と、スイッチ部と、電源回路部と、を備えた半導体装置が提供される。前記インタフェース部は、フローティング状態のバックゲートを有しSOI基板上に設けられた第1のMOSFETを含み、入力したシリアルデータの端子切替信号をパラレルデータに変換する。前記電源回路部は、ソースに接続されたバックゲートを有し前記SOI基板上に設けられた第2のMOSFETを含み、前記インタフェース部に供給される電源の電位よりも高いオン電位を生成する。前記駆動回路部は、ソースに接続されたバックゲートを有し前記SOI基板上に設けられた第3のMOSFETを含み、前記パラレルデータに応じて、前記オン電位をハイレベルとする制御信号を出力する。前記スイッチ部は、前記SOI基板上に設けられ、前記制御信号を入力して端子間の接続を切り替える。
【選択図】図1
Description
しかし、周波数バンドの増加に伴う高周波端子数の増加やシステム化に対応するため、端子切替信号を高速でシリアル伝送することが検討されているが、消費電力の増大も懸念される。
図1は、第1の実施形態に係る半導体装置の構成を例示するブロック図である。
図1に表したように、半導体装置1においては、SOI基板2上に、共通端子ANTと、各高周波端子RF1〜RFk(kは2以上の自然数)と、の端子間の接続を切り替えるスイッチ部3が設けられている。スイッチ部3は、駆動回路部5から出力される制御信号Con1a〜Conka、Con1b〜Conkbに応じて端子間の接続を切り替える。
駆動回路部5には、オン電位Von及びオフ電位Voffが供給される。
図2は、図1に表した半導体装置のスイッチ部の構成を例示する回路図である。
図2に表したように、スイッチ部3aにおいては、SP6Tスイッチの構成を例示している。共通端子ANTと各高周波端子RF1、RF2、RF3、RF4、RF5、RF6との間には、それぞれ第1のスイッチ素子13a、13b、13c、13d、13e、13fが接続されている。第1のスイッチ素子13a、13b、13c、13d、13e、13fをそれぞれオンさせることにより、共通端子ANTと各高周波端子RF1、RF2、RF3、RF4、RF5、RF6との間に伝送路が形成される。
図3は、図1に表した半導体装置の駆動回路部のレベルシフタの構成を例示する回路図である。
オン電位Vonは、例えば3.5Vである。オフ電位Voffは、例えば−1.5Vである。
なお、レベルシフタ15aの回路構成としては、図5に例示したもの以外に様々な種類が存在する。半導体装置1におけるレベルシフタは、ハイレベルを外部から供給される正の電源電位Vdd2よりも高いオン電位Von、ローレベルを負のオフ電位Voffにレベルシフトする機能を有するものであれば、どのような回路構成でも良い。
シリアルデータは、クロック端子SCLKに入力されるクロック信号と同期して切替信号端子SDATAに入力される。
図4においては、SOI基板2上に設けられたNMOSの断面図を模式的に表している。
MOSFETは、種々のレイアウト形状が可能であり、レイアウト形状に応じて異なる特性を有する。
図5に表したように、第1のMOSFET7においては、ソース領域68及びドレイン領域72にそれぞれコンタクト82、84が設けられ、ソース電極及びドレイン電極(図示せず)にそれぞれ電気的に接続される。バックゲート80(図示せず)は、フローティング状態である。第1のMOSFET7のゲート長をLg1、ゲート幅をWg1とする。
図6に表したように、第2のMOSFET8においては、ソース領域68及びドレイン領域72にそれぞれコンタクト82、84が設けられ、それぞれソース電極及びドレイン電極(図示せず)に電気的に接続される。
なお、図1に表した第3のMOSFET9は、第2のMOSFET8と同じレイアウト形状である。
図7に表したように、第4のMOSFET17においては、ソース領域68及びドレイン領域72にそれぞれコンタクト82、84が設けられ、ソース電極及びドレイン電極(図示せず)にそれぞれ電気的に接続される。ゲート電極70はH形に形成されている。
なお、オン電位Vonは電源回路部6で生成され、電源電位Vdd1<オン電位Vonの関係が成り立っている。
駆動回路部5及び電源回路部6においては、高速動作は要求されないため、寄生容量の大きい第3のMOSFET9を用いても問題はない。
また、インタフェース部4をすべて第1のMOSFET7で構成してもよい。
このように、半導体装置1においては、スイッチ部3の接続状態を制御する端子切替信号がシリアルデータとして入力される場合でも、低消費電流で高速動作が可能である。
Lg1p<Lg2p …(1)
Lg1n<Lg2n …(2)
Lg1p<Lg3p …(3)
Lg1n<Lg3n …(4)
各FETのゲート長は、例えば(5)式のように設定することができる。
Lg1=Lg1p=Lg1n=0.25μm
Lg2=Lg2p=Lg2n=1μm
Lg3=Lg3p=Lg3n=1μm …(5)
|Vth1p|<|Vth2p| …(6)
Vth1n < Vth2n …(7)
|Vth1p|<|Vth3p| …(8)
Vth1n < Vth3n …(9)
各FETのしきい値電圧は、例えば(10)式のように設定することができる。
Vth1p=−0.3V
Vth1n=0.3V
Vth2p=Vth3p=−0.6V
Vth2n=Vth3n=0.6V …(10)
図8は、第2の実施形態に係る半導体装置の構成を例示するブロック図である。なお、図1に表した半導体装置1と共通する要素には、同一の符号を付している。
図8に表したように、半導体装置1aは、SOI基板2上に設けられた、スイッチ部3、インタフェース部4a、駆動回路部5、電源回路部6、及びデコーダ18を備える。
デコーダ18には、電源電位Vdd1を用いることができる。また、内部電源回路を設けて、電源電位Vdd2からデコーダ18に供給する電源電位を生成してもよい。
駆動回路部5及び電源回路部6は、半導体装置1と同様に、ソース領域68に接続されたバックゲート80を有する第2のMOSFET8及び第3のMOSFET9を含んでいる。
半導体装置1aにおいては、高速で動作するインタフェース部4aの、例えばシフトレジスタやラッチ回路などの保持回路の段数がiビットに減少するため、さらに低消費電力化される。
図1に表した半導体装置1においては、インタフェース部4は、8×2=16ビットの差動データD1a〜D8a、D1b〜D8kbを出力することになる。これらの信号は、例えば8つのシフトレジスタ及びラッチ回路で生成、保持される。
従って、半導体装置1aによれば、スイッチ部3の接続状態を制御する信号がシリアル伝送される半導体装置を容易に実現することができ、かつ、シリアル伝送時の消費電力を小さくできる。
図9は、第3の実施形態に係る半導体装置の構成を例示する平面図である。
図9においては、図1に表した半導体装置1bのレイアウトを模式的に表している。なお、図1に表した半導体装置1と共通する要素には、同一の符号を付している。
Claims (5)
- フローティング状態のバックゲートを有しSOI基板上に設けられた第1のMOSFETを含み、入力したシリアルデータの端子切替信号をパラレルデータに変換するインタフェース部と、
ソースに接続されたバックゲートを有し前記SOI基板上に設けられた第2のMOSFETを含み、前記インタフェース部に供給される電源の電位よりも高いオン電位を生成する電源回路部と、
ソースに接続されたバックゲートを有し前記SOI基板上に設けられた第3のMOSFETを含み、前記パラレルデータに応じて、前記オン電位をハイレベルとする制御信号を出力する駆動回路部と、
前記SOI基板上に設けられ、前記制御信号を入力して端子間の接続を切り替えるスイッチ部と、
を備えたことを特徴とする半導体装置。 - 前記第2のMOSFETのゲート長は、前記第1のMOSFETのゲート長よりも長く、
前記第3のMOSFETのゲート長は、前記第1のMOSFETのゲート長よりも長いことを特徴とする請求項1記載の半導体装置。 - 前記第2のMOSFETのしきい値電圧の絶対値は、前記第1のMOSFETのしきい値電圧の絶対値よりも高く、
前記第3のMOSFETのしきい値電圧の絶対値は、前記第1のMOSFETのしきい値電圧の絶対値よりも高いことを特徴とする請求項1記載の半導体装置。 - 前記パラレルデータをデコードするデコーダ回路をさらに備えたことを特徴とする請求項1〜3のいずれか1つに記載の半導体装置。
- 前記SOI基板上の前記インタフェース部の両側に設けられた、前記インタフェース部に電源を供給する電源パッドと、接地パッドと、をさらに備えたことを特徴とする請求項1〜4のいずれか1つに記載の半導体装置。
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