KR20050008501A - 반도체 집적 회로 장치 - Google Patents

Abstract

간단한 구성의 임피던스 조정 회로를 구비한 반도체 집적 회로 장치를 제공한다. 임피던스 제어 회로에 의해 외부 단자에 접속된 저항 소자에 대응하여 임피던스 코드를 생성하고, 이러한 임피던스 코드에 의해 임피던스가 가변으로 되어 이루어지는 복수조의 회로를 구비하고, 상기 임피던스 제어 회로는 임피던스 비교 회로에 의해 상기 저항 소자와 상기 복수조의 회로와 개등하게 형성되어 레플리커 회로와의 임피던스 비교를 행하고, 상기 임피던스를 증가시키는 업 신호와, 임피던스를 감소시키는 다운 신호를 형성하여, 상기 복수조의 회로의 각각에 인접하여 카운터를 설치하여, 상기 업 신호와 다운 신호에 대응하여 상기 임피던스 디코드를 생성한다.

Description

반도체 집적 회로 장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}

본 발명은 반도체 집적 회로 장치에 관한 것으로, 시스템 상에서의 높은 주파수에서의 데이터 전송을 가능하게 한 반도체 집적 회로 장치에 이용하기에 적합한 회로 기술에 관한 것이다.

메모리 LSI(대규모 집적 회로)와 MPU(마이크로 프로세서) 사이 등의 데이터 전송을 고속(고주파수)으로 행하기 위해서는, 전송 시스템의 임피던스 정합을 취하여, 반사에 의한 전송 파형의 왜곡을 억제할 필요가 있다. 고속 동기 SRAM(static random access memory) 제품에 있어서는, 임피던스 정합을 취하기 위해서 출력 드라이버의 임피던스를 전용의 LSI 핀에 접속한 저항 소자의 저항값과 같아지도록 조정하는 사양의 것이 있다.

또, 출력 임피던스의 조정을 행하는 기술에 관해서는, 예를 들면 일본 특개평10-242835호가 있다. 이 공보에서는, 출력 임피던스 조정용 트랜지스터와 스루레이트 조정용 트랜지스터를 별도로 설치하고, 스루레이트 조정용 트랜지스터의 게이트에 숏 펄스를 가함으로써 상승 시간을 제어하여, 임피던스 조정용 트랜지스터로 출력 전압 레벨을 결정한다.

[특허 문헌 1]

일본 특개평10-242835호 공보

상기 저항 소자의 저항값과 같아지도록 출력 임피던스를 조정하는 경우, 저항값의 조정을 높은 정밀도로 행하도록 하기 위해서는 비교적 많은 제어 신호가 필요하게 된다. 예를 들면, 2⁷가지의 임피던스 제어를 행하도록 하기 위해서는, P 채널 MOSFET와 N 채널 MOSFET의 각각에 7비트로 이루어지는 제어 신호가 필요하다. 따라서, 7×2=14개의 신호선을 출력 회로에 대응하여 형성할 필요가 있다. 신호 입력을 행하는 외부 단자에는, 마찬가지로 종단 회로를 형성하여 제어하기 위해서는, 역시 마찬가지로 다수의 배선이 필요하다. 메모리 등의 반도체 집적 회로 장치에서는, 반도체 칩의 중앙부에는 여러가지 신호가 집중되는 부분으로서, 상기한 바와 같은 다수의 배선을 통과시키기 위해서 여분의 배선 채널을 확보할 필요가 있다. 그리고, 이러한 다수의 신호선이 칩 전체에 분배되는 구성에서는, 분배 시스템에서의 불량 확률이 커져 제품 수율을 저하시킨다.

본 발명의 목적은, 간단한 구성의 임피던스 조정 회로를 구비한 반도체 집적 회로 장치를 제공하는 것에 있다. 본 발명의 다른 목적은, 사용성이 양호하고 시스템 상에서의 데이터 전송 레이트를 높게 할 수 있는 반도체 집적 회로 장치를 제공하는 것에 있다. 본 발명의 상기 및 그 밖의 목적과 신규한 특징은 본 명세서의 기술 및 첨부 도면에서 분명해질 것이다.

도 1은 본 발명이 적용되는 반도체 메모리의 일 실시예를 나타내는 블록도.

도 2는 도 1의 반도체 메모리의 데이터 입출력 회로 DIO 내의 일 실시예를 나타내는 블록도.

도 3은 본 발명에 따른 반도체 집적 회로 장치에 형성되는 출력 버퍼의 일 실시예를 나타내는 개략 회로도.

도 4는 도 3의 출력 프리 버퍼(3)의 일 실시예를 나타내는 회로도.

도 5는 도 3의 출력 프리 버퍼(4)의 일 실시예를 나타내는 회로도.

도 6은 본 발명에 따른 반도체 집적 회로 장치에 형성되는 출력 버퍼의 일 실시예를 나타내는 구성도.

도 7은 종단 저항의 임피던스 조정 회로의 일 실시예를 나타내는 블록도.

도 8은 본 발명에 따른 종단 저항 블록의 일 실시예를 나타내는 회로도.

도 9는 본 발명이 적용되는 반도체 메모리의 일 실시예를 나타내는 칩 레이아웃도.

도 10은 본 발명에 따른 반도체 메모리의 출력 임피던스 조정 회로의 일 실시예를 나타내는 전체 블록도.

도 11은 도 10의 임피던스 비교 회로의 일 실시예를 나타내는 블록도.

도 12는 본 발명에 따른 반도체 메모리의 종단 임피던스 조정 회로의 일 실시예를 나타내는 전체 블록도.

도 13은 도 12의 임피던스 비교 회로의 일 실시예를 나타내는 블록도.

도 14는 본 발명에 따른 반도체 메모리의 출력 임피던스 조정 회로의 다른 일 실시예를 나타내는 전체 블록도.

도 15는 본 발명에 따른 반도체 메모리의 종단 임피던스 조정 회로의 다른 일 실시예를 나타내는 전체 블록도.

도 16은 본 발명에 따른 반도체 메모리의 출력 임피던스 조정 회로의 또다른 일 실시예를 나타내는 전체 블록도.

도 17은 본 발명에 따른 반도체 집적 회로 장치의 출력 임피던스 조정 회로의 일 실시예를 나타내는 전체 블록도.

도 18은 본 발명에 따른 반도체 메모리의 임피던스 조정 회로의 또다른 일 실시예를 나타내는 전체 블록도.

도 19는 본 발명에 따른 반도체 메모리의 스루레이트 조정 회로의 일 실시예를 나타내는 전체 블록도.

도 20은 임피던스 비교 회로의 다른 일 실시예를 나타내는 블록도.

도 21은 전압 비교 회로 VC 및 리미터 CLM의 일 실시예를 나타내는 회로도.

도 22는 카운터의 일 실시예를 나타내는 회로도.

도 23은 본 발명에 따른 출력 임피던스 제어부의 일 실시예를 나타내는 블록도.

도 24는 도 23의 실시예의 동작의 일례를 설명하기 위한 타이밍도.

도 25는 본 발명에 따른 출력 임피던스 제어부의 다른 일 실시예를 나타내는 블록도.

도 26은 도 25의 실시예의 동작의 일례를 설명하기 위한 타이밍도.

도 27은 본 발명에 따른 입력 종단 제어부의 일 실시예를 나타내는 블록도.

도 28은 본 발명에 따른 입력 종단 제어부의 일 실시예를 나타내는 블록도.

도 29는 도 27, 도 28의 실시예의 동작의 일례를 설명하기 위한 타이밍도.

〈도면의 주요 부분에 대한 부호의 설명〉

XADR : 행 어드레스 신호

YADR : 열 어드레스 신호

XDEC : 행 어드레스 디코더

XDR : 워드선 드라이버

MCA : 메모리 셀 어레이

YDEC : 열 어드레스 디코더

YSW : 열 선택 회로

DIO : 데이터 입출력 회로

INCKT : 내부 회로

DIB : 데이터 입력 버퍼

DQPB : 출력 프리 버퍼

DQO : 출력 버퍼

IMCNTT : 임피던스 제어 회로

IMCNTQ : 임피던스 제어 회로

JTRCNT : 스루레이트 제어 회로

1, 2 : 출력 버퍼

3, 4, PBF : 출력 프리 버퍼

100∼122 : N 채널 출력 MOSFET

200∼222 : P 채널 출력 MOSFET

300∼322, 400∼422 : 출력 프리 버퍼

40∼43 : P 채널 MOSFET

50∼53 : N 채널 MOSFET

60∼62 : 게이트 회로

MUL0∼MUL7, MUR0∼MUR7, MLL0∼MLL7, MLR0∼MLR7 : 셀 어레이

MWD : 메인 워드 드라이버

CK/ADR/CNTL : 입력 회로

DI/DQ : 데이터 입출력 회로

I/O : 입출력 회로

REG/PDEC : 프리디코더 등

DLLC : 동기화 회로

JTAG/TAP : 테스트 회로

VG : 내부 전원 전압 발생 회로

Fuse : 퓨즈 회로

VREF : 참조 전압 발생 회로

DQ-A∼DQ-D : 데이터 입출력 단자

VC1∼VC4 : 전압 비교 회로

CLM1∼4 : 리미터 회로

ADD/CON : 어드레스/컨트롤 단자

CLK : 클럭 단자

JTAG : 테스트 인터페이스 회로

본원에서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면, 다음과 같다. 임피던스 제어 회로에 의해 외부 단자에 접속된 저항 소자에 대응하여 임피던스 코드를 생성하고, 이러한 임피던스 디코드에 의해 임피던스가 가변으로 되어 이루어지는 복수조의 회로를 구비하고, 상기 임피던스 제어 회로는 임피던스 비교 회로에 의해 상기 저항 소자와 상기 복수조의 회로와 동등하게 형성되고 레플리커 회로와의 임피던스 비교를 행하고, 상기 임피던스를 증가시키는 업 신호와, 임피던스를 감소시키는 다운 신호를 형성하여, 상기 복수조의 회로의 각각에 인접하여 카운터를 설치하여, 상기 업 신호와 다운 신호에 대응하여 상기 임피던스 디코드를 생성한다.

본원에서 개시되는 발명 중 다른 대표적인 것의 개요를 간단히 설명하면, 다음과 같다. 임피던스 코드에 의해 임피던스가 가변으로 된 제1 임피던스 회로와 제2 임피던스 회로를 반도체 칩의 중앙부를 제외하고 나누어 형성하고, 제1 회로 및 제2 회로에 의해, 각각 상기 제1 저항 소자와 상기 제1 임피던스 회로와 동등하게 형성되고 레플리커 회로와의 임피던스 비교를 행하여 상기 제1 임피던스 회로및 제2 임피던스 회로를 향하여 상기 임피던스 코드를 공급하고, 상기 외부 단자와 상기 제1 회로 및 제2 회로는 재배선에 의해 결선한다.

본원에서 개시되는 발명 중 또다른 대표적인 것의 개요를 간단히 설명하면, 하기하는 바와 같다. 임피던스 제어 회로에 의해 외부 단자에 접속된 저항 소자에 대응하여 임피던스 디코드를 생성하고, 이러한 임피던스 코드를 직렬 데이터로 변환하여 임피던스가 가변으로 되어 이루어지는 복수조의 임피던스 회로에 전하고, 상기 복수조의 임피던스 회로에서는 상기 직렬 데이터로부터 상기 임피던스 코드를 재생한다.

〈실시예〉

도 1에는 본 발명이 적용되는 반도체 메모리의 일 실시예의 블록도가 도시되어 있다. 도 1에서, XADR은 행 어드레스 신호, YADR은 열 어드레스 신호, DIN은 데이터 입력 신호, CTRL은 메모리 제어 신호이고, DOUT는 데이터 출력 신호이다. 또한, XDEC는 행 어드레스 디코더, XDR은 행 어드레스에 대응하는 워드선에 선택 펄스 전압을 인가하는 워드선 드라이버, MCA는 복수의 메모리 셀이 매트릭스 형상으로 배치된 메모리 셀 어레이이다. 또한, YDEC는 열 어드레스 디코더, YSW는 열 어드레스에 대응하는 비트선쌍을 선택하는 열 선택 회로, DIO는 메모리 제어 신호 CTRL에 기초하여, 데이터 입력 신호 DIN을 선택 셀에 기입하는 입력 회로와, 선택 셀의 정보를 증폭하여 데이터 출력 신호 DOUT를 출력하는 출력 회로로 이루어지는 데이터 입출력 회로이다.

도 2에는 도 1의 반도체 메모리의 데이터 입출력 회로 DIO 내의 일 실시예의블록도가 도시되어 있다. 도 2에서, DIN은 데이터 입력 신호(입력 단자), DOUT는 데이터 출력 신호(출력 단자)이다. 또한, DIB는 입력 버퍼, DQB는 상기한 출력 버퍼, DQPB는 상기 출력 프리 버퍼이다.

RTE는 데이터 입력 신호를 수신하는 단자의 입력 임피던스를 조정하기 위한 가변 저항, 결국은 종단 저항으로서, 본 실시예에서는 임피던스 제어 회로 IMCNTT가 단자 ZT에 접속된 저항 RT의 저항값에 기초하여 종단 저항 RTE의 저항값을 조정하도록 하고 있다. RQE는 데이터 출력 신호를 송신하는 출력 단자 OUT의 출력 임피던스를 조정하기 위한 가변 저항으로서, 출력 버퍼 DQB의 출력 임피던스를 대표하고 있다. 본 실시예에서는 임피던스 제어 회로 IMCNTQ가 단자 ZQ에 접속된 저항 RQ의 저항값에 기초하여 RQE의 저항값을 조정하도록 하고 있다.

RPE는 데이터 출력 신호 스루 레이트를 조정하기 위한 저항으로서, 예를 들면 상기 예에서의 출력 프리 버퍼의 임피던스에 상당한다. 본 실시예에서는 JTAG(Joint Test Action Group이 제안한 IEEE 규격 1149.1)를 이용한 스루레이트 제어 회로 JTRCNT가 JTAG 입력 신호(TCK, TMS, TDI)에 기초하여 RPE의 저항값을 조정하도록 하고 있다. 또, RQE/RTE도 JTAG로 조정 가능하게 해도 된다. 내부 회로 INCKT는 판독 데이터를 형성하는 리드 증폭기나 기입 데이터를 받는 라이트 앰프 또는 이들을 제어하는 제어 회로 등으로 이루어진다.

본 실시예의 반도체 메모리는, 상기한 외부 저항 RQ에 의해 출력 버퍼 DQB의 출력 임피던스 RQE가 설정되고, 입력 단자에는 외부 저항 RT에 대응하여 저항값이 설정되는 종단 저항 RTE가 내장된다. 이 때문에, 이러한 반도체 메모리와 실장 기판 위에서 전송 선로를 통하여 접속되는 프로세서 등을 포함하는 시스템에 있어서, 상기 전송 선로의 특성 임피던스에 대응한 저항값을 갖는 상기 외부 저항 RQ, RT를 외부 단자 ZQ, ZT에 접속함으로써, 출력 버퍼의 출력 임피던스를 상기 전송 선로에 정합시키고, 입력 단자 DIN에 접속되는 종단 저항 RTE와 전송 선로의 특성 임피던스를 정합시킬 수 있다.

따라서, 상기 프로세서 등에 의해 반도체 메모리로부터 판독 동작을 행할 때에, 출력 단자 DOUT에 접속되는 전송 선로를 통하여 판독 신호가 프로세서 등에 전해질 때에, 만일 프로세서 등의 입력 회로에 종단 저항이 접속되지 않는 시스템에 있어서 발생하는 반사 노이즈를 상기 출력 버퍼의 임피던스 RQE에 의해 흡수할 수 있어, 재반사 노이즈를 프로세서측에 전송하지 않기 때문에 고속 판독이 가능하게 된다. 프로세서 등의 입력 회로에 종단 저항이 형성된 경우라도, 그 임피던스 정합이 불완전할 때 발생하는 노이즈를 상기 출력 버퍼의 출력 임피던스 RQE에 의해 흡수할 수 있으므로, 고속이며 안정된 데이터 전송이 가능하게 된다.

상기 프로세서 등에 의해 반도체 메모리에 기입 동작을 행할 때에, 어드레스 신호나 기입 데이터가 전해지는 입력 단자 DIN에 접속되는 종단 저항 RTE가 전송 선로의 특성 임피던스와 정합되어 있으므로 고속 기입 동작이 가능하게 된다. 즉, 시스템 상에 있어서, 외부 단자에 외부 부착의 종단 저항을 접속하지 않고, 고속 데이터 전송이 가능해져, 사용성이 양호한 반도체 메모리를 실현할 수 있다. 또, 도 1의 실시예에서는 데이터 입력 단자 DIN과 데이터 출력 단자 DOUT가 분리되어 형성되어 있지만, 양 단자를 데이터 입출력 단자 DQ로서 공통화해도 된다.

도 3에는 본 발명에 따른 반도체 집적 회로 장치에 형성되는 출력 버퍼의 일 실시예의 개략 회로도가 도시되어 있다. 본 실시예는 출력 단자 DQ로부터 로우 레벨의 출력 신호를 송출하는 풀다운측 출력 버퍼(1)와, 하이 레벨의 출력 신호를 송출하는 풀업측 출력 버퍼(2)가 조합되어 구성되는 CMOS 출력 회로가 된다.

상기 풀다운측 출력 버퍼(1)는 복수의 N 채널의 출력 MOSFET(100∼122)로 구성된다. 이들 출력 MOSFET(100∼122)는 그 드레인이 출력 단자 DQ에 공통으로 접속되고, 소스에 회로의 접지 전위가 공급됨으로써 병렬 형태로 된다. 출력 MOSFET(100∼122)는 보다 상세히 설명하면, 100∼102, 110∼112 및 120∼122의 9개로 이루어지고, 3행×3열로 배열된다. 상기 9개의 출력 MOSFET(100∼122)는 특별히 제한되지 않지만, 각각의 온 저항값이 3*R(=3×R)과 같이 서로 같아지도록 형성된다.

상기 출력 MOSFET(100∼122)의 각각에 대응하여 출력 프리 버퍼(3)가 형성된다. 출력 프리 버퍼(3)는 상기 각 출력 MOSFET(100∼122)의 각각에 대응한 300∼302, 310∼312 및 320∼322의 9개로 이루어지고, 3행×3열로 배열된다. 상기 9개의 출력 프리 버퍼(300∼322)에 의해 형성된 구동 신호는, 상기 대응하는 출력 MOSFET(100∼122)의 게이트에 전해진다.

MOSFET(100∼122) 중, 출력 MOSFET(100∼102)는 임피던스 조정 코드 IC0에 대응한 출력 버퍼군이 되고, 출력 MOSFET(110∼112, 120∼122)는 임피던스 조정 코드 IC에 대응한 출력 버퍼군이 된다. 또한, 출력 MOSFET(100∼122) 중, 출력 MOSFET(100, 110, 120)는 스루레이트 조정 코드 SRn0에 대응한 출력 버퍼군이 되고, 출력 MOSFET(101, 111, 121)는 스루레이트 조정 코드 SRn1에 대응한 출력 버퍼군이 되고, 출력 MOSFET(102, 112, 122)는 스루레이트 조정 코드 SRn2에 대응한 출력 버퍼군이 된다.

상기 1개의 출력 버퍼군의 출력 MOSFET(100∼102)에 대응된 출력 프리 버퍼(300∼302)에는 임피던스 조정 코드 IC0이 공급된다. 다른 출력 버퍼군의 출력 MOSFET(110∼122)에 대응된 출력 프리 버퍼(310∼312, 320∼322)에는 임피던스 조정 코드 IC1이 공급된다.

상기 출력 버퍼군의 출력 MOSFET에 대응하여 형성되는 프리 버퍼(300, 310, 320)와, 상기 출력 버퍼군의 출력 MOSFET에 대응하여 형성되는 프리 버퍼(301, 311, 321)와, 상기 출력 버퍼의 출력 MOSFET에 대응하여 형성되는 프리 버퍼(302, 312, 322)에는, 상기한 바와 같은 스루레이트 조정 코드 SRn0, SRn1 및 SRn2가 각각 공급된다. 이들 스루레이트 조정 코드 SRn0, SRn1 및 SRn2는 각각이 <0:2>로 나타낸 바와 같이 3비트의 신호로 이루어진다. 그리고, 상기 9개의 출력 프리 버퍼(300∼322)에는 데이터 입력 D가 공급된다. 이 데이터 입력 D는 도시하지 않은 내부 회로에서 형성되고, 상기 출력 단자 DQ를 통하여 반도체 집적 회로 장치의 외부로 출력시켜야 하는 데이터 신호이다.

본 실시예에서는 출력 MOSFET(100∼122)의 온 저항값을 3*R(=3×R)로 함으로써, 임피던스 조정 코드 IC0로 제어되는 출력 버퍼군에서는 토탈 임피던스가 R로 되고, 임피던스 조정 코드 IC1로 제어되는 출력 버퍼군에서는 토탈 임피던스가 R/2로 된다.

그리고, 본 실시예에서는, 상기한 바와 같이 각 출력 버퍼군은 스루레이트 조정 코드 SRn0<0:2>로 제어되는 출력 버퍼군과, 스루레이트 조정 코드 SRn1<0:2>로 제어되는 출력 버퍼군과, 스루레이트 조정 코드 SRn2<0:2>로 제어되는 출력 버퍼군으로 분할되어 있다. 상기 출력 프리 버퍼(3)는 동일한 사이즈의 출력 MOSFET에 접속되는 프리 버퍼 회로의 상수가 동일하게 되도록 하고 있다.

상기 풀업측 출력 버퍼(2)는 복수의 P 채널의 출력 MOSFET(200∼222)로 구성된다. 이들 출력 MOSFET(200∼222)는 그 드레인이 출력 단자 DQ에 공통으로 접속되고, 소스에 전원 전압이 공급됨으로써 병렬 형태로 된다. 출력 MOSFET(200∼222)는 보다 상세히 설명하면, 200∼202, 210∼212 및 220∼122의 9개로 이루어지고, 상기 풀다운측 출력 버퍼(1)와 마찬가지로 3행×3열로 배열된다. 상기 9개의 출력 MOSFET(200∼222)는 특별히 제한되지 않지만, 각각의 온 저항값이 3*R(=3×R)과 같이 서로 같아지도록 형성된다.

상기 출력 MOSFET(200∼222)의 각각에 대응하여 출력 프리 버퍼(4)가 형성된다. 출력 프리 버퍼(4)는 상기 각 출력 MOSFET(200∼222)의 각각에 대응한 400∼402, 410∼412 및 420∼422의 9개로 이루어지고, 3행×3열로 배열된다. 상기 9개의 출력 프리 버퍼(400∼422)에 의해 형성된 구동 신호는, 상기 대응하는 출력 MOSFET(200∼222)의 게이트에 전해진다.

도 4에는 도 3의 출력 프리 버퍼(3)의 일 실시예의 회로도가 도시되어 있다. 도 4에서, D는 데이터 입력 단자, OUT는 출력 단자로서, 출력 버퍼인 상기 출력 MOSFET(200) 등의 게이트에 접속된다. 또한, IC는 임피던스 조정 코드 입력 단자,SR<0>, SR<1>, SR<2>는 스루레이트 조정 코드 입력 단자이다.

P 채널 MOSFET(40∼42)가 병렬 형태로 되고, 공통 접속된 드레인은 출력 단자 OUT에 접속된다. 상기 P 채널 MOSFET(40∼42)가 공통 접속된 소스에는 데이터 입력 단자 D로부터 공급되는 출력해야 할 데이터를 받는 P 채널 MOSFET Q(43)에 의해 전원 전압 VDD가 공급된다. 상기 출력 단자 OUT와 회로의 접지 전위 VSS와의 사이에는 N 채널 MOSFET Q(53)가 형성되고, 상기 데이터 입력 단자 D로부터 공급되는 출력해야 할 데이터에 의해 스위치 제어된다.

상기 출력 단자 OUT와 회로의 접지 전위 VSS와의 사이에는 N 채널 MOSFET(50∼52)가 직렬 형태로 형성된다. 상기 P 채널 MOSFET(40∼42)와 N 채널 MOSFET(50∼52)의 각각의 게이트가 공통화되어 NAND 게이트 회로(60, 61, 62)의 출력 신호가 전해진다. 상기 NAND 게이트 회로(60∼62)의 한쪽의 입력에는, 상기 입력 단자 IC로부터 임피던스 조정 코드 IC0 또는 IC1이 공급된다. 상기 NAND 게이트 회로(60∼62)의 다른 쪽의 입력에는 상기 입력 단자 SR<0>, SR<1>, SR<2>로부터 스루레이트 조정 코드 SR0<0:2>, SR1<0:2>, SR2<0:2> 중 어느 하나가 공급된다.

본 실시예의 출력 프리 버퍼는 임피던스 조정 코드 입력 단자 IC에 의해 선택 또는 비선택이 전환된다. 이 때문에, 도 4에서는 임피던스 조정 코드 입력 단자 IC에 상기 IC0 또는 IC1을 공급하고, 그에 따라 동작시키는 출력 버퍼군을 선택할 수 있다. 또한, 스루레이트 조정 코드 입력 단자에 상기 SR<0∼2> 중 어느 하나로 P 채널 MOSFET(40∼42) 중에서 온 상태로 되는 PMOS의 조합을 선택하고, 출력 프리 버퍼의 부하 구동력(온 저항)을 변화시킨다. 즉, 출력 MOSFET(100) 등의 게이트에 전해지는 구동 신호의 상승 시간의 조정을 행하도록 된다.

도 5에는 도 3의 출력 프리 버퍼(4)의 일 실시예의 회로도가 도시되어 있다. 도 5에서, 상기 도 4와 마찬가지로, D는 데이터 입력 단자, OUT는 출력 단자로서, 출력 버퍼인 상기 P 채널형의 출력 MOSFET(200) 등의 게이트에 접속된다. 또한, 상기 도 4와 마찬가지로, IC는 임피던스 조정 코드 입력 단자, SR<0>, SR<1>, SR<2>는 스루레이트 조정 코드 입력 단자이다.

본 실시예의 출력 프리 버퍼는 상기 도 4의 P 채널 MOSFET와 N 채널 MOSFET와의 접속 관계가 교체된 구성으로 되어 있다. 즉, P 채널형의 출력 MOSFET를 온 상태로 하기 위한 구동 신호를 병렬 형태로 된 N 채널 MOSFET(40∼42)로 형성하고, 거기에 회로의 접지 전위 VSS를 공급하기 위한 스위치로서는 데이터 D를 받는 N 채널 MOSFET(43)가 이용된다. 상기 데이터 D에 대응하여 출력 단자 OUT를 하이 레벨로 리세트하는 MOSFET는 P 채널 MOSFET(53)가 된다. 그리고, P 채널 MOSFET(50∼52)가 직렬 형태로 되어 출력 단자와 전원 전압 VDD와의 사이에 형성된다. 또한, 임피던스 조정 코드 IC와 스루레이트 조정 코드 SR<0>, SR<1>, SR<2>를 받는 게이트 회로(60∼62)는 NAND 게이트 대신에 AND 게이트가 된다.

이상의 실시예에서, 임피던스 조정과 스루레이트 조정을 서로 영향을 미치지 않고 별개로(독립적으로) 설정할 수 있고, 조정 회로의 구성을 간단히 할 수 있다. 또한, 임피던스 조정을 행하는 MOSFET와 스루레이트 조정을 행하는 MOSFET는 공통의 출력 MOSFFT를 이용하도록 하여, 각각 별개로 버퍼를 형성하는 경우에 비하여 핀 용량을 저감시킬 수 있다. 또한, 온도나 전압 등의 환경 조건이 변화하여, 임피던스를 설정값으로 설정하는 출력 MOSFET의 조합이 변화한 경우라도, 임피던스가 일정한 한, 스루레이트량을 일정하게 유지하도록 할 수 있다.

도 3의 실시예에서, 상기한 바와 같이 풀업측 출력 버퍼(2)와 풀다운측 출력 버퍼(1)로 구성되어 있다. 본 실시예에서는 임피던스 조정 코드 입력 ICn0과 ICn1로 풀다운측 출력 버퍼의 임피던스를 조정하고, 스루레이트 조정 코드 입력 SRn0<0:2>∼SRn2<0:2>로 스루레이트를 조정하도록 하고 있으며, 임피던스 조정 코드 입력 ICp0과, ICp1로 풀업측 출력 버퍼의 임피던스를 조정하고, 스루레이트 조정 코드 입력 SRp0<0:2>∼SRp2<0:2>로 스루레이트를 조정하도록 하고 있다.

본 실시예에서도 임피던스 코드 ICn0과 ICn1이 변화해도, N 채널형으로 이루어지는 출력 MOSFET(100, 110, 120)의 서브 그룹과 출력 MOSFET(101, 111, 121)의 서브 그룹과 출력 MOSFET(102, 112, 122)의 서브 그룹과의 사이의 임피던스의 비를 일정하게 되도록 하고, 또한 임피던스 코드 ICp0과 ICp1이 변화해도, P 채널형으로 이루어지는 출력 MOSFET(200, 210, 220)의 서브 그룹과 출력 MOSFET(201, 211, 221)의 서브 그룹과 출력 MOSFET(202, 212, 222)의 서브 그룹과의 사이의 임피던스의 비를 일정하게 되도록 하고 있다.

도 6에는 본 발명에 따른 반도체 집적 회로 장치에 형성되는 출력 버퍼의 일 실시예의 구성도가 도시되어 있다. 도 6에서, DQP는 풀업측 데이터 입력, DQN은 풀다운측 데이터 입력, DQ은 데이터 출력 단자이다. 임피던스 조정은 풀다운측의 N 채널형 출력 MOSFET를 선택하는 임피던스 조정 코드 JZN<0:6>와 풀업측의 P 채널형 출력 MOSFET를 선택하는 JZP<0:6>에 의해, ×1배력∼×64배력의 임피던스 분류중에서 적당한 조합을 선택함으로써 행한다.

본 실시예에서, ×16배력∼×64배력의 출력 MOSFET의 부분에 본 발명을 적용하여 스루레이트를 조정하기 위해서, 이들의 출력 MOSFET의 부분을 S1∼S3의 서브 그룹으로 분할하고 있다. 서브 그룹 S1은 최초로 스위칭을 행하는 출력 MOSFET 그룹이고, 서브 그룹 S2는 서브 그룹 S1의 출력 MOSFET를 온 상태로 하고 나서 Δt1 시간 후에 스위칭을 행하는 출력 MOSFET 그룹이고, 서브 그룹 S3은 서브 그룹 S2의 출력 MOSFET를 온 상태로 하고 나서 Δt2 시간 후에 스위칭을 행하는 출력 MOSFET 그룹이다.

본 실시예에서는 출력 버퍼를 출력 MOSFET와 그에 직렬 접속된 저항 소자로 구성하고, MOSFET의 온 저항과 저항 소자의 저항값과의 비를 일정하게 하고 있다. 이 때문에, 출력 MOSFET의 소스/드레인단에 걸리는 전압(Vds)이 분할 버퍼 사이즈에 의존하지 않고 일정하게 되므로, 출력 전압이 변해도 임피던스의 비는 동일하게 된다. 따라서, 어떤 출력 전압에 있어서도, 임피던스비는 설정값에 의존하지 않고 일정하게 할 수 있다.

임피던스 제어는 풀업측과 풀다운측 각 7비트의 제어 신호 JZP<0:6>, JZN<0:6>으로 출력 MOSFET의 임피던스를 제어하여 행하고, 스루레이트 제어는 출력 MOSFET의 게이트에 공급되는 구동 신호를 형성하는 MOSFET의 W 사이즈(채널 폭)를 제어 신호 JSR<0:18>의 제어 신호로 바꿈으로써 행한다. 이 때문에, 임피던스 조정과 스루레이트 조정을 서로 영향을 미치지 않고 별개로(독립적으로) 설정할 수 있게 되어, 조정 회로의 구성이 간단해진다. 또한, 임피던스 조정을 행하는MOSFET와 스루레이트 조정을 행하는 MOSFET는 공통의 출력 MOSFET에서 실현하는 것이므로 각각 별개에 출력 버퍼(출력 MOSFET)를 형성하는 경우에 비하여 외부 단자 DQ의 핀 용량을 저감할 수 있다.

온도나 전압 등과 같은 환경 변화 등에 의해 임피던스 조정 코드 JZN<0:6>이나 JZP<0:6>가 변해도, 스루레이트 제어되는 MOSFET(S1∼3)의 사이즈비를 바꾸지 않도록 MOS를 분류함으로써 스루레이트를 일정하게 유지하도록 하고 있다.

본 실시예에서는, 상시 동작용으로 서브 그룹 S1에 ×8배력의 출력 MOSFET 및 그것을 구동하는 출력 프리 버퍼 PBF와, 서브 그룹 S3에 ×16배력의 출력 MOSFET 및 그것을 구동하는 출력 프리 버퍼 PBF가 형성되어, 전체적으로 ×24배력의 출력 버퍼가 구성된다. 이에 의해, 본 실시예의 출력 버퍼의 출력 임피던스의 최대값이 설정된다. 즉, 임피던스 조정 코드 JZN<0:6>이나 JZP<0:6>의 전부가 제로라도, 상기 상시 동작용의 출력 버퍼가 동작하여, 그에 따른 최대 출력 임피던스에 기초하여 하이 레벨/로우 레벨의 출력 신호를 형성할 수 있다.

도 7에는 종단 저항의 임피던스 조정 회로의 일 실시예의 블록도가 도시되어 있다. 바이너리 임피던스 코드 생성 회로(200)에 있어서, LSI 제어 핀(201)과 접지(회로의 접지 전위 VSS)와의 사이에 연결한 저항 소자(202)의 저항값과 LSI 내의 종단 레플리커 회로(304)의 온 저항값이 같아지도록, 다시 말하면 임피던스 제어 핀(201)의 전압이 전원 전압 VDD의 1/2이 되도록 참조 전압을 VDD/2로 하는 비교기(301), 풀업 코드 카운터 회로(307), 및 그에 따라 제어되는 풀업 레플리커 회로(304)로 피드백 루프를 구성하고, 풀업 종단용 임피던스 조정 코드(212)를 생성한다. 즉, 상기 피드백 루프로부터, 상기 임피던스 제어 핀(201)의 전압이 VDD의 1/2에 가장 근접하도록 상기 풀업 코드 카운터 회로의 계수값이 설정된다.

풀다운 종단용 임피던스 조정 코드(213)도 마찬가지의 방법으로 생성된다. 즉, 상기 풀업 레플리커 회로(304)와 동일한 구성의 풀업 레플리커 회로(305)와 풀다운 레플리커 회로(306)에 의해 전원 전압 VDD의 분압 회로를 구성하고, 그 분압점(309)의 전압이 전원 전압 VDD의 1/2이 되도록 참조 전압을 VDD/2로 하는 비교기(308), 풀다운 코드 카운터 회로(310), 및 그에 따라 제어되는 풀다운 레플리커 회로(306)로 피드백 루프를 구성하고, 풀다운 종단용 임피던스 조정 코드(213)를 생성한다.

상기한 바와 같이 비교기(301)의 참조 전압은 전원 전압 VDD의 1/2로 하고 있다. 이는 풀다운측의 임피던스 코드를 생성할 때, 외부 저항(202) 대신에 풀업 레플리커 회로(304)의 카피가 되는 레플리커 회로(305)를 이용할 수 있어, 회로 구성을 간단히 할 수 있다는 이점이 있다.

다음으로, 생성된 임피던스 코드를 코드 시프트 회로(208, 210)에 있어서 임의 비트 수만큼 시프트시킨다. 시프트량은 제어 신호(207, 209)로 설정된다. 이는 MOSFET의 온 저항의 비선형성에 의해, 입력 전위가 VDD/2로부터 벗어남으로써, 종단 저항값이 크게 어긋나는 문제가 있기 때문에, 예를 들면 2비트 시프트에 의한 코드 시프트에 의한 보정을 넣어 해결하는 것이다.

코드 시프트 회로(208)로 형성된 종단 풀업용 임피던스 코드(214)가 제어 클럭에 의해 동작하는 래치 회로(204)에 일단 취득되고, 이러한 래치 회로(204)를 통하여, 종단 저항 블록을 구성하는 풀업측 종단 저항(402)을 구성하는 ×1∼×32와 같이 저항값이 2진인 가중치를 갖도록 형성된 P 채널 MOSFET의 게이트에 전해진다. 마찬가지로, 코드 시프트 회로(210)로 형성된 종단 풀다운용 임피던스 코드(215)가 제어 클럭에 의해 동작하는 래치 회로(205)에 일단 취득되고, 이러한 래치 회로(205)를 통하여, 종단 저항 블록을 구성하는 풀다운측 종단 저항(403)을 구성하는 ×1∼×32와 같이 저항값이 2진인 가중치를 갖도록 형성된 N 채널 MOSFET의 게이트에 전해진다.

본 실시예에서도, 상기 출력 버퍼의 임피던스 조정인 경우와 마찬가지로, MOSFET의 온 저항값이 소스-드레인 전압 의존성을 갖는 것이므로, 그 직선성의 개선을 위해서 각 MOSFET에 저항 소자가 직렬로 접속된다. 상기 ×1∼×32와 같이 2진인 가중치를 갖는 저항값은 상기 저항 소자를 포함한 것으로 된다.

도 8에는 본 발명에 따른 종단 저항 블록의 일 실시예의 회로도가 도시되어 있다. 본 실시예의 종단 저항은 MOSFET 및 그에 접속되는 저항 소자를 포함하여 저항값이 2진인 가중치를 갖도록 형성된다. 즉, 코드 #0(LSB), 코드 #1, 코드 #2, 코드 #3, 코드 #4, 코드 #5(MSB)로 이루어지는 6비트의 바이너리 코드에 대응하여, 저항값이 8Rp, 8Rn, 4Rp, 4Rn, 2Rp, 2Rn, Rp, Rn, Rp/2, Rn/2, Rp/4, Rn/4가 된다. 상기 코드 #0∼코드 #5의 각각은 래치 회로에 취득되고, 이러한 래치 회로에 취득된 코드가 P 채널 MOSFET와 N 채널 MOSFET의 게이트에 전해진다.

도 9에는 본 발명이 적용되는 반도체 메모리의 일 실시예의 칩 레이아웃도가 도시되어 있다. 도 9에서, MUL0∼MUL7, MUR0∼MUR7, MLL0∼MLL7, MLR0∼MLR7은 메모리 셀이 어레이 형상으로 배치된 셀 어레이이고, MWD는 메인 워드 드라이버이다. 또한, CK/ADR/CNTL은 클럭 신호, 어드레스 신호, 메모리 제어 신호 등의 입력 회로, DI/DQ는 데이터 입출력 회로, I/O는 모드 전환 신호, 테스트 신호, DC 신호 등의 입출력 회로이다.

본 실시예의 반도체 메모리는 센터 패드 방식의 예를 나타내고 있으며, 이를 위해 CK/ADR/CNTL 회로, DI/DQ 회로 및 I/O 회로도 칩의 중앙에 위치하고 있다. 또한, REG/PDEC는 프리디코더 등이고, DLLC는 클럭의 동기화 회로이고, JTAG/TAP는 테스트 회로이고, VG는 내부 전원 전압 발생 회로이다. Fuse는 퓨즈 회로로서, 메모리 어레이 결함 구제 등에 이용된다. VREF는 입력 신호를 수신하기 위한 참조 전압 등을 발생한다. 상술한 출력 버퍼는 DI/DQ부에 배치된다.

본 발명에 따른 반도체 집적 회로 장치에서는, 칩 내에 종단 회로가 형성되고, 출력 버퍼의 출력 임피던스가 전송 선로의 특성 임피던스에 정합되어 있다. 이 때문에, 본 발명에 따른 반도체 집적 회로 장치를 시스템에 탑재한 경우, 신호 전송을 행하는 상대방의 반도체 집적 회로 장치의 입력 단자에 종단 저항이 없더라도, 재반사 노이즈를 상기 출력 임피던스로 흡수할 수 있기 때문에 높은 주파수에서의 데이터 전송을 가능하게 한다. 또는, 신호 전송을 행하는 상대방의 출력 임피던스가 전송 선로의 특성 임피던스에 정합되어 있지 않은 경우라도, 상기 종단 회로에 의해 반사 노이즈를 발생시키지 않으므로 높은 주파수에서의 데이터 전송을 가능하게 한다. 이와 같이 본 발명에 따른 반도체 집적 회로 장치에서는, 시스템을 구성하는 실장 기판 위에 종단 저항 등을 접속하지 않고, 고속의 데이터 전송이가능하므로 사용성이 양호하여 전자 장치의 소형화를 실현할 수 있다.

도 9의 실시예와 같이 센터 패드 방식의 반도체 메모리에서는, 데이터 입출력 회로 DI/DQ가 칩 중앙부에서 상하 및 좌우에 4조 형성된다. 그 외에, 종단 회로가 필요한 입력 회로 CK/ADR/CNTL도 상하 및 좌우에 4조 형성된다. 이들 2종류의 임피던스 제어를 행하는 회로를 도 9의 상하로 분산하여 형성한 경우에, 상기한 바와 같이 7×2 및 6×2와 같은 다수의 배선이 센터 패드를 따라 연장시킬 필요가 있다. 특히, 칩 중앙부는 배선이 혼잡한 부분이므로, 상기한 바와 같은 임피던스 조정을 위한 또다른 배선의 증가가 문제가 되는 것이다.

도 10에는 본 발명에 따른 반도체 메모리의 출력 임피던스 조정 회로의 일 실시예의 전체 블록도가 도시되어 있다. 도 10의 출력 임피던스 제어 회로 및 그 임피던스 제어 회로를 구성하는 임피던스 비교 회로와 카운터 등의 각 회로 블록은, 도 9의 반도체 칩 상에 있어서의 상기 센터 패드 부분에 대응한 중앙 부분에서의 기하학적인 배치에 거의 맞게 도시되어 있다. 즉, 4조의 출력 회로(출력 임피던스 제어 회로) DQ-A, DQ-B, DQ-C 및 DQ-D가 형성된다. 각 조의 출력 회로는 출력 회로 DQ-A에 예시적으로 나타나 있는 바와 같이 0∼8로 이루어지는 9비트의 출력 데이터와, 이들 데이터 출력에 대응한 출력 스트로브 클럭 CQ로 이루어지는 10개의 출력 버퍼 및 그 임피던스 제어 회로(래치를 포함)로 이루어진다.

상기 도 9의 반도체 메모리의 칩 플로어 플랜은 장방형의 반도체 칩을 길이 방향의 중앙부에 상기한 바와 같은 각 회로가 배치되고, 그것을 협지하도록 양측에 메모리 셀 어레이가 배치된다. 도 10에 확대하여 도시되어 있는 상기 중앙부에 형성된 각 출력 회로에 임피던스 코드를 분배할 때에는, 출력 핀 사이의 출력 임피던스값의 변동을 억제하기 위해서, 출력 회로 사이에서 동기를 취하여 코드를 전환(업데이트)할 필요가 있다.

출력 회로의 칩내 배치가 광범위하게 걸치는 경우, 즉 임피던스 코드 신호의 분배 딜레이가 임피던스 코드 신호 생성의 사이클에 비하여 커질수록 넓은 범위에 배치되어 있는 경우에는, 상기 임피던스 비교 회로로부터의 거리에 따라, 분배 딜레이에 대응하여 최신 코드와 구 코드가 혼재하게 되어 임피던스값이 변동된 것처럼 보이는 경우가 있다. 이 대책으로서는 임피던스 코드 신호 생성의 사이클 내에 모든 출력 임피던스를 업데이트하면 되지만, 임피던스 비교 회로의 배치 개소의 제약이나, 분배처의 출력 회로의 칩내 배치 개소의 제약이 있는 등, 임피던스 조정에 비하여 우선시되는 설계 요구에 의해 곤란한 경우가 있다.

이들 대책으로서, 본 실시예에서는 임피던스 코드를 출력 회로에 분배할 때, 출력 회로의 가까이에 코드 유지용의 래치를 복수 중복시켜 분산 배치시키고, 잘 알려져 있는 바와 같은 등(等) 스큐의 제어 클럭에 의해 동기를 취함으로써 원단/근단의 출력 회로 사이에서 동일한 임피던스 코드가 되도록 하고 있다. 즉, 최근단 출력 회로와 최원단 출력 회로가 등 스큐의 제어 클럭에 의해 동기하여 상기 임피던스 코드를 취득하므로, 상기 출력 임피던스값의 변동을 방지하도록 하고 있다.

본 실시예에서는 상기 임피던스 코드를 직접적으로 각 출력 회로에 공급하는 것이 아니라, 각 출력 회로에 근접하여 카운터(7비트)를 배치하고, 임피던스 비교 회로에서 형성된 업/다운 신호 U/DWN을 상기 카운터에 분배하도록 하는 것이다.상기 출력 회로에 대응한 각 카운터에서는, 상기 분배된 업 신호 UP 또는 다운 신호 DWN을 계수하여, 각각이 임피던스 코드를 생성하여 대응하는 출력 회로에 전한다. 이 경우도, 카운터로 생성된 임피던스 코드가 상기한 바와 같이 등 스큐의 제어 클럭에 의해 동기하여 래치에 취득되므로, 상기 업/다운 신호 U/DWN의 분배 딜레이가 있더라도, 출력 임피던스값이 변동된 것처럼 보이는 문제가 회피된다.

이 구성에서는 P 채널용과 N 채널용의 각각의 임피던스 코드를 생성하기 위해서, 카운터가 2조 설치되어 있으며, 각각에 업 신호 UP와 다운 신호 DWN을 공급하기 위해서, 2×2=4개의 신호선을 추가하는 것만으로 충분하다. 이에 의해, 상기 14개의 임피던스 코드를 전하는 신호선을 배치하는 경우에 비하여 대폭 배선 수를 줄일 수 있다. 본 실시예와 같이 상기 업 UP과 다운 신호 DWN을 분배하는 구성에서는, 임피던스 코드를 8비트 이상으로 더욱 증가시켜도, 상기 4개의 신호선에 그친다고 하는 특징을 갖는 것이다. 이와 같이 칩 중앙부를 통과하는 배선 수를 삭감함으로써, 배선 수에 대한 이물, 단선에 의한 코드 접속 불량의 확률을 줄일 수도 있게 되는 것이다. 이는 이하의 실시예에서도 마찬가지이다.

도 11에는 도 10의 임피던스 비교 회로의 일 실시예의 블록도가 도시되어 있다. 본 실시예는, 기본적으로는 상기 도 7의 실시예와 마찬가지이다. 외부 단자 ZQ에 외부 저항 RQ이 접속된다. 이 저항 RQ와 레플리커 1이 직렬 접속된다. 레플리커 1은 상기 도 3의 풀업측 출력 버퍼(2)에 대응한 회로이다. 상기 저항 RQ와 레플리커 1로 분압된 전압은 전압 비교 회로 VC1에 의해 저항 R로 형성된 VDD/2의 기준 전압 비교되어, 업 신호 UP1 또는 다운 신호 DWN1이 형성되어, 카운터 1에 의해 계수된다. 이 계수 출력이 피드백 신호로서 상기 레플리커 1에 전해져, 그 임피던스의 제어가 행해진다.

레플리커 2는 상기 레플리커 1과 동일한 구성으로 되어, 상기 피드백 신호에 의해 임피던스 제어가 행해진다. 이 레플리커 2와 레플리커 3이 직접 접속된다. 이 레플리커 3은 상기 도 3의 풀다운측 출력 버퍼(1)에 대응한 회로이다. 상기 레플리커 3과 레플리커 2로 분압된 전압은 전압 비교 회로 VC2에 의해 저항 R로 형성된 VDD/2의 기준 전압 비교되어, 업 신호 UP2 또는 다운 신호 DWN2가 형성되어, 카운터 2에 의해 계수된다. 이 계수 출력이 피드백 신호로서 상기 레플리커 3에 전해져, 그 임피던스의 제어가 행해진다.

상기 레플리커 1, 2 및 3에 피드백 신호를 전하는 카운터 1과 카운터 2는 임피던스 비교 회로에 가장 가까운 위치에 배치된 카운터가 이용된다. 상기 도 10의 실시예에서는 출력 임피던스 제어 회로 DQ-B에 대응하여 설치되는 카운터가 상기 임피던스 비교 회로의 레플리커 1∼3에 공급되는 피드백 신호를 형성하는 것으로서 이용된다. 본 실시예에서는 코드 리미터 CLM1, CLM2가 형성된다. 이 코드 리미터 CLM1, CLM2는 카운터값이 일정값 이상으로 커지는 것을 방지하기 위해서 형성된다.

도 12에는 본 발명에 따른 반도체 메모리의 종단 임피던스 조정 회로의 일 실시예의 전체 블록도가 도시되어 있다. 도 12의 종단 임피던스 제어 회로 및 그 임피던스 제어 회로를 구성하는 임피던스 비교 회로와 카운터 등의 각 회로 블록은, 도 9의 반도체 칩 상에 있어서의 상기 센터 패드 부분에 대응한 중앙 부분에서의 기하학적인 배치에 거의 맞게 도시되어 있다. 즉, 4조의 데이터 입력 DIN-A∼DIN-D에 대응한 종단 회로 및 2조의 어드레스/컨트롤 ADD/CON과 클럭 CLK에 대응한 종단 회로가 형성된다. 또, 임피던스 비교 회로로부터 원단으로 된 데이터 입력 DIN-B와 C에는 어드레스/컨트롤 ADD/CON이 동일한 조가 된다. 각 조의 종단 회로에는 래치나 임피던스 제어 회로를 포함하는 것이 있다.

본 실시예에서는 종단 임피던스 코드를 직접적으로 각 종단 회로에 공급하는 것이 아니라, 각 종단 회로에 근접하여 카운터(6비트)를 배치하고, 임피던스 비교 회로에서 형성된 업/다운 신호 U/DWN을 상기 카운터에 분배하도록 하는 것이다. 상기 종단 회로에 대응한 각 카운터에서는 상기 분배된 업 신호 UP 또는 다운 신호 DWN을 계수하여, 각각이 종단 임피던스 코드를 생성하여 대응하는 종단 회로(임피던스 제어 회로)에 전한다. 이 경우도, 카운터로 생성된 임피던스 코드가 상기한 바와 같이 등 스큐의 제어 클럭에 의해 동기하여 래치에 취득되므로, 상기 업/다운 신호 U/DWN의 분배 딜레이가 있어도, 출력 임피던스값이 변동된 것처럼 보이는 문제가 회피된다.

이 구성이라도, 상기 출력 임피던스 제어인 경우와 마찬가지로, P 채널용과 N 채널용의 각각의 임피던스 코드를 생성하기 위해서, 카운터가 2조 설치되어 있으며, 각각에 업 신호 UP와 다운 신호 DWN을 공급하기 위해서, 2×2=4개의 신호선을 추가하는 것만으로 충분하다. 이에 의해, 상기 12개의 임피던스 코드를 전하는 신호선을 배치하는 경우에 비하여 대폭 배선 수를 줄일 수 있다. 본 실시예와 같이 상기 업 UP과 다운 신호 DWN을 분배하는 구성에서는, 임피던스 코드를 7비트 이상으로 더 증가시켜도, 상기 4개의 신호선에 그친다고 하는 특징을 갖는 것이다.

본 실시예에서, 중앙부에 형성된 어드레스/컨트롤 ADD/CON 및 클럭 CLK에 대응한 종단 회로를 양측에 설치된 카운터로 형성된 종단 임피던스 코드를 이용하여 제어하는 것으로 해도 된다. 이 구성을 채용할 때에는 중앙부에 설치된 카운터를 생략할 수 있다. 이 구성에서, 중앙 부분의 종단 회로를 2개로 나누어, 양측으로부터 분담하여 상기 종단 임피던스 코드를 공급하는 것 외에, 어느 한쪽의 카운터로 형성된 종단 임피던스 코드를 공급하는 것으로 해도 된다. 또한, 본 실시예에서는 카운터로 형성된 종단 임피던스 코드를 그대로 종단 회로에 공급하도록 나타내고 있지만, 상기 도 7의 실시예와 같이 코드 시프트 회로를 형성하여, 종단 회로에 공급하는 임피던스 코드를 생성하도록 해도 되는 것은 물론이다.

도 13에는 도 12의 임피던스 비교 회로의 일 실시예의 블록도가 도시되어 있다. 본 실시예는 기본적으로는 상기 도 7의 실시예와 마찬가지이다. 외부 단자 ZT에 외부 저항 RT가 접속된다. 이 저항 RT와 레플리커 4가 직렬 접속된다. 레플리커 4는 상기 도 7의 풀업 종단 저항(402)에 대응한 회로이다. 상기 저항 RT와 레플리커 4로 분압된 전압은 전압 비교 회로 VC3에 의해 저항 R로 형성된 VDD/2의 기준 전압 비교되어, 업 신호 UP3 또는 다운 신호 DWN3이 형성되어, 카운터 3에 의해 계수된다. 이 계수 출력이 피드백 신호로서 상기 레플리커 4에 전해져, 그 임피던스의 제어가 행해진다.

레플리커 5는 상기 레플리커 4와 동일한 구성으로 되어, 상기 피드백 신호에 의해 임피던스 제어가 행해진다. 이 레플리커 5와 레플리커 6이 직접 접속된다. 이 레플리커 6은 상기 도 7의 풀다운 종단 저항(403)에 대응한 회로이다. 상기 레플리커 6과 레플리커 5로 분압된 전압은 전압 비교 회로 VC4에 의해 분압 저항 R로 형성된 VDD/2의 기준 전압 비교되어, 업 신호 UP4 또는 다운 신호 DWN4가 형성되어, 카운터 4에 의해 계수된다. 이 계수 출력이 피드백 신호로서 상기 레플리커 6에 전해져, 그 임피던스의 제어가 행해진다.

상기 레플리커 4, 5 및 6에 피드백 신호를 전하는 카운터 3과 카운터 4는 임피던스 비교 회로에 가장 가까운 위치에 배치된 카운터가 이용된다. 상기 도 12의 실시예에서는 종단 회로 DIN-D에 대응하여 설치되는 카운터가 상기 임피던스 비교 회로의 레플리커 4∼6에 공급되는 피드백 신호를 형성함으로써 이용된다. 본 실시예에서도, 코드 리미터 CLM3, CLM4가 형성된다. 이 코드 리미터 CLM3, CLM4는 카운터값이 일정값 이상으로 크거나, 또는 작아지는 것을 방지하기 위해서 형성된다. 또한, 카운터 3, 4의 출력부에는 상기 도 7의 실시예와 같이 코드 시프트 회로를 형성하여, 종단 회로에 공급하는 종단 임피던스 코드를 생성하도록 해도 된다.

도 14에는 본 발명에 따른 반도체 메모리의 출력 임피던스 조정 회로의 다른 일 실시예의 전체 블록도가 도시되어 있다. 도 14의 출력 임피던스 제어 회로 및 그 임피던스 제어 회로를 구성하는 임피던스 비교 회로와 카운터 등의 각 회로 블록은, 도 9의 반도체 칩 상에 있어서의 상기 센터 패드 부분에 대응한 중앙 부분에서의 기하학적인 배치에 거의 맞게 도시되어 있다.

본 실시예에서는 출력 임피던스 코드 분배 배선이 실질적으로 문제가 되지 않도록 하기 위해서, 다시 말하면, 배선이 혼잡한 칩 중앙부에 상기 출력 임피던스 코드 분배 배선을 형성하지 않도록 하기 위해서, 임피던스 제어 회로가 칩 중앙부의 양단에 형성된다. 4조의 출력 회로(출력 임피던스 제어 회로) DQ-A, DQ-B, DQ-C 및 DQ-D는, 도 14에서 아래 좌측에 배치되는 출력 회로 DQ-A와 DQ-D와, 위 우측에 배치되는 출력 회로 DQ-B와 DQ-C로 나뉜다.

상기 2조의 출력 회로 DQ-A와 DQ-D와, DQ-B와 DQ-C에 대응하여 임피던스 제어 회로가 각각에 설치된다. 이들 2개의 임피던스 제어 회로는 상기 도 10의 임피던스 비교 회로 및 카운터로 구성된다. 그 때문에, 임피던스 제어 회로로부터 각 출력 회로(출력 임피던스 제어 회로)를 향해서는 7×2=14개와 같은 출력 임피던스 코드 분배를 위한 배선이 설치된다. 그러나, 이들 배선은 상기 칩 중앙부를 포함하여 횡단하는 배선이 아니므로 실질적으로는 문제가 되지 않는다.

상기 2개의 임피던스 제어 회로에 대응하여 패드 ZQR과 ZQL이 형성된다. 이들 패드 ZQR과 ZQL은 도 14에서 점선으로 나타낸 재배선에 의해 서로 접속되고, 이러한 재배선에 대하여 외부 단자로서의 범프 전극 ZQ가 형성된다. 재배선은, 예를 들면 플립 칩형 반도체 집적 회로 장치에 형성된다. 이 플립 칩형 반도체 집적 회로 장치는, 예를 들면 그 칩의 본딩 패드로부터 재배선을 형성하고, 재배선에 접속된 범프 전극을 칩의 표면에 어레이(에리어 어레이) 형상으로 배치하고, 이러한 에리어 어레이 형상으로 배치된 범프 전극을 표면 보호막으로부터 노출시킨다.

이에 의해, 범프 전극의 간격을 확대시켜, 실장 기판의 배선에 펌프 전극을 접속한다고 하는 기판 실장을 용이하게 함과 함께, 배선 간격이 넓은 저비용의 실장 기판의 이용을 가능하게 하기 위해서 이용된다. 이러한 플립 칩형 반도체 집적 회로 장치에서는 범프 전극은 직접 실장 기판에 접속되는 단자로서, 범프 전극만노출되어 반도체 칩의 본딩 패드는 절연막 또는 보호막에 피복된다. 그 때문에, 상기 범프 전극은 QFP 등의 패키지의 리드 핀 등의 외부 접속 단자에 상당하는 것이 된다.

본 실시예의 반도체 집적 회로 장치에서는, 반도체 칩의 일 주면측에, 상기와 같은 회로 소자 및 배선이 형성된다. 이 배선 중, 최상층의 배선에 의해 패드 ZQL과 ZQR이 형성된다. 이 패드 ZQL, ZQR의 개구부를 제외하고 제1층째 유기 절연막이 형성된다. 이 유기 절연막은, 예를 들면 폴리이미드로 구성된다. 이 폴리이미드로 이루어지는 제1층째 유기 절연막 위에는, 상기 반도체 칩의 주면측에 형성된 2개의 패드 ZQL, ZQR 사이를 전기적으로 접속하는 도전층으로서의 재배선층이 형성된다. 그리고, 이러한 재배선층의 표면 중, 범프 전극이 형성되는 개구부를 제외하고 제2층째 유기 절연막이 형성된다. 상기 범프 전극은 상기 외부 단자 ZQ로서 이용된다.

도 15에는 본 발명에 따른 반도체 메모리의 종단 임피던스 조정 회로의 다른 일 실시예의 전체 블록도가 도시되어 있다. 본 실시예는 상기 도 12의 변형예로서, 4조의 데이터 입력 DIN-A∼DIN-D에 대응한 4조의 종단 회로 및, 4조의 어드레스/컨트롤 ADD/CON과 1개의 클럭 CLK에 대응한 종단 회로는 상하 좌우 2그룹으로 나뉘어 각각에 임피던스 제어 회로가 형성된다. 그리고, 칩의 중앙 부근에 좌측에 배치된 4조의 어드레스/컨트롤 ADD/CON과 하나의 클럭 CLK에 대응한 종단 회로가 1그룹으로 되어 임피던스 제어 회로가 형성된다.

이들 3개의 임피던스 제어 회로는 상기 도 13의 임피던스 비교 회로 및 카운터로 구성된다. 그 때문에, 임피던스 제어 회로로부터 각 출력 회로(종단 임피던스 제어 회로)를 향해서는 6×2=12개와 같은 임피던스 코드 분배를 위한 배선이 형성된다. 그러나, 이들 배선은 상기 칩 중앙부를 포함하여 횡단하는 배선이 아니므로 실질적으로는 문제가 되지 않는다. 상기 3개의 임피던스 제어 회로에 대응하여 패드 ZTR과 ZTL 및 ZTC가 형성된다. 이들 패드 ZTR과 ZTL 및 ZTC는 상기 도 14의 실시예와 마찬가지로 도 14에서 점선으로 나타낸 재배선에 의해 서로 접속되고, 이러한 재배선에 대하여 외부 단자로서의 펌프 전극 ZT가 형성된다.

본 실시예에서, 중앙부에 형성된 어드레스/컨트롤 ADD/CON 및 클럭 CLK에 대응한 종단 회로를 양측에 형성된 임피던스 제어 회로에서 형성된 임피던스 코드를 이용하여 제어하는 것으로 해도 된다. 이 구성을 채용할 때에는 중앙부에 형성된 임피던스 제어 회로 및 그에 대응한 패드 ZTC를 생략할 수 있다. 또, 중앙 부분의 종단 회로를 2개로 나누어, 양측에 형성된 임피던스 제어 회로에 의해 분담하여 상기 임피던스 코드를 공급하는 것 외에, 어느 한쪽의 임피던스 제어 회로에서 형성된 임피던스 코드를 공급하는 것으로 해도 된다.

도 16에는 본 발명에 따른 반도체 메모리의 출력 임피던스 조정 회로의 또다른 일 실시예의 전체 블록도가 도시되어 있다. 도 16의 출력 임피던스 제어 회로 및 그 임피던스 제어 회로를 구성하는 임피던스 비교 회로와 카운터 등의 각 회로 블록은, 도 9의 반도체 칩 상에 있어서의 상기 센터 패드 부분에 대응한 중앙 부분에서의 기하학적인 배치에 거의 맞게 도시되어 있다.

본 실시예에서는 출력 임피던스 코드 분배의 배선을 보다 적게 하기 위해서,상기 도 14에 도시한 바와 같은 임피던스 제어 회로에서 형성된 P 채널용과 N 채널용의 7비트씩의 코드를 인코더에 의해 직렬 데이터로 변환하고, 2개의 임피던스 코드 분배용의 배선을 통해서 4조의 출력 회로(출력 임피던스 제어 회로) DQ-A, DQ-B, DQ-C 및 DQ-D에 대응하여 형성되는 디코더에 전해진다. 각 디코더에서는 상기 직렬 데이터를 P 채널용과 N 채널용의 7비트씩의 병렬 데이터로 변환하여, 상기 출력 임피던스 제어 회로에 전한다.

도 17에는 본 발명에 따른 반도체 집적 회로 장치의 출력 임피던스 조정 회로의 일 실시예의 전체 블록도가 도시되어 있다. 본 실시예는 특별히 제한되지 않지만, 마이크로 프로세서 등과 같은 반도체 집적 회로 장치 용도로 되어 있다. 마이크로 프로세서 등을 구성하는 반도체 칩 상에 있어서의 주변 패드 부분에 대응하여 출력 회로(출력 임피던스 제어 회로)가 형성된다. 도 17에서 예시적으로 도시되어 있는 3조의 출력 회로(출력 임피던스 제어 회로)에 대응하여 카운터가 설치된다.

본 실시예라도, 상기 임피던스 코드를 직접적으로 각 출력 회로에 공급하는 것이 아니라, 상기한 바와 같이 각 출력 회로에 근접하여 카운터(7비트)를 배치하고, 임피던스 비교 회로에서 형성된 업/다운 신호 U/DWN을 상기 카운터에 분배하도록 하는 것이다. 상기 출력 회로에 대응한 각 카운터에서는 상기 분배된 업 신호 UP 또는 다운 신호 DWN을 계수하여, 각각이 임피던스 코드를 생성하여 대응하는 출력 회로에 전한다. 이 구성에서는 P 채널용과 N 채널용의 각각의 임피던스 코드를 생성하기 위해서, 카운터가 2조 설치되어 있으며, 각각에 업 신호 UP와 다운 신호DWN을 공급하기 위해서, 2×2=4개의 신호선을 추가하는 것만으로 충분하다. 이에 의해, 상기 14개인 임피던스 코드를 전달하는 신호선을 배치하는 경우에 비하여 대폭적으로 배선 수를 줄일 수 있다.

도 18에는 본 발명에 따른 반도체 메모리의 임피던스 조정 회로의 또다른 일 실시예의 전체 블록도가 도시되어 있다. 본 실시예에서는 출력 임피던스 제어와 종단 임피던스 제어가 함께 도시되어 있다. 본 실시예에서는, 상기한 바와 같이 외부 단자에 접속된 저항 소자 RQ나 RT 대신에, 내부에 설치된 퓨즈 FUSE1, FUSE2에 의해 임피던스 코드가 설정된다. 이 임피던스 코드를 최적의 것으로 설정하기 위해서, JTAG가 이용된다. 또, 도 18 및 이하의 도 19에서, 발명을 직감적으로 알기 쉽게 하기 위해서 입출력 임피던스 제어 회로나 출력 스루레이트 제어 회로에 접속되는 7×2나 6×2와 같은 다수로 이루어지는 배선은 굵은 선으로 표현하고 있지만, 상기 도 10 등의 실시예와 마찬가지이다.

테스트 모드로 하여, 테스트 단자로부터 출력 임피던스 조정 코드, 종단 임피던스 조정 코드를 입력하고, 적당한 측정 회로 등에 의해 출력 임피던스나 종단 임피던스를 측정하면서, 원하는 출력 임피던스 및 종단 임피던스가 얻어지는 출력 임피던스 조정 코드, 종단 임피던스 조정 코드를 검출하여, 그에 따라 퓨즈 FUSE1, FUSE2를 절단하는 것이다.

셀렉터 1은 JTAG로부터 설정되는 상기 출력 임피던스 조정 코드와 퓨즈 FUSE1에 설정된 출력 임피던스 조정 코드의 전환과, 상기한 바와 같은 인코드 동작을 행하여 P 채널용과 N 채널용의 7비트씩의 코드를 직렬 데이터로 변환하고, 2개의 임피던스 코드 분배용의 배선을 통해서 4조의 출력 회로(출력 임피던스 제어 회로) DQ-A, DQ-B, DQ-C 및 DQ-D에 대응하여 형성되는 디코더 1에 전달한다. 각 디코더 1에서는, 상기 직렬 데이터를 P 채널용과 N 채널용의 7비트씩의 병렬 데이터로 변환하여 출력 임피던스의 설정을 행한다.

셀렉터 2는 JTAG로부터 설정되는 상기 종단 임피던스 조정 코드와 퓨즈 FUSE2에 설정된 종단 임피던스 조정 코드의 전환과, 상기한 바와 같은 인코드 동작을 행하여 P 채널용과 N 채널용의 6비트씩의 코드를 직렬 데이터로 변환하고, 2개의 임피던스 코드 분배용의 배선을 통해서 8조의 입력 회로(종단 임피던스 제어 회로) DQ-A, DQ-B, DQ-C, DQ-D, ADD/CON 및 1개의 클럭 입력 회로 CLK에 대응하여 형성되는 디코더 2에 전한다. 각 디코더 2에서는, 상기 직렬 데이터를 P 채널용과 N 채널용의 6비트씩의 병렬 데이터로 변환하여 출력 임피던스의 설정을 행한다.

도 19에는 본 발명에 따른 반도체 메모리의 스루레이트 조정 회로의 일 실시예의 전체 블록도가 도시되어 있다. 본 실시예에서는 스루레이트를 최적의 것으로 설정하기 위해서 상기 도 18의 실시예와 마찬가지로 JTAG가 이용된다. 테스트 모드로 하여, 테스트 단자로부터 스루레이트 조정 코드를 입력하고, 적당한 측정 회로 등에 의해 스루레이트를 측정하면서, 원하는 스루레이트가 얻어지는 출력 스루레이트 조정 코드를 검출하여, 그에 따라 퓨즈 FUSE3을 절단하는 것이다.

셀렉터 3은 JTAG를 통해서 설정되는 상기 스루레이트 조정 코드와 퓨즈 FUSE3에 설정된 스루레이트 조정 코드의 전환과, 상기한 바와 같은 인코드 동작을 행하여, 상기 도 6의 실시예에 설명한 바와 같은 스루레이트 코드 JSR<0>∼<18>와인에이블 신호와의 합계 20비트로 이루어지는 코드를 직렬 데이터로 변환하고, 1개의 스루레이트 코드 분배용의 배선을 통해서 4조의 출력 회로(출력 임피던스 제어 회로) DQ-A, DQ-B, DQ-C 및 DQ-D에 대응하여 형성되는 디코더 4에 전한다. 각 디코더 4에서는, 상기 직렬 데이터를 20비트의 병렬 데이터로 변환하여 출력 스루레이트의 설정을 행한다.

도 20에는 임피던스 비교 회로의 다른 일 실시예의 블록도가 도시되어 있다. 본 실시예는 상기한 바와 같이 외부 단자에 접속된 저항 소자 RQ와 내부에 형성된 저항 RRQ가 선택적으로 이용된다. 이 선택 동작과, 상기 내부 저항 RRQ의 저항값의 설정을 위해서 상기 JTAG가 이용된다. JTAG로부터의 제어 신호 JRRGSEL에 의해 셀렉터 1을 제어하여 외부 저항 RQ를 사용할 것인지, 내부 저항 RRQ를 사용할 것인지가 전환된다.

상기한 신호 JRRGSEL를 이용하는 대신에, 예를 들면 단자 ZQ의 하이 임피던스를 오픈 검지 회로에 의해 검지하여, 제어 신호 RRGSEL을 형성하고, 셀렉터 1을 제어하여 외부 저항 RQ를 사용할 것인지, 내부 저항 RRQ를 사용할 것인지가 전환된다. 이 때문에, 셀렉터 2가 형성되고, 상기 JALG로부터의 제어 신호 JRRGSEL을 이용할 것인지 상기 오픈 검지 회로에서 형성된 제어 신호 RRGSEL을 이용할 것인지의 선택이 행해진다. 셀렉터 2는 제조 시의 마스크 등에 의해 어느 하나를 선택하는 것, 퓨즈의 절단에 의해 선택하는 것, 또는 외부 단자로부터 공급하는 것 등 여러가지의 실시 형태를 채용할 수 있다.

이 오픈 검지 회로는, 도 20에 도시한 바와 같이 카운터 1의 계수 출력을 레플리커 1의 최대값의 계수값을 검출하는 회로로 구성할 수 있다. 즉, 외부 단자 ZQ에 외부 단자 RQ가 접속되지 않는 상태(하이 임피던스 상태)에서는 전압 비교 회로 VC1에서는 레플리커 1의 저항값을 크게 하여 상기 중점 전압 VDD/2로 되도록 업 신호 UP를 계속 출력하므로, 상기 최대값에 도달하게 된다. 이 구성에서는 단자 ZQ에 외부 저항 RQ가 접속되지 않는 상태에서는 자동적으로 내부 회로에 형성된 저항 RRQ에 대응하여 출력 임피던스의 조정이 행해진다. 이에 의해, 사용성이 양호한 반도체 집적 회로 장치를 실현할 수 있다.

상기 내부 저항 RRQ의 저항값의 설정을 위해서, 예를 들면 JTAG로부터 공급된 4비트의 신호 JRQTRIM(n4:0)이 공급된다. 이 신호 JRQTRIM(n4:0)은 상기 도 18의 출력 임피던스 조정이나 종단 임피던스 조정인 경우와 마찬가지로 JTAG를 통해서 입력된 저항값 설정 코드에 의해 원하는 저항값이 얻어지는 코드를 검지하고, 그에 대응하여 내부에 설치된 퓨즈의 절단을 행하도록 한다. 다른 구성은 상기 도 11의 실시예와 마찬가지이다.

도 21에는 전압 비교 회로 VC 및 리미터 CLM의 실시예의 회로도가 도시되어 있다. 전압 비교 회로 VC는 출력 단자 out으로부터 업 신호 UP를 출력하는 회로와, 출력 단자 out으로부터 다운 신호 DWN을 출력하는 회로로 구성된다. 각각의 회로는 서로 마찬가지의 회로가 된다. 상기 업 신호를 형성하는 회로에 예시적으로 나타나 있는 바와 같이, N 채널형의 차동 MOSFET를 이용한 싱글 엔드의 차동 증폭 회로 A1과 A2의 차동 출력을 P 채널형의 차동 MOSFET를 이용한 싱글 엔드의 차동 증폭 회로 A3에 입력하여, 출력 신호 UP를 형성한다. 상기 차동 증폭 회로 A1∼A3으로 이루어지는 2개의 전압 비교 회로에는 분압 전압이 공급되는 입력 단자 QCMP가 공통으로 되어, 업 신호 UP를 형성하는 회로와 다운 신호 DWN을 형성하는 회로에 각각 상기와 같은 레플리커에 의해 형성된 분압 전압이 공급된다.

리미터 CLM은 카운터로부터의 출력 신호를 게이트 회로에 받아, 그 계수값이 소정의 최소값 이하로 되면 상기 다운 신호 DWN의 카운터에의 전달을 금지하고, 상기 계수값이 소정의 최대값 이상으로 되면 상기 업 신호 UP의 카운터에의 전달을 금지하여, 임피던스 조정 코드가 소정값 내에 있도록 제한하는 것이다. 이 리미터 CLM은, 상기 오픈 검지 회로와 공용할 수 있다. 즉, 업 신호 UP의 전달을 제어하는 신호를 그대로 오픈 검지 신호로서 이용할 수 있다.

도 22에는 카운터의 일 실시예의 회로도가 도시되어 있다. 이 회로는 상기한 바와 같은 7비트 또는 6비트의 카운터 중 1비트분의 회로가 예시적으로 도시되어 있다. 래치 회로 FF1과 FF2로 이루어지는 마스터/슬레이브 플립플롭 회로에 대하여, 업 신호 UPT와 다운 신호 DNT에 대응하여 클럭 CKB에 동기한 입력 및 출력 신호의 입력측에의 귀환을 제어하여, +1의 업 동작 또는 -1의 다운 동작을 행하게 한다. 출력 신호 DNA는 다음 비트의 다운 입력 DNT에 전해지고, 출력 신호 UPA는 다음 비트의 업 입력 UPT에 전해진다. 출력 OUT은 상기 임피던스 조정 코드로서 사용된다.

도 23에는 본 발명에 따른 출력 임피던스 제어부의 일 실시예의 블록도가 도시되어 있다. 도 23에는 데이터 출력용과 데이터 스트로브 출력용의 2개의 회로가 예시적으로 도시되어 있다. 상기 카운터나 디코더로부터 출력되는 P 채널용의 임피던스 조정 코드 DQ-P(6:0)와 N 채널용의 임피던스 조정 코드 DQ-N(6:0)은 제1 레지스터 R1에 취득된다. 이 제1 레지스터 R1은 클럭 펄스 CLK를 1/16로 분주한 펄스가 공급된다. 그 때문에, 외부 단자로부터 공급되는 클럭 CLK의 1/16의 주기로, 상기 임피던스 조정 코드 DQ-P(6:0)와 DQ-N(6:0)이 일단 제1 레지스터 R1에 유지된다.

데이터 스트로브 신호 CQ는 메모리 동작의 판독이나 기입에 무관하게 출력되는 펄스이므로 정상적으로 출력된다. 도 24의 타이밍도에 도시한 바와 같이, 데이터 스트로브 신호 CQ에 출력 임피던스가 변화시켜짐으로써 노이즈의 발생을 방지하기 위해서, 클럭 펄스 CLK의 반주기만큼 변이된 클럭 펄스 P-CLK와 N-CLK가 생성되어, P 채널용의 임피던스 조정 코드 DQ-P(6:0)와 N 채널용의 임피던스 조정 코드 DQ-N(6:0)이 각각 제2 레지스터에 취득되어, 각각의 출력 임피던스의 조정이 실시된다.

상기 제2 레지스터 R2의 출력 신호와 스트로브 신호 CQ가 논리 회로로 이루어지는 프리 버퍼 DQPB를 통해서 출력 회로 DOB에 전해진다. 이 데이터 스트로브용의 외부 단자 CQ에는 데이터 출력 회로와 등가로 하기 위해서, 더미로서의 입력 회로 DIN과 종단 회로가 접속된다. 데이터 출력 회로도 마찬가지로, 상기 제2 레지스터 R2의 출력 신호와 데이터 DO가 논리 회로로 이루어지는 프리 버퍼 DQPB를 통해서 출력 회로 DOB에 전해진다. 이 데이터용 출력 회로 DOB가 접속되는 외부 단자 DQ에는 입력 회로 DIN과 종단 회로가 형성된다.

상기 구성에서는, 하이 레벨의 데이터 스트로브 신호 CQ를 출력하는 타이밍에서는, N-CLK의 상승에 동기하여 제2 레지스터 R2에 N 채널용의 임피던스 조정 코드 DQ-N(6:0)이 취득되어, N 채널 MOSFET(nMOS)의 출력 임피던스의 조정(출력 MOSFET의 전환)이 실효된다. 반주기 늦어져, 로우 레벨의 데이터 스트로브 신호 CQ를 출력하는 타이밍에서는 P-CLK의 상승에 동기하여 제2 레지스터 R2에 P 채널용의 임피던스 조정 코드 DQ-P(6:0)가 취득되어, P 채널 MOSFET(pMOS)의 출력 임피던스의 조정(전환 변경)이 실효된다. 이에 의해, 출력 임피던스의 조정이 실효되는 것은 출력 MOSFET(nMOS) 또는 (pMOS)이 오프 상태이므로, 출력되어 있는 데이터 스트로브 신호 CQ에 노이즈가 발생하지 않는다.

데이터 출력 동작은 메모리 동작의 판독 동작 시에만 행해지므로, 출력 인에이블 신호 OE를 이용하여 제2 레지스터 R2에 전해지는 클럭 펄스 P-CLK와 N-CLK가 생성된다. 즉, 도 24의 타이밍도에 도시한 바와 같이, NOP(no-operation)나 라이트 모드보다 출력 DQ가 하이 임피던스 Hi-Z일 때에, 상기 클럭 펄스 P-CLK와 N-CLK가 생성되고, N-CLK의 상승에 동기하여 제2 레지스터 R2에 N 채널용의 임피던스 조정 코드 DQ-N(6:0)이 취득되어, N 채널 MOSFET(nMOS)의 출력 임피던스의 조정(변경)이 실효된다. P-CLK의 상승에 동기하여 제2 레지스터 R2에 P 채널용의 임피던스 조정 코드 DQ-P(6:0)가 취득되어, P 채널 MOSFET(pMOS)의 출력 임피던스의 조정(변경)이 실효된다. 이에 의해, 출력 임피던스의 조정(변경)이 판독 동작 시에 행해지지 않으므로, 데이터 출력 신호 DQ에 노이즈가 발생하지 않는다.

도 25에는 본 발명에 따른 출력 임피던스 제어부의 다른 일 실시예의 블록도가 도시되어 있다. 본 실시예는 상기 도 23의 실시예의 변형예로서, 데이터 스트로브 출력용도 상기 데이터 출력용과 마찬가지로 출력 인에이블 신호 OE를 이용하여 제2 레지스터 R2에 전해지는 클럭 펄스 P-CLK와 N-CLK가 생성된다. 이에 의해, 도 26의 타이밍도에 도시한 바와 같이 데이터 출력 회로와 동일하게 출력 임피던스의 조정이 실효된다.

동기 SRAM과 같은 초고속 LSI에서는 데이터 스트로브 신호 CQ와 데이터 출력 DQ 사이의 트랙킹 특성이 중요하게 된다. 이 트랙킹 특성을 고려하여, 데이터 스트로브 신호 CQ의 업데이트(Update) 출력 임피던스의 조정(변경) 타이밍을 데이터 출력 DQ의 그것과 동일하게 하는 것이다. CLK 생성 회로 1과 2와 같이 데이터 스트로브 신호 CQ에 대해서 데이터 출력 DQ에서 이용한 것과 동일한 클럭 펄스 P-CLK, N-CLK를 이용함으로써, 데이터 스트로브 신호/데이터 출력(CQ/DQ)의 임피던스 전환을 동일 횟수, 동일한 타이밍으로 실현한다. 또한, 상기한 바와 같이 데이터 스트로브 신호 CQ의 출력 임피던스 조정 시에 발생하는 노이즈(업데이트 노이즈)를 고려하여 P 채널 MOSFET와 N 채널 MOSFET를 반주기 변이시켜 별도로 행함으로써, 업데이트 시의 노이즈의 영향을 없애고, 또한 양호한 CQ/DQ 트랙킹 특성을 실현할 수 있다.

도 27에는 본 발명에 따른 입력 종단 제어부의 일 실시예의 블록도가 도시되어 있다. 본 실시예는 DQ 단자에 접속되는 종단 회로 용도로 되어 있다. DQ 단자에는 상기 도 23 또는 도 25와 같은 데이터 출력 회로 DOB와, 데이터 입력 회로 DIN 및 DIN 종단 회로가 접속된다. 상기 카운터나 디코더로부터 출력되는 P 채널용의 임피던스 조정 코드 DIN-P(5:0)와 N 채널용의 임피던스 조정 코드 DIN-N(5:0)은 제1 레지스터 R1에 취득된다. 이 제1 레지스터 R1은 클럭 펄스 CLK를, 예를 들면 1/16로 분주한 펄스가 공급된다. 그 때문에, 외부 단자로부터 공급되는 클럭 CLK의 1/16의 주기로, 상기 임피던스 조정 코드 DIN-P(5:0)와 DIN-N(5:0)이 일단 제1 레지스터 R1에 유지된다.

데이터 입력 동작은 메모리 동작의 기입 동작 시에만 행해지므로, 라이트 플래그 WF를 이용하여 CLK 생성 회로에 의해 제2 레지스터 R2에 전해지는 클럭 펄스 U-CLK1이 생성된다. 즉, 도 29의 타이밍도에 도시한 바와 같이 W+1(라이트 +1 사이클)의 타이밍 신호를 형성하고, 그 기간을 제외하도록 클럭 펄스 U-CLK1을 생성한다. 그 결과, 단자 DQ에 접속되는 종단 회로는 DQ 단자가 출력 하이 임피던스 Hi-Z, 데이터 출력 동작 DQ0, DQ1일 때에 U-CLK1의 상승 타이밍 t1 시에 동기하여, 제2 레지스터 R2에 임피던스 조정 코드 DIN-P(5:0)와 DIN-P(5:0)가 취득되어 종단 저항 조정(변경)이 실효된다. 또한, 출력 인에이블 신호 OE에 의해, 프리 버퍼가 제어되어 종단 MOSFET가 오프 상태로 된다.

이와 같이 입출력 데이터 단자 DQ에 대한 입력 종단의 임피던스 조정 코드 DIN-P(5:0)와 DIN-P(5:0)의 업데이트는 출력 하이 임피던스 Hi-Z 시 또는 데이터 출력 시(리드)에 행한다. 즉, 데이터 입력이 행해지는 SRAM의 라이트 시에는 임피던스 조정 코드 DIN-P(5:0)와 DIN-P(5:0)의 업데이트는 행하지 않는다. 본 실시예에서는 상기한 바와 같이 라이트 플래그 WF를 이용하여, SRAM의 스펙에 대응하여 라이트 라텐시 1을 실현하기 위해서, W+1 사이클 신호가 형성되는 것이다. 이에 의해, 데이터 입력 시의 입력 데이터에의 입력 종단의 임피던스 조정 코드 DIN-P(5:0)와 DIN-P(5:0)의 업데이트 노이즈의 영향을 없앨 수 있다. 그리고, 데이터 출력 시(리드 시)에서는 출력 인에이블 신호 OE를 이용하여 종단 회로의 MOSFET를 오프 상태로 하는 것이다.

도 28에는 본 발명에 따른 입력 종단 제어부의 일 실시예의 블록도가 도시되어 있다. 본 실시예는 ADD/CON(어드레스/컨트롤) 단자 및 CK(CLK) 단자에 접속되는 종단 회로쪽을 향하고 있다. 어드레스/컨트롤 신호에 대한 입력 종단의 임피던스 조정 코드 DIN-P(5:0)와 DIN-P(5:0)는 도 29의 타이밍도에 도시한 바와 같이 어드레스/컨트롤 신호의 입력이 무효(INVALID) 상태인 타이밍 t2 시에 행한다. 클럭 신호 CK(/CK)에 대한 입력 종단의 임피던스 조정 코드 DIN-P(5:0)와 DIN-P(5:0)는 어드레스/컨트롤 신호의 입력 및 SRAM의 라이트 데이터 입력이 무효(INVALID) 상태일 때에 행한다.

어드레스/컨트롤 및 데이터 신호의 저장 시에는 어드레스/컨트롤 및 클럭 신호의 입력 종단의 임피던스 조정 코드 DIN-P(5:0)와 DIN-P(5:0)의 업데이트는 행하지 않는다. 이 때문에, CLK 생성 회로에서는 지연 회로 DL을 이용하여 클럭 펄스 U-CLK2를 생성하고, 상기 제2 레지스터 R2에 전해져, 임피던스 조정 코드 DIN-P(5:0)와 DIN-P(5:0)가 저장을 행한다. 이 구성에 의해, 어드레스/컨트롤 및 데이터 신호 저장 시의 어드레스/컨트롤 및 클럭 신호에의 입력 종단의 임피던스 조정 코드 DIN-P(5:0)와 DIN-P(5:0)의 업데이트 노이즈 영향을 없앨 수 있다. CLK 생성 회로, 제2 레지스터를 이용하지 않고, 직접적으로 1/16의 분주 회로로부터 출력되는 클럭 신호를 이용하여 U-CLK2를 생성하여 업데이트를 행할 수도 있다.

이상 본 발명자로부터 이루어진 발명을 실시예에 기초하여 구체적으로 설명했지만, 본원 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 일탈하지 않는 범위에서 여러가지 변경 가능한 것은 물론이다. 예를 들면, 전체 종단 저항 회로를 오프로 하는 모드를 구비하도록 해도 된다. 이에 의해, 저주파수 동작, 번인 시 동작 등에 있어서의 소비 전력 증가의 억지가 가능하게 된다. 본 발명은 반도체 메모리 외에, 각종 반도체 집적 회로 장치에 널리 이용할 수 있다.

본원에서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면, 다음과 같다. 임피던스 제어 회로에 의해 외부 단자에 접속된 저항 소자에 대응하여 임피던스 코드를 생성하고, 이러한 임피던스 코드에 의해 임피던스가 가변으로 되어 이루어지는 복수조의 회로를 구비하고, 상기 임피던스 제어 회로는 임피던스 비교 회로에 의해 상기 저항 소자와 상기 복수조의 회로와 동등하게 형성되어 레플리커 회로와의 임피던스 비교를 행하고, 상기 임피던스를 증가시키는 업 신호와, 임피던스를 감소시키는 다운 신호를 형성하여, 상기 복수조의 회로의 각각에 인접하여 카운터를 설치하고, 상기 업 신호와 다운 신호에 대응하여 상기 임피던스 코드를 생성함으로써, 칩 중앙부를 통과하는 배선 수를 삭감함과 함께, 이러한 배선 수에의 이물, 단선에 의한 코드 접속 불량의 확률도 더불어 줄일 수 있다.

임피던스 코드에 의해 임피던스가 가변으로 된 제1 임피던스 회로와 제2 임피던스 회로를 반도체 칩의 중앙부를 제외하고 나누어 형성하고, 제1 회로 및 제2 회로에 의해, 각각 상기 제1 저항 소자와 상기 제1 임피던스 회로와 동등하게 형성되어 레플리커 회로와의 임피던스 비교를 행하여 상기 제1 임피던스 회로 및 제2임피던스 회로를 향하여 상기 임피던스 코드를 공급하고, 상기 외부 단자와 상기 제1 회로 및 제2 회로는 재배선에 의해 결선함으로써, 칩 중앙부를 통과하는 배선 수를 삭감함과 함께, 배선 수에의 이물, 단선에 의한 코드 접속 불량의 확률도 더불어 줄일 수 있다.

임피던스 제어 회로에 의해 외부 단자에 접속된 저항 소자에 대응하여 임피던스 코드를 생성하고, 이러한 임피던스 코드를 직렬 데이터로 변환하여 임피던스가 가변으로 되어 이루어지는 복수조의 임피던스 회로에 전달하고, 상기 복수조의 임피던스 회로에서는 상기 직렬 데이터로부터 상기 임피던스 코드를 재생함으로써, 칩 중앙부를 통과하는 배선 수를 삭감함과 함께, 배선 수에의 이물, 단선에 의한 코드 접속 불량의 확률도 더불어 줄일 수 있다.

이상 본 발명에 따르면, 간단한 구성의 임피던스 조정 회로를 실현할 수 있다. 임피던스 조정을 위한 칩 중앙부를 통과하는 배선 수를 삭감함과 함께, 배선 수에의 이물, 단선에 의한 코드 접속 불량의 확률도 더불어 줄일 수 있다. 사용성이 양호하고 시스템 상에서의 데이터 전송 레이트를 높게 할 수 있다.

Claims (16)

1. 제1 임피던스 코드에 의해 출력 임피던스가 가변으로 되어 이루어지는 복수조의 출력 회로와,

   외부 단자에 접속된 제1 저항 소자에 대응하여 상기 제1 임피던스 코드를 생성하는 제1 임피던스 제어 회로를 구비하며,

   상기 제1 임피던스 제어 회로는, 상기 제1 저항 소자와 상기 출력 회로와 동등하게 형성되어 레플리커 회로와의 임피던스 비교를 행하고, 상기 출력 임피던스를 증가시키는 제1 신호와, 출력 임피던스를 감소시키는 제2 신호를 형성하는 제1 임피던스 비교 회로와, 상기 제1 신호를 받아 카운트값을 증가시키고, 상기 제2 신호를 받아 카운트값을 감소시켜서 상기 임피던스 코드를 생성하는 제1 카운터로 이루어지고,

   상기 복수조의 출력 회로의 각각에 인접하여 상기 제1 카운터가 복수개 배치되고,

   상기 제1 임피던스 비교 회로에서 형성된 상기 제1 신호와 제2 신호가 상기 복수의 카운터에 공급되어 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치.
2. 제1 임피던스 코드에 의해 출력 임피던스가 가변으로 되고, 반도체 칩의 중앙부를 제외하고 나누어 형성되어, 각각이 복수개로 이루어지는 제1 출력 회로 및 제2 출력 회로와,

   외부 단자에 접속된 제1 저항 소자에 대응하여 상기 제1 임피던스 코드를 생성하는 제1 임피던스 제어 회로를 구비하며,

   상기 제1 임피던스 제어 회로는 제1 회로와 제2 회로로 이루어지고,

   상기 제1 회로는, 상기 제1 저항 소자와 상기 제1 출력 회로와 동등하게 형성되고 레플리커 회로와의 임피던스 비교를 행하여 상기 제1 출력 회로를 향하여 상기 제1 임피던스 코드를 공급하고,

   상기 제2 회로는, 상기 제1 저항 소자와 상기 제2 출력 회로와 동등하게 형성되고 레플리커 회로와의 임피던스 비교를 행하여 상기 제2 출력 회로를 향하여 상기 제1 임피던스 코드를 공급하고,

   상기 외부 단자와 상기 제1 회로 및 제2 회로는, 재배선에 의해 결선되는 것을 특징으로 하는 반도체 집적 회로 장치.
3. 제1 임피던스 코드에 의해 출력 임피던스가 가변으로 되어 이루어지는 복수조의 출력 회로와,

   외부 단자에 접속된 제1 저항 소자에 대응하여 상기 제1 임피던스 코드를 생성하는 제1 임피던스 제어 회로를 구비하며,

   상기 제1 임피던스 제어 회로는, 상기 제1 임피던스 코드를 직렬 데이터로 변환하여 송출하는 인코더를 구비하고,

   상기 복수조의 출력 회로의 각각은, 상기 직렬 데이터를 받아 상기 제1 임피던스 코드를 재생하는 디코더를 구비하여 이루어지는 것을 특징으로 하는 반도체집적 회로 장치.
4. 제3항에 있어서,

   상기 제1 임피던스 제어 회로는, 상기 제1 저항 소자와 상기 출력 회로와 동등하게 형성되어 레플리커 회로와의 임피던스 비교를 행하고, 상기 출력 임피던스를 증가시키는 제1 신호와, 출력 임피던스를 감소시키는 제2 신호를 형성하는 제1 임피던스 비교 회로와, 상기 제1 신호를 받아 카운트값을 증가시키고, 상기 제2 신호를 받아 카운트값을 감소시켜서 상기 임피던스 코드를 생성하는 제1 카운터로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치.
5. 제1항 내지 제3항 중 어느 한 항에 있어서,

   상기 출력 회로는 스루레이트 코드에 의해 스루레이트의 조정이 가능하게 되는 것을 특징으로 하는 반도체 집적 회로 장치.
6. 제1항 내지 제5항 중 어느 한 항에 있어서,

   상기 복수조의 출력 회로는 각각이 래치 회로를 구비하고, 클럭 펄스에 대응하여 상기 제1 임피던스 코드의 취득이 상기 래치 회로에 의해 행해져, 각 출력 회로의 출력 임피던스의 제어가 동기하여 행해지는 것을 특징으로 하는 반도체 집적 회로 장치.
7. 제6항에 있어서,

   상기 래치 회로는 제1 및 제2 래치 회로로 이루어지고,

   상기 제1 래치 회로는, 외부 단자로부터 공급된 클럭 펄스를 분주하여 형성된 펄스에 동기하여 상기 제1 임피던스 코드를 취득하고,

   상기 제2 래치 회로는, 상기 제1 래치 회로의 출력 신호를 상기 클럭 펄스에 동기하여 취득하는 것을 특징으로 하는 반도체 집적 회로 장치.
8. 제7항에 있어서,

   상기 복수조의 출력 회로의 각각은, 복수로 이루어지는 데이터 출력 회로와, 그 데이터 출력에 이용되는 데이터 스트로브용 출력 회로로 이루어지고,

   상기 데이터 출력 회로에 대응한 상기 제2 래치 회로에는, 출력 동작을 지시하는 제어 신호에 의해 상기 클럭 펄스가 선택적으로 공급되어 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치.
9. 제8항에 있어서,

   상기 데이터 스트로브용 출력 회로에 대응한 상기 제2 래치 회로는, 상기 제어 신호와 상기 클럭 펄스에 의해 형성된 타이밍 펄스에 의해, P 채널용의 제1 임피던스 코드를 데이터 스트로브 신호의 로우 레벨 송출 타이밍에서 취득하고, N 채널용의 제1 임피던스 코드를 데이터 스트로브 신호의 하이 레벨 송출 타이밍에서 취득하는 것을 특징으로 하는 반도체 집적 회로 장치.
10. 복수의 신호 입력이 행해지는 복수의 외부 입력 단자에 대응하여 형성되고, 제2 임피던스 코드에 의해 종단 임피던스가 가변으로 되어 이루어지는 복수조의 종단 회로와,

    외부 단자에 접속된 제2 저항 소자에 대응하여 상기 제2 임피던스 코드를 생성하는 제2 임피던스 제어 회로를 구비하며,

    상기 제2 임피던스 제어 회로는, 상기 제2 저항 소자와 상기 종단 회로와 동등하게 형성되어 레플리커 회로와의 임피던스 비교를 행하고, 상기 종단 임피던스를 증가시키는 제3 신호와, 종단 임피던스를 감소시키는 제4 신호를 형성하는 제2 임피던스 비교 회로와, 상기 제3 신호를 받아 카운트값을 증가시키고, 상기 제4 신호를 받아 카운트값을 감소시켜서 상기 제2 임피던스 코드를 생성하는 제2 카운터로 이루어지고,

    상기 복수조의 종단 회로의 각각에 인접하여 상기 제2 카운터가 복수개 배치되고,

    상기 제2 임피던스 비교 회로에서 형성된 상기 제3 신호와 제4 신호가 상기 복수의 제2 카운터에 공급되어 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치.
11. 신호 입력이 행해지는 외부 입력 단자에 대응하여 형성되고, 제2 임피던스 코드에 의해 종단 임피던스가 가변으로 되어 이루어지는 복수조의 종단 회로와,

    외부 단자에 접속된 제2 저항 소자에 대응하여 상기 제2 임피던스 코드를 생성하는 제2 임피던스 제어 회로를 구비하며,

    상기 제2 임피던스 제어 회로는, 상기 복수조의 종단 회로에 대응한 복수의 제어 회로로 이루어지고, 그 복수의 제어 회로는 상기 제2 저항 소자와 상기 종단 회로와 동등하게 형성되고 레플리커 회로와의 임피던스 비교를 행하여 상기 각각의 조에 대응한 종단 회로를 향하여 상기 제2 임피던스 코드를 공급하고,

    상기 외부 단자와 상기 복수의 제어 회로는, 재배선에 의해 결선되는 것을 특징으로 하는 반도체 집적 회로 장치.
12. 신호 입력이 행해지는 외부 입력 단자에 대응하여 형성되고, 제2 임피던스 코드에 의해 종단 임피던스가 가변으로 되어 이루어지는 복수조의 종단 회로와,

    외부 단자에 접속된 제2 저항 소자에 대응하여 상기 제2 임피던스 코드를 생성하는 제2 임피던스 제어 회로를 구비하며,

    상기 제2 임피던스 제어 회로는, 상기 제2 임피던스 코드를 직렬 데이터로 변환하여 송출하는 인코더를 구비하고,

    상기 복수조의 종단 회로의 각각은, 상기 직렬 데이터를 받아 상기 제2 임피던스 코드를 재생하는 디코더를 구비하여 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치.
13. 제12항에 있어서,

    상기 제2 임피던스 제어 회로는, 상기 제2 저항 소자와 상기 종단 회로와 동등하게 형성된 레플리커 회로와의 임피던스 비교를 행하고, 상기 종단 임피던스를 증가시키는 제3 신호와, 종단 임피던스를 감소시키는 제4 신호를 형성하는 제2 임피던스 비교 회로와, 상기 제3 신호를 받아 카운트값을 증가시키고, 상기 제4 신호를 받아 카운트값을 감소시켜서 상기 제2 임피던스 코드를 생성하는 제2 카운터로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치.
14. 제10항 내지 제13항 중 어느 한 항에 있어서,

    상기 복수조의 종단 회로는 각각이 래치 회로를 구비하고, 클럭 펄스에 대응하여 상기 제2 임피던스 코드의 취득이 상기 래치 회로에 의해 행해져, 각 종단 회로의 임피던스의 제어가 동기하여 행해지는 것을 특징으로 하는 반도체 집적 회로 장치.
15. 제14항에 있어서,

    상기 래치 회로는 제3 및 제4 래치 회로로 이루어지고,

    상기 제3 래치 회로는 외부 단자로부터 공급된 클럭 펄스를 임피던스 조정을 행하는 주기로 분주하여 형성된 펄스에 동기하여 상기 제2 임피던스 코드를 취득하고,

    상기 제4 래치 회로는 상기 제3 래치 회로의 출력 신호를 상기 클럭 펄스에 기초하여 형성된 펄스에 동기하여 취득하는 것을 특징으로 하는 반도체 집적 회로장치.
16. 제1항 내지 제15항 중 어느 한 항에 있어서,

    상기 레플리커 회로는 그에 가장 가까운 위치에 배치된 카운터로 형성된 임피던스 코드에 의해 임피던스가 제어되는 것인 것을 특징으로 하는 반도체 집적 회로 장치.