KR102201101B1 - 상보적 전류 전계효과 트랜지스터 소자 및 증폭기 - Google Patents
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Abstract
본 발명은, 아날로그 CMOS 회로를 설계하기 위한, 서브-문턱 동작(sub-threshold operation)의 이점을 갖는 전하 기반 접근법을 가능하게 하는 신규하고 독창적인 복합 소자 구조에 관한 것이다. 특히, 종래의 고체 상태 소자는 하나의 제어 포트, 즉, 게이트 제어 포트를 갖는 반면, 본 발명은 두 개의 제어 포트, 즉, 저 임피던스 포트 및 게이트 제어 포트를 각각 갖는 n-형 및 p-형 전류 전계효과 트랜지스터의 상보적 쌍에 기초한 고체 상태 소자에 관한 것이다. 이 신규한 고체 상태 소자는 종래의 소자에 비해 다양한 개선을 제공한다.
Description
관련 출원에 대한 상호 참조
해당 사항 없음
발명의 기술분야
본 발명은 아날로그 CMOS 회로를 설계하기 위한, 서브-문턱 동작(sub-threshold operation)의 이점을 갖는 전하 기반 접근을 가능하게 하는 신규하고 독창적인 복합 소자 구조에 관한 것이다.
뉴 밀레니엄(new millennium)은 극도로 빠른 속도로 확장되고 있는 연결성에 대한 요구를 가져온다. 2015년 말까지, 글로벌 네트워크 연결 수가 세계 인구의 2배를 초과할 것이며, 2020년에는 300억 개가 넘는 장치가 사물 인터넷(Internet of Things: "IoT")을 형성하는 클라우드에 무선으로 연결될 것으로 추정된다. 이 새로운 시대를 가능하게 하는 것은 지난 20년 동안 이루어진 모바일 컴퓨팅 및 무선 통신에 있어서의 혁명적인 발전이다. 무어의 법칙(Moore’s Law)에 따라, 고도로 집적되고 비용 효율적인 실리콘(silicon) 상보적 금속 산화물 반도체(complementary metal oxide semiconductor; CMOS) 소자의 개발이 부피가 큰 아날로그-디지털 컨버터(Analog-to-Digital converter) 또는 트랜시버(transceiver)와 같은 디지털 및 아날로그 시스템 요소를 보다 비용 효율적인 단일 칩 솔루션에 통합하는 것을 가능하게 했다.
그러나, 지난 몇 년간 디지털 회로는 예측된 경로를 주로 따르고 CMOS 기술을 울트라 딥 서브미크론(ultra-deep sub-μm)으로 확장함으로써 이익을 얻는 반면, 아날로그 회로는 동일한 트렌드를 따르지 못하고 아날로그 설계에서의 패러다임의 변화 없이는 가능하지 않을 수 있다. 아날로그 및 무선 주파수(radio frequency 또는 "RF") 설계자는 감소된 전력, 소형 풋 프린트, 및 더 높은 작동 주파수를 포함하는, 크기 축소의 이점을 잃지 않으면서 울트라 딥 서브미크론 피처 사이즈를 위한 고성능 집적 회로(또는 "ICs")를 만드는 방법을 발견하기 위해 여전히 노력하고 있다. 뉴 밀레니엄의 시스템 온 칩(SoC) 요구를 충족시키기 위해 아날로그 설계의 확립된 과학을 깨뜨리기 위해서는 진정한 패러다임 변화가 필요하다.
아날로그 회로의 핵심 빌딩 블록(building block)은 증폭기이다. 개별 부품 증폭기는 다양한 유형의 트랜지스터뿐만 아니라, 저항, 커패시터, 인덕터, 트랜스포머 및 비선형 소자를 자유롭게 사용할 수 있다. 다양한 부품 사이의 원치않는 기생(parasitics)은 일반적으로 무시할 수 있다. 그러나, 집적회로 내에서 증폭기를 구성하기 위해서는, 일반적인 아날로그 회로 부품은 쉽게 이용 가능하지 않으며, 만약 그렇다면 이러한 회로 소자를 얻기 위해 종종 특별한 IC 프로세스 확장을 취한다. 집적 회로 증폭기의 기생은 밀접한 근접성과 집적된 실리콘 웨이퍼를 통해 서로 연결되어 있기 때문에 심각하다. 무어의 법칙 IC 프로세스 발전은 디지털, 마이크로프로세서 및 메모리 프로세스 개발에 초점을 두고 있다. 아날로그 부품을 집적하기 위해 IC 프로세스를 확장하는 데는 한 세대(~18개월) 또는 두 세대가 소요되므로, 아날로그 기능은 일반적으로 최신 프로세스 단일 칩 시스템에 포함되지 않는다. 이러한 "혼합된-모드" IC 프로세스는 파라미터적인 변동이 클 뿐만 아니라 덜 이용가능하고, 벤더(vender) 의존적이고 비용이 더 든다. IC 벤더 및 프로세스 노드에 특화된 모든 IC에 희소 아날로그 기능을 포함시키기 위해서는 실질적인 기술력이 필요하다. 아날로그 회로는 각 프로세스 노드에 대해 신중하고 구체적으로 설계되기 때문에, 그러한 아날로그 회로는 휴대하기가 매우 어렵다. 이러한 제한을 제거함으로써 아날로그 회로 설계 엔지니어가 부족해지고 적절한 교체없이 서서히 은퇴하고 있다.
연산 증폭기(Operational Amplifier 또는 OpAmp)는 아날로그 정보를 처리하는 데 필요한 기본적인 IC 아날로그 이득(gain) 블록이다. OpAmps는 매우 높은 정합(matching)을 이룬 한 쌍의 트랜지스터를 사용하여 전압 입력에서 트랜지스터 차동 쌍(differential pair)을 형성한다. 정합은 집적회로에서 쉽게 구할 수 있는 파라미터이지만, 요구되는 정합 수준에 접근하기 위해, 중심 레이아웃, 다중 대형 소자, 웰 분리, 및 물리적 레이아웃 기술과 같은 많은 고려 사항이 사용된다. 대영역 정합 트랜지스터 세트는 또한 전류 미러(current mirror) 및 부하 장치에 사용된다. OpAmps는 바이어싱을 위한 전류 소스를 필요로 한다. OpAmps는 또한 발진을 방지하기 위해 저항 및 커패시터(또는 RC) 보상 폴을 필요로 한다. 저항은 "R"에 필수적이며, RC 시정수의 값은 비교적 정확하다. 저항값이 너무 크면 증폭기가 너무 느리게 되고, 저항값이 너무 작으면 발진을 초래한다. 일정한 "바이어스" 전류는 소비되는 전력에 추가된다. 일반적으로, 이러한 바이어스 전류는 전체 신호 동작 중에 필요한 피크 전류보다 커야 한다.
IC 프로세스가 축소됨에 따라, 문턱 전압은 다소 일정하게 유지된다. 이는 금속 산화물 반도체(또는 MOS) 문턱 컷오프 곡선이 IC 프로세스의 축소로 인해 변하지 않으며 전체 칩 OFF 누설 전류가 풀-칩 전원 누설에 영향을 미치니 않을 정도로 충분히 작게 유지되어야 하기 때문이다. 문턱 및 포화 전압은 아날로그 전압 스윙에 충분한 공간을 남기지 않고, 전체 전원 전압을 차지하는 경항이 있다. 이러한 신호 스윙 전압의 부족을 수용하기 위해, OpAmps는 다수의 전류 미러 세트를 구비하여, 더 많은 전력을 소비하고 추가적인 물리적 레이아웃 영역을 사용하면서, 설계를 더욱 복잡하게 만들었다. 본 특허는 전원 전압이 1볼트보다 훨씬 낮아짐에 따라 더 잘 동작하는 증폭기 설계를 도입한다.
종래 기술의 CMOS 집적회로 증폭기는 올-디지털(all-digital) IC 프로세스에서 이용할 수 없는 몇 개의 아날로그 또는 혼합 모드 IC 프로세스 확장에 기초한다. 일차로 정합된 트랜지스터 쌍들은 차동 입력 및 전류 미러로서 사용된다. 이들 아날로그 FET 트랜지스터는 필요한 높은 출력 저항을 제공하기 위해, 도 1q에 묘사된 바와 같이 길어야 하며, 또한 이들 사이에 미러링되는 필요한 전류를 지원하기 위해 폭이 넓어야 한다. 예를 들어, 게이트 단자(17q)에 의해 동작할 수 있는 도전 채널(13q)은 바디/기판(16q) 상에서 소스 단자(14q)와 드레인 단자(19q) 사이에 충분한 길이 또는 거리를 가져야 한다. 일반적으로 피크 아날로그 신호 전류보다 큰 바이어스 전류가 생성하고 유지되어야 한다. 저항 및 대면적 커패시터는 기준값을 생성하고 증폭기를 안정화시키기 위해 일반적으로 필요하다. 파라메트릭 감도로 인해, 이러한 설계는 IC 프로세스나 벤더(vendor) 사이에서 그다지 이동적이지 않다. 그것들은 각 IC 프로세스 노드에 대해 재설계되며 다양한 응용분야에 대해 매우 구체적으로 맞춰진다. 큰 부피로 인해, 증폭기는 일반적으로 IC 시스템의 제한 속도 요소이다. 필요한 것은 로직 전용 IC 프로세스 부품을 사용하고, 프로세스 변수 허용성이며, 작은 면적을 소비하고, 상대적으로 낮은 전력을 사용하며, 1볼트보다 상당히 낮은 전압에서 동작하는, 확장 가능한 설계이다. 이것이 본 발명의 주제이다.
종래의 MOS 증폭기 이득 형성은, 입력 전압을 출력 전류로 변환하는 트랜스 컨덕턴스(trans-conductance)(gm)를 구동하는 입력 전압이다. 이 출력 전류는 다음에 높은 부하(load) 저항을 설정하기 위해 일반적으로 전류 소스의 출력인 출력 부하를 구동한다. 이 높은 저항 부하는 출력 전류를 다시 출력 전압으로 변환한다. 결과적인 증폭기 전압 이득은 gm*Rload이다. 등가 출력 부하 저항은 실제로 부하 전류 소스 트랜지스터와 증폭기 출력 트랜지스터의 병렬 조합이다. 이러한 등가 부하 저항을 높게 그리고 전압 이득을 높게 유기하기 위해, 이러한 병렬 트랜지스터는 매우 길어야 하지만, 충분한 전류를 구동하기 위해서는 이러한 트랜지스터 또한 충분한 전류를 전달하도록 매우 넓어야 하므로, 매우 큰 트랜지스터가 필요하다. 증폭기 출력의 부하 저항은 전압 이득을 감소시키는 부가적인 병렬 저항이기도 하다는 것을 유의해야 한다. 또한, 부하 커패시턴스는 증폭기 출력 저항과 상호 작용하여 AC 성능 특성을 변경한다는 것을 유의해야 한다. 실제로 필요한 것은 높은-임피던스 전류 출력(gm)에 대한 매우 작은 전압-입력의 현재 아날로그 증폭기 동작원리와 정반대인데, 본 발명은, 낮은 임피던스 전압 출력(rm)에 대한 매우 작은 전류-입력에 관한 것이다. 도 1a는 본 명세서에 도시된 증폭기의 설명에서 비교를 위해 사용되는 베이스라인 참조문헌(Gray, Paul R. 외, "Analysis and Design of Analog Integrated Circuits", 5th edition, John Wiley & Son Ltd, 페이지 484)으로서 고품질 MOS IC OpAmp의 트랜지스터 레벨 개략도이다.
상기 베이스라인 비교(모두 180nm IC 프로세스에서 이루어짐)는, Vdd = 1.8 볼트 및 Rcmp = 700ohms 일 때의 보드(Bode) 이득-위상 플롯(도 1b)과 같은 성능 플롯의 형태로 이루어진다. 가능한 경우에 이 세 가지 비교 플롯 각각에 대한 모든 축 비율(the axis scale)이 동일하게 유지된다. 종래 기술의 증폭기가 가장 잘 동작하고 종래의 아날로그에 요구되는 아날로그 혼합-모드 IC 프로세스 확장을 성숙시키기 위해 가장 많이 사용되었기 때문에 본 명세서에서 모든 비교예에 대한 비교를 위해 180nm 공정이 선택되었다. 또한, IC 프로세스가 수축되고 전력 공급 전압이 감소하면, 이는 본 발명의 구현이 매우 유익하게 되는 곳이다.
일반적으로 MOS 증폭기는 강 반전 MOS 트랜지스터 제곱 법칙(square-law) 특성으로 인해 제곱 법칙 형식 내에서 동작하는데, 그 특징들은 아날로그 회로가 필요로 하는 정도로 잘 정의되거나 예측 가능하게 안정적이지 못하다. 바이폴라 트랜지스터 동작과 같이 지수 법칙(exponential-law) 동작은 이득이 높고 안정적이며 잘 정의되어 있다. 매우 약한 동작 조건에서, MOS 트랜지스터는 지수 동작으로 변환되지만 속도가 너무 느려서 그다지 많이 사용되지 않는다. 또한, 두 동작 모드 사이의 "보통 반전(moderate-inversion)" 천이는 아날로그 MOS 회로의 품질을 저하시키는 비선형성을 제공한다. MOS 트랜지스터가 동작하는 문턱전압에서, 전류의 50%가 제곱 법칙이고 나머지 50%는 지수 법칙이다. 이는 최신 MOS 시뮬레이션 방정식에서 문턱 전압의 정의이다. 고속에서의 풀 지수 MOS 동작은 예측 가능하고, 안정적이며, 잘 정의된 더 높은 이득을 제공할 수 있다. 본 특허는 지수 모드에서 동작하지만 약한 반전에서는 동작하지 않으며, 대신 과포화 모드(super-saturated mode)가 도입된, 빠른 증폭기에 관한 것이다.
종래 기술을 이해하기 위해, 약한 반전과 강한 반전에 대한 논의부터 시작하기로 한다(Enz, Christian C. et al., "Charge-based MOS Transistor Modeling The EKV model for low-power and RF IC Design", John Wiley & Son Ltd., 2006). 도 1e 및 도 1f를 참조하면, 약한 반전은 대부분의 설계자가 트랜지스터를 OFF로 간주하는 범위이다:
- 결과적으로 균일한 전도 채널 깊이는 낮은 지수 밀도 이득을 촉진하지만, 낮은 전류 밀도로 인해 심각한 속도 손실을 초래하고; 그리고
- 이 약한 반전 전도는 도 1f의 거의 제로(0) 동작지점(13f)에 반영된다.
강한 전도 채널 반전은 바디/기판(16g) 상의 게이트(17g)에서 게이트 전압 Vgs(12g)이 소스(14g) 근처에서 더 깊고 드레인(19g) 근처에서 얕은 경사진 전도 채널이 특징인 채널 이온화로 그 문턱 전압(17h)(도 1g 및 도 1h 참조) 이상에서 동작할 때 발생한다:
도 1e는 약 반전 조건에서의 채널 전개를 보여준다. 전도 채널은 전체 길이 및 폭에 걸쳐서 캐리어의 분포가 상대적으로 균일하다. 전체 채널의 전도 깊이(13e)는 도 1g의 우측 채널 측(또는 드레인(19g) 근처)의 핀치 오프 영역(15g)과 동일하다는 것을 유의해야 한다. 출력 드레인 전압 Vd는 바이어스 전류 Ibias(Ld19e)에 의해 드레인 D(19e) 상에 로드된다. 채널 전류가 결함 트랩이 집중되는 표면을 따라 이동하기 때문에 이 얇은 전도층(13e)은 상당한 양의 잡음에 기여한다. 도 1e의 채널 전압 Vg에 대해 게이트(17e)는 이 전도층(13e)에서 캐리어의 밀도에 강한(지수적인) 영향을 갖는다.
도 1f는 고정 게이트 전압 Vg를 사용하여 드레인 전류 Id 대 드레인 전압 Vds의 지수적 관계를 갖는 플롯을 보여준다. 약한 반전 상태에 머물기 위해 드레인 전압 Vds은 작은 값(100mV 정도)으로 제한되어야 한다는 것을 유의해야 한다.
도 1g는 강한 반전 조건에서의 채널(15g) 이온화를 보여준다. 강한 반전에서, 출력 부하: Ibias(Ld19g)에 의해 드레인(19g) 상에 로드된 출력 드레인 전압 Vd가 있다. 이 부하는 도전 채널의 게이트(17g)와 소스(14g) 단부 사이의 전위차보다 전도 채널(15g)의 게이트(17g)와 드레인(19g) 단부 사이에 낮은 전위차를 나타내어 경사진(tapered) 전도 채널(15g)이 되게 한다. 전도 채널은 드레인에 접근함에 따라 최소 두께로 얇아져 높은 출력 저항을 제공한다. 이 출력 저항은 주로 얇은 채널 단면적으로 정의된다. 드레인 전압이 변함에 따라 채널의 이 얇은 핀치 오프 길이가 변하지만, 그 단면적은 그렇게 많이 변하지 않는다. 이는 드레인 전압으로 드레인(19g) 출력 저항 변화가 상대적으로 작아서 높은 출력 저항을 야기한다는 점에서 높은 출력 저항을 초래한다. 이 높은 저항은 종래의 gm 아날로그 MOS 회로 설계에 필요하다. 이 핀치 오프 채널 영역에서, 캐리어는 속도 포화에 접근하여, 채널을 따르는 이동 시간을 제한한다. 이를 "채널 길이 변조"(채널(15g)의 평평한 부분)이라고 하며, 채널이 15g에서 얇은 층에 도달하는 드레인 확산 근처에서 핀치 오프를 초래한다. 캐리어가 채널의 상부로 가압되는 핀치 오프 영역은 표면 결함 캐리어 트랩에 의해 상당한 노이즈를 부여한다. 드레인 전압 Vd이 높을수록 핀치 오프 영역이 길어지고, 따라서 기여하는 잡음이 더 커지고(Rahul, Sarpeshkar, "Ultra Low Power Bioelectronics-Fundamentals, Biomedical Applications, Bio Inspired Systems", ISBN9780521857277 및 Lee, Thomas" The Design of CMOS Radio-Frequency Integrated Circuits, 2nd Ed, Cambridge ISBN-13 978-0521835398), 따라서 채널 전류에 대한 낮은 잡음 기여도를 위해 이 전압을 낮게 유지하는 것이 바람직하다. 속도 포화 및 게이트 산화막으로의 핫 일렉트릭 점핑(hot electron jumping)과 같은 기타 효과는 이 얇은 포화 영역 주위에서 현저하므로, 더 낮은 전압 및 반도체 도핑 프로파일에 의해 이 영역을 최소화하는 것이 매우 바람직할 것이다.
도 1h는 게이트 G 상에서 고정된 게이트 전압 Vg을 갖는 드레인 전류 Id와 드레인 전압 Vds 사이의 "일정한 전류" 관계에 접근하는 특성 플롯을 보여준다. 드레인 전압 Vds는 동일한 전류를 유지하면서 전원 전압(Vdd) 근처의 훨씬 넓은 범위에 걸쳐 있음에 유의해야 한다.
투 핑거(혹은 2-핑거)(two finger) CMOS 인버터가 도 1i, 도 1j, 도 1k, 도 1m, 및 도 1n에 도시되어 있다. 로직 인버터는 몇 가지 바람직한 특성을 갖는다.
- 그들은 모든 로직 IC 프로세스에 존재
- 가장 보편적이고 기본적인 빌딩 블록
- 높은 확장성
- 프로세스 파라미터 드리프트 허용오차
- 소형
- 고속
- 다양한 용량성 부하에 대한 고출력 구동
- 논리적으로 MOS 트랜지스터의 상보 쌍의 가장 높은 이득
- 저전력
- 용이하게 사용된다.
종래 기술의 기본적인 투 핑거 인버터 개략도가 도 1i에 도시된다. 예를 들어, 기본적인 투 핑거 인버터(100)의 Vin(10i)은 NFET(101) 및 PFET(102)의 게이트 단자에 연결된다. NFET(101)의 소스 단자는 음의 전력 전압에 연결되고, PFET(102)의 소스 단자는 양의 전력 전압에 연결된다. NFET(101) 및 PFET(102)의 드레인은 함께 연결되어 출력(19i)을 형성한다. 도 1j의 물리적 레이아웃 구조와 도 1k의 물리적 관계를 연관시키기 위해 물리적 레이아웃과 함께 배치되고 정렬된 도 1j의 다른 인버터 개략도와 병행하여 일반적인 물리적 레이아웃이 도 1k에 도시되었다. 이 두 도면을 명확하게 연관시키기 위해 예술적 자유가 사용되었다. 실제 물리적 레이아웃은 설계된 IC 프로세스의 설계 규칙 및 관례에 따른다. 도 1m은 물리적 레이아웃의 3차원 스케치이다. 도 1n은 도 1m에서 섹션 AA로 표시된 것과 같은 물리적 레이아웃의 단면도이다. 투 핑거 인버터(100)는 공통 게이트 단자(10j/10k/10m/10n)와, 드레인 단자 D-(11j/11k/11m/11n) 및 D+(12j/12k/12m/12n)에 연결된 출력(19j/19k/19m/19n)을 포함한다. 도 1k 내지 1n에서 보이는 바와 같이, 드레인 단자 D-(11k/11m/11n)는 소스 단자 S-(s13k/s13m/s13n) 및 (s15k/s15m/s15n) 사이에서 변위되고, 드레인 단자 D+(12k/12m/12n)는 소스 단자 S+(s16k/s16m/s16n)와 (s14k/s14m/s14n) 사이에서 변위된다. 풀 다운(pull down) 트랜지스터 채널 13k/13m/13n은 15k/15m/15n과 병렬이고, 다른 풀 다운 트랜지스터 채널 14k/14m/14n은 16k/16m/16n과 병렬이다. 폴리 트랜지스터 제어 게이트 17k/17m/17n은 게이트 단자 10k/10m/10n와 연통한다. 드레인 확산부(12n)는 도 1n에 도시된다. 드레인 채널(13n, 15n, 14n, 및 16n) 내의 전하 분포는 도 1n에 도시되어 있다. 이 전하 분포는 로직이 상태 변경의 중간 또는 가장 액티브한 부분에 있는 전압에 대해 예시된다. 이 전하 분포는 도 1g의 전하 분포를 확장한 것이다. 이들 인버터 형상들은 아래에서 전개되는 바와 같은 IC 프로세스 수정을 필요로 하지 않는 사소한 변경을 하기 위한 기초로서 본 발명과 밀접하게 관련되어 있다.
도 1p는 도 1e, 1f의 강화된 약한 반전과 같은 특성을 가진 강한 반전(도 1g, 1h)의 두 동작 모드의 조합을 실제로 에뮬레이팅하도록 밝혀진 종래 기술의 MOS 구조를 도시한다. 이 구조는 도 1k의 물리적 레이아웃 요약도에 두 번 표시된 바와 같은 투 핑거 인버터에 내재되어 있다. 전개될 이유로 인해, 이 구조는 MOS 구조가 본 발명을 위해 채용되는 iFET(전류 입력 단자=i를 갖는 MOSFET)로 명명될 것이다.
비록 종래 기술에 유사한 MOS 구조가 나타나지만, 많은 고유한 특성에 대한 현저한 발전은 공지되거나 공개되지 않는다. 또한, 적절한 바이어싱은 그 동작(들)에 대한 문제(들)로 남는다. 내부 메커니즘의 깊은 이해는, 자연적 평형의 이점을 취하는 적절한 바이어싱에 대한 접근을 포함하여 많은 바람직한 응용 분야(딥 서브미크론 스케일에서 우수한 동작을 가능하게 하는)의 발견을 가져왔다. 이 자연적인 평형은 "밴드 갭(Band-Gap)" 전압 기준 메커니즘으로 알려진 "PTAT"/"CTAT"(절대온도에 비례하는/절대온도를 보충하는)의 결과로서, 다시 딥 서브미크론 스케일에서 기능한다.
일부 참고문헌은 바디/기판(16p), 바디(16p) 상의 소스 단자(14p) 및 드레인 단자(19p)를 포함하는 MOS 전계효과 소자를 보여준다. 게이트 단자(17p)는 소스 단자(14p)와 드레인 단자(19p) 사이에 배치되어 그 사이의 도전성을 제어한다. 상기 소자는, 도 1p에 도시된 바와 같이, 확산 영역(11p)(종래기술에서 저 임피던스에 대해 Z로 표시됨)에 의해 분리된 유사한 "도전형"의 두 개의 동일한 영역(13p 및 15p)을 더 포함한다. 비특허문헌[Pain, Bedabrata et al., "Low-power low-noise analog circuits for on-focal-plane signal processing of infrared sensors", the Jet Propulsion Laboratory, California Institute of Technology, and the Defense Advanced Research Projects Agency and the National Aeronautics and Space Administration; 및 Baker, Jacob et al., "High Speed Op-amp Design: Compensation and Topologies for Two and Three Stage Design", Boise State University]은, 예를 들어, 이러한 구조를 보여준다. 그러나, 이들 문헌은, 특히 이와 같은 상보적 소자가 본 명세서에서 설명되는 바와 같은 단일 복합 소자 구조에 조합된 경우, 본 발명에 나타낸 바와 같은 어떠한 기회도 활용하지 않는다. 그러한 구성의 두 개의 도전영역은 소스 및 드레인 확산부 사이에 배치되며, 높은 임피던스 공통 게이트 접속과 중간 채널에 대한 낮은 임피던스 Z 접속을 갖는다. 이 낮은 임피던스 중간 채널 제어 입력/출력 Z는, 이 문서에서 설명한 바와 같이 전개될 때, 전체적으로 새로운 세트의 아날로그 설계 방법과 기능을 가능하게 한다.
비록 종래기술에서 캐스코드(cascode) 증폭기가 발견될 수 있지만, 종래기술은 토템-폴(totem-pole)로서 연결된 캐스코드 트랜지스터의 상보적 쌍을 포함하지 않는다. 이 간단한 복합 소자 구조를 사용함으로써, 출력에서 입력으로의 피드백을 사용하여 최종 인버터를 선형 모드로 셀프 바이어싱할 수 있다. 도 1a와 관련하여 위에서 언급한 바와 같이, 전류 미러에 의한 증폭기의 바이어싱이 항상 문제가 되어왔다. 그러나, 본 발명의 새롭고 독창적인 셀프 바이어싱 구조는 그러한 문제를 해결한다. 본 발명의 구성(상보적 iFET 또는 CiFET로 지칭됨)의 장점은 다음을 포함하는 많은 것들이 있지만 이들로 한정되지는 않는다.
게이트 입력 신호가 한 방향으로 이동하면, 출력은 반대 방향으로 이동한다. 예를 들어, 양의 입력은 음의 출력을 만들지만, N 채널 소자가 더 강하게 턴 온되는 것이 아니라 P 채널 소자가 턴 오프되어 있기 때문에 그렇다. 테브난/노톤 해석(Thevenin/Norton analysis)의 견해는 P와 N 소자를 통과하는 전류가 정확히 같아야 한다는 것을 보여주는데, 이는 하나의 트랜지스터에 드레인 전류가 상보적 트랜지스터의 드레인을 통하는 것을 제외하고는 없기 때문이며, 그러나 이들 소자 양단의 전압 강하는 동일할 필요는 없지만, 전원 전압에 합쳐져야 한다. 과포화(super-saturated) 소스 채널로 인해, 이들 전압은 지수적으로 결합된다. 이는 전도 채널로 인해 전압 이득 피크가 약한 반전과 유사한 동작의 확산 모드로 강제되는 저전력 공급 전압에서 더욱 분명하다. 이는 게이트 대 소스 전압이 두 트랜지스터를 통과하는 동일하고 유일한 드레인 전류에 의해 정확하게 정의됨을 의미한다. 지수는 시간 상수 또는 "반감기(half-life)"와 같이 독특한 투명한 물리적 특성을 갖는다. 주어진 시점에서 값이 어디에 있는지는 중요하지 않으며, 시정수 값은 나중에 최종 값에 더 가까운 고정된 비율이 된다. 이것은 입력 변화에 대응하여 운동을 출력하는 주요 원인에 대한 "마음의 눈(minds-eye)"의 예시이다. 게이트 대 소스 동작 전압의 이 동일한 전류 밸런스는 또한 셀프 바이어싱된 증폭기에서 "스윗 스폿"이 반복적인지를 나타낸다. 실제로 그것은 증폭기 입력 신호에 대한 차동 쌍과 같은 기준점으로 사용된다.
간단히 말해서, 도 1a의 종래의 CMOS 증폭기의 동작은 다음과 같다:
동작 시, 차동 아날로그 입력 전압은 정밀하게 정합된 한 쌍의 트랜지스터 Q1a 및 Q2a의 입력 +10a 및 입력 -11a에 각각 인가된다. 이 두 트랜지스터에서의 부정합은 차동 입력에 추가된 DC 전압으로 나타난다. CMOS에서 만나기 매우 어려운, 1mV의 부정합이 있고, 증폭기가 1000의 이득을 갖는 경우, 출력 전압 오류는 1V가 될 것이다. 더 새로운 IC 프로세서 노드에서, 전원은 1볼트 미만으로 제한된다. 지름 반대편에 배열된 다수의 동일한 트랜지스터를 갖는 이색 이중 중심의 물리적 배치 및 가능한 모든 대칭적인 것이 오프셋 전압을 최소화하기 위한 차동 쌍의 물리적 배치에 필요하다.
이들 증폭기는 그들의 트랜지스터 사이의 전류 소스(12a)로부터의 바이어스 전류를 조종하고 미러링함으로써 기능한다. 모든 바이어스 전류는 피크 신호 편차보다 커야 하고 이들 전류는 항상 흐른다. 이들 전류는 또한, 최대 대역폭 주파수 또는 슬루율에서 용량성 부하를 포함하는 출력 드라이브 전류뿐만 아니라, 증폭기의 내부 트랜지스터와 상호 접속부의 내부 용량성 부하를 구동할 만큼 충분히 커야 한다.
제1 바이어스 전류 미러 입력 트랜지스터는 게이트 및 드레인이 함께 결합되고 상부 전원 레일 아래의 문턱전압에서 바이어스된다는 점에서 "다이오드 접속된" 트랜지스터 Q8a이다. 이 바이어스 전압은 더 작은 정도로 정합되어야 하는 부가적인 양의 레일 기반 전류 미러의 두 개의 트랜지스터 Q5a, Q7a의 게이트에 인가된다. 바이어스 전류 미러 입력 트랜지스터 Q8a로부터 차동 전류 공급 트랜지스터 Q5a로의 미러 전류를 출력 풀업 전류 트랜지스터 Q7a로 점진적으로 증가시키기 위해, 트랜지스터 Q5a 및 Q7a는 실제로 병렬로 연결된 배수 예들이다. 트랜지스터 Q5a는 2배, 트랜지스터 Q7a는 8배가 이들 배수의 대표적인 선택이다.
트랜지스터 Q1a, Q2a의 차동 쌍은 증폭기가 작용하는 제로(0) 차동 전압 입력에서 바이어스 전류를 트랜지스터 Q5a로 균등하게 분할하는 데 사용된다. 아날로그 설계에서 전압 이득을 달성하기 위해, 양의 구동 전류는 음의 구동 전류에 대해 균형을 이룬다. 트랜지스터 Q1a, Q2a의 차동 쌍은 트랜지스터 Q4a의 다른 레그(leg)로 돌아가는 출력의 트랜지스터 Q3a를 미러링함으로써 트랜지스터 Q2a와의 전류 대향을 이루는 것에 의해 이를 달성한다. 전압 이득은 gm * RL이며, RL은 트랜지스터 Q4a 및 Q2a의 출력 임피던스의 병렬 조합이다. 아날로그 MOSFET 트랜지스터가 출력에서 높은 임피던스를 나타내기 위해서는, 드레인 전압으로 인한 디필레이션 폭(depilation width) 폭이 드레인 단자 근처의 전도 채널 길이를 변경하므로 매우 길어야 한다. 이것은 초기 바이폴라 바이폴라 시절 동안 페어차일드 반도체(Fairchild Semiconductor)의 짐 얼리(Jim Early)에 의해 명명된 바이폴라 "얼리 전압(Early voltage)"과 유사한 "채널 길이 변조"라고 불린다. 이 고 출력 임피던스 요건을 위해, 트랜지스터 Q4a는 길어야 하며, 증폭기의 기본적인 트랜지스터 크기를 설정하는 이득을 유지하도록 동일하게 넓어야 한다. 이 크기는, 트랜지스터 Q6a는 차동 쌍에 의한 전류의 분할을 보충하기 위해 2의 인자와 함게 트랜지스터 Q5a 내지 Q7a에 대해 사용된 배수를 포함해야 한다는 것을 제외하면, 트랜지스터 Q3a 및 Q6a에 대해 동일하게 설정되어야 한다. 평형 상태에서, 트랜지스터 Q6a 상의 게이트 전압은 하부 전원 레일에서의 의사 전류 미러(pseudo-current mirror) 배열과 유사한 트랜지스터 Q3a, Q4a 상의 게이트 전압과 같아지려고 한다.
보상 저항 또는 Rcomp(15a) 및 보상 커패시턴스 또는 Ccomp(16a) 및 전원 잡음 제거에 의한 안정성 고려 사항과 같은 기본 원칙 이외에 여전히 많은 선형 증폭기 회로 설계 고려 사항이 있다. 쉽게 구상할 수 있는 바와 같이, IC 내의 아날로그 회로의 설계는 상당히 복잡하고, 프로세스 파라미터에 의존하며, IC 프로세스 간에는 별로 이식성이 없다.
이들 증폭기의 최종 선형성은 서로 제거될 수 없는 이득 장치와 부하 장치(풀업 및 풀다운) 사이의 서로 다른 비선형 특성들로 인해 제한적이다. 본 명세서에서 후술되는 본 발명인 CiFET 소자 구조는, 이 조합이 서로의 선형 편차를 제거하기 위해 반대 부호를 갖는 임의의 비선형 특성을 본질적으로 그리고 정확하게 모방하는 반대의 반도체 확산형의 사용을 통해 그의 보완적인 성질을 얻는 것을 제외하고는, 동일한 소자 구조로 로드한다. CMOS 인버터는 반대의 반도체 확산형을 통해 반대 방향으로 구동되므로, 선형성을 기초로 하는 좋은 기반이다. 이것은 동일한 전류가 하나의 트랜지스터를 통해 전달되고 또한 상보적인 소자를 통과하기 때문이다. 반전은 반대의 확산을 통해 얻어진다.
진공관으로부터 바이폴라 트랜지스터로 전환하는 동안 산업은 전압보다는 전류라는 용어의 관점에서 생각하는 것을 학습하면서 중요한 패러다임 전환을 겪었다. FET 및 MOSFET의 출현으로, 진자 스윙(pendulum swing)은 전압 면에서 다시 생각하기 시작했지만, 많은 지식들을 잃거나 잊어 버렸다. 본 명세서에는 새로운 아이디어뿐만 아니라 예전 아이디어가 재발견되어 모든 "최신" 아이디어에 적용되는 것을 포함한다. 본 발명의 본질적인 단순성은 그들의 적용 가능성 및 완전성을 설명하는 것으로 믿어진다.
첫 번째 이슈는 약간의 아날로그 기능이 항상 필요하지만, MOS 트랜지스터의 거의 모든 성능 메트릭은 바이폴라 트랜지스터에 비해 현저하게 좋지는 않다는 것이다. 업계에서는 광범위한 "해결 방법(work-arounds)"을 적용하여 MOS 소자를 제공하고 있다. 종래의 아날로그 설계는 다음의 하나 이상에 의해 제한된다.
- 스택된 문턱값을 바이어스하기에 충분한 전원 전압, 필요한 낮은 출력 임피던스를 제공할 만큼 충분히 큰 트랜지스터, 또는 이득 및 선형성을 위한 높은 출력 임피던스.
- 본 명세서에 실증된 강화된 성능은 물론, 기능 확장을 위한 (딥-서브미크론 스케일에서 사용할 수 없는) 프로세스 확장.
- 저항, 인덕터 및 대형 커패시터는 최신 IC 프로세스에서 아날로그 설계에는 거의 존재하지 않는다.
반대로, 바이폴라 트랜지스터는 높은 이득(β), 더 넓은 대역폭, 더 넓은 다이나믹 레인지(레일 근처에서 노이즈 플로어까지 수십 개), (차동 쌍에서 요구되는) 더 나은 정합, 및 밴드 갭 기준값을 갖도록 만들어질 수 있다. 표면 결함 아래의 부 표면 채널 전도로 동작하는 접합 FET는 바이폴라 트랜지스터보다 낮은 잡음을 갖는다. 마찬가지로, iFET 과포화 소스 채널은 게이트 산화물 아래의 채널 표면에서의 결함 아래에서 주로 동작한다.
MOS 설계는 위의 영역에서는 좋지 않지만, 다음과 같은 극한의 장점을 갖되 이들로 제한되지는 않는다:
- MOS 소자는 작다.
- 높은 확장성
- 고속
- 낮은 전력
- 바이폴라 설계가 불가능한 초 고밀도/고기능 시스템을 칩에 탑재(딥 서브미크론 스케일).
따라서, IC 상에 아날로그 회로를 형성하는 것은 항상 문제가 되어왔다. 아날로그 회로들은 통합되어왔기 때문에, 성능이 좋지 않은 아날로그 부품에 대한 엔지니어링이 아날로그 IC 설계자에게 가장 중요한 목표였다. 이로 인해 알고리즘 개발을 통한 디지털 신호 프로세싱의 필요성이 커지면서 디지털 매직이 되었다.
오늘날 아날로그 회로 설계 신호의 실제 세계는 여전히 신호처리 시스템의 전, 후방 모두에서 변환되어야 한다. 이러한 요구는 딥 서브미크론 스케일의 로드 블록(road-block)이 되어 왔다.
다른 문제는 그들의 태생(inception)부터 고체 상태 증폭기가 비선형적으로 악명이 높았다는 것이다. 그것들을 선형으로 만들기 위해, (궁극적으로 필요한 것보다 훨씬 높은 수준의) 증가된 개방 루프 이득은 폐회로(피드백)를 사용함으로써 실제 회로 이득 및 선형성을 제어하도록 트레이드된다. 폐루프 증폭기는 음의 피드백을 필요로 한다. 대부분의 증폭기 단은 반전되어, 필요한 음의 피드백을 제공한다. 폐루프를 갖는 단일 단은 안정적이다(진동하지 않는다). 루프 이득을 높이기 위해서는 필요한 음의 피드백을 제공하기 위해 항상 홀수 개(부호가 음수)의 단이 되도록 단을 추가해야 한다. 단일 단 증폭기는 본질적으로 안정적이지만, 3단 및 가장 확실한 5단은 불안정하다(항상 진동한다).
다음 문제는 적절한 이득 대역폭 제품을 유지하면서 다중 단 폐루프 증폭기를 적절하게 보상하는 방법이다. 이는 회로 단이 설계에서 단순해야 하는 딥 서브미크론 스케일에서 특히 어렵다. 심하게 제한된 전원 전압은 기존의 아날로그 설계 방식을 사용하는 것을 배제한다. 또한, 아날로그 확장에의 의존을 피하고 수율을 향상시키고 비용을 줄이기 위해 모든 디지털 부품을 사용하여 필요한 아날로그 기능을 달성하는 것이 바람직하다. 모든 디지털 부품의 사용은 아직 아날로그 확장을 가지고 있지 않고, 그리고 결코 확장성을 가질 수 없는 프로세스 노드에서 아날로그 기능을 가능하게 한다.
사물의 인터넷, 스마트 센서, 및 기타 유비쿼터스(ubiquitous) 소자와 같은 저렴한 대용량 장치를 실현하기 위해서는 단일 칩 상의 저비용/고성능 시스템에 대한 오랜 필요성이 있다.
본 발명은 아날로그 CMOS 회로 설계에 사용될 때 서브-문턱값과 같은 동작을 갖는, 도 2a, 도 2b 및 도 2e 내지도 2m과 관련하여 기술된 과포화 소스 채널의 지수적 관계를 이용하는 전하 기반 접근을 가능하게 하는, 신규하고 독창적인 복합 소자 구조에 관한 것이다. 서브-문턱값과 같은 동작은 흥미로운 특성과 함께 전류 입력 대 전압 출력 트랜스 임피던스 기능을 제공한다.
도 2m에 도시된 바와 같이 이 복합 소자 구조(200)를 인버터에 통합함으로써, 본 발명은 일반적인 CMOS 인버터의 진화이다. 이 소자는, 딥 서브미크론 IC 프로세스 노드로 자연스럽게 확장되는 올 디지털 IC 프로세스를 사용하여, 극도로 높은 정밀도, 속도, 선형성, 저전압 동작, 저잡음 및 컴팩트한 물리적 레이아웃을 제공한다. 예상되는 디지털 인버터 기능 외에도, 전압 입력 대 전압 출력 증폭기, 전류 입력 대 전압 출력 증폭기, 아날로그 덧셈기, 아날로그 곱셈기, 조정 가능한 지연 회로를 통해 제어되는 스펙트럼적으로 순수한 사인파 다중 위상 발진기, 및 온도 측정 또는 온도 독립을 포함하는 전압 또는 전류 기준 소스 등의 몇 가지 클래스의 아날로그 회로가 사용된다. 본 발명은 로직 속도에서 통합된 아날로그 신호 처리의 가능성을 열어, 무어의 법칙에 따라 마이크로 프로세서 성능의 연속을 가능하게 할 수 있다. 디지털 IC 공정에서 하나의 최적화된 디지털 로직 회로 셀을 사용하여 아날로그 기능이 실현된다는 것에 유의한다.
본 발명의 바람직한 실시예(300)는 최적의 바이어스 지점을 설정하기 위해 자체 출력으로부터의 피드백을 갖는, (도 1i, 도 1j, 도 1k, 도 1m, 도 1n의 디지털 인버터(100)와 같이) 도 3a, 도 3b, 도 3c, 도 3d, 도 3e의 상보적 쌍의 스택 트랜지스터(302)로 미러링된 공통 게이트(301)를 구비하는 스택된 트랜지스터 쌍을 제공한다. 이 구성은 전압이 아닌 전류에 응답하는 추가적인 트랜스 임피던스 제어 입력을 제공하므로, 다단 증폭기에서 대칭적인 롤 오프(roll-off) 보상을 위한 이상적인 연결을 제공한다. 이 실시예는 또한 용량성 부하에 본질적으로 둔감한 저 임피던스 전압 출력뿐만 아니라 극도의 선형성을 제공한다. 과거로부터 영감을 얻은 초퍼 안정화 증폭기(chopper stabilized amplifier)를 위해 개발된 개념이 재발견되었으며, 업계에서 흔하지 않은 이득, 정확도 및 안정성의 요소를 차용하는 데 적용될 수 있다.
본 발명의 일 관점에 따르면, 기본적인 아날로그-인(in)-디지털 빌딩 블록인 CiFET 증폭기가 제공된다. 이전에 큰 스케일로 적용되었던 동일한 시스템 설계 기술을 사용하여 작은 스케일로 아날로그 시스템을 구축하려고 노력하는 것은 비현실적이다. 전원 전압이 너무 낮아 아날로그 전압을 스윙하는 데 필요한 동적 범위를 제공할 수 없으며, 필요한 아날로그 IC 프로세스 확장을 사용할 수 없다. 최신 울트라 딥 서브미크론 프로세스에서, 길고 넓은 트랜지스터는 사용할 수 없으며, 모든 개별 트랜지스터의 크기가 종종 동일해야 한다. 해결책은 가능한 한 빨리 아날로그 신호를 디지털 신호로 변환하고, 현재 사용 가능한 디지털 신호 처리 기술을 이용하는 것이다. 이를 위해, 신뢰할 수 있는 정밀 프론트 엔드(front-end)가 필요하며 고정밀 증폭기가 필요하다. 본 명세서에서의 기술은 그러한 솔루션을 가리킨다.
본 발명의 다른 관점에 따르면, 도핑 프로파일 및 배분의 이점을 이용한다. 회로를 최적화하는 모든 것이 회로의 전기적 구성과 관련이 있는 것은 아니다. 적절한 소자 사이징과 특히 보완적인 트랜지스터 사이의 크기 관계를 거친 조정은 상당한 성능의 이점을 제공한다. 본 명세서에서 전개되는 바와 같이, 복합 소자 구조인 CiFET는 물리적 소자 파라미터의 적절한 비율을 통해 임피던스 정합 및 이득 제어를 확립할 수 있는 광범위한 기회를 제공한다. 소음, 속도, 및 전력과 같은 다른 중요한 특성은, 회로 구성에만 의존하기보다는, 트랜지스터의 물리적 구성 및 도핑을 신중하게 지정하여 조정할 수 있다.
본 발명의 또 다른 관점에 따르면, 특정한 노이즈 이점이 제공된다. 결국, 신호 대 잡음 비율이 낮아진다. 울트라 딥 서브미크론 IC 프로세스에서의 낮은 전원 전압 요건은 대부분의 아날로그 설계자들이 사용하던 것보다 훨씬 적은 수의 신호 스윙을 제한한다. 따라서 더 작은 신호의 경우, 본 명세서에서 구현된 저잡음 기술을 사용하여 원하는 신호 대 잡음 비율을 유지하거나, 아마도 비율을 향상시킬 수도 있다.
간단히 말해서, CiFET 소자는 공통 투 핑거 인버터로 시작하여 인버터의 병렬 트랜지스터 접속부를 직렬로 다시 연결하므로, 이러한 중간 직렬 트랜지스터 접속부를 보조 입력/출력 단자 쌍을 생성하는 데 사용할 수 있다. 이 새로운 단자들(iPorts라고 칭함)은 전하 이동(또는 전류)에 특히 민감하며, 관찰된 많은 다른 흥미로운 아날로그 특성 중에서 울트라 선형 아날로그 트랜스 임피던스(입력 전류 대 출력 전압) 응답을 나타내는 것으로 관찰된다. 인버터와 유사한 방식으로, 출력은 약간의 저하로 변화하는 높은 용량성 부하를 처리할 수 있으며 아날로그 이식성에 매우 적합하다. 개별 트랜지스터 컨덕턴스의 크기와 배분은 대략적으로 최적화되어 다양한 아날로그 성능 메트릭을 향상시킬 수 있다.
전통적으로 아날로그 MOS 회로는 입력 전압을 출력 전류(gm)로 변환한 다음 반대의 높은 임피던스 부하를 통해 전압으로 되돌려주는데, 전압 이득을 얻으려면 높은 임피던스가 필요하다. 이것은 비선형 구조로 이루어진 로드 경로와 크게 다른 이득 경로를 초래한다. 따라서 출력 풀다운 및 풀업 신호의 부정합은 출력을 위 또는 아래로 구동하는 데 필요한 신호 극성 반전을 얻기 위해 근본적으로 다른 회로에서 발생한다. 이것은 증폭의 선형성을 제한할 뿐만 아니라 다이나믹한 출력 스윙을 가능하게 하며 많은 다른 것들 사이에서 불량한 휴대성과 결함이 있는 성능을 극대화하기 위해 상당한 노력을 들여 상당한 전력을 소비한다.
반면에, CMOS 인버터에서와 같이, CiFET는 서로 다른 유형의 회로가 아닌, 반대의 확산형을 통해 반대 부하를 유도한다. 풀업 및 풀다운 두 회로는 모두 동등할 뿐만 아니라 평형에 도달할 때 동일한 전류를 통과하므로, 동일한 전류를 통과시키는 정합 회로가 비선형성을 제거하여 극한의 동작 범위에서 최소 왜곡을 유도한다. CMOS 로직에서처럼, 반대 신호는 반대 확산형에서 온다. 또한, CiFET는 흥미로운 광범위한 범위에 걸쳐 유효한 흥미로운 수학적 연산을 가능하게 하는 대향하는 지수적 동일성으로 동작한다.
도 1a는 비교를 위해 선행 기술 증폭기인, Gray, Hurst Lewis and Meyer의 저명한 교과서 "아날로그 집적 회로의 분석 및 설계"(5th Ed, p484)의 고품질 CMOS OpAmp 선행 기술 트랜지스터 개략도;
도 1b 내지 도 1d는 도 1a의 종래 기술 OpAmp의 주파수 도메인 성능 및 전원 의존성을 나타내는 대표적인 성능 플롯의 기본 세트이고;
도 1e 및 도 1g는 약한 반전 및 강한 반전의 종래의 MOSFET 채널 구조의 단면도를 각각 도시하고, 도 1f 및 1h는 약한 반전 및 강하게 반전 때의 드레인 전류 및 드레인 전압 사이의 지수적 관계를 도시하는 플롯을 각각 도시한 도면;
도 1i는 종래의 2-핑거 인버터의 개략도;
도 1j 및 도 1k는 도 1i에 도시된 2-핑거 인버터의 물리적 레이아웃 요약도;
도 1m은 도 1i의 2-핑거 인버터의 삼(3)차원 사시도;
도 1n은 도 1m에 도시된 섹션 AA에서의 단면도;
도 1p는 종래 기술의 분할 채널 MOS 트랜지스터의 물리적 레이아웃을 도시한 도면;
도 1q는 종래 기술의 선형적 MOS 전계효과 트랜지스터의 삼(3)차원 사시도;
도 2a는 본 발명의 새로운 중간 채널 양방향 전류 포트(iPort)를 갖는 MOS 전계효과 트랜지스터(또는 iFET)의 삼(3)차원 사시도;
도 2b는 본 발명의 가시화된 채널 전하 분포를 갖는 iFET의 단면도;
도 2c는 iPort 주입 전류가 없을 때의 드레인 전압 Vds 및 드레인 전류 Id의 그래프를 도시하고, 2d는 최대 iPort 주입 전류가 제공될 때의 다른 그래프를 도시한 도면;
도 2e는 새로운 iPort 전류 터미널이 본 발명의 iFET 증폭기에서 차동 쌍의 절반을 어떻게 대체하는지를 도시한 도면;
도 2f 내지 도 2l은 제안된 개략적인 기호들과 함께 iFET의 채널 이온화 및 트랜스 임피던스 특성화를 도시한 도면;
도 2m은 본 발명의 트랜스 임피던스 iFET 증폭기의 개략도를 도시한 도면;
도 3a는 본 발명의 iFET의 상보적 쌍의 개략도;
도 3b 및 도 3c는 도 3a에 도시된 상보적 iFET(또는 CiFET) 복합 소자의 물리적 레이아웃 요약도;
도 3d는 도 3a에 도시된 CiFET 복합 소자의 삼(3)차원 사시도;
도 3e는 도 3d의 섹션 AA에서의 단면도;
도 3f 및 도 3g는 CiFET 동작 모델링 및 그에 대에 제안된 개략적인 기호를 도시한 도면;
도 3h 내지 도 3k는 본 발명의 다양한 CiFET 복합 소자 전달 특성 및 성질을 도시한 도면;
도 3l은 셀프 바이어스된 기준 전압 단자의 가용성을 도시한 도면;
도 3m은 도 3l의 PTAT 자체 바이어스된 기준 단자의 PTAT 온도 측정 특성의 넓은 범위 및 선형성을 도시한 도면;
도 3m 내지 도 3w는 본 발명의 CiFET 복합 소자 예시들의 대표적인 성능 플롯들.
도 1b 내지 도 1d는 도 1a의 종래 기술 OpAmp의 주파수 도메인 성능 및 전원 의존성을 나타내는 대표적인 성능 플롯의 기본 세트이고;
도 1e 및 도 1g는 약한 반전 및 강한 반전의 종래의 MOSFET 채널 구조의 단면도를 각각 도시하고, 도 1f 및 1h는 약한 반전 및 강하게 반전 때의 드레인 전류 및 드레인 전압 사이의 지수적 관계를 도시하는 플롯을 각각 도시한 도면;
도 1i는 종래의 2-핑거 인버터의 개략도;
도 1j 및 도 1k는 도 1i에 도시된 2-핑거 인버터의 물리적 레이아웃 요약도;
도 1m은 도 1i의 2-핑거 인버터의 삼(3)차원 사시도;
도 1n은 도 1m에 도시된 섹션 AA에서의 단면도;
도 1p는 종래 기술의 분할 채널 MOS 트랜지스터의 물리적 레이아웃을 도시한 도면;
도 1q는 종래 기술의 선형적 MOS 전계효과 트랜지스터의 삼(3)차원 사시도;
도 2a는 본 발명의 새로운 중간 채널 양방향 전류 포트(iPort)를 갖는 MOS 전계효과 트랜지스터(또는 iFET)의 삼(3)차원 사시도;
도 2b는 본 발명의 가시화된 채널 전하 분포를 갖는 iFET의 단면도;
도 2c는 iPort 주입 전류가 없을 때의 드레인 전압 Vds 및 드레인 전류 Id의 그래프를 도시하고, 2d는 최대 iPort 주입 전류가 제공될 때의 다른 그래프를 도시한 도면;
도 2e는 새로운 iPort 전류 터미널이 본 발명의 iFET 증폭기에서 차동 쌍의 절반을 어떻게 대체하는지를 도시한 도면;
도 2f 내지 도 2l은 제안된 개략적인 기호들과 함께 iFET의 채널 이온화 및 트랜스 임피던스 특성화를 도시한 도면;
도 2m은 본 발명의 트랜스 임피던스 iFET 증폭기의 개략도를 도시한 도면;
도 3a는 본 발명의 iFET의 상보적 쌍의 개략도;
도 3b 및 도 3c는 도 3a에 도시된 상보적 iFET(또는 CiFET) 복합 소자의 물리적 레이아웃 요약도;
도 3d는 도 3a에 도시된 CiFET 복합 소자의 삼(3)차원 사시도;
도 3e는 도 3d의 섹션 AA에서의 단면도;
도 3f 및 도 3g는 CiFET 동작 모델링 및 그에 대에 제안된 개략적인 기호를 도시한 도면;
도 3h 내지 도 3k는 본 발명의 다양한 CiFET 복합 소자 전달 특성 및 성질을 도시한 도면;
도 3l은 셀프 바이어스된 기준 전압 단자의 가용성을 도시한 도면;
도 3m은 도 3l의 PTAT 자체 바이어스된 기준 단자의 PTAT 온도 측정 특성의 넓은 범위 및 선형성을 도시한 도면;
도 3m 내지 도 3w는 본 발명의 CiFET 복합 소자 예시들의 대표적인 성능 플롯들.
본 명세서에서 iFET라고 칭하는 MOS 구조는, 여기서 "i"는 전류를 나타내고 "FET"는 전계효과 트랜지스터를 지칭하며, 본 발명의 몇몇 고성능 및 신규 디자인의 인에이블 요소이다. 본 발명은, 전계효과 트랜지스터(또는 FET) 채널의 중간 지점에 대한 직접 접속부의 추가, 및 이것이 낮은 포화 전압에서 매우 낮은 입력 임피던스로 양방향 전류 싱크/소스 중간 채널을 제공하고 상호 보완적 특성을 이용하여 팀으로 작동하고 전원 공급 장치 중간 지점 근처에서 셀프 바이어스 대칭성을 가지도록 상호 연결된 반대 "도전형" 또는 극성 타입(P 타입 및 N 타입)의 역 상호적인 iFET 쌍을 추가로 연결함으로써 실현되는 트랜스임피던스 전류 입력 대 전압 출력 이득 특성을 갖는 저 임피던스 포트(전류 포트, 또는 본 명세서에서 "iPort"로 지칭 됨)라는 인식에 기초한다. 또한, 상보적 iFET(또는 CiFET)의 제1 및 제2 채널의 상대 컨덕턴스는 본 발명의 그러한 상보적 iFET(또는 CiFET) 복합 소자의 이득, 속도, 대기 전류 및 입력 임피던스를 맞추기 위해 (임계 값 선택, 상대 크기 조정 및 도핑 프로파일) 조정될 수 있다.
iPort를 구비하는 iFET는 보상 문제에 대해 일반적이지 않고 예기치 않은 솔루션을 제공하고, 업계의 예상을 뛰어 넘는, 다른 오래된 문제에 대한 새롭거나 또는 대안적인 솔루션을 계속해서 제공한다. "약한 반전"에서 동작하는 회로의 이점은 오래전부터 알려져 왔지만 문제도 있다. CiFET는 회로가 우수한 스피드 성능을 희생시키지 않으면서 "약한 반전"에서 사용 가능한 높은 이득과 넓은 동적 범위를 이용할 수 있게 한다. CiFET 복합 소자는 일반 아날로그 MOSET보다 우수한 표준 능동 IC 이득 소자를 제공하여 디지털 IC가 아날로그 기능을 호스트하게 만든다. 그것은 트레이드 오프 사항이 아니다.
다음은 CiFET 기반의 회로의 비정상적인 관점의 리스트들로, 이들로 한정되지는 않는다:
- 낮은 전원 전압에서 동작하고;
- 높은 이득;
- 극도로 선형적이고;
- 매우 높은 속도(넓은 대역);
- 셀프 바이어싱;
- 낮은 잡음;
- 빠른 회복(DC)
- 모든 디지털 부품 및 프로세스를 사용;
- iPort는 저항 양단의 전압보다는 오히려 전하에 반응함(자연 상태는 전하 기반), 그리고
- iPort는 개방 루프에서 일정한 이득으로 넓은 동적 범위를 갖는다.
도 2a 및 도 2b를 참조하면, 본 발명의 바람직한 실시예에 따르면, 기판(26a 또는 26b), 상기 기판(26a 또는 26b) 상에서 그 사이에 두 개의 채널(23a 및 25a, 또는 23b 및 25b)을 각각 한정하는 소스 단자(24a 또는 24b) 및 드레인 단자(29a 또는 29b)로 구성되는 iFET(200)가 도시된다. 전형적으로, 제1 소스 채널(23a 또는 23b)은 전원(도시되지 않음)에 연결되고, 제2 드레인 채널(25a 또는 25b)은 부하(도 2a에 도시되지 않음)에 연결된다. 기판(26a 또는 26b)은 N형 또는 P형이다. 두 개의 채널, 즉, 소스 및 드레인 채널(23a 및 25a 또는 23b 및 25b)은 각각 도 2a 및 도 2b에 도시된 바와 같이, iPort 제어 단자(21a 또는 21b)에서 서로 접속되고, 상기 채널(23a 및 25a, 또는 23b, 25b)은 각각 공통 게이트 제어 단자(27a 또는 27b)를 공유한다. 게이트 제어단자(s27a/s27b)의 소스 채널 부분은 소스 채널(23a/23b)에 용량적으로 결합되고, 게이트 제어단자(d27a/d27b)의 드레인 채널 부분은 드레인 채널(25a/25b)에 용량적으로 결합된다. 이러한 구성은 iFET(200)가 하나 이상의 제어 입력단자를 갖는다는 것을 의미한다.
게이트 제어단자(27a 또는 27b)는 높은 입력 임피던스 및 특성 트랜스 컨덕턴스(gm) 전달 함수를 갖는 종래의 MOSFET 절연 게이트와 같이 동작한다. 소 신호 MOSFET 트랜지스터의 gm의 일반적인 값은 각각 1 내지 30밀리시멘(1밀리시멘=1/1K옴)이며, 트랜스 컨덕턴스의 척도이다.
iPort 제어단자(21a 또는 21b)는 소스 단자(24a 또는 24b)에 대해 저 임피던스이며 바이폴라 트랜지스터의 베타(beta)와 좀 더 유사해 보이는 전달 함수를 갖지만, 실제로는 트랜스저항(또는 rm), 또는 보다 일반적으로, 특히 높은 주파수, K-ohms으로 측정되는 트랜스저항(또는 rm)인데, 출력 전압은 입력 전류의 결과이다. 소 신호 iFET 트랜지스터(200)에 대한 전형적인 저항 값(또는 rm의 값)은 트랜스 저항의 척도인, 50KΩ 내지 1MΩ이다. 전류 입력 대 전압 출력(트랜스 임피던스)은 1uA가 큰 신호 레벨에서 100mV의 출력(또는 100,000:1의 이득)을 산출하거나 LNA에서 1pA의 입력에서 100㎵(또는 100,000:1의 이득)를 얻을 수 있다(둘 다 동일한 회로의 결과임).
이 값들은 시뮬레이션에서 동일한 회로를 이용하고 제한된 장치 측정을 사용하여 1㎀에서 10㎂까지의 입력을 갖는 단일 최소 크기의 CiFET에 대해 사실인 것으로 나타났다. 180nm CMOS 구조에서 잡음 플로어는 약 10㎀ 이하로 측정을 제한한다. iFET는 다른 길이와 폭의 비율로 구성되어 매우 다른 결과를 가져올 수 있다.
종래 설계의 상태와 다른 높은 이득, 비특징적 또는 놀라운 결과는 고도로 이온화된 과포화 모드(28b)에서 동작하는 iFET(200)의 소스 채널(23b)의 지수적 특성과 같은 "약한 반전"의 결과이다.
이 과포화 소스 채널(23b)에서의 속도는 소스 채널(23b)을 따르는 캐리어의 이동 시간에 의해 제한되지 않지만, 활성 채널에서 이온화된 전하 캐리어의 높은 농도는 iPort 제어단자(21b)에 의해 전하가 소스 채널(23b)로 추가되거나 제거될 때 주변 전하를 조금만 푸시하면 되고, MOSFET이 약한 반전으로 동작할 때 실현된 지수적 관계에 의해 정의되는 확산 전류를 초래한다. 이는, 게이트 제어전압의 제곱 법칙 함수인, 채널을 전이시키는 전하를 초래하는 전계와 대조적이다. 이 구성에서, 속도는 동일한 기본 트랜지스터로 구축된 로직보다 빠르며, 바이폴라 트랜지스터와 같이 더 높은 이득을 갖는 "약한 반전" 단에 의해 방해받지 않는다. 바이폴라 트랜지스터와는 반대로, 제어 전류는 iPort 제어단자(21b) 안팎으로 갈 수 있을 뿐만 아니라 iPort 전류없이 동작할 수 있어, 셀프 바이어싱 동작 지점을 생성하는 데 유용하다.
셀프 바이어스된 CiFET에서, 모든 채널은 정상적인 게이트 투 채널 전압보다 높고 채널을 따르는 정상적인 전압 구배보다 낮게 동작한다. 이것은 셀프 바이어스 접근에 의해 촉진되는 낮은 잡음을 제공한다. 드레인 단자(29a 또는 29b)에서의 전위는 게이트 제어단자(27a 또는 27b)에서의 전위와 동일하여, 종래의 아날로그 회로 설계에서 발견되는 핀치 오프(pinch-off) 효과를 크게 감소시킨다.
소스 채널(23a/23b) 및 드레인 채널(25a/25b)을 상의 공통 게이트 접속부로 인해, 종래에 인가된 전압보다 높은 iFET(200)는, 도 1e 및 도 1f의 약한 반전(13e)에 대해 사용된 게이트 전압(17e)과 비교할 때, 소스 단자(24a/24b) 및 소스 채널(23a/23b)에 대해 소스 채널 게이트 제어단자(s27a/s27b)(또는 SG) 상에 배치된다. 예상보다 높은 전압(22b)(도 2b)은, 캐리어의 주류가 게이트(s27b) 바로 아래의 결정 격자의 표면의 트랩을 피할 수 있게 하는, 훨씬 두꺼운 (저 저항의 고도로 이온화된) 전도층(28b)을 유발하고, 따라서 접합 전계효과 트랜지스터(또는 j-FET) 전도 채널이 표면 아래에 위치하는 방식과 유사한 훨씬 낮은 잡음을 발생시킨다.
트랜스-저항(rm)은 트랜스 컨덕턴스(gm)의 "이중 값(dual)"이다. 트랜스 저항을 찾을 때, 대부분의 참조문헌은 인덕터와 커패시터에 관한 것으로, iFET가 인덕터 합성에 유용할 수 있음을 암시한다. 따라서 매우 순수한 사인파 발진기는 인덕터를 사용하지 않는 CiFET 단으로 만들 수 있다.
iFET는 다음과 같은 방식으로 동작한다. 낮은 잡음 증폭기는 낮은 임피던스 채널을 필요로 한다. 낮은 임피던스 채널은 전압 이득이 낮지만 전류 이득은 높다. 전압 이득을 설정하기 위해서는 전류 대 전압 변환기로 작동하는 두 번째 단이 필요하다. 트랜지스터의 캐스코드된 쌍(다른 하나 위에 하나)이 그러한 구성을 제공한다. 캐스코드된 쌍에 대한 바이어싱 요구 사항은 바이어싱 문제에 대한 편리한 솔루션이 발견되지 않는 한 저전압에서의 사용을 배제한다. CiFET 소자 구조는 상보적 쌍의 셀프 바이어싱을 통해 이 문제에 대한 해결책을 제공한다. 소스 채널(23b)의 임피던스는 그것을 구동하는 특정 신호 소스의 임피던스를 수용하도록 설계될 수 있다(비율에 관한 이후 섹션 참조).
일반적으로 FET에 관해, 캐리어는 게이트 필드에 의해 표면에 끌어 당겨지며, 낮은 게이트 전압은 채널 상에 (전도성이 발생하는) 얇은 표면층을 생성하고, 높은 게이트 전압은 더 두꺼운 하부층을 생성한다. 얇은 캐리어층은 전기적 잡음을 초래하는 불균일한 표면 결함에 의해 방해되며, 두꺼운 캐리어층은 표면 아래의 더 매끄러운 경로를 발견하여 총 전기적 잡음을 감소시킨다. 이는 게이트 전압이 높을수록 잡음이 적음을 의미한다.
도 2b를 참조하면, iFET(200)에서, 게이트 제어단자(27b) 상의 게이트 전압 Vg(22b)에 의해 생성된 전계는, 반도체 물질을 "과포화"(28b)로 식별되는 체적당 비교적 많은 캐리어 수를 갖는 이온화된 도전체로 변환하는 소스 채널(23b) 영역으로 캐리어를 기판(26b)으로부터 상승시켜, 높은 전도도를 확립한다.
iPort 제어단자(21b)로 도입된 주입 전류(20b)는 소스 채널(23b) 전체에 확산 전하 밀도(체적당 캐리어 수)를 증가시켜 소스 채널(23b)을 더욱 전도성으로 만든다. 전도도 변화율은 "약한 반전"에서 보여지는 것과 유사하게 지수적이다. 이 전도도 변화율은 소스 채널(23b)(소스단자(24b)에서 iPort 제어단자(21b)의 전압 구배)에 따른 낮은 전압 구배에 기인한다.
소스 채널(23b) 전하(28b)와 게이트 전압(25b) 사이의 iFET 지수적 관계는 지수적/로그적 함수에 대한 액세스를 제공하며, 두 로그 함수의 가산은 역 로그가 적용될 때의 곱셈과 동일하다. 반전 안티로그(antilog) 또는 지수 연산은 반대되는 상보적 CiFET 부하 소자 구조를 통해 아날로그 출력을 회복한다. 이 보완은 다른 트랜지스터 선형 회로 구성 대신 CMOS 로직과 비슷한 반대되는 확산형을 통해 얻어진다. 그러한 지수적 관계는 다양한 잡음 증폭기 응용 및 아날로그 수학 연산에 사용될 수 있다. 지수적 관계는 이들 CiFET 회로의 더 넓은 동작범위를 가져온다.
다시, 도 2b를 참조하면, 게이트 제어단자(27b) 및/또는 iPort 제어단자(21b)로부터 전하를 제거하는 것(전하 당 캐리어의 수)은 소스 채널(23b) 내의 반도체 물질의 전도도를 감소시킨다. 이 점에 대해서, iPort 제어단자(21b) 대 소스 단자(24b) 접속부는 (지수적인) 바이폴라 트랜지스터의 베이스 영역과 유사한 방식으로 동작한다. 즉, iPort 제어단자(21b)에 대한 제어 전류가 클수록, 소자 전도도(gm 또는 1/rm)가 커진다. 바이폴라 트랜지스터의 베이스 전류 동작 외에도, iPort는 양 방향으로 제로 주입 전류를 중심으로 대칭적으로 동작하므로 4 쿼드런트(quadrant) 동작을 위한 진정한 양방향 동작을 갖는다.
iFET(200)의 드레인 채널(25b)은, 드레인 채널(25b)의 두께가 iPort 제어단자(21b)(소스 채널(23b)과 동일한 두께) 근처에서 더 크고 드레인 단자(29b) 주변의 확산 영역에 도달할수록 점점 좁아져 트랜지스터의 출력 저항을 게이트 전압 Vg에 의해 설정한다는 점에서(드레인 채널(25b)과 게이트 제어단자(27b) 사이의 감소하는 전압 차는 게이트(27b)를 채널(25b) 필드로 감소시킨다), 종래의 FET와 유사하게 동작한다. 드레인(29b) 근처의 경사게 감소하는 채널(25b) 깊이는 하부 게이트(27b)에서 드레인(29b) 전압까지이며, 아래의 반도체 바디(26b)로부터 전도 채널(25b) 내로 이온화된 캐리어의 수를 감소시킨다. 상보적 iFET로 로딩될 때, 결과적인 CiFET 소자(도 3e)는 더 낮은 게이트(27b) 대 드레인(29b) 전압으로 바이어스되고, 드레인 채널 출력 저항(드레인 확산에서의 더 두꺼운 채널(25b))을 감소시킨다. 이 더 낮은 드레인 채널 저항은 용량성 부하에 관계없이 드레인(29b)에 원하는 드레인 전압을 설정하기 위해 낮은 잡음 및 높은 출력 구동 능력을 초래한다.
이 채널을 따르는 낮은 전압 구배에서 동작하는 iFET(200) 내의 두꺼운 소스 전도 채널(23b)은 낮은 전압 이득을 갖지만, 입력 전류의 형태로 iPort로부터 입력 신호 에너지를 효율적으로 받아들이는 낮은 입력 임피던스의 결과로서 높은 전력 이득을 갖는다. 이 소스 채널은 또한 최소의 적은 잡음에 기여한다.
전도 채널(25b)을 따라 더 높은 전압에서 동작하는 드레인 단자(29b) 주위의 전도 영역(25b)은 게이트 전압 Vg(27b)과 동일한 드레인 전압으로 동작할 때 최소의 잡음 기여도로 원하는 전압 이득을 제공한다. 이 전압 동일성은 이후에 설명되는 도 3e의 CiFET의 독특한 바이어싱 구조에 의해 기여된다.
도 2b는 본 발명에 따른 제로 iPort 주입 전류(도 2c) 및 최대의 양의 iPort 주입 전류(도 2d)에 대해 그래프로 도시한 동작 지점(23c, 25c 및 23d, 25d)을 갖는 iFET 채널 전하 분포를 더 도시한다. 27c/27d에서의 Vt에서의 수직선은 도 2c 및 도 2d의 문턱전압을 나타낸다. 이 문턱전압은 약한 반전과 강한 반전 사이의 구분선이다. 문턱전압에서 채널전류의 50%는 확산 구동이고 50%는 채널을 따르는 전계에 의해 구동되므로, 문턱전압(27c/27d) 아래에서 채널 전류는 지수적 특성을 갖는 주로 확산 구동된다. 과포화 상태에서, 채널은 본질적으로 모두 확산 구동되므로, 지수적 특성은 채널 캐리어 전도 또는 채널 컨덕턴스를 정의한다. 도 2b의 20b에서 제로 iPort 주입 전류의 경우, 도 2c에 도시된 바와 같이, 바이어스 전류 Id는 드레인 단자(29b)에서 측정된 바와 같이, 바이어스 전류 Id 지점(23c)에서 iPort(21b)와 함께 전압 Vd(29c)를 갖는 25c에서 바이어스 포인트 출력을 생성한다.
도 2d는 소량의 iPort 전류(20d)가 드레인 채널 출력 전압을 25d 지점으로 어떻게 인상적으로 변경하는지를 보여준다. 최대한 양의 iPort(20b) 주입 전류로, 23d에서 20d까지의 △Id 바이어스 전류는 바이어스 지점(23d)에서 본질적으로 일정한 iPort(21b) 전압과 함께 (드레인 단자(29b)에서 볼 때) 29d에서의 Vd 출력 전압을 생성한다. 드레인 전압이 전원 전압의 거의 절반으로 변하는 반면 iPort 전압은 기본적으로 일정하게 유지되므로, 입력 전류는 출력 전압을 변화시켜 트랜스 임피던스 전달 함수를 나타낸다. 이 트랜스 임피던스 출력 전압(29b, 29c, 29d)은 입력 전류가 트랜스 임피던스 rm 저항을 통해 흐르는 것처럼 변화하지만, 그것은 훨씬 낮은 입력 저항을 갖는 과포화 소스 채널로 흐른다. 소스 채널은 (iPort에서) 전류 대 지수 전압 컨버터이며, 드레인 채널은 다양한 용량성 부하에 필요한 모든 드라이브를 제공하면서 출력 드레인 전압을 형성하기 위해 역-로그 변환을 제공한다.
본 발명의 iFET(200)는 도 2E에 도시된 바와 같은 차동 증폭기로 볼 수 있는데, 드레인 채널(25e)은 "-전압" 입력을 "전압 유도 전류"로 변환하고 iPort "+전류" 입력은 (전압보다는) 전류이다. 소스 채널(23e)은 음의 전원 전압 Vss(24e)로부터의 "바이어스"를 변환한다. 전류 입력(21e)과 드레인 채널(25e)로부터 유도된 전압 유도 전류 사이에 여전히 밸런스가 필요하며, 그 차이는 출력 단자(29e) 상의 전압 변화로서 존재한다. 이 출력은 일부 비선형 전달 특성을 가지고 있지만, 상보적 비선형성 구비하는 적응형 부하의 사용이 보상하여, 초 선형적인 전달 함수를 발생시키며, 도 2g에 도시된 바와 같이, "블랙 박스(black box)"로 보여질 수 있다.
도 2h는, 도 2b의 23b 및 25b에 대응하는 2개의 채널(23h 및 25h)의 전류-전압 배치가 29h에서 전압(Vout)을 생성하는 것을 도시하는, iFET에서의 직렬 트랜지스터 채널 배치를 도시한다. 제로 iPort(21h) 주입 전류로, 드레인 채널(25h)을 통과하는 전류는 소스 채널(23h)을 통과하는 전류와 정확하게 동일하도록 제한된다. 누출이나 iPort 전류가 없으면, 이 두 채널의 직렬 경로를 통하는 경우를 제외하고는 전류가 흐르지 않는다. 도 2h의 두 개의 직렬 트랜지스터가 크기가 동일하면, 게이트 대 채널 제어 전압이 같아지려고 한다. 즉, Vgi(27h)는 도 2h의 Vgs와 동일하려고 하며, iPort(21h)에서의 iPort 전압 Vi을 소스(24h)에서의 소스 전압 Vs과 동일한 전압으로 강제한다. 이 제한은 이상적으로 소스에 0볼트로 종결된 iPort 입력에서 낮은 임피던스를 강제한다. 이 두 채널의 상대 컨덕턴스 비율을 변경함으로써 입력 임피던스 및 종단 전압을 설정할 수 있다. 두 트랜지스터 채널이 함께 형성되고 서로 인접해 있기 때문에 입력 임피던스 및 종단 전압은 트랜지스터의 차동 쌍의 정합과 유사한, 매우 고정적이고 일관된 파라미터 쌍이다. 그들의 밴드 갭 관계 구성은 N채널 iFET에 대한 PTAT 참고문헌(Vittoz, Eric A. et al., "A Low-Voltage CMOS Bandgap Reference", IEEE Journal of Solid-State Circuits, Vol. SC-14, No. 3, June 1979, at page 573 to 577) 및 P채널 iFET에 대한 CTAT 참고문헌(Anvesha A, et al., "A Sub-1V 32nA Process, Voltage and Temperature Invariant Voltage Reference Circuit", 2013 26th International Conference on VLSI Design and the 12th International Conference on Embedded Systems, IEEE Computer Society, 2013)이다.
도 2i는 iFET 동작을 전제로 약간 높은 레벨의 회로를 도시하는데, 트랜스 저항 전달 함수를 예시한다. 여기서, 가상 PTAT 기준 전압에 대한 입력 전류는 트랜스 저항 rm을 곱하고 강하게 버퍼링된 출력 전압 변화를 제공한다. 이 트랜스 저항 rm 이득 비율은 일반적으로 50K 내지 2Meg 범위에 있다.
도 2j는 iFET 동작 모델의 거동적(behavioral) 개략도로, 더 상세한 회로도에서의 iFET 거동 관계를 보여준다. iPort로 들어가는 Iinj 전류는 iPort 입력에서 Vs보다 높은 PTAT 전압까지 낮은 Rin을 보인다. 출력에서 이 Iinj 전류 입력은 높은 저항 rm을 통과하는 것처럼 보이는 크기를 갖는 전압이 되지만, 낮은 임피던스 가변 출력 전압 소스를 갖는 출력 Vout에서 공급된다. 이 낮은 임피던스는 일반적으로 집적회로 인스턴스화에서 발생하는 매우 다양한 용량성 부하를 동등하게 구동할 수 있다. 이 기능은 전류 입력이 rm배 높은 Vout을 생성하는 "블랙 박스" 레벨에서 그림 2g와 같이 도시된다. 트랜스 저항 증폭기의 이 블랙박스 도시는 도 2f에 도시된 일반적인 MOS 증폭기의 이중 값이며, 입력 전압은 입력 전압에 gm을 곱한 출력 전류를 생성한다. 이 전류를 부하 저항으로 구동하여 전압으로 되돌려야 하는 전류 출력 대신 전압 출력을 제공하는 것이 매우 바람직하다. 부하는 gm 증폭 블랙 박스의 전압에 상당한 영향을 미치지만, rm 블랙 박스 증폭기에서는 그렇지 않다.
도 2k 및 도 2l은 iFET 소자에 대해 제안된 개략적인 기호들이다.
도 2m은 iPort 상의 양방향 전류 입력으로부터 전압 출력을 얻는 방법론을 제공하는 iFET(200)의 또 다른 애플리케이션을 포착한다. 이는 극도로 넓은 동적 범위(도 3h)에서 정밀하게 정의된 트랜스 임피던스 rm 전달 함수를 따른다. 이 iPort 단자(21m)에서, iFET(23m)으로의 양방향 입력 전류는 부하 전류(28m)로 바이어스된 출력(29m)에 비례하여 큰 전압 변화를 제공한다. 이것은 iFET(200)의 과포화된 28b 소스 채널에서 전하의 양을 변경함으로써, 도 2b에 도시된 바와 같이, iFET 소스 채널(23b)의 지수적 특성과 같은 약한 반전을 통해 동작한다. 게이트에는 바이어스 전압 Vbias(27m)이 제공된다. 이 트랜스 임피던스 rm 전달 함수는, 도 3i에 도시된 바와 같이, iFET 소스 채널(23b) 대 드레인 채널(25b)의 상대적인 컨덕턴스 비율에 의해 설정된다. 여기서 컨덕턴스 비율은 축 및 트랜스 저항 rm을 따라 플롯되고, 보다 일반적으로는, 트랜스 임피던스가 오른쪽 축으로 플롯된다. 이 플롯(3i)은 또한 왼쪽 축에 직접 관련된 iPort 입력 저항을 플롯한다.
비 반전 속성(Non-Inverting nature)
도 2b에 도시된 바와 같은 iPort 제어단자(21b)에 관해서, N-채널 소자의 경우, iPort 제어단자(21b) 상의 양의 전류(20b)와 같은 입력은 상부 채널(25b)을 통해 들어오는 전류를 변위시켜 드레인(출력) 접속부(29b)가 양의 방향으로 이동하도록 하고, 따라서 iPort(21b) 입력의 비 반전(non-inverting) 속성을 갖도록 한다.
흥미롭게도, 다른 반도체 소자들과 달리, 음의 전류(20b)는 iPort(21b)로부터 추출될 수 있고, 음의 방향으로 드레인(출력)(29b) 시프트를 유발할 수 있다.
적절한 바이어스
iFET(200)(도 2a, 도 2b에 도시된 바와 같이)는 함께 연결된 두 게이트(27a, 27b)를 구비하고, 원하는 동작 지점을 설정하기 위해 게이트(27a, 27b) 상에 적절한 바이어스 전압(22b)을 필요로 한다.
대칭
P 채널 소자는 그것의 N 채널 짝과 유사한 방식으로 구성되고 동작할 수 있다.
게이트 입력(27a, 27b)이 드레인에 대해 반전되는 반면, iPort(21a, 21b)는 그들의 출력 드레인에 대해 PiFET 또는 NiFET 소자 확산형으로 반전되지 않음을 강조해야 한다.
"엄지의 규칙(Rule-of-Thumb)" 보기
도 2d 또는 도 2j를 참조하면, iFET 트랜지스터의 동작은 생각하기에 매우 간단하며, 옴의 법칙(Ohm’s law)이 필요하지는 않지만, 다음과 같이 볼 수 있다:
- iPort 상의 작은 + 또는 - 전류 입력은 전압 출력이 "K" 배 더 크지만 입력과 동일한 부호를 갖는다.
1. "K"는 엄청난 다이나믹 동작 범위에서 변하지 않는다.
2. "K"는 트랜스 저항 rm으로 정의된 100,000 정도이며 도 2g에 표시된 간단한 기능 블록으로 볼 수 있다. rm 단위는 Vout/Iin인 옴(ohms)이다. 도 2g의 rm은 본 발명에 따른 iFET의 iPort 제어단자의 전달 함수를 나타낸다.
3. 도 2g의 rm 블록은 일반적인 MOSFET 전달 함수를 정의하는 도 2f의 gm 블록의 "이중 값"이다. 따라서, 전류 및 전압이 상호 교환되어, 도 2g에 도시된 rm은 옴 단위의 간단한 저항으로 간주될 수 있고, 도 2f에 도시된 gm은 1/옴 단위의 컨덕턴스이다.
도 2g의 rm 회로는 입력 및 출력 모두에서 낮은 임피던스를 갖는 반면, 도 2f의 gm 회로는 입력 및 출력 모두에서 높은 임피던스를 갖는다. 도 2g의 rm iFET 회로의 이점은, 입력에서 본질적으로 제로 전압 스윙과 출력 전압을 설정하는 데 필요한 모든 출력 전류 드라이브로, 입력 및 출력 모두에서 기생 커패시턴스 감도를 낮추어 매우 빠른 속도를 제공하는 것이다. 도 2g 내지 도 2j의 결과적인 rm 회로는 본질적으로 주파수가 일정하고, 트랜스 임피던스 rm iFET 장치의 동작이 기본적으로 임계 전압 제한이 없다는 점에서, 도 2f의 gm 회로보다 훨씬 낮은 전원 전압으로 동작한다. 전원 전압은 종래 기술의 아날로그 회로에서와 같이 문턱 전압의 합 또는 문턱 전압과 포화 전압에서 멈추지 않지만, 600mV보다 아래에서 잘 기능하고 전원 전압의 밀리볼트(mV)까지 유용하게 작동한다. 일반적으로, 이득은 600mV 내지 1.0V의 전원 전압 범위에서 최대치에 도달한다. 분명히 문턱 전압은 제한되지 않는다. iFET의 많은 이점은 아날로그 MOS 회로 설계에 대한 접근을 다시 생각해내는 데 가치가 있다.
유용한 전력 이득은 부분적으로 전류 이득으로서 실현된다. MOS 회로는 전압 모드 회로로 인식되지만, 아날로그 MOS 회로는 전류 또는 전하 제어 회로로서 훨씬 잘 작동한다. 모든 MOS 트랜지스터가 그들의 채널에서 순간적인 충전으로 동작한 후 본 명세서 전체에서 볼 수 있는 것처럼 매우 정밀하게 수행한다.
- iPort 입력은 변하지 않는, 낮은 값의 저항(일반적으로 설계에 따라 50Ω-50kΩ)으로 종단된다. 회로는 iPort 입력으로 최대의 전력을 전달하기 위해 안테나 임피던스를 매칭할 수 있다.
- 출력은 낮은 구동 임피던스를 갖는 전압 소스이며, 원하는 전압을 정밀하게 설정하기 위해 필요한 전류를 부하에 제공한다.
본 발명의 추가적인 iFET 관측은 다음과 같다:
- rm은 거의 클리핑에서부터 노이즈 플로어까지 전체 작동 범위에서 변경되지 않는다. iFET의 AC 성능은 DC에서 로직 속도보다 빠른 FLAT이다. 로직이 한 레일에서 떨어지는 동안 아날로그 전압은 조금만 이동하고, 다른 전원 레일로 끝까지 간다.
- 현재의 입력인 iPort 제어단자는 iPort 제어단자의 전압 변화가 매우 작기 때문에 전압에서 기생하는 파생 효과가 없다.
- 도 3k는 iPort 제어단자에서 iFET 비율(또는 입력 임피던스)에 따라 ½mV에서 약 100mV까지의 입력 종단 전압을 각각의 전원 레일에서 보여 주며, 트랜스듀서 또는 다른 입력 회로에 바람직한 것과 같이 다른 레일의 높은 컴플라이언스 전압으로 인해 입력을 바이어스 할 수 있다.
- iPort 종단 전압은 각각 N 또는 P 반도체 확산형에 따른 PTAT 또는 CTAT (절대 온도에 비례하거나 또는 절대 온도에 상보적인) 밴드 갭 기준값이다.
- 상보적 CiFET 구성에서 출력은 전원 유도 잡음이 없는 전원 레일 사이의 셀프 바이어스 중간 전압("스윗 스폿 (sweet-spot)")을 중심으로 스윙한다. 전원 유도 노이즈는 이 "스윗 스폿"을 아날로그 제로 기준값으로 상쇄한다.
- "약한 반전"에서 회로를 작동하는 것의 이점은 오랫동안 알려져 왔지만, 문제도 있다. iFET은 회로가 우수한 스피드 성능을 희생시키지 않으면서 "약한 반전"에서 사용 가능한 높은 이득 및 넓은 다이나믹 범위를 이용할 수 있게 해준다.
- 도 2j의 "거동 모델"에서 iPort 전류는 저항(rm)에 의해 전압으로 변환되며, 그 값은 이득을 결정한다. 이 "트랜스 저항"(rm)은 "드레인 채널" 대 "소스 채널" 컨덕턴스의 비율로 설정되며 전체 동작 범위에 걸쳐 일정하다. 시뮬레이션은 이 저항(rm)이 일반적으로 상대 채널 크기에 의해 설정되는 100,000Ω의 범위에 있음을 보여준다. rm은 gm의 이중 값이지만 제어력이 더 뛰어나다.
a. 출력은, 다음 회로와 용량성 부하를 구동하기 위해 필요한 모든 과도 전류로 전압을 전달할 수 있는 저 임피던스 소스 팔로워(low-impedance source follower)이다.
b. 입력은, 각 전원 레일로부터의 약 100mV의 일정한 종단 전압을 갖는 일정한 저 저항 종단(rm과 관련이 있지만 훨씬 낮은)이다. 이 오프셋 전압은 "드레인 채널" 대 "소스 채널" 컨덕턴스의 비율로 설정된 "밴드 갭" 기준값이다.
CiFET
증폭기는 기본 아날로그-인-디지털 빌딩
블록이다
도 1i의 CMOS 인버터의 상보적 속성은 아날로그 신호 처리에 관심이 있다. 인버터 출력이 다시 입력에 연결되면, 전원 전압의 중간 지점 근처에서 셀프 바이어싱된다. 물론, AC 및 DC 정격에서 접촉부의 최대 정격 전류와 같이 IC 프로세스가 처리할 수 있는 전류를 초과하지 않도록 각 트랜지스터의 크기를 약하게 조정해야 한다. 국지적인 온도 상승도 고려사항이지만, 셀프 바이어싱은 온도 저하를 막아준다.
유사한 풀-업 컨덕턴스 대 풀-다운 컨덕턴스로 크기가 정해지면, 셀프 바이어싱 지점은 포지티브 및 네거티브 전원으로부터의 잡음이 상쇄되는 전원들 사이에 잘 집중된다. 프로세스 파라미터의 변화는 이 중간 지점 전압을 약간 주위로 이동시킬 것이지만 항상 트랜지스터 컨덕턴스 비율과 관련이 있다. 이 중간 지점에서, 이득은 사용된 트랜지스터 쌍에 대해 사용할 수 있는 최대의 값이다. 또한, 풀-업 성능은 대칭 DC, AC 및 어느 방향으로든 과도 응답을 생성하는 풀-다운 컨덕턴스와 동일하다. 유효한 문턱 전압은 회로가 항상 최상으로 작동한다는 점에서 서로 상쇄된다. 이 종래의 인버터의 AC 대역폭 성능은, 도 3u의 AC 이득 및 위상의 보드 플롯(Bode plot)에 도시된 바와 같이, 모든 아날로그 회로 구성과 비교할 때 매우 넓다. 기생 부하가 가장 적은 곳에서 가장 효과적이다. 비교 기준으로 사용되는 180nm IC 프로세스의 경우, 3db 이득은 약 1.2GHz이고 DC와 약 45도의 위상 차이가 있다. 최소 전력 로직 제품군을 사용하는 180nm 기준 기술에서 1GHZ에서 동등한 저전력 로직을 실행하기는 어려울 것이다.
아날로그 전압 증폭기에 로직 인버터를 사용하는 것에 대한 주요 제한 요소는 로직 인버터가 도 3u의 표준화된 보드 게인 위상 도면에 나와 있는 것처럼 단일 인버터 단에서 사용할 수 있는 전압 이득이 약 25dB 또는 18x밖에 되지 않는다는 것이다. 필요한 최소 아날로그 전압 이득은 최소 80db 또는 10,000x가 되어야 한다. 전압 이득은 아날로그 출력 신호가 원하는 진폭에 얼마나 잘 도달 하는지를 정의한다.
폐루프 아날로그 전압 증폭기는 출력 피드백이 입력을 가상 접지 입력 전압으로 되돌릴 수 있도록 반전 이득을 필요로 한다. 증폭기가 반전되지 않으면, 양의 피드백은 피드백 루프가 닫힐 때 플립플롭처럼 래칭된 출력을 발생시킨다. 세 개의 인버터를 사용하면 폐루프 애플리케이션에서 남겨진 주파수 응답으로 안정화하는 것이 사실상 불가능하다. 이는 실용적인 아날로그 앰프에 필수적이다.
단일 iFET가 그 자체로 흥미로운 특성을 갖지만, 상보적 iFET 쌍은 훨씬 더 유리할 것으로 판명된다. 최종 소자는 가능한 가장 높은 전력 이득과 FET의 가장 넓은 대역폭 사용이 가능하다. 도 3a는 본 명세서에서 상보적 전류 입력 전계효과 트랜지스터에 대해 CiFET로 명명된 이러한 상보적 쌍의 iFET의 개략도이다. 이것이 본 발명의 핵심이다.
도 3b 및 도 3c는 도 3b의 CiFET 트랜지스터(300) 개략도와 도 3c의 인접한 물리적 레이아웃 요약도를 구조적으로 관련시킨다. 도 3b의 NiFET 트랜지스터(301)의 NiPort(31b)는 도 3c의 물리적 레이아웃 요약도에 있어서의 NiPort(31c)에 관련된다. PiFET 트랜지스터(302)의 PiPort(32b)는 도 3c의 PiPort(32c)에 관련된다. 참조 번호는 트랜지스터 회로도와 실제 레이아웃을 상호 관련시킨다. 마찬가지로, 이러한 참조 번호는 도 3d의 3차원 스케치 및 도 3e의 AA 단면도와도 상호 참조된다. 이 CiFET(도 3a 내지 도 3e)의 세트 및 이들의 교차 참조 관계는 도 1i 내지 도 1n의 종래의 2-핑거 인버터를 반영한 것이다.
본질적으로, 도 1m 및 도 1n의 인버터 소자 구조(100)의 두 쌍의 반대 확산형의 트랜지스터(101 및 102)는 각각 병렬로 연결되는데, 13m은 15m과 병렬로 연결되고, 14m은 16m과 병렬로 연결되어 투-핑거 인버터(100)을 구성한다. 이 두 쌍의 병렬 트랜지스터는 또한 도 1k에서 교차 해칭된 금속 접속부(18m) 또는 동등한 음영 부분(18k) 또는 도 1n의 18n 굵은 선으로 표시된 18n을 갖는 출력 단자(19m)에 접속된다.
이들 동일한 두 쌍의 트랜지스터 33d, 35d(또는 33e, 35e) 및 34d, 36d(또는 34e, 36e)는 이들 각각의 iFET 소자 구조(301 및 302)를 형성하기 위해 도 3d 및 도 3e에서 직렬로 연결되어, iPort 제어단자(Ni, Pi)를 각각 구비하는 CiFET 소자 구조(300)를 형성하고, 중간 확산부(31d, 32d)를 사용하여 액세스한다. 도 1k, 도 1m, 도 1n의 접속부(18k, 18m, 18n)에서 각각 도 3d 및 도 3e의 접속부(38d, 38e)로 금속 마스크 변형만으로 본 발명의 나머지 도면에 제시된 바와 같은 전례없는 아날로그 성능을 가져온다. 따라서 CiFET 설계는 높은 이들, 고정밀 및 소규모 프리미티브 아날로그 빌딩 블록의 첨단 기술을 근본적으로 개선하면서, 모든 가장 기본적인 로직 인버터를 가지고 있는 모든 IC 프로세스에 완벽하게 호환되고 이식 가능하다. 상보적 iFET의 쌍은 아날로그 확장없이 로직 부품들로 완전히 구축되면서, 스케일링 및 이식성이 가능하다. 우수한 잡음 성능을 유지하면서 현재의 첨단 기술보다 이득/대역폭 당 점유 면적과 전력 소비 모두 크게 감소한다.
도 3a를 참조하면, 상보적 iFET 쌍(또는 CiFET)(300)은 PiFET(302)의 게이트 제어단자 및 NiFET(301)의 게이트 제어단자 모두에 연결되어 공통 게이트 단자(30a)로서 기능하는 입력단자(30a)를 포함하는 P형 iFET(또는 PiFET)(302) 및 N형 iFET(또는 NiFET)(301)를 포함한다. CiFET(300)는 Power+(또는 양의 공급전압) 및 Power-(또는 음의 공급전압)의 전력을 공급받는데, Power-는 NiFET(301)의 소스 단자에 연결되고 Power+는 PiFET(302)의 소스 단자에 연결된다. 각각의 PiFET(302) 및 NiFET(301)는 주입 전류를 공급받기 위한 iPort 제어단자(31a 및 32a)를 포함한다. PiFET(302) 및 NiFET(301)의 드레인 단자는 결합되어 출력(39a)을 제공한다.
도 3d(또는 도 3c 및 도 3e)를 참조하면, PiFET(302) 및 NiFET(301)을 포함하는 CiFET(300)는 기판 내에 도시된 웰 경계(well border)를 따르는 미러 이미지와 같이 기판(또는 바디 B + 및 B-) 상에 레이아웃된다. PiFET(302)는 소스 단자 S+(s34d)(또는 s34c, s34e), 드레인 단자 D+(d36d)(또는 d36c, d36e), 및 소스 단자 S+와 iPort 제어 단자 Pi 확산영역(32d)(또는 도 3b의 32c, 32e, 또는 32b) 사이의 소스 +채널(34d)(또는 34c, 34e) 및 드레인 단자 D+와 iPort 단자 Pi 확산영역(32d)(또는 도 3b의 32c, 32e, 또는 32b) 사이의 드레인 + 채널(36d)(또는 36c, 36e)을 획정하는 iPort 제어단자 Pi를 포함한다. NiFET(301)는 또한 소스 단자 S-(s33d)(또는 s33c, s33e), 드레인 단자 D+(d35d)(또는 d35c, d35e), 및 소스 단자 S-(s33d)(또는 s33c, s33e)와 iPort 제어단자 Ni 확산영역(31d)(또는 도 3B의 31c, 31e, 또는 31b) 사이의 소스 -채널(33d)(또는 33c, 33e) 및 드레인 -단자 D-(d35d)(또는 d35c, d35e)와 iPort 제어단자 Ni 확산영역(31d)(또는 도 3b의 31c, 31e, 또는 31b) 사이의 드레인- 채널(35d)(또는 도 3b의 35c, 35e)를 획정하는 iPort 제어단자 Ni를 포함한다. CiFET(300)는 또한 소스 +채널(34d)(또는 34c, 34e), 드레인 + 채널(36d)(또는 36c, 36e), 소스 - 채널(33d)(또는 33c, 33e) 및 드레인 - 채널(35d)(또는 35c, 35e) 상부의 공통 게이트 단자(30d)(또는 도 3b의 30c, 30e, 또는 30b)를 더 포함한다. 따라서, 공통 게이트 단자(30d)(또는 30a, 30b, 30c, 30e)는 iPort 제어단자 Pi 및 Ni에 전기적으로 결합된다.
많은 아날로그 회로에서, 바이어싱은 문제가 된다. 도 3d에 도시된 바와 같이, 상보적 쌍(301 및 302)에 iFET를 사용함으로써, 드레인 출력(39d)(또는 39a, 39b, 39c, 39e)이 게이트 입력(30d)(또는 30a, 30b, 30c, 30e)에 연결될 때 "셀프 바이어싱"되게 하고, 따라서 드리프트 문제를 제거하고, 추가적으로 증폭기가 동작 곡선에서 최대 이득 지점을 찾는다. 이 셀프 바이어스 접속부는 도 3f 및 도 3g에서 38f, 38g로, 그리고 도 3l에서 아날로그 제로 기준의 "바이어스"로 표시된다.
도 3f에 도시된 바와 같이 본 발명의 CiFET의 "거동 모델"에서, iPort 제어단자(31f, 32f)에서의 전류(Iinj)는 트랜스저항(rm)에 의해 전압으로 변환되고, 그 값은 이득을 결정한다. 이 "트랜스저항"(rm)은 "드레인 채널" 대 "소스 채널" 컨덕턴스의 비율로 설정되며, 전체 동작 범위에 걸쳐 일정하다. 시뮬레이션은 이 저항(rm)이 일반적으로 상대 채널 크기에 의해 설정되는 100,000Ω의 범위에 있음을 보여준다. 옴(Ω)의 rm은 gm(1/Ω)의 이중 값이다.
출력 Vout(39f)은 다음 회로 및 그 사이의 모든 용량성 부하를 구동하는 데 필요한 모든 전류로 전압을 전달할 수 있는 저 임피던스 소스 팔로워이다. 공통 게이트 입력 단자(30f/30g)는 이전의 관련된 도 3a/도 3b/도 3c/도 3d/도 3e의 공통 게이트 입력단자(30a/30b/30c/30d/30e)를 나타낸다. CiFET는 구조적으로 도 1i/도 1j/도 1k/도 1m/도 1n의 출력(19i/19j/19k/19m/19n) 금속 접속부(18k/18m/18n)의 투 핑거 인버터와는 출력(39a/39b/39c/39d/39e) 금속 접속부(38c/38d/38e)에서만 차이가 있다. CiFET는 2-핑거 인버터와의 금속 연결 차이일 뿐이며 의도된 CiFET 목적을 위한 개별 트랜지스터 컨덕턴스를 조정함으로써 더욱 최적화될 수 있다. 대부분의 경우, 두 가지 최적화만 필요하다.
입력은 각 전원공급장치 레일에서 약 100mV의 일정한 오프셋 전압을 갖는 일정한 저 저항 터미네이션(rm과 관련이 있지만 훨씬 낮음)이다. 이 오프셋 전압은 "드레인 채널" 대 "소스 채널" 컨덕턴스의 비율로 설정되는 PTAT/CTAT "밴드 갭" 기준값이다.
표준 CiFET 복합 소자 셀은 아날로그 설계를 위한 로직 셀처럼 물리적으로 구성되고 사용될 수 있다. 일반적으로 이 회로는 아날로그 회로에 필요한 유일한 능동 회로 부품이다. 트랜지스터처럼, CiFET 셀은 능동 소자에 필요한 모든 것을 수행한다.
이제, 도 3g를 참조하면, Vinput(30g)은 NiFET 및 PiFET의 게이트 단자에 연결된다. 양의 전원 전압(Power+)은 PiFET의 소스단자에 연결되고, 음의 전원 전압(Power-)은 NiFET의 소스단자에 연결된다. NiFET은 채널(33g)을 제공하고 PiFET은 채널(34g)을 제공한다. NiFET는 NiPort(31g)를 포함하고, PiFET은 PiPort(32g)를 포함한다. NiFET 및 PiFET의 드레인 단자는 함께 연결되어 Voutput(39g)을 형성한다. 셀프 바이어스 경로(38g)는 Voutput(39g)에서 Vinput(30g)까지 반복성을 위해 제공된다.
그러면, 적절한 바이어스 전압은 어떻게 생성하는가? 바이어스 전압을 생성하는 가장 간단한 방법은 도 3d 및 3L에 도시된 바와 같이 반전 소자(300)를 생성한 후, 출력(39d)을 사용하여 도 3l의 네거티브 피드백 "바이어스" 접속을 입력(30d)에 제공하는 상보적 쌍(301 및 302)에 iFET를 사용하는 것이다. 복합 소자인 CiFET는 이득이 최대화되고 속도 또는 슬루율이 가장 급격한 변화에 대해 대칭적으로 유지되는 전원 사이의 대략 중간 지점에서 "셀프 바이어스"된다. 이 셀프 바이어스 전압 지점에서, 모든 상보적 iFET 채널(33d, 35d, 36d, 34d)을 통과하는 전류는 정확하게 동일한 전류이며, 따라서 동일하다. PiFET(302) 드레인(d36d)이 NiFET(301) 드레인(d35d)을 제외하고 통과하는 다른 DC 전류 경로가 없기 때문에, CiFET 전도 채널 내의 게이트 대 채널 전압의 특정 세트가 이러한 동일 전류(또는 전도도)에 대해 설정된다. 또한, iFET(301 및 302) 모두가 동일한 전류를 갖기 때문에, 풀업 능력은 최대 슬루율 바이어스 지점을 정의하는 풀다운 능력과 정확하게 동일하다.
iFET(301 및 302)의 상보적 쌍(300)이 셀프 바이어스되기 때문에, 임의의 파라메트릭 인자들은 동작 환경의 변화에 대해 자동 보상된다. IC 상의 인접한 부품들 간의 고유한 매칭때문에, 바이어스 발생기는 근처의 다른 iFET들을 바이어스하는 데 사용될 수 있다. 실시간 셀프 바이어스 회로는 (다양한 형태의) 파라메트릭 변경을 수정한다.
본 발명의 인버터에서 각각의 트랜지스터는 그 보완에 대한 "다이나믹" 부하로서 작용하여, 게이트 전압이 아날로그 회로 게이트의 통상적인 바이어스 지점보다 상당히 높아지게 한다. 상보적 iFET 복합 소자의 정상 게이트 전압보다 높은 전압으로, 소스 및 드레인 전도 채널이 깊어지고 잡음이 적어지게 된다.
통상의 아날로그 회로에서 지배적인 잡음 소스는 주로 도 1g에 도시된 전도 채널(15g)의 드레인(19g) 부근의 "핀치 오프" 영역과 관련된다. 이 핀치 오프 영역의 길이는 드레인 대 소스 전압의 크기에 의해 영향을 받는다. 게이트(17g, 27b)(제로 미분)와 동일한 전압에서 드레인(19g, 29b)(도 1g, 도 2b)(또는 출력)을 바이어싱하면, 드레인 전도 채널이 아날로그 회로에서 일반적으로 발생하는 채널 핀치 오프(얕은 채널) 현상을 회피하게 한다. 이것을 설명하는 다른 방법은, 드레인이 설계 최대 전압에 가까워짐에 따라 트랜지스터의 잡음이 증가하고, 셀프 바이어스된 인버터가 설계 최대 전압의 절반으로 트랜지스터를 동작시키고, 게이트가 드레인(제로 미분)과 동일한 전압에 도달하는 것이며, 그러므로 셀프 바이어스된 인버터는 훨씬 더 조용하다. 낮은 드레인 전압으로 인해, 이온화된 전도 채널 캐리어는 게이트 바로 아래에 있는 표면 캐리어 트랩에서 멀리 확산된다.
CiFET 증폭기의 동작은 전류 미러 부하를 구비하여, 다음의 관점에서 기존의 아날로그 증폭기의 동작과 다르다:
"소스" 채널은, 개별 iFET(도 2b)에 도시된 바와 같이, 상보 확산형 iFET(301, 302)가 도 3d의 단일 CiFET 소자 구조(300)에 결합될 때, 게이트 단자(27b)가 ~1/2Vsupply에 있는 동안 소스 단자(24b)로부터 iPort 제어단자(21b)까지 극히 작은(~100mV) 전압을 갖는다. 이것은 iFET 소스 채널(23b, 33d, 34d)을 약한 반전(18e)과 유사하지만 높은 게이트 오버 드라이브를 갖는 상태인 "과도 포화"(28b)로 둔다. 게이트 오버 드라이브는 비정상적으로 두꺼운 전도층(23b)을 초래하고, iPort(21b) 전압에 대한 낮은 소스(24b)와 함께 전도층(23b)이 채널을 따라 두껍고 깊게 유지되게 한다. 도 1e의 약 반전(18e) 전도 채널(13e)과 도 2b의 과포화(28b) 전도 채널 (23b) 사이의 두께의 차이에 주목한다. 이 두꺼운 채널 차이가 iFET가 그렇게 잘 작동하는 이유이다. 그것은 약한 반전(18e)에서 발견된 전도 채널의 원하는 지수적 특성을 취하고, FET 트랜지스터 성능 메트릭에 대해 오랫동안 바라는- 동일한 지수 특성을 갖는 매우 낮은 저항 전도 채널로 높은 저항 제한을 고정한다.
"드레인" 채널(25b)은 ½Vmax 이하에서 그의 드레인 단자(29b)와 동작하여 핀치-오프(및 DIBBL) 효과를 크게 감소시킨다. 이 감소된 핀치 오프 조건은 "게이트 단자"(27b)가 ½Vsupply(½Vmax와 동일)에서 동작하여 드레인(29b)과 게이트(27b) 사이에 전위차가 없음으로 인해 더욱 향상된다. 도 1g의 드레인 전도 채널(15g)와 도 2b의 드레인 전도 채널(25b)의 두께 차이가 있음을 유의한다.
iFET 및 CiFET 복합 소자의 또 다른 중요한 관점은 기생 커패시턴스의 속도 증가 효과(speed robing effect)로부터 자유로운 정전압 저 임피던스 전류 입력(20b)(도 2b)이다. 전류 입력으로, 입력 전압은 거의 일정하게 유지되므로, 기생 커패시턴스는 입력 신호 레벨 변화에 거의 영향을 미치지 않는다.
이 미묘하지만 현저한 차이점은 지수적 반응과 같이 약한 반전을 가능하게 하는 인에이블 기능 중 하나이며 상보적 iFET 증폭기의 선형 응답, 우수한 저 잡음, 넓은 동적 범위 및 속도 이점을 제공한다.
MOSFET은 동등한 바이폴라 회로에 비해 특별히 우수한 증폭기를 만들지는 않는다. MOSFET은 이득이 제한적이며, 잡음이 크고, 높은 임피던스로 인해 속도가 느리다. 프로세스 파라미터 또한 소프트하기 때문에 바이폴라와 달리 차동 입력을 정합시키기 어렵다. 바이폴라 차동 증폭기(Diff-Amp)는 입력 오프셋이 꽤 좋은 지점까지 개발되었지만, CMOS로의 전환은 결코 좋은 해결책이 되지 않는다.
우수한 이득과 넓은 동적 범위 성능은 약한 반전 모드에서 동작하는 CMOS에서 얻을 수 있다는 것은 오래 전부터 알려져 왔다. 그러나 비현실적으로 낮은 전류 및 높은 출력 저항으로 인해, 높은 임피던스로 인해 발생하는 복잡성은 약한 반전의 특징인, (바이폴라 트랜지스터와 동일한) 우수한 이득, (바이폴라 트랜지스터의 동적 범위를 초과하는) 동적 범위 및 로그 성능(수십 배의 증폭을 허용함)을 이용하지 못하게 한다. 그러나, CiFET 전도 채널은 도 3d 및 도 3e의 CiFET의 깊은 전도 채널(33d, 36d, 33e, 36e)로 인한 약한 반전의 이러한 고 임피던스 한계를 회피한다. CiFET은 저 임피던스 소자로, 접합 FET에서 발견되는 깊은 채널에서의 다수 캐리어의 잡음 이점을 MOSFET에 통합한다. 초울트라 딥 서브미크론 IC 시스템의 하위 1볼트 전원으로 아날로그 시스템 이 작동할 때 개선된 신호 대 잡음비가 필수적이다. 신호가 줄어들 경우, 신호 대 비율을 유지하기 위해 노이즈를 적어도 비례적으로 감소시켜야 한다. 시스템 성능은 결국 s/n 비율에 관한 것이다.
전류 소스 부하로 동작하는 약한 반전의 MOSFET은 로그 전달 함수를 제공하지만, 안티-로그 부하로 동작하는 동일한 MOSFET은 로그 비선형성을 상쇄하여 정확하게 선형 전달 함수를 생성한다. CiFET 증폭기는 그러한 회로, 즉, 로그 입력, 안티로그 부하, 완벽히 선형성을 가지고, 넓은 동적 범위, 낮은 잡음, 및 고속의 성능의 회로이다. 낮은 잡음은 바이어싱의 결과로서, 소스 채널 게이트 전위가 비정상적으로 높고 소스 채널 자체의 전위가 거의 0볼트로 유지면서 드레인 채널 양단의 전압이 최소화된다. 드레인 채널은 레벨 시프터로서, 소스 채널에서 매우 낮은 전압을 유지하면서 모든 출력 드라이브가 용량성 부하를 충전할 수 있도록 출력에서 높은 진폭 신호 스윙을 전달한다. CiFET는 트랜스임피던스 증폭기(도 2g 내지 도 2j 및 도 3f)로서, 저 임피던스 소자이다. 종래 기술의 트랜스컨덕턴스 증폭기(도 2f)는 고 임피던스 소자이다. 저 임피던스 소자는 일반적으로 낮은 잡음을 가지지만 고 임피던스 소자는 높은 잡음을 갖는다.
3단 CiFET 전압 증폭기는 다중-GHz 대역폭에서 단일 이득 폐루프 안정성을 유지하면서 디지털 정확도의 20비트에 해당하는 120dB인 1백만(또는 106)을 초과하는 개방루프 전압 이득을 제공한다. 1V 미만의 전원 전압에서, 이득은 약 1억(또는 108) 정도가 용이하게 될 수 있으며, 이는 160db이고 디지털 정확도의 27비트와 동등하지만 GHz 대역에서 여전히 단일 루프 이득을 유지하면서, 노이즈 플로어에 의해 분명히 제한된다. 그것은 모두 신호 대 잡음에 대한 것이다. 전원 전압이 1볼트보다 훨씬 낮아짐에 따라, 이득이 증가한다. 단지 10mV의 전원 전압에서, CiFET 전류 입력 증폭기는 10db 이득 및 1kHz 넘는 폐루프 대역으로 동작하며, 합리적인 성능으로 1.0mV의 낮은 전원 전압에서 동작할 수 있다. 분명히, CiFET 증폭기는 종래의 증폭기가 종속된 문턱 전압 스태킹에 종속되지 않는다.
도핑 프로파일(Doping Profile) 및 배분(Ratioing)의 활용
통상적으로 엔지니어들은 아날로그 구성에 디지털 로직을 사용하는 것을 회피해왔는데, 그 이유는 받아들일 수 없이 비선형적이라 여겨지고 바이어싱하기 어렵고 안정화가 불가능하기 때문이다. 디지털 로직은 또한 소형화를 위해 드라이브 대칭을 희생한다. 적절한 소자 배분(대용량 IC 프로세스에서 ~3:1 p:n 너비 ~4:1)을 통해 대칭을 회복하면 선형성이 향상되고, 잡음 내성이 향상되며, 동적 범위가 극대화된다. 셀프 바이어싱은 바이어스 문제를 해결한다.
잡음 지수는 적절한 배분을 통해 프런트 엔드 증폭기에서 특히 최적화할 수 있다. iFET의 전기적 특성은 사용 가능한 IC 프로세스를 수정하지 않고(아날로그 확장없이) 소스 및 드레인 채널의 결합 및 상대 컨덕턴스를 수정함으로써 향상될 수 있다. 모든 트랜지스터가 최신 IC 프로세스에서와 동일한 크기여야 하는 경우에, 과정 해상도가 잘 동작하기 때문에 다수의 트랜지스터를 함께 배선하여 원하는 iFET 배분을 달성할 수 있다. 이러한 최적화(길이, 너비 및 임계 값 조정)를 실현하는 여러 가지 접근이 있다.
거의 모든 소스 및 드레인 채널 크기는 기능성 iFET를 만들지만, 개별 iFET 채널 크기를 상대적 및 누적적으로 변화시키면 목적에 따라서 iFET 성능이 향상된다.
근본적으로,
- 더 낮은 iPort 입력 임피던스는 드레인 채널에 비해 낮은 소스 채널 전류 밀도(더 넓은 소스 채널)를 통해 얻어진다.
- 더 높은 출력 전압 이득은 드레인 채널에 비해 높은 소스 채널 전류 밀도(더 좁은 소스 채널)를 통해 얻어진다.
- CiFET 채널 상호 관련성을 비례하게 조정하는 것은 다양한 성능 메트릭을 최적화한다. 이득 및 대칭성은 P채널 iFET 컨덕턴스 대 N채널 iFET 컨덕턴스가 동일해질 때 최대화되어 CiFET 상보적 컨덕턴스의 균형을 맞춘다. 이퀄라이징 컨덕턴스(equalizing conductance)는 전원 전압의 중간 지점 근처에서 셀프 바이어스 전압을 조정한다. 이는 대칭적 동적 아날로그 신호 범위를 제공하며 편리한 아날로그 접지 또는 제로 기준을 제공하여, "4-사분면" 수학 연산을 허용한다. 딥 서브미크론 IC 프로세스를 경험한 결과, P-채널 iFET는 iFET 채널의 길이 또는 폭 비율에 의해 고정된 N-채널 iFET보다 약 3-4 배 넓어진다.
- CiFET 성능은 조건에 관계없이 최적의 중간 지점으로 셀프 바이어싱하기 때문에 주변 및 IC 프로세스 파라미터 변동에 의해 최소한으로 영향을 받는다.
- 전력 대 속도의 절충은 상보적 iFET 증폭기를 통해 유휴 전류를 설정하는 데 사용되는 모든 채널 컨덕턴스의 누적 합계에 의해 제어된다. 이것은 출력 슬루율(또는 출력 구동 능력)을 설정한다.
- 바이어스된 CiFET 구조의 DC 및 과도 전류 제한을 초과하지 않도록 주의해야 한다. 접촉부 및 금속 폭에 대한 전류 등급은 셀프 바이어스 전류를 결정할 때 고려되어야 하며, 물리적 레이아웃 관리는 조기 오류가 발생하지 않도록 고려되어야 한다. 국부적인 발열도 고려되어야 한다.
- 모든 로직 인버터가 동작하기 때문에, 이러한 최적화 작업을 수행할 필요는 없지만 성능을 향상시킨다.
명확히 하기 위해, iFET 채널의 컨덕턴스는 문턱 값 및 도핑 프로파일뿐만 아니라 개별 채널 폭 및 길이의 함수이다. 각각의 iFET 채널은 다른 관련 채널에 대해 개별적으로 선택된 크기 및/또는 문턱 관계를 가질 수 있다.
iFET 증폭기는 위에서 언급한 바와 같이 매우 빠른 응답과 높은 정확도를 위해 출력에서 충분한 전류를 제공하는 최소 크기의 소자로 구성될 수 있지만, 상보적 iFET 증폭기가 기계적 고장을 일으키는 지나치게 많은 전류를 통과시키지 않도록 주의해야 한다. 물리적 레이아웃은 필요한 DC 및 과도 전류에 대해 충분한 접점 및 금속을 필요로 한다.
성능 설명:
도 3h 내지 도 3t는 CiFET 소자 구조의 성능을 예시한다.
도 3h는 ±1㎀ 내지 ±5㎂의 입력 전류의 극한 범위에서 iPort에 전달되는 CiFET 소자의 전달 함수 플롯으로서, 버티컬 스케일 상에서 iPort는 ±100nV 내지 ±500mV 출력을 제공한다. 상기 범위를 커버하기 위해 두 축 모두 로그 스케일이다.
- CiFET는 100k의 rm 이득을 제공하도록 배분되고;
- 전체 범위에서 이득은 일정하게 유지되고;
- 전달 함수는 정확하게 선형이고;
- 플러스 및 마이너스가 서로 정확하게 겹쳐지고;
- iPort 입력/출력은 정확하게 다른 것을 오버레이하고;
- 입력 전류는 0일 수 있으며;
- 출력 전압은 중간 스케일 AC 제로(0) 기준 전압 주변에서 스윙한다.
도 3i는 입력 전류가 출력 전압을 생성하는 CiFET 소자 이득을 설정하기 위해 iFET 채널 컨덕턴스 비율이 트랜스 저항(트랜스 임피던스로도 알려져 있으며 동일한 AC 관계를 나타냄) rm을 어떻게 정의하는지 보여준다. iFET 비율은 소스 채널의 너비/길이를 드레인 채널의 너비/길이로 나눈 비로서, 가로축을 따라 존재한다. 이득 인자 또는 트랜스저항은 로그 스케일을 사용하여 약 1KΩ에서 1MΩ까지 3가지 값의 범위를 커버하는 Ω 단위의 오른쪽 수직축이다.
또한, 도 3i에 도시된 그래프의 왼쪽 수직 스케일의 iPort 입력 저항은 그 다음의 도 3j에 나와있는 비율로 감소된 값 세트로 정밀하게 겹쳐진 플롯을 제공하며, 이는 CiFET 소자의 피크 전압 이득과 관련이 있다. 즉, Rin에 CiFET 전압 이득을 곱하면 트랜스 저항(rm)이 산출된다.
이 CiFET 특성 세트의 다음의 도 3k는 수평 스케일에서 동일한 iFET 비율에 대한 iPort 종단 전압을 나타낸다. 다시, 상보적 iPort들은 서로 오버레이된다. 스케일은 CiFET 비율 정합에 정렬된다. 실제로, N채널 iPort 종단 전압은 iFET 채널 비율 관계에 의한 전압 설정을 갖는 PTAT 밴드 갭 기준값이다. P채널 iPort는 정밀한 상보적 CTAT 밴드 갭 전압 기준값이다. 이 2개의 전압 기준값이 추가되면 PTAT의 온도 효과는 온도 독립성 기준값이 되는 CTAT의 온도 의존성을 상쇄한다. 그들의 기울기 오프셋은 CiFET 비율의 정합에 의해 정합될 수 있고, 또한 iPort 입력에 주입된 트림(trim) 전류로 미세 조정될 수 있다.
도 3l은 이들 PTAT 및 CTAT 밴드 갭 기준값을 생성하는 데 사용되는 CiFET의 트랜지스터의 개략도이다. NiFET Q31L은 iPort 31L에 PTAT 기준값을 제공하고 PiFET Q32L은 iPort 32L에 CTAT 기준값을 제공한다. 이 CiFET 소자는 또한 출력(30L)에 아날로그 제로 바이어스 기준값을 제공한다.
섭씨 -150도 내지 + 250도 사이의 매우 넓은 온도 범위에서의 온도 관계의 정밀한 선형성이 도 3m에 도시되어 있다. 전체적인 선형성에 주목한다. PiPort 상의 음의 또는 CTAT 출력은 부호가 반전될 때 CTAT를 오버레이한다. 이 그래프는 확장된 온도 한도에서 온도를 측정할 때 유용함을 나타낸다. 온도 감도는 도 3k에 도시된 iFET 비율 선택에 의해 설정된다. CiFET 소자는 적대적인 환경에서 온도를 감지하기 위해 3선 라인에 연결될 수 있다. 라인 상에 갇혀있는 CiFET의 임피던스가 잡음 픽업을 최소화하도록 낮기 때문에 이것은 잘 동작한다.
CiFET 소자의 AC 이득 및 위상 성능은 75Ω iPort 입력 저항 CiFET 소자의 경우 도 3n에, 35kΩ CiFET 소자의 경우 도 3r에 표준화된 보드(Bode) 플롯으로 도시되며, 모든 소자의 AC 특성 비교를 위해 도 1i의 최소 크기의 CMOS 2-핑거 인버터의 경우 도 3u에, 도 1a의 기준 CMOS 증폭기는 도 1b에 보드 플롯으로 도시된다. 모든 보드 플롯 스케일은 동일하고, 0.1Hz 내지 1.0THz의 주파수는 로그 스케일을 사용하는 수평 주파수 축이며, 이득은 도 단위의 위상과 함께 수직 눈금의 dB 단위이다. 이득 및 위상 스케일 모두 0d 내지 180d의 동일한 수의 세트로 설정된다. 이득은 3db 롤 오프 지점에 점선 십자선과 이득 컷오프 주파수에 점(dotted)으로 된 십자선을 갖는 두꺼운 검정 선으로, 큰 회색 정사각형 점으로 표시된 위상 트레이스(trace) 상에 위상 마진을 제공한다. 이득 및 위상 변화를 식별하는 몇 가지 수평선이 있다. 위의 점선으로 표시된 수평선은 45도 위상 변화 형태 DC로, 3db 이득 롤 오프 지점을 점선의 십자선으로 표적화하는 데 사용된다. 그 다음 회색 점선의 기준 레벨은 90도에 있고 다음에 30도에 점-점-선으로 있어 최소 허용 가능한 위상 마진을 나타낸다. 더 낮은 기준선은 이득과 위상의 제로 크로스오버를 나타내기 위해 더 얇은 실선을 오버레이하는 작은 정사각 점으로 표시된다. 이렇게 하면 세 가지 보드 플롯을 서로 비교하는 데 도움이 된다.
이 세 가지 보드 플롯은 전원 전압에 대한 전압 이득의 변화의 도 3p, 도 3s, 도 3v 세 가지 플롯으로 나와 있어 이 특성을 도 1c의 비교 플롯과 함께 도 1a의 CMOS 증폭기와 비교할 수 있다. 이 4개의 플롯은 -100mV 계단으로 전원 전압이 감소함에 따른 전압 이득을 보여준다. 표준화된 180nm CMOS 프로세스를 위한 총 전원 전압은 1.8V이며, 모든 예시적인 플롯에서 가장 넓은 대역폭인 두꺼운 검은 실선으로 표시된다. 이 두꺼운 검은색 트레이스를 형성함으로써, 전원 단계가 다음 7가지 다양한 점-파선 조합 회색 트레이스에서 전압의 10분의 1을 단계적으로 내려 1.0V의 전원에서 두꺼운 점선으로 그려진다. 그 다음 실선 회색 트레이스는 전원 상에서 0.9 내지 0.6V까지의 단계이며 전원에서 0.5V에서 0.1V로 가는 점선 트레이스가 그 뒤를 잇는다. 이들 플롯은 전원 전압이 감소함에 따라 절벽에서 떨어지는 도 1a, 도 1c의 종래 기술의 CMOS 증폭기를 제외하고는 전력 공급이 감소됨에 따라 이들 회로에 대한 이득이 실제로 증가한다는 것을 보여준다. 얇은 점선 십자선은 최대 전원 전압에서의 이득에 있으며, 파선은 1.0V 전원 전압에 대한 것이다.
이 플롯 세트를 쉽게 이해할 수 있도록 하기 위해, 도 1d, 도 2q, 도 3t, 도 3w의 각 플롯에 추가 그래프가 뒤따른다. 이 그래프는 이득 및 컷오프 주파수를 전원 감소와 관련시킨다. 모든 플롯은 동일한 축척과 축 변수를 갖는다. 전원 전압이 낮아짐에 따라 이득이 증가하는 것을 분명히 알 수 있다. 이러한 플롯을 사용하면 속도 또는 대역폭 패널티를 쉽게 시각화할 수 있다. 일반적으로, 대역폭은 약 0.8V의 전력으로 수용 가능하게 유지되지만, 전원 전압이 약 0.5볼트 아래로 떨어지면 현저하게 증가한다. 이는 채널이 전원 전압이 강요될 때 확산 전류와 같이 약한 반전 비율을 사용하기 때문이다. 또한, 인버터는 채널의 동일한 지수 모드 동작 포인트에 대해 전력이 감소함에 따라 이득을 증가시킨다는 점도 주목해야 한다.
도 3q는 전압 이득과 컷오프 주파수를 75Ω iPort CiFET 소자에 대한 전원 전압의 함수로서 보여준다.
도 2b에서 소스 채널(23b)은 약한 반전 또는 양극성 베타와 유사한 지수적 특성을 갖는 "과포화" 모드(28b)에서 동작한다는 것이 관찰되었다. 이러한 동작 모드는 종래의 FET 문턱 전압을 통해 제한되지 않고, 전압이 종래의 문턱 전압보다 충분히 강하게 될 때 더 높은 이득으로 기능한다. 이것은 채널이 채널 확산 모드로 충분히 밀어 넣어지기 때문이다. 여기서, 전하 주입은 채널을 통한 전류 흐름의 증가를 가능하게 하는 채널 내의 추가적인 캐리어를 제공한다. 이는 전계효과 트랜지스터가 기본적으로 전하 제어 장치이기 때문에 FET 트랜지스터에 잘 부합한다.
전원 전압이 감소함에 따라 증가한 이득은 약한 반전과 같은 동작을 상승시키는데, 전하 수송 메커니즘은 더 높은 지수 클래스의 이득을 생성한다. 이는 또한, 도 3u 내지 도 3w의 표준 AC 성능 플롯에 의해 도시된 바와 같이, 도 1i의 종래의 CMOS 인버터로도 시연된다. 따라서, 인식할 때, 문턱전압이 제한되는 아날로그 회로에 대한 대안보다 낮은 전원으로 더 높은 이득을 얻는 방법이 있다. 이것은 종래의 아날로그 회로가 새로운 IC 공정에서 분투하는 전압 감소 문제를 완전히 해결한다.
잡음 이점
결국, 신호 대 잡음 비율이 낮아진다. 울트라 딥 서브미크론 IC 프로세스에서의 낮은 전원 전압 요건은 대부분의 아날로그 설계자들이 사용하던 것보다 훨씬 적은 수의 신호 스윙을 제한한다. 따라서 작은 신호의 경우, 원하는 신호 대 잡음 비율을 유지하기 위해서는 잡음이 같이 작아야 한다. 소음 문제가 줄여야 하는 것은 피할 수 없다. 이 iFET 증폭기 기술은 필요한 만큼의 잡음을 줄여줄 뿐만 아니라 기대 이상의 성능을 발휘하여 매우 조용한 프론트 엔드를 제공한다.
셀프 바이어스 방식이, 채널 내의 캐리어가 결정 격자 결함이 간섭하는 표면을 따라 보다 매끄러운 경로(장애물이 적음)가 있는 표면 아래에서 작동하도록 강제하는, 소스 채널의 게이트에 높은 전계 강도를 제공하기 때문에 소스 채널에서의 1/f 잡음이 감소한다.
드레인 채널의 1/f 잡음도 낮다. 종래의 아날로그 설계와 달리, 게이트는 전원 레일 사이의 중간 지점에서 드레인과 같이 셀프 바이어스되고, iPort는 파워 레일의 100mV 이내이다. 드레인 채널을 따른 높은 전계 및 및 드레인 단자 전압과 동일한 게이트 전압에 의해, 캐리어는 대부분 채널 표면 아래로 흐르도록 구속된다. 이렇게 하면 원치않는 1/f 잡음이 발생하는 핀치 오프 상태에서 드레인 채널을 벗어나지 않게 된다.
셀프 바이어스 구성이 상보적 쌍을 가장 낮은 채널 저항 동작 지점에 두기 때문에 저항 잡음이 최소화된다. 저항 잡음은 캐리어와 도체의 주변 원자 사이의 충돌로 인해 발생한다. 저항이 낮을수록, 충돌이 적다.
광대역 잡음(백색 잡음(white-noise))은 고주파수 회로에서 항상 높은 이득에서 문제가 된다. 종래의 설계가 적절한 동작 지점(들)을 확립하기 위해 게이트 전압을 조정하는 반면, 본 발명의 설계는 최적 포인트("스위트 스폿")에서 게이트 전압을 설정한 다음 부하를 조정하여 원하는 동작 지점을 설정한다. 이 접근은 (상술한 이유로) 더 높은 전류 밀도 회로가 더 낮은 광대역 잡음을 갖는 더 높은 대기 전류(quiescent current)를 설정한다.
높은 공통 모드 전원 배제는 본 발명의 상보적 iFET 장치 구조에 내재한다. 신호는 "가상" 접지를 가진 연산 증폭기와 유사하게 전원공급장치 레일 중 하나를 고려하지 않고 중간 지점을 기준으로 한다. 전원의 잡음은 한 레일에서 다른 레일까지 동일하고 서로에 대해 반대 위상이며, 따라서 중간 지점 주변에서 상쇄된다.
접지 또는 전원 잡음이 아날로그 신호 경로로 전도되는 하나 또는 기타 전원 연결보다는, (많은 연산 증폭기 회로와 마찬가지로) 접지가 "가상"이기 때문에 접지 루프 잡음이 감소된다.
폐 루프의 경우, "플라잉 커패시터(flying capacitor)"가 종종 채용된다. "플라잉 커패시터"를 사용하면, 단(stage) 사이에 직접적인 전기적 연결이 없기 때문에 가상 또는 기타 공통 접지가 없다. "차동 디커플링(differential decoupling)"(플라잉 캐패시터)의 사용은 집적 회로 소자의 소형화와 함께 단 사이의 절연과 같은 변압기를 제공한다.
"기생 유도 크로스 토크(parasitic induced crosstalk)"로부터 결합된 잡음은 신호 진폭의 제곱으로 증가한다. 의도하지 않은 1V 신호로의 용량성 결합은 100mV 신호보다 100:1(제곱 법칙 효과)의 문제로 더 많은 문제를 일으킨다. 아날로그 섹션에서 사용되는 작은 저 임피던스 충전신호 또는 전압신호는 이 용량성 결합 간섭을 크게 줄인다. 근처의 디지털 신호는 정의상 높은 진폭(레일 대 레일)이다. 좋은 레이아웃 기법은 여전히 디지털 잡은 소스에 대한 최상의 방어 방법이다.
부가적인 이점들
많은 부가적인 이점들이 있다. 예를 들어, iPort에 대한 양 방향 제어는 전류가 이 배선으로부터 뿐만 아니라 배선으로 흐를 수 있음을 의미한다. 양 방향은 전체 채널 전류에 대해 중요하고 대칭적인 제어 효과를 갖는다. 또한, iPort에 부과된 제로 전류는 유효한 제로 입력신호이며, 따라서 iPort 신호는 진정으로 0에 대해 양방향성을 갖는다. iPort는 게이트보다 약 5배 정도의 동적 제어범위를 가지고 있다.
저 임피던스 iPort가 아날로그 신호를 측정하는 데 사용되는 경우, 입력 임피던스는 입력 전압을 감소시킬 수 있지만, 특히 안테나, 전송 라인 또는 많은 생물학적 신호 소스와 같은 낮은 임피던스 소스의 경우, iPort 증폭기로의 에너지 전달이 높다.
고 임피던스 아날로그 증폭기가 필요한 경우, 게이트는 입력을 위해 사용되며, 증폭기는 고전압 이득을 위한 여러 단을 포함할 수 있으며 CiFET은 그러한 증폭기를 안정화시킬 수 있다.
CiFET 소자에는, 정밀하게 합쳐진 두 개의 iPort 입력 신호가 있고, 따라서 이 구조는 아날로그 가산기이며, RF 주파수에서 두 입력을 결합하여 단일 CiFET 소자를 사용하여 RF 혼합기를 형성할 수 있다.
본 발명의 iFET는 동일한 MOS 소자를 사용하는 로직보다 상당히 빠른 아날로그 구조를 산출한다. 이 속도 향상은 상보적 구조가 전원공급장치 중간의 셀프 바이어스 지점에서 최대 이득(및 최대 대기 전류)을 표현한다는 사실 때문이다.
iPort 전압은 크게 변하지 않기 때문에, 주변의 기생 R/C 시간 상수 효과에 영향을 받지 않으므로, iPort (전류) 입력은 게이트 (전압) 입력보다 빠르게 응답한다.
RAM상의 데이터 버스 감지 증폭기로 사용될 때, iPort의 낮은 임피던스는 데이터 버스 전압을 크게 이동시키지 않으면서 미세 전하 전송을 빠르게 감지한다. iPort 입력 임피던스가 낮고 iPort가 고정된 저전압으로 종결되기 때문에, 이 감지 증폭기 방식은 메모리 판독 사이클에서 사전 충전할 필요가 없다. iFET가 로직 속도보다 더 잘 동작하기 때문에, 전하를 감지하기 위한 iFET는 판독 시간을 현저하게 감소시킬 것이다.
본 발명의 CiFET 복합 소자 구조의 대부분의 응용에서, 출력 전압(드레인 접속지점)은 크게 변하지 않기 때문에, 출력은 주변 기생 R/C 시효 효과에 면역되지 않는다. 논리 신호는 레일에서 레일로 스윙해야 하기 때문에 여기서 로직 신호는 아날로그보다 느리다.
드레인-유도 장벽 감소 또는 (DIBL) 문턱값 감소는 아날로그 모드에서 동작하는 CiFET 복합 장치에서 회피된다. 이득 및 문턱전압이 중요한 경우, 드레인은 전원 공급 전압의 절반 정도에서 동작하므로 DIBL 효과가 많이 발생하는 경우 더 높은 드레인 전압을 제거한다.
용어의 정의
iFET: 전계효과 트랜지스터와 유사하지만 소자가 현재 입력 자극에 반응하도록 하는 추가 제어 연결이 있는 4단자 (플러스 바디) 소자.
소스 채널: iPort 확산과 소스 확산 사이의 반도체 영역. 이 영역에서 전도는 게이트의 적절한 전압에 의해 가능하다.
드레인 채널: 드레인 확산과 iPort 확산 사이의 반도체 영역. 이 영역에서 전도는 게이트의 적절한 전압에 의해 가능하다.
CiInv: 도 3a에 도시된 상보적 iFET 복합 소자.
과도 포화(super-saturation): 약한 반전과 유사한 지수 전도 조건이지만 높은 게이트 오버 드라이브와 전도 채널을 따라 흐르는 낮은 전압. 도 2d의 참조번호 20.
피드 포워드(feed-forward): 궁극의 가치를 예상하여 초기에 출력에 신호를 표시하는 기술.
셀프 바이어스: 고정 바이어스 회로와 달리, 셀프 바이어스 회로는 최적 동작 지점을 설정하기 위해 로컬 조건에 맞춰 조정된다.
이중 값(dual): "트랜스 컨덕턴스"에서와 같이 전류 및 전압과 같은 변수 쌍의 상호 교환에 의해 다른 것과 관련된(정리, 표현 등) "트랜스 저항".
트랜스저항: 드물게 상호 저항이라고 불리는 것은 트랜스컨덕턴스의 이중 값이다. 이 용어는 전달 저항의 축소이다. 2개의 출력 지점에서의 전압 변화와 2개의 입력 지점을 통한 관련 전류 변화 사이의 비율을 말하며, rm으로 표시된다:
트랜스저항을 위한 SI 단위는 단순히 저항과 마찬가지로 옴(Ω)이다.
작은 신호 교류의 경우, 정의가 더 간단하다:
트랜스컨덕턴스는 특정 전자 부품의 특성이다. 컨덕턴스는 저항의 역수이다. 트랜스 컨덕턴스는 입력에서의 전압 변화에 대한 출력에서의 전류 변화의 비율이다. 그것은 gm으로 표시된다. 직류의 경우, 트랜스컨덕턴스는 다음과 같이 정의된다:
작은 신호 교류의 경우 정의가 더 간단하다:
트랜스컨덕턴스는 전송 컨덕턴스의 축소이다. 전도율의 이전 단위인 mho(뒤의 철자가 옴)는 SI 단위인 지멘스로 대체되었으며 기호는 S(1지멘스 = 1암페어/볼트)이다.
트랜스리니어(translinear) 회로: 트랜스리니어 회로는 트랜스리니어 원리를 사용하여 그것의 기능을 수행하는 회로이다. 이들은 지수적 전류-전압 특성을 따르는 트랜지스터를 사용하여 만들 수 있는 전류 모드 회로이다. 여기에는 약한 반전에서 BJT 및 CMOS 트랜지스터가 포함된다.
서브-문턱(sub-threshold) 전도 또는 서브-문턱 누설 또는 서브-문턱 드레인 전류는 트랜지스터가 서브-문턱 영역 또는 약 반전 영역에 있을 때 MOSFET의 소스와 드레인 사이의 전류, 즉, 게이트-문턱 전압 이하의 소스 전압이다. 다양한 반전 정도에 대한 용어는 Tsividis에 설명되어 있다(Yannis Tsividis (1999). Operation and Modeling of the MOS Transistor (Second Edition ed.). New York: McGraw-Hill. p. 99. ISBN 0-07-065523-5).
서브-문턱 기울기: 서브-문턱 영역에서 드레인 전류 거동은 게이트 단자에 의해 제어되지만 순방향 바이어싱된 다이오드의 지수적으로 증가하는 전류와 유사하다. 따라서 드레인, 소스 및 벌크 전압이 고정된 상태에서의 대수 드레인 전류 대 게이트 전압의 플롯은 이 MOSFET 동작 방식에서 대략 로그 선형 동작을 보인다. 그 기울기는 문턱 이하 기울기이다.
확산 전류: 확산 전류는 전하 캐리어(정공 및/또는 전자)의 확산으로 인해 반도체에서 발생하는 전류이다. 확산 전류는 드리프트 전류와 동일하거나 반대 방향일 수 있는데, 이는 반도체의 전기장으로 인해 형성된다. p-n 접합의 평형 상태에서, 공핍 영역의 순방향 확산 전류는 역 드리프트 전류와 균형을 이루므로 순 전류는 0이다. 확산 전류와 드리프트 전류는 드리프트-확산 방정식으로 설명된다.
드레인-유도 장벽 감소: 드레인-유도 장벽 감소 또는 DIBL은 원래 MOSFET의 쇼트 채널 효과로서 높은 드레인 전압에서 트랜지스터의 문턱 전압의 감소를 나타낸다.
채널 길이가 감소함에 따라, 소스로부터 드레인으로 가는 도중의 전자가 오르게 되는 장벽 ΦB가 감소한다.
채널 길이가 감소함에 따라, 서브-문턱 영역(약한 반전 영역)의 DIBL의 효과는 초기에 드레인-전압의 변화와 함께 서브-문턱 전류 대 게이트 바이어스 곡선의 단순한 변환으로 나타나며, 이는 드레인 바이어스가 있는 임계 전압의 간단한 변화로서 모델링될 수 있다. 그러나, 더 짧은 길이에서는, 전류 대 게이트 바이어스 곡선의 기울기는 감소한다. 즉, 동일한 드레인 전류 변화에 영향을 주기 위해 게이트 바이어스에서의 더 큰 변화가 요구된다. 극도의 짧은 길이에서는, 게이트는 장치를 완전히 턴 오프하지 못한다. 이러한 효과는 문턱 값 조정으로 모델링할 수 없다.
또한, DIBL은 액티브 모드에서의 전류 대 드레인 바이어스 곡선에 영향을 미치므로 드레인 바이어스에 따라 전류가 증가하여 MOSFET 출력 저항이 낮아진다. 이 증가는 출력 저항에 대한 일반적인 채널 길이 변조 효과에 추가되며 문턱 값 조정(드레인 유도 장벽 저하 - https://en.wikipedia.org/wiki/Drain-induced_barrier_lowering)으로 항상 모델링 될 수는 없다.
아날로그 전자제품
http://en.wikipedia.org/wiki/Analogue_electronics
Claims (23)
- 고체 상태(solid-state) 소자로서,
a. 제1 및 제2 상보적 전계효과 트랜지스터(complementary field effect transistor)로서, 각각은 게이트, 소스 및 드레인을 포함하되, 상기 제1 트랜지스터의 상기 소스 및 상기 드레인은 제1 채널을 획정하고 상기 제2 트랜지스터의 상기 소스 및 상기 드레인은 제2 채널을 획정하는, 상기 제1 및 제2 상보적 전계 효과 트랜지스터와;
b. 상기 제1 채널을 상기 소스와 제1 확산부(제1 iPort) 사이의 제1 소스 채널 세그먼트 및 상기 제1 iPort와 상기 드레인 사이의 제1 드레인 채널 세그먼트로 분할하는 상기 제1 iPort와, 상기 제2 채널을 상기 소스와 제2 확산부(제2 iPort) 사이의 제2 소스 채널 세그먼트 및 상기 제2 iPort와 상기 드레인 사이의 제2 드레인 채널 세그먼트로 분할하는 상기 제2 iPort
를 포함하고,
c. 상기 제1 트랜지스터의 게이트는 상기 제1 소스 채널 세그먼트 및 상기 제1 드레인 채널 세그먼트에 결합되고,
d. 상기 제2 트랜지스터의 게이트는 상기 제2 소스 채널 세그먼트 및 상기 제2 드레인 채널 세그먼트에 결합되는, 고체 상태 소자. - 제1항에 있어서, 상기 제1 및 제2 트랜지스터의 게이트에 연결된 공통 게이트 포트를 더 포함하는, 고체 상태 소자.
- 제2항에 있어서, 상기 제1 및 제2 트랜지스터의 드레인에 연결된 공통 드레인 포트를 더 포함하는, 고체 상태 소자.
- 제3항에 있어서, 공통 게이트 포트에 연결된 전압 소스를 더 포함하고, 그리고 공통 드레인 포트에서 전압 출력을 제공하도록 동작하는, 고체 상태 소자.
- 제3항에 있어서, 상기 제1 및 제2 iPort 중 적어도 하나에 연결된 전류 소스를 더 포함하고, 그리고 공통 드레인 포트에서 전류 출력을 제공하도록 동작하는, 고체 상태 소자.
- 제3항에 있어서, 공통 게이트 포트에 연결된 전압 소스를 더 포함하고, 그리고 공통 드레인 포트에서 전류 출력을 제공하도록 동작하는, 고체 상태 소자.
- 제3항에 있어서, 상기 제1 및 제2 iPort 중 적어도 하나에 연결된 전류 소스를 더 포함하고, 그리고 공통 드레인 포트에서 전압 출력을 제공하도록 동작하는, 고체 상태 소자.
- 제3항에 있어서, 상기 제1 및 제2 iPort 중 적어도 하나에 연결된 전류 소스와, 공통 게이트 포트에 연결된 전압 소스를 더 포함하고, 그리고 공통 드레인 포트에서 전압 출력을 제공하도록 동작하는, 고체 상태 소자.
- 제3항에 있어서, 상기 제1 및 제2 iPort 중 적어도 하나에 연결된 전류 소스와, 공통 게이트 포트에 연결된 전압 소스를 더 포함하고, 그리고 공통 드레인 포트에서 전류 출력을 제공하도록 동작하는, 고체 상태 소자.
- 제9항에 있어서, 또한 상기 공통 드레인 포트에서 동시 전압 출력을 제공하도록 동작하는, 고체 상태 소자.
- 제1항에 있어서, 상기 제1 소스 채널 세그먼트, 상기 제1 드레인 채널 세그먼트, 상기 제2 소스 채널 세그먼트 및 상기 제2 드레인 채널 세그먼트의 각각의 폭과 길이의 비율은 임피던스 정합(impedance matching), 이득, 잡음 및 전력 소비 중 하나 이상에 대해 조정되는, 고체 상태 소자.
- 고체 상태 소자로서,
e. 제1 및 제2 상보적 전계효과 트랜지스터로서, 각각은 소스 게이트 단자, 드레인 게이트 단자, 소스 및 드레인을 포함하되, 상기 제1 트랜지스터의 상기 소스 및 상기 드레인은 제1 채널을 획정하고 상기 제2 트랜지스터의 상기 소스 및 상기 드레인은 제2 채널을 획정하는, 상기 제1 및 제2 상보적 전계 효과 트랜지스터와;
f. 상기 제1 채널을 상기 소스와 제1 확산부(제1 iPort) 사이의 제1 소스 채널 세그먼트 및 상기 제1 iPort와 상기 드레인 사이의 제1 드레인 채널 세그먼트로 분할하는 상기 제1 iPort와, 상기 제2 채널을 상기 소스와 제2 확산부(제2 iPort) 사이의 제2 소스 채널 세그먼트 및 상기 제2 iPort와 상기 드레인 사이의 제2 드레인 채널 세그먼트로 분할하는 상기 제2 iPort
를 포함하고,
g. 상기 제1 트랜지스터의 소스 게이트 단자는 상기 제1 소스 채널 세그먼트에 결합되고, 상기 제1 트랜지스터의 드레인 게이트 단자는 상기 제1 드레인 채널 세그먼트에 결합되고, 상기 제2 트랜지스터의 소스 게이트 단자는 상기 제2 소스 채널 세그먼트에 결합되고, 상기 제2 트랜지스터의 드레인 게이트 단자는 상기 제2 드레인 채널 세그먼트에 결합되는, 고체 상태 소자. - 제12항에 있어서, 상기 제1 및 제2 트랜지스터의 각각은 상기 소스 및 드레인 게이트 단자를 연결하는 게이트를 포함하는, 고체 상태 소자.
- 제13항에 있어서, 상기 제1 및 제2 트랜지스터의 게이트에 연결된 공통 게이트 포트를 더 포함하는, 고체 상태 소자.
- 제14항에 있어서, 상기 제1 및 제2 트랜지스터의 드레인에 연결된 공통 드레인 포트를 더 포함하는, 고체 상태 소자.
- 제15항에 있어서, 공통 게이트 포트에 연결된 전압 소스를 더 포함하고, 그리고 공통 드레인 포트에서 전압 출력을 제공하도록 동작하는, 고체 상태 소자.
- 제15항에 있어서, 상기 제1 및 제2 iPort 중 적어도 하나에 연결된 전류 소스를 더 포함하고, 그리고 공통 드레인 포트에서 전류 출력을 제공하도록 동작하는, 고체 상태 소자.
- 제15항에 있어서, 공통 게이트 포트에 연결된 전압 소스를 더 포함하고, 그리고 공통 드레인 포트에서 전류 출력을 제공하도록 동작하는, 고체 상태 소자.
- 제15항에 있어서, 상기 제1 및 제2 iPort 중 적어도 하나에 연결된 전류 소스를 더 포함하고, 그리고 공통 드레인 포트에서 전압 출력을 제공하도록 동작하는, 고체 상태 소자.
- 제15항에 있어서, 상기 제1 및 제2 iPort 중 적어도 하나에 연결된 전류 소스와, 공통 게이트 포트에 연결된 전압 소스를 더 포함하고, 그리고 공통 드레인 포트에서 전압 출력을 제공하도록 동작하는, 고체 상태 소자.
- 제15항에 있어서, 상기 제1 및 제2 iPort 중 적어도 하나에 연결된 전류 소스와, 공통 게이트 포트에 연결된 전압 소스를 더 포함하고, 그리고 공통 드레인 포트에서 전류 출력을 제공하도록 동작하는, 고체 상태 소자.
- 제21항에 있어서, 또한 상기 공통 드레인 포트에서 동시 전압 출력을 제공하도록 동작하는, 고체 상태 소자.
- 제12항에 있어서, 상기 제1 소스 채널 세그먼트, 상기 제1 드레인 채널 세그먼트, 상기 제2 소스 채널 세그먼트 및 상기 제2 드레인 채널 세그먼트의 각각의 폭과 길이의 비율은 임피던스 정합, 이득, 잡음 및 전력 소비 중 하나 이상에 대해 조정되는, 고체 상태 소자.
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