KR20050010004A - 쇼트키 배리어 ｃｍｏｓ 디바이스 및 방법 - Google Patents

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KR20050010004A
KR20050010004A KR10-2004-7018409A KR20047018409A KR20050010004A KR 20050010004 A KR20050010004 A KR 20050010004A KR 20047018409 A KR20047018409 A KR 20047018409A KR 20050010004 A KR20050010004 A KR 20050010004A
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schottky barrier
semiconductor substrate
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active region
schottky
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KR10-2004-7018409A
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존 피. 시니더
존 엠. 라슨
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스피나커 세미컨덕터, 인크.
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Abstract

CMOS 디바이스 및 그 제조 방법이 개시된다. 본 발명은 CMOS 디바이스 및 CMOS 집적 회로의 환경하에서 소스 및/또는 드레인 컨택트 제조를 위해 쇼트키 배리어 컨택트를 이용하여, 할로/포켓 임플란트, 단채널 효과를 제어하는 샬로우 소스/드레인 확장부, 웰 임플란트 단계, 및 복잡한 디바이스 절연 단계에 대한 요구조건들을 제거한다. 부가적으로, 본 발명은 CMOS 디바이스 동작과 관련된 기생 양극 이득을 제거하고, 제조 비용, 디바이스 성능 파라미터들의 엄격한 제어를 감소시키며, 종래 기술과 비교하여 뛰어난 디바이스 특징들을 제공한다. 일 실시예에서, 본 발명은 실리사이드 배제 마스크 프로세스를 사용하여, CMOS 디바이스를 형성하는 상보적인 PMOS 및 NMOS 디바이스들을 위한 듀얼 실리사이드 쇼트키 배리어 소스 및/또는 드레인 컨택트를 형성한다.

Description

쇼트키 배리어 ＣＭＯＳ 디바이스 및 방법{SCHOTTKY BARRIER CMOS DEVICE AND METHOD}
1940년대 후반에 트랜지스터를 발명한 이후, 반도체 및 마이크로전자공학 분야에 대단한 진보가 이루어졌다. 오늘날, 지배적인 반도체 기술은 CMOS, 즉 상보성 금속 산화물 반도체이다. 현재의 CMOS 기술은 한 면에 약 10mm의 실리콘 조각에 1억개 이상의 컴포넌트를 모두 갖는 집적 회로를 비용 효율적으로 제조할 수 있게 한다. 10억개의 트랜지스터 IC는 수년 내에 상업적으로 이용가능하게 될 것이다. 더 적은 비용으로 IC의 더욱 우수한 기능성 및 성능에 대한 요구는 다양한 트랜드를 유도한다.
먼저, 기능성은 IC 트랜지스터의 총계를 조정한다. 두번째로, 트랜지스터는, 더 우수한 패킹 밀도를 달성하고, 매우 중요하게는 트랜지스터의 성능을 개선시키기 위해 소형화되고 있다. 성능과 관련하여, MOSFET에 대한 핵심 파라미터는 채널 길이이다. 채널 길이(L)는 전하 캐리어가 디바이스를 통과하여 지나가는 거리이고, 이 길이의 단축은 더 높은 전류 구동, 감소된 기생 저항 및 커패시턴스, 및 개선된 고주파 성능을 동시에 의미하는 것이다. 이러한 장점의 공통적 특징은 전력-지연 프로덕트이고, 트랜지스터 성능의 일반적인 측정은 채널 길이의 역의 세제곱(1/L3)으로서 개선된다. 이는, IC 제조자가 제조 능력이 허용하는 한 채널 길이를 최대한 감소시켜야 하는 강한 동기를 설명한다.
디지털 애플리케이션에서, MOS 트랜지스터는 스위치처럼 동작한다. '온'일 때, MOS 트랜지스터는 상대적으로 큰 전류량을 유도하고, '오프'로 전환될 때, MOS 트랜지스터는 소정의 누설 전류량에 의해 특성화된다. 직렬로 연결된 NMOS 및 PMOS 디바이스를 포함하는 공통 CMOS 인버터 회로는 스위치 전환 동안에만 감지할 수 있을 정도의 전력을 분배한다. 그렇지 않으면, 정지 전력 분배, 또는 유휴 상태의 CMOS 회로에 의해 분배되는 전력은, MOSFET 누설 전류에 크게 관계되고, 대부분의 애플리케이션에 대한 전체 회로 전력 분배에 상당한 영향을 미친다.
채널 길이가 감소됨에 따라 구동 전류가 증가하는데, 이는 상술한 바와 같이 회로 성능에 유익하다. 그러나, 누설 전류도 함께 증가한다. 누설 트랜지스터는 정지 전력 분배에 기여하고, 극단의 경우, 활성 동작 동안에 2진 정보의 전달에 영향을 미칠 수 있다. 그러므로, 디바이스 설계자는 채널 길이가 감소될 때 낮은 MOSFET 누설 전류를 유지하도록 설계해야 한다.
MOS 트랜지스터 누설 전류는 전통적으로, 불순물(도펀트)의 양을 제어하여 디바이스의 소스와 드레인 전극 사이의 영역(채널 영역)에 주입하고, 소스/드레인의 수평 및 수직 도핑 분포를 맞춤으로써 제어된다. 이러한 접근법은 MOS 트랜지스터 내부의 포텐셜(potential) 배리어를 지지하는데 효과적이므로 누설 전류를 감소시키지만, 또한 구동 전류를 저하시키고, 기생 커패시턴스를 증가시키는데 기여할 수 있으며, 이는, 채널 길이 감소가 개선된다는 것을 의미한다. 더욱이, 제조 프로세스에서 채널 및 맞춰진 소스/드레인의 도펀트를 정확히 어떻게 주입하는지에 따라, 제조 비용은 상당한 영향을 받을 수 있다.
제조 비용에 영향을 주는 또다른 요소는 프로세스 수율이다. 수율은 제조된 기판상의 디바이스 전체 수에 대한 기능하는 디바이스의 비율이다. 프로세스 수율은 프로세스 단계의 전체 수에 큰 영향을 받는다. 예를 들어, 프로세스 단계당 평균 수율이 99.5%이고, 전체 CMOS 프로세스가 50개의 프로세싱 단계를 갖는다면, 그 프로세스 수율은 약 90%가 된다. CMOS 프로세스의 제조 비용은 프로세스 수율에큰 영향을 받으며, 프로세스 수율이 감소함에 따라 증가한다. 제조의 복잡성 및 이에 따른 CMOS 기술의 비용을 특징짓는 간단한 메트릭(metric)은 마스크 단계의 전체 수이고, 각각의 단계는 일련의 포토레지스트 절차, 마스크 정렬, 리소그래피 노출, 에칭 단계, 클리닝, 및 계측을 포함한다. CMOS 프로세스에서의 마스크 단계의 수를 감소시키는 것은, 프로세스 단계의 전체 수를 감소시키고 추가적으로 수율을 증가시킴으로써 제조 비용을 직접적으로 감소시킨다. 기존의 종래 MOS 트랜지스터 설계 및 구조, 및 CMOS 제조 프로세스에서는, 구동 전류, 누설 전류, 기생 커패시턴스 및 저항과, 제조의 복잡성 및 비용간의 트레이드 오프에 대한 제한된 해결책만이 존재하였다.
본 발명은 이렇게 상충하는 요구 조건들간의 새로운 관계를 제공하고, MOS 디바이스 및 CMOS 기반의 집적 회로에 있어서 종래의(불순물 도핑된) MOS 구조로는 이룰 수 없는 특징들을 가능하게 한다. 소스 및 드레인에 금속을 사용하여, 감소된 기생 커패시턴스, 이러한 특징들에서의 감소된 통계적 편차(특히, 채널 길이가 감소함에 따라), 및 감소된 제조 비용 및 복잡성에 대한 디바이스 특성을 향상시킨다.
도핑 프로파일
CMOS 디바이스의 이전 세대는, 수평적으로는 균일하고, 수직적으로는 비균일한 채널 도핑 프로파일을 구비하여 드레인과 소스간의 누설 전류를 제어하는 MOS 트랜지스터에 따른다. IEEE SPECTRUM, 페이지 25-29에 있는 Yuan Taur의 "The Incredible Shrinking Transistor"를 참조한다(www.spectrum.ieee.org, ISSN 0018-9235, 1999년 7월). 도 1은 예시적인 장(long)채널의 종래의 MOS 디바이스(100)를 나타내는데, 불순물 도핑된 소스(101), 불순물 도핑된 드레인(102), 종래의 MOS형 게이트 스택(103), 및 수평적으로 균일한 채널 도핑 프로파일(104)을 기판에 포함하여, 소스와 드레인간의 누설 전류 제어를 지원한다. 디바이스는 필드 산화물(105)을 통해 전기적으로 서로 절연된다. 그러한 채널 도펀트 프로파일은 약 200nm 이하의 채널 길이를 갖는 디바이스에서 공통적이다.
그러나, 디바이스 채널 길이가 100nm로 감소함에 따라, 그 논문은, 수평 및 수직 방향에서 비균일한 채널 도핑 프로파일이 요구됨을 지적한다. 도 2를 참조하면, 예시적인 단(short)채널 MOS 디바이스(200)는 장채널 MOS 디바이스(100)와 유사한 일부 소자들을 구비한다. 그 구조는, 종래의 MOS 게이트 스택(203)(~100nm 미만의 폭, 채널 길이 L에 상응) 뿐만 아니라, 종래의 불순물 도핑된 소스(201) 및 드레인(202)을 포함한다. 그 구조는 또한, 종래의 채널 도핑(204) 뿐만 아니라, 드레인(206) 및 소스(207) 포켓(pocket) 도핑과의 결합에 사용되는 소스(208) 및 드레인(209) 전극에 대해 얕게 불순물이 도핑된 확장부를 포함하여, 소스와 드레인간의 누설 전류를 제어한다. 소스 및 드레인 전극(201,202) 및 이들 각각의 확장부(208,209)(이들 4개 모두의 조합은 맞춰진 소스/드레인 도핑 프로파일을 포함함)는 모두 동일한 도핑 극성(N형 또는 P형)이며, 채널(204) 및 포켓 도핑 소자(206,207)와는 반대 극성이다. 또한, 필드 산화물(205)은 디바이스들을 전기적으로 서로 절연시킨다.
종래의 CMOS 회로
도 3을 참조하면, 전통적인 CMOS 인버터 회로(300)는, P형 MOSFET 디바이스(301) 및 N형 MOSFET 디바이스(302)가 고농도로 도핑된 반도체 기판(330)의 저농도로 도핑된 P형 에피택셜 반도체층(331)상에 제조되어 직렬로 접속된 것이다. 소스(304,306) 및 드레인(303,305) 컨택트트(contact)들은, 불순물 도핑된 소스(304,306) 및 드레인(303,305) 전극, 얕게 불순물 도핑된 소스(316,318) 및 드레인(315,317) 확장부, 포켓 도핑(345,346) 및 채널 및 기판 도핑(347,348)을 포함한다. 2개 디바이스(301,302)의 드레인 컨택트트들(303,305)이 접속되고, P형 디바이스(301)의 소스(304)는 공급 전압 Vdd(307)에 접속되며, N형 디바이스(302)의 소스(306)는 저전압 Vss(308), 일반적으로 그라운드에 접속되며, 2개 디바이스(301,302)의 게이트들(309,310)은 공통의 접속 단자 Vg(311)를 구비한다. PMOS(301) 및 NMOS(302) 디바이스는 PMOS 디바이스에 대해 필드 산화물(320) 및 N형 웰 임플란트(well implant)(321)에 의해 절연되고, N형 웰 임플란트(321)은 고농도로 도핑된 N형 오믹(ohmic) 컨택트트(340)를 통해 Vdd(307)에 전기적으로 접속된다.
공통 드레인 접속에서의 출력 전압 Vo(312)는 게이트 Vg(311)에서의 입력 전압에 따른다. Vg(311)가 하이(보통 Vdd(307))일 때, N형 디바이스(302)는 "온"이고, P형 디바이스(301)는 "오프"이다. 즉, N형 디바이스(302)의 채널 영역(313)은 도전되는 반면, P형 디바이스(301)의 채널 영역(314)은 도전되지 않는다. 그결과, 출력 전압 Vo(312)는 N형 소스(306)의 전압, 또는 Vss(308)로 변한다. Vg(311)가 로우(보통 Vss(308))일 때는 반대 경우가 발생한다. N형 디바이스(302)가 이제 "오프"되고, P형 디바이스(301)가 "온"되면, 출력 전압 Vo(312)는 P형 소스(304)의 전압, 또는 Vdd(307)로 변한다. 요약하면, 하이(로우) 입력 전압 Vg(311)는 로우(하이) 출력 전압 Vo(312)를 생성하고, 인버팅 기능을 효과적으로 제공한다. 이러한 전통적인 CMOS 인버팅 회로의 하나의 예시적인 특징은, 하이에서 로우로, 로우에서 하이로의 입력 전압 Vg(311)의 스위칭 동안에만 감지할 수 있는 전류를 흐르게 한다는 것이다. 그렇지 않으면, 유휴 시에는, 정지 전력 분배의 지배적인 소스는 누설 전류가 된다.
쇼트키 배리어 CMOS
미국 특허번호 제5,760,449호에서, Welch는, 직렬로 연결된 N 채널 및 P 채널 MOSFET를 구비하는 쇼트키 배리어 트랜지스터 디바이스 시스템을 개시하는데, N형 및 P형 디바이스의, 드레인 접합이 아닌, 소스 접합은 전기적으로 상호접속되며, 중간-갭 크롬 실리사이드(silicide)를 사용하여 N형 및 P형 디바이스 둘 다의 쇼트키 배리어 소스 및 드레인 영역을 형성한다. 크롬 실리사이드와 같은 중간-갭 실리사이드는, 약 0.56eV에서 실리콘에 대한 중간 밴드갭에 근접하는 페르미 준위에 의해 특징된다. Welch는 그 결과적인 회로를 "CMOS와 동등한 단일 디바이스"로서 간주하는데, 이는, CMOS 디바이스가 단일 도핑형 반도체 기판에서 제조되고, 동일한 금속 실리사이드를 사용하여 두 트랜지스터의 소스 및 드레인 영역을 형성하기 때문이다. 그 디바이스의 두 트랜지스터는, 상보적으로 반대형인 N 및 P형 트랜지스터가 함께 사용되는 종래의 CMOS 디바이스와 비교해서 동일하다. 더욱이, Welch는, 그 디바이스가 재생식 인버팅 스위칭 특징을 나타냄을 설명한다. 디바이스가 스위치되면, 소스 전압이 변경되고(종래의 CMOS 인버터에서처럼 드레인은 변경되지 않음), 이에 따라 게이트로부터 소스로의 전위차가 증가하며, 따라서 스위칭이 완료될 때까지 "재생적으로" 또는 부가적으로 디바이스를 턴"온"한다. Welch는, 중간-갭 크롬 실리사이드가 2개의 MOSFET 디바이스에 대해 대칭적으로 동작하는 특징을 가지고, 바이어스 조건에 따라 CMOS와 같은 인버팅 기술을 가능하게 한다는 점을 언급한다. 그러나, 중간-갭 실리사이드는 또한 수용될 수 없을 정도로 낮은 구동 전류와, 드레인과 소스간의 높은 누설 전류를 가져올 수 있다. 더욱이, Welch는, 단채널 MOSFET 디바이스를 사용하는 인버터 회로의 성능에 대해서는 기술하지 않았고, 또한 각 MOSFET 디바이스의 오프-상태 누설 전류를 개선하는 채널 또는 기판의 도핑에 대해서도 언급하지 않았다.
요약하면, 종래 기술은 쇼트키 배리어, 금속 소스/드레인 CMOS 디바이스 또는 쇼트키 배리어, 금속 소스/드레인 CMOS 디바이스에 대한 제조 프로세스를 개시하거나 설명하지 않았다.
디바이스 절연
집적 회로를 제조하기 위해서, 각각의 트랜지스터 디바이스는, 각 디바이스가 회로내 다른 디바이스들과 독립적으로 동작하도록 하기 위해서, 서로에게서 절연되어야만 한다. 최적의 디바이스 절연 기술은, 고밀도, 적당한 프로세스 복잡성, 고 수율, 및 수용가능한 기생 효과를 갖는다. 디바이스 절연은 반도체 기판을 2개 타입의 영역으로 분리한다. 제1 영역은 노출된 반도체 기판을 구비하며, 활성 영역, 즉 트랜지스터가 제조되는 영역으로 불린다. 제2 영역은 반도체 기판을 마스크하는 "필드 산화물"을 포함하며, 필드 영역, 즉 디바이스가 제조되지 않는 영역으로 불린다.
실리콘의 로컬 산화(LOCOS;local oxidation of silicon) 및 샬로우 트랜치 절연(STI;shallow trench isolation)과 같은 많은 디바이스 절연 기술이 존재한다. LOCOS 및 STI가 개선된 CMOS 기술에 대해 최적화되었지만, 이들은 여러 개의 통합 챌린지들을 감수해야 한다. 일부 LOCOS 챌린지들의 예로서는, 산화 프로세스 동안에 유발되는 실리콘 기판의 스트레스, 화이트 리본 질화물 효과, 및 소위 새의 부리(bird's beak) 현상의 존재가 포함된다. 이러한 대부분의 챌린지에 대해서 해결책이 존재하지만, 이들은 제조 프로세스에 복잡성을 부가시키거나, 프로세스 유동성을 제한시킨다.
실리사이드 배제 마스크 프로세스
실리사이드는 전통적으로 전체 반도체 기판을 가로질러 제공되어 왔다. 실리사이드의 도입은 활성 CMOS 픽셀 어레이(증가된 포토다이오드 암전류 및 불투명체) 또는 아날로그 회로(신호 보전을 낮추고, 회로 스트레스를 악화시키며, 임계 전압 오프셋 및 접합 누설에 영향을 줌)와 같은 일부 애플리케이션에 대한 회로 성능에 결정적으로 영향을 준다. 실리사이드 배제 마스크 프로세스는, 반도체 기판의 일부분을 선택적으로 마스크하여, 그 마스크된 영역에서 실리사이드가 형성되는 것을 방지하는 종래 기술에서 개발되었다. 예를 들어 미국 특허번호 제6,160,282호를 참조하면, Merrill은 활성 CMOS 픽셀 어레이의 성능을 개선하는 실리사이드 배제 마스크 프로세스를 개시하였고, 미국 특허번호 제5,883,010호에서는 실리사이드 배제를 제공하는 스페이서(spacer) 산화물 마스크 프로세스를 개시하였다.
실리사이드 배제 마스크 프로세스는 전통적으로, 실리사이드 배제 산화물 마스크층의 증착, 포토레지스트의 증착, 포토레지스트의 패터닝, 실리사이드 배제 산화물 마스크층의 에칭을 포함하여, 포토레지스트 및 산화물로 덮여진 영역을 실리사이드 형성으로부터 보호하고, 실리사이드될 영역을 노출하고, 포토레지스트층을 벗겨, 실리사이드 배제 산화물 마스크 패턴에 의해 노출된 실리콘 표면상에 실리사이드 금속층을 선택적으로 형성하며, 실리사이드 배제 산화물 마스크층을 제거한다. 실리사이드 배제 마스크 기술은 쇼트키 배리어 CMOS 디바이스 및 회로를 제조하는데 사용되지 않았다.
따라서, 쇼트키 배리어 CMOS 디바이스 및 제조 프로세스에 대한 기술이 요구된다. 또한, 단순화되고, 낮은 비용의 제조 프로세스를 갖는 개선된 성능을 특징으로 하는 단채널 CMOS 디바이스가 필요하다.
<발명의 개요>
요약하면, 다양한 실시예들에 있어서, P형 채널 도펀트들을 선택적으로 구비하는 쇼트키 배리어 NMOS 디바이스 및 N형 채널 도펀트들을 선택적으로 구비하는 쇼트키 배리어 PMOS 디바이스를 포함하는 CMOS 디바이스가 개시된다. 채널 도펀트들 및/또는 웰 임플란트들은 오믹 컨택트트들에 의해 전기적으로 접촉되거나, 또는 접촉되지 않을 수도 있다. 그 디바이스들은, 필드 산화물, 선택적으로는 반도체 기판에 실질적으로 리세스되지 않은 산화물에 의해 분리될 수도 있다.
본 발명의 또다른 면은 CMOS 디바이스를 위한 제조 프로세스이다. 단순한 리세스되지 않은 산화물 윈도가 필드 산화물로서 제공된다. 채널 및/또는 웰 임플란트들은 N형 및 P형 활성 영역들을 절연하기 위해 도입된다. NMOS 디바이스를 위한 게이트 전극은 N형 활성 영역에 형성되고, PMOS 디바이스를 위한 게이트 전극은 P형 활성 영역에 형성되며, 그 게이트 전극들은 전기적으로 절연하는 얇은 측벽 스페이서를 구비한다. 실리사이드 배제 마스크는 P형 활성 영역내 실리사이드의 형성을 방지하면서, N형 활성 영역을 노출한다. 그 배제 마스크층은 습식 화학 에칭을 이용하여 패터닝되는데, 배제 마스크층 에칭 레이트는 NMOS 디바이스 측벽 스페이서 에칭 레이트보다 크다. 쇼트키 또는 쇼트키형 컨택트는, 얇은 금속층을, NMOS 게이트 전극과 인접하는 노출된 반도체 기반의 적어도 일부 영역들과 반응시킴으로써 형성된다. 유사하게, 실리사이드 배제 마스크는 N형 활성 영역내 실리사이드의 형성을 방지하면서, P형 활성 영역을 노출한다. 그 배제 마스크층은 습식 화학 에칭을 이용하여 패터닝되는데, 배제 마스크층 에칭 레이트는 PMOS 디바이스 측벽 스페이서 에칭 레이트보다 크다. 쇼트키 또는 쇼트키형 컨택트는, 얇은 금속층을, PMOS 게이트 전극과 인접하는 노출된 반도체 기반의 적어도 일부 영역들과 반응시킴으로써 형성된다.
다수의 실시예들이 개시되지만, 본 발명의 다른 실시예들이 이하의 상세한설명으로부터 본 기술 분야의 숙련자들에 명백해질 것이다. 본 발명은, 본 발명의 사상 및 범위를 벗어나지 않는 다양한 양상의 수정물들을 구현할 수 있다. 따라서, 도면들과 상세한 설명은 설명에 도움이 되는 특징으로서 간주되며, 그에 한정되는 것은 아니다.
관련 출원들의 상호 참조
본 출원은, 2002년 9월 6일에 출원된 미국 특허 출원번호 제10/236,685호에 부분적으로 연속된 것이고, 현재 미국 특허번호 제6,495,882호로 발행된 2001년 2월 6일에 출원된 미국 특허 출원번호 제09/777,536호에 연속된 것이며, 현재 미국 특허번호 제6,303,479호로 발행된 1999년 12월 16일에 출원된 미국 특허 출원번호 제09/465,357호의 분할 출원이다. 본 출원은 또한, 2003년 1월 15일에 출원된 미국 특허 출원번호 제10/342,590호에 부분적으로 연속된 것이고, 2002년 1월 23일에 출원된 미국 특허 가출원번호 제60/351,114호 및 2002년 1월 25일에 출원된 미국 특허 가출원번호 제60/319,098호에 대한 우선권을 주장한다. 본 출원은 또한, 2002년 8월 9일에 출원된 미국 특허 출원번호 제10/215,447호에 부분적으로 연속된 것이고, 2001년 8월 10일에 출원된 미국 특허 출원번호 제09/928,124호 및 미국 특허 출원번호 제09/928,163호에 부분적으로 연속된 것이다. 상술한 각 출원은 본 명세서에서 전체적으로 통합되어 참조된다.
본 출원은 2003년 2월 7일에 출원된 미국 특허 가출원번호 제60/445,711호에 대한 우선권을 주장한다. 본 출원은 2002년 5월 16일에 출원된 미국 특허 가출원번호 제60/381,162호에 대한 우선권을 주장한다. 본 출원은 2002년 5월 16일에 출원된 미국 특허 가출원번호 제60/381,238호에 대한 우선권을 주장한다. 본 출원은 2002년 5월 16일에 출원된 미국 특허 가출원번호 제60/381,659호에 대한 우선권을 주장한다. 본 출원은 2002년 5월 16일에 출원된 미국 특허 가출원번호 제60/381,240호에 대한 우선권을 주장한다. 본 출원은 2002년 5월 16일에 출원된 미국 특허 가출원번호 제60/381,237호에 대한 우선권 주장한다. 본 출원은 2002년 5월 16일에 출원된 미국 특허 가출원번호 제60/381,321호에 대한 우선권을 주장한다. 본 출원은 2002년 5월 16일에 출원된 미국 특허 가출원번호 제60/381,239호에 대한 우선권을 주장한다. 본 출원은 2002년 5월 16일에 출원된 미국 특허 가출원번호 제60/381,236호에 대한 우선권을 주장한다. 본 출원은 2002년 5월 16일에 출원된 미국 특허 가출원번호 제60/381,320호에 대한 우선권을 주장한다. 상술한 각 출원은 본 명세서에서 전체적으로 통합되어 참조된다.
본 발명은 일반적으로 반도체 시스템 및 제조 프로세스 분야에 관한 것이다. 특히, 본 발명은 쇼트키 배리어 P형 MOSFET(PMOS), N형 MOSFET(NMOS) 및/또는 쇼트키 배리어 상보성 MOSFET(CMOS)를 포함하는 쇼트키 배리어 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)를 구비하는 반도체 집적 회로(IC) 및 그 제조 프로세스에 관한 것이다.
도 1은 종래의 장채널, 불순물이 도핑된 소스/드레인 디바이스를 나타낸다.
도 2는 종래의 단채널, 포켓 임플란트들과 소스/드레인 확장을 갖는 불순물이 도핑된 소스/드레인 디바이스를 나타낸다.
도 3은 종래의 단채널, 불순물이 도핑된 소스/드레인 CMOS 인버터 회로를 나타낸다.
도 4는 채널 길이와 채널 영역의 정의를 나타낸다.
도 5는 본 발명의 제1 실시예에 따른 CMOS 디바이스를 나타낸다.
도 6은 P형 디바이스 활성 영역의 주입을 이용하는 본 발명 프로세스의 예시적인 실시예를 나타낸다.
도 7은 N형 디바이스 활성 영역의 주입을 이용하는 본 발명 프로세스의 예시적인 실시예를 나타낸다.
도 8은 디바이스 절연을 위해 LOCOS 필드 산화물의 형성을 이용하는 본 발명 프로세스의 예시적인 실시예를 나타낸다.
도 9는 패터닝된 실리콘 막을 얇은 게이트 산화물에 이용하는 본 발명 프로세스의 예시적인 실시예를 나타낸다.
도 10은 얇은 산화물 측벽들의 형성, 게이트, 소스 및 드레인 영역들내 실리콘의 노출을 이용하는 본 발명 프로세스의 예시적인 실시예를 나타낸다.
도 11은 실리사이드 배제 마스크, 금속 증착 및 N형 디바이스의 실리사이드화 어닐링을 이용하고, 반응하지 않은 금속의 제거를 이용하는 본 발명 프로세스의 예시적인 실시예를 나타낸다.
도 12는 실리사이드 배제 마스크, 금속 증착 및 P형 디바이스의 실리사이드화 어닐링을 이용하고, 반응하지 않은 금속의 제거를 이용하는 본 발명 프로세스의 예시적인 실시예를 나타낸다.
도 13은 본 발명 프로세스의 결과 구조의 예시적인 실시예를 나타낸다.
도 14는 본 발명의 원리에 따라 오믹 컨택트들을 통해 전기적으로 접촉되지 않는 단순한 얇은 필드 산화물 및 웰 임플란트들과 직렬로 접속된 PMOS 및 NMOS 디바이스들을 구비하는 쇼트키 배리어 CMOS 인버터 회로의 예시적인 실시예를 나타낸다.
도 15는 본 발명의 원리에 따라 직렬로 접속된 PMOS 및 NMOS 디바이스들을 구비하는 쇼트키 배리어 CMOS 인버터 회로 구조의 예시적인 실시예를 나타낸다.
도 5는 본 발명의 예시적인 실시예로서 두 개의 최종 상보형 MOSFET 구조(500)를 예시한다. 본 실시예는, 소스/드레인 영역 용으로 어븀(Erbium) 실리사이드(504)로 제조된 쇼트키 배리어 N 채널 디바이스 및 백금 실리사이드(505)로 제조된 쇼트키 배리어 P 채널 디바이스를 포함한다. 인듐(502) 및 비소(503) 층은 각각 N 채널 및 P 채널 디바이스 용의 채널 도펀트로서 사용될 수 있다. 게이트 전극들은 N형(506) 및 P형(507) 디바이스 각각을 위해 인시츄(in-situ) 인 및 보론 도핑된 폴리실리콘 막으로 제조된다. 디바이스들은, 채널 및 기판 도펀트와 결합하여 디바이스들을 서로 전기적으로 절연시키는 역할을 하는 필드 산화물(501)에 의해 서로 절연된다. 해당 금속 소스/드레인(504,505)과 실리콘 기판(509)의 인터페이스를 따라 존재하는 쇼트키(또는 쇼트키형) 배리어(512,513,522,523)는 내재(inherent) 포켓 또는 헤일로(halo) 임플란트로서 동작하고 부가된 기생 용량없이 동작한다.
본 명세서에서의 논의를 통해, 다음의 정의들이 사용될 것이다:
오믹(ohmic) 컨택트
오믹 컨택트는 반도체 기판에 대한 낮은 저항의 전기적 컨택트이다. 예를 들면, 불순물이 도핑된 오믹 컨택트는, N형 도핑 반도체 기판과 접촉하는 N형 고농도(heavily) 도핑 영역 또는 P형 도핑 반도체 기판과 접촉하는 P형 고농도 도핑 영역을 포함한다. 부가적으로, 예를 들면, 반도체 기판에 대한 금속 오믹 컨택트는, N형 도핑 반도체 기판과 접촉하는 어븀 실리사이드 또는 P형 도핑 반도체 기판과 접촉하는 백금 실리사이드를 포함한다. 이들 금속 실리사이드들이 자신들의 각각의 반도체 기판 타입과 형성하는 컨택트들은, 전하 캐리어들에 대한 쇼트키 배리어 높이가 낮기 때문에 오믹이고 따라서 낮은 컨택트 저항이 된다.
웰 임플란트
래치-업은 CMOS 회로에 대한 고유의 문제로 측면 바이폴라 NPN 및 PNP 트랜지스터의 존재에 기인한다. 원치않는 이들 기생 바이폴라 트랜지스터는 증폭기로 동작하여 전력을 그라운드에 단락함으로써 회로를 실패하게 할 수 있다. 이 문제를 해결하기 위해, 종래의 CMOS 레이아웃은 전형적으로 P형 및 N형 MOSFET 디바이스 각각을 위한 N형 및 P형 웰 임플란트를 포함한다. N형 및 P형 웰 임플란트는 오믹 컨택트를 통하여 Vdd 및 그라운드 전력 공급 각각에 전기적으로 접촉되어 있다. 예로서, 도 3을 참조하면, N-웰(321)은 전형적으로 에피택셜 기판층(331)보다 대략 큰 크기의 도핑 농도로 반도체 기판(330)과는 반대 극성으로 도핑된다. N-웰(321)은 채널 및 기판 도핑(347)과는 동일한 도핑 극성을 갖는다. 웰 제조 공정은 래치-업 내성에 대한 요구 사항 및 패키지 밀도와 독립적인 임계값 전압 조정 등의 다른 인자들에 의존한다. 고농도 도핑 N형 오믹 컨택트(340)는 N-웰(321)과 직접 접촉하여 제공되고 공급 전압(Vdd)에 전기적으로 접속되는 반면 기판(330)은 Vss, 전형적으로 그라운드에 접속된다.
채널 길이
도 4를 참조하면, 채널 길이(L;401)는 전하 캐리어가 소스 전극(402)으로부터 드레인 전극(403)으로 통과하기 위해 반도체 기판(415)에서 이동하는 거리이다. 금속 소스/드레인 MOSFET 디바이스에 대하여, 이 길이는 드레인 전극(403)과 대면하고 있는 소스 전극(402)의 인터페이스(404)로부터 게이트 절연체(406) 바로 아래의 소스 전극(402)과 대면하고 있는 드레인 전극(403)의 인터페이스까지의 거리로 정의된다.
채널 영역, 채널 도펀트 및 기판 도펀트
도 4를 참조하면, 활성 영역의 전류 운반 영역은 종종 반도체 디바이스의 채널 영역으로 언급된다. 종래의 불순물 도핑 소스 및 드레인 MOSFET 디바이스에 대해서, 반도체 기판(415)에 있는 채널은 게이트 절연체(406)에 매우 근접하여 위치되고 반도체 기판(415)의 수직 아래로 실질적으로 확장하지는 않는다. 그러나, 쇼트키 배리어 소스 및 드레인 MOSFET과 같은 다른 MOSFET 디바이스 아키텍쳐에 대하여는, 상당한 전류가 실질적으로 게이트 절연체(406) 아래의 영역으로 흐를 수 있다. 본 발명의 목적을 위해, 반도체 기판(415)에 있는 채널 영역은 소스(402) 및 드레인(403) 전극들 수직 아래로 경계(416)까지 확장하는데, 경계(416)는 깊이(d1;407)인 소스(402)의 바닥 에지(420) 및 드레인(403) 전극의 바닥 에지(421)와 실질적으로 정렬되어 있다.
채널 도펀트는, 일반적으로 MOSFET 디바이스의 소스(402) 및 드레인(403) 전극으로부터 누설 성능을 향상시킬 목적으로, 채널 영역의 반도체 기판(415)에 제공된 불순물 도펀트가다. 기판 도펀트는 채널 영역의 바닥(416) 아래 그리고 소스(402) 및 드레인(403) 전극의 바닥 인터페이스(420, 421) 아래의 반도체 기판에 제공된 불순물 도펀트가다.
채널 도펀트와 기판 도펀트의 차이점을 이해하는 것이 중요하다. 도 4를 참조하면, 두 개의 도펀트 임플란트가 도시되어 있다. 제1 도펀트 임플란트는 제1 마스킹 층의 노출 부분에 깊이(d2;430)로 제공되고 측면으로는 균일하고 수직으로는불균일한 농도 프로파일을 갖는다. 제2 도펀트 임플란트는 제2 마스킹 층의 노출 부분에 깊이(d3; 431)로 제공되고 측면으로는 균일하고 수직으로는 불균일한 농도 프로파일을 갖는다. 본 예에서, 제1 도펀트 임플란트 및 제2 도펀트 임플란트는 상이한 농도 및 수직으로는 불균일한 프로파일을 갖는다. 도 4에 도시된 그 결과의 MOS 디바이스는 측면으로 균일하고 수직으로 불균일한 채널 영역의 도핑 농도 프로파일을 갖는 반면, 채널 영역 아래의 기판 도핑 프로파일은 측면 및 수직으로 불균일한 도핑 농도 프로파일을 갖는다.
절연체 상의 반도체(Semiconductor on Insulator;SOI) 기판
SOI 기판은, 대략 100 nm 내지 400 nm의 두께를 가지며 반도체 기판 상에 형성된 실리콘 이산화물(SiO2)과 같은 매립형 절연 물질 위에 대략 20 nm 내지 100 nm의 두께를 갖는 실리콘과 같은 반도체 물질을 포함한다.
MOSFET 제한 없음
본 발명은 특히 MOSFET 반도체 디바이스와 사용하기에 적합하지만, 본 교시의 사용이 상기 특정 애플리케이션에 제한되지 않는다. 본 발명의 교시는 다른 반도체 디바이스들에 적용될 수 있다. 따라서, 본 명세서에서 'MOSFET' 디바이스로 언급하지만, 이 용어는 두 개 이상의 전기적 컨택트 포인트를 갖는 도전 채널을 갖는 전류의 흐름을 조절하는 임의의 디바이스를 포함하는 것으로 광범위하게 해석되어야 한다.
CMOS 제한 없음
본 발명은 CMOS 집적 회로의 사용 및 제조에 특히 적당하지만, 본 교시의 사용이 상기 특정 애플리케이션에 제한되지 않는다. 상보형 또는 비상보형 NMOS 및/또는 PMOS 트랜지스터들을 포함하는 다른 회로들이 본 발명의 교시에 적용될 수 있다. 따라서, 본 명세서가 'CMOS'로 언급하지만, 이 용어는 접속된 N-MOS 및/또는 P-MOS 트랜지스터들을 포함하는 임의의 회로를 포함하는 것으로 광범위하게 해석되어야 한다.
채널 길이 제한 없음
본 발명은 단채널 길이, 특히 100 nm보다 작은 채널 길이의 범위로 MOSFET가 제조되는 상황에서 사용하기에 특히 적당하다. 그러나, 이들 단채널 길이 디바이스들에 대한 본 발명의 교시의 애플리케이션에 본 발명의 교시를 제한하지는 않는다. 본 발명의 교시의 이점은 임의의 차원의 채널 길이를 가지는 것일 수 있다.
도펀트 제한 없음
본 명세서에서의 논의에서는, MOSFET 디바이스 제조에 관한 다양한 도펀트 기술을 사용하는 예들이 제공될 것이다. 이들 도펀트는 단지 본 발명의 특정 실시예의 예이고 본 발명 내의 교시의 범위를 제한하는 것으로 해석되어서는 안된다.
그러나, 본 발명은 특히 본 발명의 교시의 범위 내에 있는 비소, 인, 안티몬, 보론, 인듐, 및/또는 갈륨으로 구성된 그룹으로부터 선택된 불순물 원자들을 사용하는 것을 기대한다.
회로 타입 제한 없음
본 발명이 인버터, NAND 게이트, NOR 게이트, 화합물 게이트, 멀티플렉서, 및 휘발성 및 비휘발성 메모리를 포함하는 디지털 논리 회로 등의 회로 타입 또는특정 CMOS 애플리케이션에 한정되지 않는다는 것은 당업자는 이해할 수 있을 것이다. 더욱이, 본 발명은 디지털 또는 아날로그 CMOS 애플리케이션에 한정되지 않는다. NMOS 및/또는 PMOS 트랜지스터의 조합을 사용하는 이들 회로 타입 및 다른 모든 회로 타입이 본 발명의 교시의 범위 내에 있다.
소스/드레인 제한 없음
본 명세서의 논의를 통해, MOSFET 디바이스 제조에 관한 '소스' 및 '드레인' 접속을 참조하는 예가 제공될 것이다. 임의의 주어진 MOSFET 구성에서 이들 컨택트를 둘러싸는 호칭은 일반성의 손실없이 교환될 수 있으므로, '소스'는 본 발명의 범위를 손상시키지 않고 '드레인' 컨택트로 교환될 수 있다는 것을 당업자는 이해할 것이다. 부가적으로, 본 발명의 바람직한 많은 실시예들이 소스 및 드레인 접속 모두를 제작하기 위해 사용될 수 있지만, 이것은 실제 시행에 있어서 필요 사항은 아니라는 것을 당업자는 이해할 것이다. IC 등의 환경에서 주어진 디바이스 상의 소스/드레인 접속들 중 하나, 모두, 또는 모두 아닌 본 발명의 교시를 사용할 것이다.
따라서, 용어 '소스' 및 '드레인'은 '소스 또는 드레인' 및 '소스 및 드레인' 뿐만 아니라 변형 '드레인' 및 '소스'를 포함하는 것으로 해석되어야 한다.
금속 제한 없음
본 명세서의 논의를 통해, MOSFET 디바이스 제조에 관한 금속을 참조하는 예가 제공될 것이다. 본 발명은 본 발명의 교시에 영향을 미치기 위해 무슨 타입의 금속이 사용될 수 있는지에 관한 임의의 제한을 인식하지 않는다. 따라서, 과거의보다 많은 외래 금속 및 기타 합금 뿐만 아니라, 티타늄, 코발트 등과 같은 트랜지스터 레벨에 공통적으로 사용되는 금속이 특히 기대된다. 본 명세서에서 임의의 특정 금속 또는 합금으로 본 발명의 사용을 제한하는 것은 없다. 본 발명의 교시를 구현할 때 일반성을 상실하지 않고 임의의 도전성 상호접속 물질이 사용될 수 있다는 것을 당업자는 인식할 것이다.
그러나, 본 발명은 본 발명의 교시의 범위 내에 있는 임의의 백금 실리사이드, 팔라듐 실리사이드, 이리듐 실리사이드, 및/또는 희토류 실리사이드를 포함하는 그룹으로부터 형성된 소스/드레인 전극의 사용을 기대한다. 또한, 또 다른 실시예에서, 실리사이드화 소스/드레인은 다층의 금속 실리사이드로 구성될 수 있는데, 이 경우 예를 들면, 티타늄 실리사이드 또는 텅스텐 실리사이드 같은 다른 예시적 실리사이드가 사용될 수 있다.
쇼트키 제한 없음
본 명세서의 논의를 통해 IC 제조에 관한 '쇼트키' 배리어 및 쇼트키형 컨택트를 참조하는 예가 제공될 것이다. 본 발명은 본 발명의 교시에 영향을 미치는 것에 무슨 타입의 쇼트키 인터페이스가 사용될 수 있는지에 관한 임의의 제한을 인식하지 않는다. 따라서, 본 발명은 특히 이들 타입의 접합이 도전성 물질의 임의의 형태로 생성되는 것을 기대한다.
부가적으로, 전통적인 쇼트키 접합은 계단형이지만, 본 발명은 특히 몇몇의 환경에서 인터페이스 층이 실리콘 기판과 실제 쇼트키 배리어 금속 사이에 이용될 수 있다는 것을 기대한다. 따라서, 본 발명은 특히 '쇼트키형' 접합 및 그 등가물이 본 발명을 구현하는데 있어 유용하다는 것을 기대한다. 더욱이, 인터페이스층은 도전성, 반도전성, 및/또는 절연체형 특성을 갖는 물질을 포함할 수 있다.
에칭 기술 제한 없음
본 명세서의 논의를 통해 IC 제조 공정에서 산화물, 실리콘 및/또는 금속을 제거하기 위해 사용되는 다양한 에칭 기술을 참조하는 예가 제공될 것이다. 본 발명은 전형적인 프로세스 플로우에 도시된 결과물을 이루기 위해 사용되는 에칭 기술의 타입을 제한하지 않는다. 이들 에칭 기술들은 당분야에 공지되어 있다.
절연 기술 제한 없음
본 명세서의 논의를 통해 개개의 NMOS 및 PMOS 트랜지스터를 전기적으로 절연하기 위해 사용되는 다양한 절연 기술을 참조하는 예가 제공될 것이다. 본 발명은 전형적인 프로세스 플로우에 도시된 결과물을 이루기 위해 사용되는 절연 기술의 타입을 제한하지 않는다. LOCOS, STI 및 논(non)-리세스 산화물 윈도우 같은 절연 기술들은 당분야에 공지되어 있다.
웰 임플란트 제한 없음
본 명세서의 논의를 통해 IC 제조에 관련한 웰 임플란트를 참조하는 예가 제공될 것이다. 전형적으로, 종래의 웰 임플란트는 오믹 컨택트를 통하여 PMOS 및 NMOS 트랜지스터 각각을 위한 그라운드 및 Vdd같은 전력 공급에 접촉된다. 본 발명은 웰 임플란트에 대한 전기적 접촉의 타입을 제한하지 않음으로써, 오믹 컨택트를 통하여 웰 임플란트를 그라운드 또는 Vdd 같은 전력 공급에 전기적으로 접촉되게 하거나 또는 접촉되지 않게 할 수 있다. 본 명세서에서 설명되는 임의의 웰 임플란트는 "오믹 컨택트에 전기적으로 접촉되는" 또는 "오믹 컨택트에 전기적으로 접촉되지 않는" 것으로 특징지워질 수 있다. 어구 "오믹 컨택트에 전기적으로 접촉되는"은 예를 들면, 그라운드 또는 Vdd같은 전력 공급에 오믹 컨택트하는 것을 내포한다.
도펀트 프로파일 제한 없음
본 명세서의 논의를 통해, 채널 영역 및 그 채널 영역 아래의 반도체 기판에서의 도핑 프로파일을 참조하는 예가 제공될 것이다. 본 발명은 본 발명의 교시에 영향을 미치는 것으로 사용될 수 있는 채널 도핑 및 기판 도핑 프로파일의 타입을 제한하지 않는다. 예를 들면, 측면 및 수직 불균일 채널/기판 임플란트; 측면 균일 및 수직 불균일 채널/기판 임플란트; 측면 및 수직 균일 채널/기판 임플란트를 포함하는 많은 도핑 프로파일이 사용될 수 있다는 것을 당업자는 손쉽게 이해할 것이다. 이들 도핑 프로파일 및 임의의 다른 채널/기판 도핑 프로파일의 임의의 조합은 본 발명의 교시의 범위 내에 있다.
배제 마스크 프로세스 제한 없음
본 명세서의 논의를 통해, 반도체 기판의 영역에 실리사이드를 선택적으로 형성하는 실리사이드 배제 마스크 프로세스를 참조하는 예가 제공될 것이다. 본 발명은, 배제 마스크 프로세스가 금속 실리사이드가 아닌 금속-반도체 화합물용으로 사용되는 것을 제한하지 않는다. 쇼트키 또는 쇼트키형 컨택트를 형성하는 많은 금속-반도체 화합물이 사용될 수 있고 본 발명의 교시의 범위내에 있다는 것을 당업자는 손쉽게 이해할 것이다.
기판 제한 없음
본 명세서의 논의를 통해, 쇼트키 배리어 CMOS 디바이스가 형성되는 반도체 기판을 참조하는 예가 제공될 것이다. 본 발명은 반도체 기판을 임의의 특정 타입으로 제한하지 않는다. 실리콘, 스트레인된(strained) 실리콘 및 절연체 상의 실리콘을 포함하는 쇼트키 배리어 CMOS용으로 많은 반도체 기판이 사용될 수 있다는 것을 당업자는 손쉽게 이해할 것이다. 이들 기판 물질이 사용될 수 있고 이들 기판 물질은 본 발명의 교시의 범위 내에 있다.
프로세스/방법
금속 소스/드레인 CMOS 디바이스의 제조를 위한 하나의 예시적 프로세스가 도 6 내지 도 13에 도시되어 있다. 이 프로세스는 본 발명의 광범위한 교시의 예이지만, 이것은 본 발명의 기본 개념을 교시하기 위해 당업자에게는 유익할 것이다. 이 예시적 프로세스 플로우는 다음과 같이 설명될 수 있다:
도 6을 참조하면, 트랜지스터들을 서로 전기적으로 절연시키는 수단을 구비한 저농도(lightly) 도핑 에피택셜층(601) 및 고농도 도핑 실리콘 기판(602)으로 시작하여, 임플란트 마스크로 동작하는 얇은 스크린 산화물(604)을 성장시킨다(대략 200 Å). 또다른 실시예에서, 실리콘 기판(601)은 스트레인된 것이다. 쇼트키 배리어 MOSFET 디바이스와 결합하여 스트레인된 실리콘 기판(601)을 사용하게 되면, 본 출원과 공동 계류 중이고 2003년 1월 15일 출원된 미국 특허 출원번호 제10/342,590호에 설명된 바와 같이 전력 및 속도 성능에 있어서 추가의 향상을 얻을 수 있다. 또다른 실시예에서, 기판은 SOI이다. 스크린 산화물(604)을 성장시키고 레지스트 패턴층(605)을 형성하여 PMOS 디바이스의 활성 영역(606)을 노출한 다음, 도펀트 비소(607)를 스크린 산화물을 통해 실리콘에 소정 깊이(d1;608)(대략 1000Å 정도)로 이온 임플란트한다.
도 7을 참조하면, 레지스트 패턴(605)을 벗겨내고, 다시 웨이퍼를 패터닝하여 N형 디바이스의 활성 영역(701)을 노출시킨다. N형 디바이스 활성 영역(701)용의 도펀트 인듐(702)을 스크린 산화물(604)을 통해 실리콘에 소정 깊이(d2;703)(대략 1000Å)로 이온 임플란트한다.
도 8을 참조하면, LOCOS(local oxidation of silicon) 같은 절연 프로세스를 이용하여 P형 및 N형 디바이스 활성 영역(606,701)이 절연된다. 예를 들면, 스크린 산화물(604)은 플루오르화수소산에서 제거하고, 얇은 패드 산화막(801)(대략 150Å)을 성장시킨다. Si3N4 층(802)(대략 3000Å)을 웨이퍼 상에 증착시킨다. 리소그래피 기술을 이용하여 필드 산화물 영역을 형성하고 웨이퍼를 산화시킨다. 전형적으로, 필드 산화물 영역(803)은 2500Å의 두께를 가지며 에피택셜 반도체 기판(601)으로 부분적으로 리세스된다. 다음에, 패드 산화물(801) 및 질화물 막(802)을 벗겨낸다. 또다른 실시예에서, 디바이스 활성 영역(606,701)을, 2002년 5월 16일 출원된 미국 특허 가출원번호 제60/381,162호에 설명된 바와 같이, 간단한 산화물 프로세스를 이용하여 절연시킨다. 예를 들면, 스크린 산화물(604)를 플루오르화수소산에서 제거한 다음, 대략 100Å의 두께를 갖는 절연 산화물을 성장시킨다. 다음에, 표준 리소그래피 기술을 이용하여 활성 영역(606,701) 및 필드 산화물 영역(803)을 패터닝한다. 상기 간단한 산화물 프로세스가 소스-드레인 접합(1102,1103,1202,1203) 깊이보다 실질적으로 더 낮은 깊이로 반도체 기판(601)에 리세스되지 않는 필드 산화물(803)을 생성한다는 것을 이해하는 것이 중요하다.
도 9를 참조하면, 얇은 게이트 산화물(901)(예를 들면, 대략 10-40 Å)을 성장시킨다. 또다른 실시예에서, 높은 유전 상수("높은 K")를 갖는 물질을 절연층(901)으로 사용한다. 높은 K 물질의 예로는, 예를 들면, TiO2 같은 금속 산화물을 포함하는 실리콘 이산화물의 유전 상수보다 더 큰 유전 상수를 갖는 물질들이 있다. 쇼트키 배리어 디바이스와 결합하여 높은 K 게이트 절연 물질을 사용하게 되면, 2002년 8월 9일 출원된 미국 특허 출원번호 제10/215,447호에 설명된 바와 같이, 구동 전류에 있어서 추가의 향상을 가져오게 된다.
일 실시예에서, 대략 2000Å의 두께를 갖는 폴리실리콘층을 증착시킨다. 리소그래피 기술을 사용하여(제1 마스크), PMOS 활성 영역을 마스킹하고, NMOS 활성 영역에서의 노출된 폴리실리콘을 인과 같은 N형 도펀트로 이온 임플란트를 사용하여 고농도 도핑한다. 다음에, 다시 리소그래피 기술을 사용하여(제2 마스크), NMOS 활성 영역을 마스킹하고 PMOS 활성 영역에서의 노출된 폴리실리콘을 보론과 같은 P형 도펀트로 이온 임플란트를 사용하여 고농도 도핑한다. 기판을 어닐링하여 채널 영역 및 게이트 전극에 있는 임플란트된 도펀트들을 전기적으로 활성화시키고 재분포시킨다. 리소그래피 기술(제3 마스크) 및 산화물에 대한 높은 선택성이 있는 실리콘 에칭을 사용하여, 도 9에 도시된 프로세스 단계(900)에 도시된 바와 같이, N형(902) 및 P형(903) 게이트 전극을 패터닝한다.
또다른 실시예에서, 2002년 5월 16일 출원된 미국 특허 가출원번호 제60/381,240호에 설명된 바와 같이, 두 개의 마스크 듀얼 인시츄 도핑 폴리 프로세스를 사용하여 게이트 전극을 형성한다. 예시적인 본 실시예에서, 대략 500Å의 두께를 갖는 인시츄 도핑 N형 폴리실리콘 층을 증착시킨다. 리소그래피 기술을 사용하여(제1 마스크), NMOS 활성 영역을 마스킹하고, PMOS 활성 영역에 있는 노출된 폴리실리콘을 부분적으로 에칭한다. 다음에 하지의 게이트 산화물(901)에 대한 높은 선택성을 갖는 제2 에칭을 하여 PMOS 활성 영역에 있는 잔여의 N형 도핑 폴리실리콘을 제거한다. 다음에, 대략 1500Å의 두께를 갖는 인시츄 도핑 P형 폴리실리콘 층을 증착시킨다. 리소그래피 기술(제2 마스크) 및 산화물에 대한 높은 선택도를 갖는 실리콘 에칭을 이용하여, 도 9에 도시된 프로세스 단계(900)에 도시된 바와 같이, N형(902) 및 P형(903) 게이트 전극을 패터닝한다. N형 디바이스를 위한 그 결과의 인시츄 도핑 폴리실리콘 게이트(902)는 P형 디바이스의 게이트(903)보다 더 두껍다. 기판을 선택적으로 어닐링하여 N형(902) 및 P형(903) 게이트 전극 전체에 도펀트를 균일하게 분포시킨다.
도 10을 참조하면, 얇은 산화물(약 100Å)이 수평면(1002)과 실리콘 게이트 전극의 측벽(1003) 상에 열적 성장된다. 이후, 이방성 에칭을 이용하여 수평면(1002) 상의 산화층을 제거(이에 따라 실리콘(1004)을 노출함)하는 한편, 수직면 상에 측벽 산화물(1001)을 남겨 둔다. 이러한 방식으로, 도 10에 도시한 프로세스 단계(1000)에 나타낸 바와 같이 얇은 측벽 스페이서 산화물(1001)을 형성한다. 다른 예시적인 실시예에서, 이 얇은 측벽 스페이서 절연물(1001)은 질산화층 또는 질화층을 포함할 수도 있다. 질산화층은 산소 및 질소를 포함하는 물질이다.
도 11을 참조하면, 다음 단계는 금속 실리사이드 소스 및 드레인 전극을 형성하는 단계를 포함한다. 일 실시예에서, 웨이퍼는, N형 디바이스(1101)의 P형 활성 영역이 노출되도록 적절한 마스킹층(1110)을 이용하여 리소그래피 기술에 의해 패터닝된다. 일 실시예에서, 마스킹층(1110)은 실리사이드 배제 마스크 산화층이다. 실리사이드 배제 마스크 산화물이 증착된다. 포토레지스트가 이어서 증착되고, 이후 그 포토레지스트를 패터닝하고, 예를 들어 버퍼링된 산화물 에칭을 이용하여 실리사이드 배제 마스크 산화층(1110)을 에칭하며, 포토레지스트를 스트리핑하여 N형 활성 영역이 실리사이드 배제 마스크 산화물에 의해 커버되고 이에 따라 실리사이드 형성으로부터 보호된다. 측벽 스페이서 산화물(1001)이 실질적으로 영향을 받지 않도록 산화물 마스크 에칭을 위해 높은 선택적 습식 에칭을 이용하는 것이 중요하다. 버퍼링된 산화물 에칭과 같은 습식 에칭은, 열적 성장한 측벽 산화물 또는 게이트 측벽 절연물 스페이서를 제공하는데 이용될 수 있는 다른 예시적인 물질용 에칭 레이트보다 실질적으로 높은 레이트로 증착된 산화물을 우선적으로 에칭해야 한다. 종래 디바이스의 게이트 측벽 절연물은 쇼트키 배리어 MOS 디바이스의 게이트 측벽 절연물보다 훨씬 두껍다. 이것은, 습식 화학적 에칭동안 종래의 MOS 측벽을 덜 손상받게 하여, 종래의 CMOS 프로세스를 갖는 실리사이드 배제 마스크 단계의 실리사이드 집적을 보다 수월하게 한다.
N형 디바이스 실리사이드로 적절한 금속(예를 들어, 에르븀)이 증착되어, 웨이퍼에 걸쳐 금속층(약, 200Å)을 제공하게 된다. 이후, 웨이퍼는 특정 온도에서 특정 시간(예를 들어, 450℃에서 30분)동안 어닐링되어, 금속이 실리콘과 직접 접하는 모든 위치에서 금속을 소스 전극(1102)에서의 금속 실리사이드, 드레인 전극(1103)에서의 금속 실리사이드, 및 게이트 전극(1104)에서의 금속 실리사이드로 변환하는 화학 반응이 발생한다. 노출되고 부분적으로 에칭된 측벽 스페이서(1001)는 실리사이드 형성 어닐링 동안 게이트 전극을 완전하게 보호한다는 것이 중요하다. 이후, 습식 화한 반응(예를 들어, 에르븀용 HNO3 또는 H2SO4)을 이용하여 미반응된 금속을 제거하는 한편 도 11에 도시한 바와 같이 프로세스 단계(1100)에서와 같이 금속 실리사이드를 그대로 남겨둔다.
다른 실시예에서, N형 디바이스 실리사이드로 적절한 금속(예를 들어 에르븀)은 증착(약 150Å)되고 이후 적절한 제2 금속(예를 들어, 약 50Å의 티타늄)의 증착이 행해지며, 이에 따라 2개의 금속층을 갖는 층이 생성된다. 이후, 웨이퍼는 특정 온도에서 특정 시간(예를 들어, 450℃에서 30분)동안 어닐링되어, 금속이 실리콘과 직접 접하는 모든 위치에서 제1 및 제2 금속층을 소스 전극(1102)에서의 금속 실리사이드, 드레인 전극(1103)에서의 금속 실리사이드, 및 게이트 전극(1104)에서의 금속 실리사이드로 변환하는 화학 반응이 발생한다. 이후, 습식 화학 에칭(과산화황)을 이용하여 미반응된 금속을 제거하는 한편 금속 실리사이드를 그대로 남겨둔다.
초기에 증착된 금속층 순서를 유지하기 위해 제2 금속(예를 들어, 티타늄)을 선택하는 것이 중요하다. 예를 들어, 이전에 설명한 예시적인 프로세스에서, 에르븀 실리사이드의 하부면은 반도체 기판과 접촉하고 에르븀 실리사이드의 상부면은 티타늄 실리사이드와 접촉한다. 제2 실리사이드는, 후속 금속화 처리 단계를 위한 보다 로버스트한 에칭 스탑을 제공함으로써 개선된 제조성을 제공하고, 소스 및 드레인 전극의 최종 저항성을 줄이며, 실온 산화 환경에서 더 안정되며, 이것은 2002년 5월 16일자로 제출한 미국 특허 가출원번호 제60/381,238호에 개시되어 있다.
소스 및 드레인 실리사이드 제조 단계들은, 훨씬 높은 온도(예를 들어, 1000℃ 초과)를 요구하는 종래의 불순물 도핑된 소스/드레인 제조 프로세스와 비교하여 비교적 낮은 기판 온도(예를 들어, 700℃ 미만)를 필요로 하기 때문에, 고 유전성(high K) 유전물, 금속 게이트 또는 스트레인된(strained) 실리콘과 같이, 실리콘계 CMOS에서의 다른 비표준(non-standard) 물질은 본 발명의 CMOS 제조 프로세스 내로 쉽게 집적될 수 있으며, 이것은 2002년 5월 16일자로 제출한 미국 특허 가출원번호 제60/381,320호에 개시되어 있다.
도 12를 참조하면, 웨이퍼는, P형 디바이스(1201)의 N형 활성 영역이 노출되도록 리소그래피 기술에 의해 적절한 마스킹층으로 패터닝된다. 일 실시예에서, 마스킹층은 실리사이드 배제 마스크 산화층이다. 실리사이드 배제 마스크 산화물이 증착된다. 포토레지스트가 이어서 증착되고, 이후 그 포토레지스트를 패터닝하고, 예를 들어 버퍼링된 산화물 에칭을 이용하여 실리사이드 배제 마스크 산화층을 에칭하며, 포토레지스트를 스트리핑하여 P형 활성 영역 및 N형 디바이스가 실리사이드 배제 마스크 산화물에 의해 커버되고 이에 따라 실리사이드 형성으로부터 보호된다. PMOS 디바이스(1201) 측벽 스페이서(1001)가 실질적으로 영향을 받지 않도록 산화물 마스크 에칭용으로 높은 선택적 습식 에칭을 이용하는 것이 중요하다. 버퍼링된 산화물 에칭과 같은 습식 에칭은, 열적 성장한 측벽 산화물 또는 게이트 측벽 절연물 스페이서를 제공하는데 이용될 수 있는 다른 예시적인 물질용 에칭 레이트보다 실질적으로 높은 레이트로 증착된 산화물을 우선적으로 에칭해야 한다.
P형 디바이스 실리사이드로 적절한 금속(예를 들어, 백금)이 증착되어, 웨이퍼에 걸쳐 금속층(약, 200Å)을 제공하게 된다. 이후, 웨이퍼는 특정 온도에서 특정 시간(예를 들어, 450℃에서 45분)동안 어닐링되어, 금속이 실리콘과 직접 접하는 모든 위치에서 금속을 드레인 전극(1202)에서의 금속 실리사이드, 소스 전극(1203)에서의 금속 실리사이드, 및 게이트 전극(1204)에서의 금속 실리사이드로 변환하는 화학 반응이 발생한다. 노출되고 부분적으로 에칭된 측벽 스페이서(1001)는 실리사이드 형성 어닐링 동안 게이트 전극을 완전하게 보호한다는 것이 중요하다. 이후, 습식 화학 반응(백금용 왕수)을 이용하여 미반응된 금속을 제거하는 한편 도 12에 도시한 바와 같이 프로세스 단계(1200)에서와 같이 금속 실리사이드를 그대로 남겨둔다. 프로세스 단계(1100)(도 11에 도시) 및 프로세스 단계(1200)(도 12에 도시)를 참조하여 설명한 프로세서는, 쇼트키 배리어 CMOS용 듀얼 실리사이드 배제 마스크 프로세스의 예시적인 일 실시예를 포함한다.
듀얼 실리사이드는 하나의 실리사이드 배제 마스크만이 이용되는 다른 예시적인 실시예에 의해 제공될 수 있다. 예를 들어, N형 디바이스를 위한 적절한 금속을 증착한다. 이후, 리소그래피 기술을 이용하여 실리사이드 배제 마스킹층을 제공하고, 이에 따라 P형 디바이스의 N형 활성 영역을 노출한다. P형 디바이스용으로 적절한 제2 금속을 증착한다. 이후, 웨이퍼는, 특정 온도에서 특정 시간동안 어닐링되어, 금속이 실리콘과 직접 접하는 모든 위치에서 금속을 드레인 전극(1203)에서의 금속 실리사이드, 소스 전극(1102)에서의 금속 실리사이드, 및 게이트 전극(1104)에서의 금속 실리사이드로 변환하는 화학 반응이 발생한다. 또한, 어닐링동안, 제2 금속은 제1 금속을 통해 확산하고, 이에 따라 소스 전극(1202)에서의 금속 실리사이드, 드레인 전극(1203)에서의 금속 실리사이드, 및 게이트 전극(1204)에서의 금속 실리사이드를 형성하게 된다.
쇼트키 배리어 NMOS(1101) 및 PMOS(1201) 디바이스는 이제 완전한 상태이며 도 13에 나타낸 프로세스 단계(1300)에서와 같이 전기적 접촉될 수 있다. 도 13에 도시한 바와 같이 CMOS 인터버 회로(1300)를 형성하기 위해, 전기적 컨덕터 라인이 부가되어 게이트 전극(902,903)을 접속하여 CMOS 회로(1300)용 입력 Vg(1301)를 형성하고 드레인 전극(1103,1202)을 접속하여 CMOS 회로(1300)용 출력 Vo를 형성하게 된다. 또한, 전기적 컨덕터 라인이 부가되어 NMOS 소스 전극(1102)을 Vss(1303)에 접속하고 PMOS 소스 전극(1202)을 공급 전압 Vdd(1304)에 접속한다.
요약하면, 이 예시적인 쇼트키 배리어 CMOS 제조 프로세스를 위해 모두 8개의 마스킹 단계가 필요하다:
마스크 번호 마스크 기능
1 PMOS 비소 주입
2 NMOS 인듐 주입
3 활성
4 NMOS 인 주입
5 PMOS 보론 주입
6 게이트
7 백금 실리사이드 배제
8 에르븀 실리사이드 배제
2개 마스크 듀얼 인시츄 도핑된 폴리 프로세스를 이용하여 게이트 전극을 형성함으로써 8개의 마스크 단계들 중 하나를 줄일 수 있다. 당업자는 상기한 프로세스가 금속 소스/드레인 쇼트키 CMOS 디바이스를 얻는 단지 일예일 뿐이며 다양하게 많은 변경 및 대체물이 존재할 수 있음을 이해할 수 있다.
디바이스/시스템
도 13은, 2개의 최종 상보 MOSFET 구조(1300)에 의해 예시되는 본 발명의 예시적인 일 실시예의 단면도를 나타낸다. 이 실시예는, 소스/드레인 영역(1102, 1103)을 위한 에르븀 실리사이드로 제조된 NMOS 디바이스(1101), 및 소스/드레인 영역(1202,1203)을 위한 백금 실리사이드로 제조된 PMOS 디바이스(1201)를 포함한다. 대응하는 금속 소스/드레인(1102,1103,1202,1203)과 실리콘 기판(601)의 인터페이스를 따라 존재하는 쇼트키(또는 쇼트키와 유사한) 배리어(1312, 1313, 1322, 1323)는, 고유한 포켓(pocket) 또는 할로 임플란트(halo implant)로서 기능하며 기생 용량의 추가 없이 기능한다. 또한, 이것은, 금속 소스/드레인이 자신의 고유한 샬로우 및 높은 도전성에 의해 존재할 때 샬로우 주입된 소스/드레인 확장을 필요로 하지 않는다. 또한, 이것은, PMOS와 NMOS 디바이스 각각을 위한 전원 및 Vdd에 접촉 저항을 통해 전기적으로 접촉되는 웰 임플란트할 필요가 없다. 이에 따라, 접촉 저항을 통해 전기적으로 접촉되는 웰 임플란트, 소스/드레인 연장 주입, 및 할로/포켓 주입의 동시 제거에 의해 제조 복잡성이 상당히 감소된다. 또한, 종래에 구축된 MOS 디바이스에 비하여 다른 주요 이점이 있다.
NMOS 및 PMOS 소스 및 드레인 영역(1102,1103,1202,1203)을 위해 금속 실리사이드 소스/드레인 연장을 이용하여 쇼트키 배리어 CMOS 디바이스의 성능을 더 향상시킬 수 있으며, 이것은 2002년 5월 16일자로 제출한 미국 특허 가출원번호 제60/381,321호에 개시되어 있다.
쇼트키 배리어의 원자에 의한 급격한 성질 및 이 배리어의 매우 일관되고도 반복가능한 크기 때문에, 종래의 MOS 디바이스 특유의 통계적 편차의 2개의 소스가 실질적으로 제거된다. 종래의 디바이스에 있어서 이온 주입을 통한 도펀트 도입의 랜덤한 통계적 성질은 주입된 도펀트의 위치 및 크기에 상당한 편차를 발생한다. 이것은, 할로/포켓 및 소스/드레인 도펀트 모두에 있어서 유효하다. 그 결과는 채널 길이(L), 구동 전류, 및 누설 전류와 같은 디바이스 파라미터에서의 소정 양의 랜덤 편차이다. 이러한 편차로 인해 회로 설계가 더 어려워지고 성능 상세(specification)를 충족하지 못하는 IC로 인한 수율 손실을 통한 제조 비용에 영향을 끼치게 된다. 디바이스당 실리콘의 보다 작은 유효 체적의 채널 길이가 감소됨에 따라 문제가 심각해지고, 이에 따라 통계적 편차를 평탄하게 평균화하는 것이 덜해진다.
금속 소스/드레인(종래의 불순물 도핑된 소스/드레인을 대체)은, 위치 및 크기가 채널 크기와 독립적인 실리콘 기판(601)과 자연스럽고도 매우 일관된 원자성 급격한 쇼트키 배리어(1312,1313,1322,1323)을 갖기 때문에, 그리고 이 장벽은 필수적으로 할로/포켓 주입(이러한 불순물을 불필요하게 만듬)의 역할을 행하기 때문에, 소스/드레인 및 할로/포켓 주입동안 랜덤한 원자 배치로 인한 통계적 편차는 본질적으로 제거된다. 이러한 사실은 유효하며 채널 길이가 감소할 때 더 유효해진다.
금속 소스/드레인 MOS 트랜지스터의 다른 이점은 기생 양극 이득의 무조건적인 제거에 있다. 기생 양극 이득은, 소스/드레인 및 기판 영역을 위해 반대되는 도핑형을 이용하는 직접적인 결과이며, 래치업 및 다른 악영향이 발생할 수 있다. 소스/드레인 전극이 금속으로 구성되고 이에 따라 반도체 기판과의 쇼트키 배리어 컨택트트를 제공하게 되면, 이 기생 이득은 제거된다. 이것은 (여러 가지 중에서) 높은 방사 환경에 이상적인 금속 소스/드레인 아키텍쳐를 형성하게 된다. 또한, 기생 양극 이득의 제거로 인해 접촉 저항을 통해 PMOS 및 NMOS 디바이스용 접지 전원 및 Vdd에 각각 전기적 컨택트트되는 웰 임플란트의 필요성이 없게 되어, 처리 단계가 감소되고, 비용을 줄이고 수율을 높이게 된다. 쇼트키 배리어 CMOS는 기생 양극 액션에 민감하지 않기 때문에, 2002년 5월 16일자로 제출한 미국 특허 가출원번호 제60/381,237호에 개시되어 있는 바와 같이 파워 MOSFET 디바이스의 분야에도 응용될 수 있다.
인듐(702) 및 비소(607)층은 NMOS 및 PMOS 디바이스를 위한 채널 및 기판 도펀트로서 각각 이용된다. 이러한 도펀트 원자는 (채널 및 기판 도펀트를 위한 다른 2가지 가능한 후보인 인 및 보론에 비교하여) 실리콘 격자를 통한 비교적 낮은 확산율로 인해 이용된다. 이것은 디바이스 제조 동안 보다 큰 열적 소모비용(thermal budget)을 허용하고, 이에 따라 완성된 제품의 특징에 있어서 통계적 편차가 적어진다. 채널 및 기판 도펀트를 갖는 영역(607,702)이 접촉 저항에 전기적으로 접속되지 않는다는 것을 이해하는 것이 중요하다.
게이트 전극(902,903)은 P형 및 N형 디바이스 각각에 대하여 보론 및 인 도핑된 폴리실리콘 막으로부터 제조된다. 이 경우, (비소 및 인듐에 비교하여) 큰 고체 용해성으로 인해 보론 및 인을 이용한다.
게이트 전극의 폭은 (채널 길이(L)에 대응하여) 100nm 미만일 수 있으며, 이러한 점에서 종래의 아키텍쳐에 비해 쇼트키 배리어 아키텍쳐의 이점이 자명해진다. 이것은, 포멧 주입이 필요없기 때문에 간략화된 처리를 포함하고, 그 결과 완성된 제품의 수율 손실, 커패시턴스 및 통계적 편차가 감소된다.
디바이스들은, 이 디바이스를 서로 전기적으로 분리하도록 채널 및 기판 도펀트와 함께 동작하는 (필드 산화물이라 불리는) 열적 성장한 산화물(803)과 같은 절연층에 의해 서로 분리된다. 이 필드 산화물(803)은 LOCOS와 같은 종래의 프로세스에 의해 부분적으로 리세스된 필드 산화물(803)로 제공될 수 있으며, 또는 간단한 얇은 비리세스(non-recessed) 혹은 샬로우 산화물과 같이, 더 간단한 디바이스 분리 프로세스에 의해 제공될 수 있다. 이 경우, 때때로 산화 윈도우라 불리는 샬로우 필드 산화물은 실질적으로 소스 드레인 접합 깊이보다 작은 깊이까지 기판 내로 연장되지 않는다. 샬로우 필드 산화물을 이용함으로써 처리 단계 및 비용이 더 줄어들고 수율이 개선된다.
도 14를 참조하면, 필드 산화물(1403)은 실질적으로 에피택셜 반도체 기판(601)내로 리세스되지 않은 간단한 박막 산화물이다. 이 예시적인 실시예에서, 접촉 저항에 전기적으로 접촉되지 않은 선택사항인 웰 임플란트(1405,1406)를 이용하여 PMOS 및 NMOS 디바이스 각각을 분리할 수 있다. 접촉 저항에 전기적으로 접속된 웰 임플란트는 인버터 회로에서의 PMOS 및 NMOS 디바이스용으로 필요하지 않다는 것을 주목하는 것이 중요하다. 선택사항인 웰 임플란트를 이용하면, 도 6에 나타낸 프로세스 단계(600)동안 추가 비소 주입 단계가 제공되어 비소 웰(1405)이 발생하며, 도 7에 나타낸 프로세스 단계(700)동안 추가 인듐 주입 단계가 제공되어 인듐 웰(1406)이 발생할 것이다. 웰 임플란트(1405,1406)는 접촉 저항에 전기적으로 접촉될 필요가 없다.
도 15는, 쇼트키 배리어 CMOS 인버팅 회로 및 그 회로의 전형적인 동작과 바이어싱 상태에 의해 예시화된 본 발명의 바람직한 실시예의 상면도를 나타낸다. PMOS 디바이스(1502)의 소스(1501)는 양의 전원(Vdd;1503)에 접속되는 한편 NMOS 디바이스(1505)의 소스(1504)는 흔히 그라운드인 Vss(1506)에 접속된다. 게이트 컨택트트(1507,1508)는 공통 입력 전기적 접속(Vg;1509)을 공유하고 드레인 컨택트트(1510,1511)는 공통 출력 전기적 접속(Vo;1512)을 공유한다. PMOS 디바이스(1502) 및 NMOS 디바이스(1505)는, 디바이스 분리를 위해 간단한 얇은 산화물을 이용할 때, 선택사항인 웰 임플란트(1520,1521)를 구비한다. 웰 임플란트(1520,1521)는 접촉 저항에 전기적으로 접속되지 않는다. 바이어싱 상태의 예시적인 세트에 의해, 2개 디바이스(1502,1505)의 공통 드레인 접속에서의 출력 전압(Vo;1512)은 게이트에서의 입력 전압(Vg;1509)에 의존한다. Vg(1509)가 높으면(일반적으로 Vdd;1503), N형 디바이스(1505)는 온 상태로 되고 P형 디바이스(1502)는 오프 상태로 된다. 즉, N형 디바이스(1505)의 채널 영역이 도전되는 한편 P형 디바이스(1502)의 채널 영역은 도전되지 않는다. 그 결과출력 전압(Vo;1512)이 작은값(Vss;1506)으로 변경된다. 그 반대의 경우는, Vg(1509)가 작을 때(일반적으로 Vss(1506)) 발생한다. N형 디바이스(1505)는 이제 오프 상태이고 P형 디바이스(1502)는 온 상태이며, 출력 전압(Vo;1512)은 P형 소스의 출력 전압, 즉 Vdd(1503)로 변경되어, 인버팅 기능을 효율적으로 제공하게 된다. 쇼트키 배리어 CMOS 회로는 감소된 온도에서 동작하여 전력 및 속도 성능을 더 향상시킬 수 있으며, 이것은 2002년 5월 16일자로 제출한 미국 특허 가출원번호 제60/388,659호에 개시되어 있다.
당업자는, 상기한 CMOS 인버터 회로가 상보성 쇼트키 배리어 PMOS 및 NMOS 트랜지스터를 이용하는 단지 일예일 뿐이며, 본 발명의 사상 및 범위로부터 벗어나지 않고 집적 회로에서의 PMOS 및/또는 NMOS 트랜지스터를 다양하게 변경할 수 있다는 것을 이해할 수 있다.
상기한 설명은 많은 특정 사항을 포함하고 있지만, 이것이 본 발명의 범위를 제한하는 것은 아니며, 단지 바람직한 실시예에 불과하다. 당업자는, 다른 많은 변경이 가능하다는 것을 이해할 수 있다. 예를 들어, 소스/드레인 금속용으로 많은 가능성있는 후보가 존재한다. 또한, 박막 산화층을 금속과 실리콘 기판 사이에 삽입하는 것이 이점으로 될 수 있다. 실리콘 기판 자체는 다른 여러 반도체들 또는 SOI와 같은 기판 형으로 대체될 수 있다. 또한, 층 또는 소자간의 경계는 항상 완만해지거나 다른 물질이나 인터페이스 에이전트가 개재되어 성능을 개선할 수 있다. 본 발명은, 본 명세서에 참고로 개시된 문헌들 또는 상기한 특징들의 다양한 순열 중 임의의 것을 포함하는 CMOS 디바이스, 및 본 명세서에 참고로 개시된 문헌들이나 본 명세서에서 설명한 제조 기술의 임의의 순열을 포함하는 CMOS 제조 프로세스를 포함한다.
바람직한 실시예를 참조하여 본 발명을 설명하였지만, 당업자는 본 발명의 사상 및 범위로부터 벗아나지 않고 그 형태 및 상세에 있어서 다양하게 변경을 행할 수 있음을 이해할 수 있다.

Claims (26)

  1. 반도체 기판상의 CMOS 디바이스로서,
    P형 채널 도펀트들을 구비하는 적어도 하나의 쇼트키 배리어 NMOS 디바이스,
    N형 채널 도펀트들을 구비하는 적어도 하나의 쇼트키 배리어 PMOS 디바이스, 및
    오믹 컨택트들을 통해 전기적으로 접촉되지 않는 적어도 하나의 상기 P형 및 N형 채널 도펀트
    를 포함하는 CMOS 디바이스.
  2. 반도체 기판상의 CMOS 디바이스로서,
    적어도 하나의 쇼트키 배리어 NMOS 디바이스 - 상기 쇼트키 배리어 NMOS 디바이스는 적어도 하나의 쇼트키 배리어 NMOS 활성 영역내에 위치함 -,
    적어도 하나의 쇼트키 배리어 PMOS 디바이스 - 상기 쇼트키 배리어 PMOS 디바이스는 적어도 하나의 쇼트키 배리어 PMOS 활성 영역내에 위치함 -, 및
    오믹 컨택트트들을 통해 전기적으로 접촉되지 않는 상기 쇼트키 배리어 NMOS 활성 영역 및 상기 쇼트키 배리어 PMOS 활성 영역 중 적어도 하나에 있는 적어도 하나의 웰 임플란트
    를 포함하는 CMOS 디바이스.
  3. 반도체 기판상의 CMOS 디바이스로서,
    적어도 하나의 쇼트키 배리어 NMOS 디바이스,
    적어도 하나의 쇼트키 배리어 PMOS 디바이스, 및
    상기 디바이스들을 전기적으로 절연하기 위한 수단
    을 포함하며,
    상기 수단은 상기 반도체 기판에 리세스되지 않는 CMOS 디바이스.
  4. 반도체 기판상의 CMOS 디바이스로서,
    적어도 하나의 쇼트키 배리어 NMOS 디바이스를 구비하는 적어도 하나의 쇼트키 배리어 NMOS 활성 영역,
    적어도 하나의 쇼트키 배리어 PMOS 디바이스를 구비하는 적어도 하나의 쇼트키 배리어 PMOS 활성 영역, 및
    쇼트키 배리어 NMOS 활성 영역 및 쇼트키 배리어 PMOS 활성 영역에 대한 절연을 제공하는 적어도 하나의 필드 영역
    을 포함하며,
    상기 필드 영역은 상기 반도체 기판에 리세스되지 않는 전기 절연체를 포함하는 CMOS 디바이스.
  5. 반도체 기판상에 CMOS 디바이스를 제조하기 위한 방법으로서,
    적어도 하나의 쇼트키 배리어 NMOS 활성 영역을 제공하는 단계,
    적어도 하나의 쇼트키 배리어 PMOS 활성 영역을 제공하는 단계,
    제1 타입의 금속을 적어도 하나의 쇼트키 배리어 NMOS 활성 영역의 적어도 일부 영역들에 형성하면서, 상기 제1 타입의 금속이 상기 반도체 기판의 다른 영역들에 형성되는 것을 방지하는 단계, 및
    제2 타입의 금속을 적어도 하나의 쇼트키 배리어 PMOS 활성 영역의 적어도 일부 영역들에 형성하면서, 상기 제2 타입의 금속이 상기 반도체 기판의 다른 영역들에 형성되는 것을 방지하는 단계
    를 포함하는 CMOS 디바이스 제조 방법.
  6. 듀얼 배제 마스크 프로세스를 이용하여 반도체 기판상에 CMOS 디바이스를 제조하기 위한 방법으로서,
    적어도 하나의 게이트 전극 및 노출된 반도체 기판의 영역을 포함하는 적어도 하나의 쇼트키 배리어 NMOS 활성 영역을 제공하는 단계,
    적어도 하나의 게이트 전극 및 노출된 반도체 기판의 영역을 포함하는 적어도 하나의 쇼트키 배리어 PMOS 활성 영역을 제공하는 단계,
    상기 쇼트키 배리어 PMOS 활성 영역내 노출된 반도체 기판의 영역에 제1 타입의 금속을 형성하는 것을 방지하기 위한 제1 배제 마스크층을 제공하면서 노출하여, 상기 제1 타입의 금속을 상기 쇼트키 배리어 NMOS 활성 영역의 상기 노출된 반도체 기판의 영역에 형성하는 단계, 및
    상기 쇼트키 배리어 NMOS 활성 영역내 노출된 반도체 기판의 영역에 제2 타입의 금속을 형성하는 것을 방지하기 위한 제2 배제 마스크층을 제공하면서 노출하여, 상기 제2 타입의 금속을 상기 쇼트키 배리어 PMOS 활성 영역의 상기 노출된 반도체 기판의 영역에 형성하는 단계
    를 포함하는 CMOS 디바이스 제조 방법.
  7. 제6항에 있어서,
    상기 쇼트키 배리어 NMOS 및 PMOS 활성 영역들내 상기 게이트 전극들은 전기적으로 절연하는 측벽 스페이서를 구비하며,
    상기 방법은,
    측벽 스페이서 에칭 레이트보다 큰 제1 배제 마스크층 에칭 레이트를 갖는 에칭을 이용하여 상기 쇼트키 배리어 PMOS 활성 영역을 위한 상기 제1 배제 마스크층을 패터닝하여, 상기 쇼트키 배리어 NMOS 활성 영역내 상기 반도체 기판을 노출하는 단계 - 상기 쇼트키 배리어 NMOS 활성 영역은 상기 노출된 게이트 전극들에 인접하는 상기 노출된 반도체 기판의 적어도 일부 영역들을 구비함 -,
    상기 노출된 반도체 기판과 반응하는 금속층을 제공함으로써 상기 쇼트키 배리어 NMOS 활성 영역 일부분의 노출된 반도체 기판 영역들에 쇼트키 또는 쇼트키형 컨택트를 제공하는 단계 - 상기 측벽 스페이서는 게이트 전극 측벽들과 상기 금속층간의 화학 반응에 대하여 연속적인 배리어를 제공함 -,
    측벽 스페이서 에칭 레이트보다 큰 제2 배제 마스크층 에칭 레이트를 갖는 에칭을 이용하여 상기 쇼트키 배리어 NMOS 활성 영역을 위한 상기 제2 배제 마스크층을 패터닝하여, 상기 쇼트키 배리어 PMOS 활성 영역내 상기 반도체 기판을 노출하는 단계 - 상기 쇼트키 배리어 PMOS 활성 영역은 상기 노출된 게이트 전극들에 인접하는 상기 노출된 반도체 기판의 적어도 일부 영역들을 구비함 -, 및
    상기 노출된 반도체 기판과 반응하는 쇼트키 금속층을 제공함으로써 상기 쇼트키 배리어 PMOS 활성 영역 일부분의 상기 노출된 반도체 기판 영역들에 쇼트키 또는 쇼트키형 컨택트를 제공하는 단계 - 상기 측벽 스페이서는 게이트 전극 측벽들과 상기 금속층간의 화학 반응에 대하여 연속적인 배리어를 제공함 -
    를 더 포함하는 CMOS 디바이스 제조 방법.
  8. 듀얼 배제 마스크 프로세스를 이용하여 반도체 기판상에 CMOS 디바이스를 제조하기 위한 방법으로서,
    적어도 하나의 게이트 전극을 상기 반도체 기판의 적어도 하나의 쇼트키 배리어 N형 활성 영역에 제공하는 단계 - 상기 게이트 전극은 전기적으로 절연하는 측벽 스페이서를 구비함 -,
    적어도 하나의 게이트 전극을 상기 반도체 기판의 적어도 하나의 쇼트키 배리어 P형 활성 영역에 제공하는 단계 - 상기 게이트 전극은 전기적으로 절연하는 측벽 스페이서를 구비함 -,
    상기 쇼트키 배리어 P형 활성 영역을 위한 제1 배제 마스크층 - 상기 배제 마스크층은 측벽 스페이서 에칭 레이트보다 큰 배제 마스크층 에칭 레이트를 갖는 에칭을 이용하여 패턴됨 - 을 제공하여, 상기 쇼트키 배리어 N형 활성 영역내 상기반도체 기판의 적어도 일부를 노출하는 단계,
    상기 노출된 반도체 기판과 반응하는 얇은 금속층을 제공함으로써 상기 쇼트키 배리어 N형 활성 영역의 노출된 반도체 기판에 쇼트키 또는 쇼트키형 컨택트를 제공하는 단계 - 상기 노출된 측벽 스페이서는 상기 게이트 전극 측벽들과 상기 얇은 금속층간의 화학 반응에 대하여 연속적인 배리어를 제공함 -,
    상기 쇼트키 배리어 N형 활성 영역을 위한 제2 배제 마스크층 - 상기 배제 마스크층은 측벽 스페이서 에칭 레이트보다 큰 배제 마스크층 에칭 레이트를 갖는 에칭을 이용하여 패턴됨 - 을 제공하여, 상기 쇼트키 배리어 P형 활성 영역의 적어도 일부분에 있는 상기 반도체 기판을 노출하는 단계, 및
    상기 노출된 반도체 기판과 반응하는 쇼트키 컨택트 매질을 제공함으로써 상기 쇼트키 배리어 P형 활성 영역의 상기 노출된 반도체 기판에 쇼트키 또는 쇼트키형 컨택트를 제공하는 단계 - 상기 노출된 측벽 스페이서는 상기 게이트 전극과 상기 쇼트키 컨택트 매질간의 화학 반응에 대하여 연속적인 배리어를 제공함 -
    를 포함하는 CMOS 디바이스 제조 방법.
  9. 제8항에 있어서,
    상기 쇼트키 배리어 P형 활성 영역의 소스 전극과 드레인 전극은 백금 실리사이드, 팔라듐 실시사이드 및 이리듐 실리사이드로 구성되는 그룹의 어느 하나로부터 형성되는 CMOS 디바이스 제조 방법.
  10. 제8항에 있어서,
    상기 쇼트키 배리어 N형 활성 영역의 소스 전극과 드레인 전극은 희토류 실리사이드들로 구성되는 그룹의 어느 하나로부터 형성되는 CMOS 디바이스 제조 방법.
  11. 제8항에 있어서,
    상기 쇼트키 배리어 P형 활성 영역의 소스 및 드레인 전극들 중 적어도 하나는, 상기 반도체 기판과 함께 쇼트키 또는 쇼트키형 컨택트를 상기 소스 및 드레인 전극들 사이에 있는 채널에 인접하는 적어도 일부 영역들에 형성하는 CMOS 디바이스 제조 방법.
  12. 제8항에 있어서,
    상기 쇼트키 배리어 N형 활성 영역의 소스 또는 드레인 전극들 중 적어도 하나는, 상기 반도체 기판과 함께 쇼트키 또는 쇼트키형 컨택트를 상기 소스 및 드레인 전극들 사이에 있는 채널에 인접하는 적어도 일부 영역들에 형성하는 CMOS 디바이스 제조 방법.
  13. 제8항에 있어서,
    상기 쇼트키 배리어 P형 활성 영역의 소스 및 드레인 전극들 중 적어도 하나와 상기 반도체 기판 사이의 전체 인터페이스는 상기 반도체 기판과 함께 쇼트키컨택트 또는 쇼트키형 영역을 형성하는 CMOS 디바이스 제조 방법.
  14. 제8항에 있어서,
    상기 쇼트키 배리어 N형 활성 영역의 소스 및 드레인 전극들 중 적어도 하나와 상기 반도체 기판 사이의 전체 인터페이스는 상기 반도체 기판과 함께 쇼트키 컨택트 또는 쇼트키형 영역을 형성하는 CMOS 디바이스 제조 방법.
  15. 제8항에 있어서,
    상기 게이트 전극은 모든 채널 도핑 프로세스들이 완료된 후에 제공되는 CMOS 디바이스 제조 방법.
  16. 제8항에 있어서,
    채널 도펀트들은 상기 쇼트키 배리어 P형 및 쇼트키 배리어 N형 활성 영역들을 위해 상기 반도체 기판에 도입되는 CMOS 디바이스 제조 방법.
  17. 제8항에 있어서,
    채널 도펀트들이 상기 반도체 기판에 도입되어, 도펀트 농도는 수직 방향으로는 크게 변하고, 쇼트키 배리어 P형 및 쇼트키 배리어 N형 활성 영역들에 대한 측면 방향으로는 일반적으로 일정한 CMOS 디바이스 제조 방법.
  18. 제8항에 있어서,
    채널 도펀트들은 비소, 인, 안티몬, 보론, 인듐 및 갈륨으로 구성되는 그룹으로부터 선택되는 CMOS 디바이스 제조 방법.
  19. 제8항에 있어서,
    상기 쇼트키 배리어 P형 및 N형 활성 영역들의 소스 및 드레인 전극들이 제공되어 채널 길이가 100nm 이하이거나 동일한 CMOS 디바이스 제조 방법.
  20. 제8항에 있어서,
    상기 게이트 전극은,
    전기적으로 절연하는 층을 포함하는 게이트 절연체를 상기 반도체 기판상에 제공하는 단계,
    전도성 막을 상기 절연층상에 증착하는 단계,
    상기 전도성 막을 패터닝하고 에칭하여 상기 게이트 전극을 형성하는 단계, 및
    적어도 하나의 얇은 절연층을 상기 게이트 전극의 적어도 하나의 측벽상에 제공함으로써 전기적으로 절연하는 측벽 스페이서를 형성하는 단계
    에 의해 제공되는 CMOS 디바이스 제조 방법.
  21. 제20항에 있어서,
    상기 게이트 절연체는 4.0보다 큰 유전율을 갖는 CMOS 디바이스 제조 방법.
  22. 제20항에 있어서,
    상기 게이트 절연체는 금속 산화물들로 구성되는 그룹의 어느 하나로부터 형성되는 CMOS 디바이스 제조 방법.
  23. 제8항에 있어서,
    상기 반도체 기판이 스트레인되는 CMOS 디바이스 제조 방법.
  24. 제8항에 있어서,
    상기 쇼트키 배리어 N형 활성 영역의 상기 노출된 반도체 기판내 쇼트키 또는 쇼트키형 컨택트는, 상기 노출된 반도체 기판과 접촉하는 제1 얇은 금속층, 및 상기 제1 얇은 금속층과 접촉하는 제2 얇은 금속층을 제공함으로써 제공되며, 상기 제1 및 제2 얇은 금속층들은 열 어닐닝에 의해 상기 노출된 반도체 기판과 반응하는 CMOS 디바이스 제조 방법.
  25. 제24항에 있어서,
    상기 제2 얇은 금속층은 티타늄으로부터 형성되는 CMOS 제조 방법.
  26. 쇼트키 배리어 소스 및 드레인 전극들을 구비한 CMOS 디바이스로서,
    적어도 하나의 쇼트키 배리어 NMOS 디바이스, 및
    적어도 하나의 쇼트키 배리어 PMOS 디바이스
    를 포함하며,
    상기 NMOS 및 PMOS 디바이스들은 전기적으로 접속되는 CMOS 디바이스.
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