JPH045957B2 - - Google Patents

Description

【発明の詳細な説明】 ＜産業上の利用分野＞ この発明は、入力パルス信号の周期を測定する
パルス周期測定回路の改良に関するものである。

＜従来技術＞ 入力パルス信号の周期は、このパルス信号の周
期より充分短い周期のクロツクを入力パルス信号
の周期の間カウントして測定する。このようなパ
ルス周期測定回路を第４図に示す。第４図におい
て、１はクロツク発生手段であり、一定周期のク
ロツクを発生する。このクロツクはリングカウン
タ２に入力され、カウントされる。このリングカ
ウンタ２のカウント値はラツチ手段３に入力され
る。４は同期化手段であり、同期を測定する入力
パルス信号が入力され、その信号をクロツク発生
手段１のクロツクに同期させる。同期化手段４は
２つのＤ型フリツプフロツプ４１，４２で構成さ
れる。フリツプフロツプ４１のクロツク端子に入
力クロツク信号が入力され、その反転出力はデ
ータ端子Ｄに、非反転出力Ｑはフリツプフロツプ
４２のデータ端子Ｄに接続される。フリツプフロ
ツプ４２のクロツク端子にはクロツク発生手段１
のクロツクが入力され、その反転出力はフリツ
プフロツプ４１のリセツト端子に接続されると共
に、外部に出力される。この同期化手段の出力に
より、リングカウンタ２のカウント出力をラツチ
手段３にラツチする。リングカウンタ２の段数は
充分長い入力パルス信号の周期にたいしてもカウ
ンタが一巡しないようにに設定される。

このような構成において、ラツチ手段３にラツ
チされた値を図示しない外部回路で読みだし、そ
の直前にラツチされていた値との差をとることに
より、入力パルス信号の周期を測定することが出
来る。

＜発明が解決すべき問題点＞ しかしながらこの様なパルス周期測定回路には
次のような問題点がある。リングカウンタ２はそ
のカウント値が一巡すると最初にもどつて同じ動
作を繰返す。そのため、予期したものより長い周
期の入力パルス信号が入力されると、リングカウ
ンタ２が一巡してしまい、正確な周期が測定出来
なくなる。

＜発明の目的＞ この発明の目的は、リングカウンタが一巡して
正確な周期が測定出来なくなるとエラー信号を出
力するパルス周期測定回路を提供することにあ
る。

＜問題点を解決するための手段＞ 前記問題点を解決するために、本発明ではクロ
ツクが入力される第１のカウンタと、前記クロツ
クが入力され、前記第１のカウンタと同じ段数を
有しかつそのキヤリーがラツチされる第２のカウ
ンタと、この第２のカウンタにラツチされたキヤ
リー出力と前記第１のカウンタの出力をラツチす
るラツチ手段と、その周期が測定される入力パル
ス信号が入力され、前記クロツクに同期させる同
期化手段とを有し、この同期化手段の出力によ
り、前記第１のカウンタの出力および第２のカウ
ンタのラツチされたキヤリー出力を前記ラツチ手
段にラツチすると共に前記第２のカウンタをクリ
ヤするようにしたものである。

＜実施例＞ 第１図に本発明に係るパルス周期測定回路の一
実施例を示す。なお、第４図と同じ要素には同一
符号を付し、説明を省略する。第１図において、
２はリングカウンタであり、例えばナシヨナルセ
ミコンダクタ社の4bitカウンタである74HC161を
用いる。１０はリングカウンタ２と同じ段数を有
し、そのキヤリーがラツチされるカウンタであ
り、例えば4bitカウンタの74HC161とそのキヤリ
ーをラツチするラツチで構成する。１１はラツチ
手段であり、リングカウンタ２の段数より１段多
い段数を有する。このラツチ手段１１にはリング
カウンタ２のカウント出力およびカウンタ１０の
ラツチされたキヤリーが入力される。カウンタ１
０のクリヤ端子CLRには同期化手段４の出力が
入力される。

次にこの実施例の動作を第２図タイムチヤート
に基づいて説明する。なお、このタイムチヤート
はリングカウンタ２およびカウンタ１０として
2bitのカウンタを用いた場合を示す。第２図にお
いて、Ａはクロツク発生手段１の出力クロツク、
Ｂはリングカウンタ２のカウント出力である。Ｂ
の数字は出力値を表す。リングカウンタ２はこの
クロツクによりカウントアツプされる。Ｃは入力
パルス信号であり、同期化手段４によりクロツク
Ａの立ちさがりに同期した信号Ｄに変換される。
Ｅはカウンタ１０のキヤリー信号、Ｆはカウント
出力である。カウンタ１０の出力すなわち出力
Ｅ，Ｆは出力Ｄでクリヤされる。また、リングカ
ウンタ２のカウント出力Ｂおよびカウンタ１０の
ラツチされたキヤリー信号Ｅは出力Ｄの立下がり
のタイミングでラツチ手段１１にラツチされる。
ラツチ手段１１にラツチされた値は適当なタイミ
ングで図示しない外部手段で読みだされ、その差
から入力パルス信号の周期が測定される。このよ
うな動作において、時刻、、、は同期化
手段４の出力が立ちさがるタイミングである。時
刻との間、およびとの間ではカウンタ１
０はオーバーフローしないので、キヤリーＥは発
生しない。時刻との間は長く、時刻でキヤ
リーＥがたちあがる。このキヤリー信号Ｅはその
まま保持され、時刻すななわちＤの立ち下がり
のタイミングでラツチ手段１１にエラー信号とし
てラツチされると共にカウンタ１０はクリヤされ
る。Ｇはラツチ手段１１にラツチされたエラー信
号を示す。このエラー信号があると、入力パルス
信号の周期が正確に測定されていないと判断す
る。

第３図は入力パルス信号が２個ある場合の実施
例を示す。なお、第１図実施例と同じ要素には同
一符号を付し、説明を省略する。この実施例は同
期化手段４、カウンタ１０、ラツチ手段１１を２
系列設置し、その各々に入力パルス信号を入力す
る。すなわち、入力パルス信号１は同期化手段４
に入力し、この同期化手段４の出力でリングカウ
ンタ２の出力およびカウンタ１０のラツチされた
キヤリーをラツチ手段１１にラツチすると共にカ
ウンタ１０をクリヤする。入力パルス信号２は同
期化手段１２に入力され、この同期化手段１２の
出力でリングカウンタ２の出力およびカウンタ１
３のラツチされたキヤリー信号をラツチすると共
にカウンタ１３をクリヤする。同期化手段４と１
２、カウンタ１０と１３、ラツチ手段１１と１４
はそれぞれ同じものである。このようにすると、
クロツク発生手段１およびリングカウンタ２を共
通にできるので、構成が簡単になる。なお、入力
パルス信号が３個以上の場合でも同期化手段、カ
ウンタ、ラツチ手段からなる系列を入力パルス信
号の個数だけ設ければよい。

＜発明の効果＞ 以上、実施例に基づいて具体的に説明したよう
にこの発明ではクロツク発生手段の出力クロツク
を第１のカウンタおよび第１のカウンタと同じ段
数を有しかつそのキヤリーがラツチされる第２の
カウンタと、入力パルス信号が入力され、このパ
ルス信号を前記クロツクに同期させる同期化手段
と、ラツチ手段とを有し、この同期化手段の出力
により前記第１のカウンタおよび第２のカウンタ
の出力をラツチ手段にラツチすると共に第２のカ
ウンタをクリヤするようにした。そのため、第１
のカウンタがオーバーフローしてもオーバーフロ
ーしたことを示すエラー信号がラツチ手段にラツ
チされるので、予想した周期より長い周期の入力
パルス信号が入力して第１のカウンタがオーバー
フローしても間違つた測定を行うことはなくなる
という効果がある。

【図面の簡単な説明】

第１図は本発明に係るパルス周期測定回路の一
実施例を示す構成図、第２図は動作を説明する為
のタイムチヤート、第３図は他の実施例を示す構
成図、第４図は従来のパルス周期測定回路の構成
を示す構成図である。 １……クロツク発生手段、２……リングカウン
タ、３，１１，１４……ラツチ手段、４……同期
化手段、１０，１３……カウンタ。

Claims (1)

【特許請求の範囲】
1. １ クロツクが入力される第１のカウンタと、前
   記クロツクが入力され、前記第１のカウンタと同
   じ段数有しかつそのキヤリー出力がラツチされる
   第２のカウンタと、この第２のカウンタのラツチ
   されたキヤリー出力と前記第１のカウンタの出力
   をラツチするラツチ手段と、その周期が測定され
   るパルス信号が入力され、このパルス信号を前記
   クロツクに同期させる同期化手段とを有し、この
   同期化手段の出力により前記第１のカウンタの出
   力および第２のカウンタのラツチされたキヤリー
   出力を前記ラツチ手段にラツチすると共に前記第
   ２のカウンタをクリヤすることを特徴とするパル
   ス周期測定回路。