JPH05283607A

JPH05283607A - 半導体集積回路装置及びそれを利用した計算機システム

Info

Publication number: JPH05283607A
Application number: JP4319802A
Authority: JP
Inventors: Satoru Kokuni; 哲小國; Kazumichi Yamamoto; 一道山本; Noboru Masuda; 昇益田; Eiki Kamata; 栄樹釜田; Minoru Yamada; 稔山田; Keiichiro Nakanishi; 敬一郎中西
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-02-03
Filing date: 1992-11-30
Publication date: 1993-10-29

Abstract

(57)【要約】【目的】計算機実装技術における従来のモジュール実装
技術のいくつかの欠点を克服し、より高密度な実装を実
現する半導体集積回路装置及び、より高速な計算機シス
テムの構成方法を提供する。【構成】１個のＬＳＩチップ２イ〜２ヘとほぼ同数の回
路素子を集積した大型ＬＳＩ１上に、複数のＬＳＩチッ
プ例えば６個としてＬＳＩチップ２イ〜２ヘを搭載し、
各ＬＳＩチップ２イ〜２ヘは大型ＬＳＩ１に設けられた
論理回路を介して接続する。計算機システムを構成する
場合は、複数台の命令処理装置を構成する複数のＬＳＩ
チップを、システム制御装置の調停回路やキャッシュデ
ィレクトリ記憶装置等を構成する大型ＬＳＩの主面上に
搭載し、さらにキャッシュ記憶装置を構成するＬＳＩチ
ップも搭載し、それらの間を電気的に接続する。【効果】大規模なシステムをコンパクト化することがで
き、命令処理装置からシステム制御装置へのアクセスも
高速に行なえる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置に
係り、特に大型の集積回路基板上に複数の半導体集積回
路素子を搭載した半導体集積回路装置に関し、さらに、
その製造方法及びそれを用いた計算機システムに関す
る。

【０００２】

【従来の技術】まず、計算機システムに関する従来の実
装技術について述べる。大型汎用計算機の実装技術とし
て従来知られているものに、例えば、日経エレクトロニ
クス、１９９０年１２月１０日号（No.515）「大型コン
ピュ−タＭ−８８０の処理方式とハ−ドウエア技術」で
述べられている実装がある。ここで述べられている実装
は、１個のＬＳＩチップが半田バンプを介して１個のセ
ラミック配線基板上にフェイスダウンで搭載されてＬＳ
Ｉパッケ−ジと呼ばれているものに封止され、複数個の
ＬＳＩパッケ−ジが半田バンプを介して１個のセラミッ
ク配線基板上に搭載されてモジュ−ルと呼ばれているも
のを形成し、モジュ−ルの下面に構成された入出力ピン
がプリント配線基板に構成されたスル−ホ−ルに差し込
まれることにより、モジュ−ルがプリント配線基板上に
搭載されてボ−ドを形成している、といったものであ
る。以下、本明細書中では、このような実装技術をモジ
ュール実装技術と呼び、また、ある程度量産されている
ＬＳＩの中で最も高度な加工技術を用いて生産され、許
容範囲内の歩留まりを確保できる程度の寸法を持ったＬ
ＳＩを「ＬＳＩチップ」と呼ぶことにする。

【０００３】モジュール実装技術では、ＬＳＩチップが
セラミック配線基板の１つの平面上に配置されるため、
ＬＳＩチップ数が増加するとセラミック配線基板の面積
が増大し、ＬＳＩチップ間を接続する配線の配線長が増
加するという傾向がある。このような長距離の配線によ
り高速信号伝送を行う場合には、配線の終端における信
号の反射を防ぐため、整合伝送を行う必要がある。図５
は、モジュールにおける信号伝送の様子を示す模式図で
ある。例えば、ＬＳＩチップ２ｃからＬＳＩチップ２ｄ
への信号の伝送は、セラミック配線基板上の配線１０１
を経由して行われる。この場合、ＬＳＩチップ２ｄの入
力端での反射を防ぐため、配線１０１には、終端抵抗１
０２が必要となる。

【０００４】また、モジュール実装技術よりもさらに高
密度に実装を実現する手段として、ウエーハ・スケール
集積回路装置を用いる方法が知られている。このウエー
ハ・スケール集積回路装置を用いて複数のＬＳＩを同一
のウエーハ上に集積し、かつＬＳＩ間の配線も同一ウエ
ーハ上で行うことにより、モジュール実装技術より高密
度な実装が期待できる。しかしながら、ウエーハ・スケ
ール集積回路装置ではプロセス段階で発生する欠陥が、
ある確率で必ず存在するという、いわゆる歩留りの問題
があり、高密度に回路を集積しても、満足に動作する確
率が極めて低いという問題がある。この点に関しては、
設計の際、冗長な論理回路を予めウエーハ上に配置して
おき、プロセス段階で発生した欠陥を回避、救済する技
術が検討されている。

【０００５】他方、特開平２−181465号公報において
は、あらかじめ良品検査の終了したＬＳＩチップを複数
個ウエーハ上に垂直に固定するなどして実装し、ウエー
ハとチップをあわせたシステムとして歩留りを向上させ
る、いわゆるハイブリッド型のウエーハ・スケール集積
回路装置の実装構造が提案されている。この方法によれ
ば、モジュール実装技術に比べて配線ピッチを微細化で
き、実装効率を向上させることができるなどの点で有利
である。

【０００６】また他方、特開平３−69150号公報におい
ては、あるＬＳＩ上に他の１個のＬＳＩを搭載してボン
ディングするＬＳＩ実装構造が開示されている。この方
法によれば、あるＬＳＩとそれに搭載されたＬＳＩとの
間では、配線基板を介さずに接続可能であると同時に、
ＬＳＩ間の配線距離を短縮できるため、動作を高速化す
ることができる。

【０００７】次に、従来の大型汎用計算機システムにつ
いて考えると、計算機システムは、複数の命令処理装置
（＝ＩＰ）と、複数のシステム制御装置（＝ＳＣ）と、
１個の主記憶装置（＝ＭＳ）、入出力制御装置（＝ＩＯ
Ｐ）及び入出力装置（＝ＩＯ）から構成されている。各
ＩＰでは命令の実行が行なわれ、ＭＳにはプログラムや
データが格納されている。ＩＯＰはＩＯとＳＣとの接続
及びデータの転送の制御を行い、ＩＯは、例えばディス
クなどの大容量記憶装置や拡張記憶装置、コンソール端
末装置などとの情報の入出力を行う。また、ＳＣは、各
ＩＰ、ＭＳ及びＩＯＰの接続状態を制御し、各装置間で
のデータの転送等の制御を行なう。比較的小規模な計算
機システムにおいてはＳＣの機能をＩＰが分散して持っ
ている場合もある。

【０００８】ＩＰは頻繁にＭＳ上のデータを読み出した
りＭＳへ書き込んだりするが、ＭＳのデ−タ読み出しや
書き込み速度は、ＩＰの命令処理速度に比べて遅いの
で、今日では、通常、ＭＳに比べて小容量であるが高速
なデ−タの読み出しや書き込みの行えるキャッシュ記憶
装置を設け、ここにＭＳ上の一部のデータの写しを格納
している。このキャッシュ記憶装置をＩＰやＳＣに設置
した場合、それぞれバッファストレジ（＝ＢＳ）、ワ−
クストレジ（＝ＷＳ）と呼ばれている。計算機システム
の記憶方式として、ＢＳとＷＳの両方設けるいわゆる３
階層記憶方式と、ＢＳのみ設けるいわゆる２階層記憶方
式とがある。

【０００９】ＩＰの内部には、命令を読み出しデコード
する命令処理回路（＝ＩＵ）、ＢＳ及びそれを管理する
回路からなるバッファ回路（＝ＢＵ）、命令の実行を行
なう演算回路（＝ＥＵ）及びマイクロプログラムを格納
している制御記憶回路（＝ＣＳ）がある。

【００１０】計算機システムにおける動作は通常次のよ
うに行なわれる。ＩＰにおいて、ＩＵは、その内部にあ
るプログラムカウンタの指示する命令をＢＳから読み出
し命令をデコードし、命令のデコード結果の内容に従っ
てＩＵもしくはＥＵ内にあるレジスタまたはＢＳよりオ
ペランドを読み出す。次にＥＵは、読み出されたオペラ
ンドを用い命令のデコード結果に従って演算を行なう。
この時、演算を行なうための制御情報としてＣＳからマ
イクロプログラムの読み出しを行なう。そして、演算の
結果をレジスタもしくはＢＳに格納する。なお、プログ
ラムカウンタは命令の実行毎に更新される。

【００１１】ＩＰは以上のような一連の動作を繰り返し
て命令を実行していく。今日の多くの計算機システムで
は、この一連の動作をいくつかのステージに分割して、
ある命令の１ステージが完了すれば次の命令のそのステ
ージの実行を開始することにより、数命令をオーバラッ
プさせて順次実行している。これは命令パイプライン方
式（先行制御方式）と呼ばれている。

【００１２】ところで、ＩＰは命令実行中に、命令とデ
ータをＢＳに読み出しや書き込みのためにアクセスする
が、アクセスした時に所望の命令やデータがＢＳにある
（＝ＩＮＢＳ）場合には上記のように命令実行が行われ
るが、ＢＳにない（＝ＮＩＢＳ）場合には、命令実行は
中断され、ＷＳにブロック転送要求信号を出す。

【００１３】このように、アクセスした時に所望の命令
やデータがＢＳにない（ＮＩＢＳ）時やブロック転送要
求に対する命令やデータが存在しない（ＮＩＷＳ）時に
は命令実行が中断されるために計算機システムの処理性
能を低下させる。

【００１４】

【発明が解決しようとする課題】ＬＳＩ技術の進歩によ
るＬＳＩチップの高集積化と、セラミック配線基板作成
技術の向上によるセラミック配線基板の大型化、多層化
により、モジュール当たりに搭載できる回路規模が増大
している。

【００１５】上記したモジュ−ル実装においては、ＬＳ
Ｉチップ間での信号伝送（＝チップ渡り）を行う場合に
は、同一モジュ−ル内にあるＬＳＩチップ間であると信
号は次のような配線経路をたどり、配線上の伝搬に要す
る時間が長くなる。１）出力バッファを経由する２）ＬＳＩチップ外へ出て、半田バンプを通過する３）セラミック配線基板の配線を伝搬する４）ＬＳＩパッケ−ジ外へ出て、半田バンプを通過する５）セラミック配線基板の配線を伝搬する６）半田バンプを通過して、別のＬＳＩパッケ−ジ内へ
入る７）セラミック配線基板の配線を伝搬する８）半田バンプを通過してＬＳＩチップ内へ入る９）入力バッファを経由するさらに、同一ボ−ド内にあって異なるモジュ−ル内にあ
るＬＳＩチップ間で、信号を伝送する場合には、上記
５）の部分が以下のようになる。５−１）セラミック基板の配線を伝搬する５−２）モジュ−ル外へ出て、入出力ピンを通過する５−３）プリント基板の配線を伝搬する５−４）入出力ピンを通過して、モジュ−ル内へ入る５−５）セラミック基板の配線を伝搬するこれら１）から９）までに要される時間（＝チップ渡り
時間）の長さは、ＬＳＩチップ内での信号の伝送される
時間の最大値の数倍程度に相当し、また、チップ渡り時
間の長さの内訳についてみれば、３）、５）、７）、５
−１）、５−３）及び５−５）のような配線上の伝搬に
要される時間は、入出力バッファ、半田バンプ及び入出
力ピンの通過に要される時間と同程度である。配線上の
伝搬に要される時間を小さくするためには、同一の実装
技術の下では配線長を短くすることが最も効果的であ
る。しかし、モジュ−ル実装によって計算機システムを
構成する場合には、ＬＳＩチップが配線基板上で平面的
に配置されているために、ＬＳＩチップ間の距離により
ＬＳＩチップ間を接続する配線の配線長は決まり、さら
に、このＬＳＩチップ間の距離は、接続するＬＳＩチッ
プの個数、ＬＳＩチップ自体の寸法あるいはＬＳＩパッ
ケ−ジの寸法により決定されるので、配線長の短縮には
限界がある。これが本発明が解決しようとする第１の課
題である。

【００１６】ところで、モジュール当たりの回路規模の
増大に伴い、モジュールから取り出す信号、または電源
供給用の端子数をより増やしたいとの要求が強くなって
きている。しかし、モジュール実装技術における端子の
ピッチは、セラミック基板との接続強度の都合上、あま
り小さくすることはできない。このため、モジュール実
装技術では、取り出し可能な端子数によって、実現しよ
うとする装置の規模が決められてしまうという、いわゆ
るピンネックの問題が次第に大きくなってきている。こ
の点は、例えば、複数の命令処理装置を持つ主記憶共有
型の計算機システムにおけるシステム制御装置ＳＣのよ
うに、他の装置からの信号線が集中するような装置の実
装では、更に大きな問題となる。これが、本発明の解決
しようとする第２の課題である。

【００１７】また、一般に、信号伝送する場合、信号の
立ち上がり、または立ち下がり時間と信号の反射波が送
端に戻ってくるまでの時間では後者の方が長い場合、つ
まり、長距離の配線の場合には終端抵抗を用いて整合伝
送する必要がある。モジュール実装技術では、ＬＳＩ間
を伝わる信号を整合伝送するため、各配線ごとに終端抵
抗が必須であり、この終端抵抗によってかなり大きな電
力が消費されるという問題がある。これが、本発明の解
決しようとする第３の課題である。

【００１８】一方、モジュール実装技術よりも、更に高
集積化を実現する技術として、ウエーハ・スケール集積
回路技術が検討されている。例えば、４台のＩＰと、Ｓ
Ｃ等を一つのウエーハ・スケール集積回路装置に集積す
ることを想定する。この時、このウエーハ・スケール集
積回路装置から取り出すべき信号端子は、少なくなり、
上記のモジュール実装技術の場合に比べ、ピンネックの
問題は大幅に緩和される。しかし、ウエーハ・スケール
集積回路装置上の配線は、ＬＳＩチップ上の配線と比較
して、配線距離の長い配線が多くなる。長距離の配線
は、配線抵抗が大きくなり、配線抵抗と配線容量の積に
よって決まる伝送信号の遅延時間、つまり、配線遅延時
間が増大する。よって、モジュール実装技術に比較して
回路の性能が低下してしまうという問題がある。また、
抵抗の大きい配線を給電に用いることによる電圧ドロッ
プも問題となる。これが、本発明の解決しようとする第
４の課題である。

【００１９】また、従来のウエーハ・スケール集積回路
装置では、冗長回路等によって歩留りを確保する工夫を
した上で、ＬＳＩと同程度の素子の集積密度を得ようと
するため、回路としての集積密度を上げることが困難で
あるという問題点がある。これが、本発明の解決しよう
とする第５の課題である。

【００２０】ところで、計算機システムを構成した場
合、命令実行中に起こるＮＩＢＳ（アクセスした時に所
望の命令やデータがない）やＮＩＷＳ（転送要求時にワ
ークストレージに命令やデータが存在しない）などが原
因となる性能低下が問題となっている。このようなオー
バヘッドに伴う性能低下を軽減させることが本発明の第
６の課題である。

【００２１】また、ＬＳＩチップの集積度により、ＩＰ
を数チップから構成する場合にはＩＵやＥＵとＢＳやＣ
Ｓを別チップに構成することが多いが、その場合には、
ＩＵやＥＵからＢＳやＣＳへのアクセス時間が長いこと
により計算機システムの処理性能が制限される。これ
が、本発明の解決しようとする第７の課題である。

【００２２】

【課題を解決するための手段】上記第１・第２及び第３
の課題を解決するために、本発明の半導体集積回路装置
または計算機システムは、モジュール実装技術における
セラミック配線基板の代わりに、能動素子を集積した大
型ＬＳＩを用意し、この上にＬＳＩチップを複数個搭載
し、能動素子を介して相互に接続することによって構成
される。

【００２３】また、上記第４の課題を解決するために本
発明の半導体集積回路装置における大型ＬＳＩ上の配線
は、単位長さ当たりの抵抗が低くなるように、つまり従
来のＬＳＩ上の配線より厚くなるように構成される。ま
たその厚い配線を形成する手段として、例えば、銅等の
金属をめっき材料とするめっき工程が用いられる。

【００２４】さらに、上記第５の課題を解決するために
本発明の半導体集積回路装置は、大型ＬＳＩに集積する
回路素子数を、通常の１つのＬＳＩに集積する回路素子
数とほぼ同程度か、または少なくする。あるいは、配線
幅、配線間隔に対する制限を緩める。

【００２５】また、第６の課題を解決するために、３階
層記憶方式の計算機システムを以下のように構成する。
ＩＰ（命令処理装置）１台を１個の上記ＬＳＩチップ内
に構成し、ＷＳをＬＳＩチップ内に設置し、これらのＬ
ＳＩチップを上記大型ＬＳＩの主面上に搭載し、上記大
型ＬＳＩ内に、ＳＣ（システム制御装置）内の回路であ
る調停回路・ＷＡＡ・制御回路・ＲＡ・ＬＣＡ・ＬＫＡ
・ＦＬＫＡ・ＦＡＡ・ＥＸＡ等を設置する。そして、Ｗ
ＳからＩＰへデ−タを送る信号配線を大型ＬＳＩ内に構
成してその信号配線上にラッチを構成する（なお、各回
路の詳細は実施例の中で述べる）。

【００２６】また、第７の課題を解決するために、ＩＰ
の構成方法として、１個のＬＳＩチップ内にＩＵやＥＵ
を構成し、別のＬＳＩチップ内にＢＳやＣＳを構成し
て、これらのＬＳＩを上記大型のＬＳＩの主面上に搭載
し、ＢＳやＣＳから命令処理装置ＩＰへデ−タを送る信
号配線を大型ＬＳＩ内に構成してその信号配線上にラッ
チを構成する。

【００２７】

【作用】上記大型ＬＳＩと上記ＬＳＩチップ間を、能動
素子を介して電気的に接続した場合、これら２個のＬＳ
Ｉの間での信号伝送は次のようになる。１）出力バッファを経由する２）半田バンプ等のピンを通過する３）入力バッファを経由するつまり、モジュ−ル実装の場合と比較して、配線基板上
の配線を信号が伝搬することがない。このことにより、
信号のチップ渡り時間は、モジュ−ル実装の場合のチッ
プ渡り時間の数分の１とすることができる。

【００２８】また、大型ＬＳＩ上に、ＬＳＩを搭載して
接続することにより、その接する面に信号ピンを配置す
ることができるため、例えば大型ＬＳＩの４辺での信号
ピンの集中を緩和できる。

【００２９】大型ＬＳＩ上に集積される能動素子を用い
て信号配線の途中にバッファやラッチ等を設けることが
できるので、伝達すべき配線の長さを整合伝送の必要が
無くなるまで短くすることができる。よって、終端抵抗
を無くすことができる。

【００３０】一方、大型ＬＳＩに、ＬＳＩチップで用い
られる配線よりも厚い配線を形成することにより、大型
ＬＳＩ上に低抵抗の配線を構成することができる。

【００３１】また、大型ＬＳＩに集積する回路素子数
を、１つのＬＳＩの回路素子数とほぼ同程度か、それ以
下にすることによって、大型ＬＳＩの歩留りを確保する
ことができる。

【００３２】従来のモジュ−ル実装であれば、ＬＳＩチ
ップを搭載する基板上には配線のみであったが、本発明
では能動素子をも備えることにより、従来のＩＰとＷＳ
間の伝送路上に調停回路・ＷＡＡ等を配置することがで
き、ＷＳの起動が従来よりも高速に行え、またライン転
送要求信号も高速に生成することができる。また、ＩＰ
がＳＣへストア要求やＲＥＳＥＴＬＯＣＫを行う場合、
また、異なるＩＰ間でのＢＳの内容及び異なるＳＣのＷ
Ｓ間での内容の一致制御を行う場合についても同様に高
速な処理を行うことができる。

【００３３】また、大型ＬＳＩ上に搭載されたＬＳＩチ
ップ間では、その配線を大型ＬＳＩ内に構成することに
より配線上にラッチを構成することが可能となる。ラッ
チを構成することによりパイプライン伝送ができ、配線
のスループットを向上させることができる。

【００３４】また、ＩＰをＩＵやＥＵを構成するＬＳＩ
チップとＢＳやＣＳを構成する別のＬＳＩチップを大型
ＬＳＩ上に搭載して両ＬＳＩ間の信号線上にラッチを設
けることにより、ＩＵやＥＵとＢＳ間の配線あるいはＩ
ＵやＥＵとＣＳ間の配線でパイプライン伝送ができ、Ｉ
ＵやＥＵからＢＳやＣＳへのアクセス時間により計算機
システムの性能が制限されるのを緩和することができ、
また、配線のスループットを向上させることができる。

【００３５】

【実施例】以下、図面を用い本発明を詳細に説明する。
図１は、本発明における半導体集積回路装置の第１の実
施例を示す概観図である。図２には、図１に示した半導
体集積回路装置におけるＡ−Ａ’部分での断面図を示
す。

【００３６】図において、１は複数のＬＳＩチップを主
面上に搭載できるような寸法の大型のＬＳＩ（＝大型Ｌ
ＳＩ）であって、内部に回路素子が形成されている。大
型ＬＳＩ１は配線基板５上に搭載され、大型ＬＳＩ内の
回路素子と配線基板５に形成された配線とは、ＴＡＢ
（テープ・オートメーティド・ボンディング）リード３
により電気的に接続されている。また、大型ＬＳＩ１の
主面上には、例えば６個のＬＳＩチップ２イ・２ロ・２
ハ・２ニ・２ホ・２ヘをフェイスダウンで搭載してい
る。そして、大型ＬＳＩ１内の回路素子とＬＳＩチップ
２内の回路素子は、必要に応じて半田バンプ電極４によ
り電気的に接続される。このような構造により、大型Ｌ
ＳＩとその上に搭載されたＬＳＩチップとは、その間で
の信号伝送に要する時間は、通常のモジュール実装の場
合のチップ間での信号伝送に要する時間の数分の１とな
る。

【００３７】上記大型ＬＳＩと上記ＬＳＩチップ間を、
半田バンプを用いて電気的に接続した場合、これら２個
のＬＳＩの間での信号伝送は次のようになる。１）出力バッファを経由する２）半田バンプ等のピンを通過する３）入力バッファを経由するつまり、モジュ−ル実装の場合と比較して、配線基板上
の配線を信号が伝搬することがない。このことにより、
信号のチップ渡り時間は、モジュ−ル実装の場合のチッ
プ渡り時間の数分の１とすることができる。

【００３８】本実施例において、ＬＳＩチップ２イ・２
ロ・２ハ・２ニ・２ホ・２ヘは、通常用いられるＬＳＩ
チップであって、例えば寸法２０mm角の集積回路素子で
ある。また、大型ＬＳＩ１は、ＬＳＩチップ２イ・２ロ
・２ハ・２ニ・２ホ・２ヘ等複数個搭載するため、例え
ば５０mm×７０mmといった大きな面積の主面を有する集
積回路素子である。このため、大型ＬＳＩではピン数を
ＬＳＩチップと比較して多くすることが可能である。ま
た、本実施例ではＬＳＩチップの数を例えば６個とする
が、必ずしも６個に限定しない。

【００３９】大型ＬＳＩ１には、１個のＬＳＩチップ
（例えば２イ）に集積される回路素子の数とほぼ同数、
あるいは、それ以下の数の回路素子を集積する。集積回
路素子上では欠陥が一様に分布するものと考えた場合、
このように大型ＬＳＩ１に形成される回路素子の個数を
制限することにより、大型ＬＳＩ１上の論理回路に不良
が発生する確率を、ＬＳＩチップ２イ上の論理回路に不
良が発生する確率に等しいか、またはそれ以下とするこ
とができる。さらに、上述したように、大型ＬＳＩ１は
ＬＳＩチップ２イの少なくとも２倍以上の面積を有する
から、大型ＬＳＩ１の単位面積当りの回路素子数は、Ｌ
ＳＩチップ２イの単位面積当りの回路素子数よりも少な
いものとなる。このため、大型ＬＳＩ１内に形成される
配線の幅、または、間隔に対する制約をＬＳＩチップ２
イのそれよりも緩くすることができる。従って、本実施
例における大型ＬＳＩ１では、大面積を有する半導体集
積回路装置で問題となる歩留りを確保することができ
る。

【００４０】さて、本実施例では、大型ＬＳＩ１とし
て、上述したように例えば寸法５０mm×７０mmの集積回
路を考えているが、このような大面積の半導体集積回路
装置では、ＬＳＩチップ内の配線よりも長距離の配線、
即ち、従来のセラミック配線基板やプリント配線基板に
形成されてきたような、例えば、ＬＳＩチップ２イ〜２
ヘの対角線の長さよりも長い配線が必要になる。

【００４１】通常、ＬＳＩチップ内に形成される配線
は、微細なアルミニウム配線であり、セラミック配線基
板やプリント配線基板に形成される配線と比較して単位
長さあたりの配線抵抗が大きい。従って、従来のよう
に、微細なアルミニウム配線を用いて大型ＬＳＩ１上の
長距離配線を構成すると、その配線抵抗は、セラミック
配線基板やプリント配線基板の配線抵抗より大きなもの
となる。さらに、伝送遅延時間は配線抵抗と配線容量の
積によって決まるため、微細なアルミニウム配線では伝
送遅延時間も増えることになる。よって、大型ＬＳＩ１
内の配線として、従来の微細なアルミニウム配線のみを
用いると、大型ＬＳＩ１内に形成される論理回路の性能
が、ＬＳＩチップ２イ内に形成される論理回路、または
モジュール実装技術による論理回路の性能よりも低下し
てしまう。

【００４２】このような問題点を改善するために本実施
例では、例えば、配線材料として銅等の金属を用いて厚
さの厚い配線を大型ＬＳＩ１に形成する。銅配線はメッ
キ工程等を用いて形成できるため、数μｍ以上の厚い膜
を形成することが可能であり、アルミニウム配線に比べ
て配線抵抗を格段に下げることができる。このような銅
を用いた配線を、本明細書中では、厚膜銅配線とよぶ。
厚膜銅配線を少なくとも１層以上設け、大型ＬＳＩ１上
の長距離の配線を構成することにより、大型ＬＳＩ１内
の長距離の配線を低抵抗化し、伝送遅延時間を短縮する
ことができる。さらに、この厚膜銅配線を信号配線のみ
でなく、電源給電用に用いることによって効率的に電力
を供給することもできる。

【００４３】図３は、本発明の半導体集積回路装置の第
２の実施例による半導体集積回路装置の断面の様子を示
す模式図である。本実施例では、第１の実施例における
大型ＬＳＩ１内に、ＬＳＩチップ相互の間を接続、切替
を行うためのネットワーク論理回路が形成されている。
１０１は、大型ＬＳＩ１に形成されたＬＳＩチップの信
号端子間を接続する信号配線である。信号配線１０１の
適当な箇所にバッファ１００が設けられており、例え
ば、ＬＳＩチップ２ａからの出力信号は、大型ＬＳＩ１
内に形成されたこのバッファ１００により中継されてＬ
ＳＩチップ２ｂへ伝送される。

【００４４】なお、バッファ１００としては、例えば図
４に示すようなＣ−ＭＯＳ回路によって構成する。

【００４５】従来のモジュール実装技術では図５に示す
ように、例えば、ＬＳＩチップ２ｃから出力された信号
は、セラミック配線基板上の信号配線１０１を経由して
ＬＳＩチップ２ｄへ伝送される。このような信号の伝送
は、配線端における反射の影響をなくすため整合伝送に
よって行なわれる。通常、整合伝送では、終端抵抗１０
２が必要となる。終端抵抗１０２そのものは信号の反射
を防ぐ重要な部品であるが、基板上の信号配線１０１の
電位がゼロ以外で定常状態にあるときは、終端抵抗によ
って信号伝送とは無関係に無駄な電力が消費されること
になる。

【００４６】これに対して、本実施例によれば、バッフ
ァ１００によって、ＬＳＩチップ２ａ、２ｂ間の信号配
線１０１を反射による悪影響が無くなるまで短く分割で
き、ＬＳＩチップ間の信号配線に整合伝送を用いる必要
がなくなる。このため、終端抵抗における無駄な電力の
消費をなくすことができ、半導体集積回路装置の消費電
力を低減することができる。ここで、信号配線を「反射
による悪影響が無くなるまで短くする」とは、つまり、
信号の立ち上がり、または立ち下がり時間より、信号の
反射波が送端に戻って来るまでの時間の方が短くなるよ
うに信号配線を短くすることをいう。

【００４７】図６は、図３のようにバッファを用いた本
発明の伝送方法と、図５のような単なる配線による従来
の伝送方法の伝達遅延時間を比較したシミュレーション
結果の一例を示すものである。なお、シミュレーション
条件は次のとおりである。０．３μｍルールＣＭＯＳＬＳＩｐ型ＦＥＴのソースドレイン間電流：７．５ｍＡｎ型ＦＥＴのソースドレイン間電流：３．８ｍＡ配線抵抗：１５Ω／ｍｍ配線容量：0.22ｐＦ／ｍｍ図６によれば、図３における２ａから２ｂまでの配線の
長さが約１５ｍｍ以上ならば、バッファを用いて伝送す
る方がより高速であることが明らかである。

【００４８】図７は、本発明の半導体集積回路装置の第
３の実施例による半導体集積回路装置の断面の様子を示
す模式図である。

【００４９】本実施例では、例えば、大型ＬＳＩ１内に
形成された信号配線１０１によりＬＳＩチップ２ｅの出
力信号をＬＳＩチップ２ｆに伝送する。信号配線１０１
の途中には、バッファ１００、ラッチ１０３などを配置
している。ラッチ１０３には、やはり、大型ＬＳＩ１に
形成されたクロック分配配線１０４からクロック信号が
供給されている。

【００５０】ＬＳＩチップ２ｅからの出力信号は、ラッ
チ１０３に入力され、大型ＬＳＩ１内のクロック分配配
線１０４から供給されるクロック信号に同期してラッチ
される。そして、ラッチ１０３の出力は、ＬＳＩチップ
２ｆへ入力される。ＬＳＩチップ２ｅ内に形成された出
力信号をラッチするための出力ラッチ（図示せず）、Ｌ
ＳＩチップ２ｆ内に形成された入力信号を受けるラッチ
（図示せず）、及び、ラッチ１０３とはクロック分配配
線１０４により分配されるクロック信号により同期して
動作するようになっている。このように、信号伝送路上
にラッチ１０３を配置することにより、いわゆるパイプ
ライン伝送が可能になる。ＬＳＩチップ２ｅから２ｆへ
の伝送路をラッチ１０３により分割するため、１クロッ
クの間に、ラッチにより分割された伝送路の一区間分の
距離のみを信号伝送すればよい。本実施例では、１個の
ラッチ１０３により伝送路を２つに分割しているが、大
型ＬＳＩ１内の伝送路上にラッチを複数段設けて一区間
分の距離をさらに短くすることも可能である。伝送路上
の一区間の距離を短くすることにより周期の短いクロッ
ク信号を用いて信号伝送をすることができるようにな
る。

【００５１】これに対し、従来のモジュール実装では、
例えば、図４におけるＬＳＩチップ２ｃから２ｄまでの
伝送路を１クロックで伝送しなければならず、従ってク
ロックの周期を短くすることが難しい。

【００５２】なお、図１から図３及び図７では省略して
あるが、ＬＳＩチップの発熱が問題となる場合には、Ｌ
ＳＩチップ２イ〜ヘの背面（半田バンプを形成する面の
反対側の面）に、冷却用フィンもしくは水冷用構造体等
を取付けることになる。

【００５３】さらに、以上のような半導体集積回路装置
を適用したシステムの一例として、互いに主記憶を共有
する複数の命令処理装置からなるマルチプロセッサ型の
汎用計算機システムを考える。図８には、このようなマ
ルチプロセッサ型の汎用計算機システムの構成の一例を
示す。図において、１０００は命令処理装置（ＩＰ）、
１００１はシステム制御装置の論理回路部分、１００２
はキャッシュ・メモリー装置、１００３は主記憶装置、
１００４は入出力装置である。なお、入出力装置は入出
力制御装置を介してシステム制御と接続されている場合
もある。

【００５４】まず、各装置の説明をする。命令処理装置
１０００は、主記憶装置１００３から命令とデータを読
み出し、命令を解釈、実行し、その結果変更を受けたデ
ータを主記憶装置に戻すという動作を繰り返す。キャッ
シュ・メモリー装置１００２は、主記憶装置１００３よ
りも高速にアクセス可能なメモリーであり、主記憶装置
１００３内の一部の写しを保持している。命令処理装置
１０００は、主記憶装置１００３を直接アクセスせずに
キャッシュ・メモリー装置１００２をアクセスする。こ
れにより、主記憶装置１００３へのアクセスを見かけ上
高速化することができる。

【００５５】システム制御装置の論理回路部分１００１
は、各命令処理装置１０００とキャッシュ・メモリー装
置１００２、入出力装置１００４間の接続状態を制御
し、アクセス順序の制御を行う。また、キャッシュ・メ
モリー装置１００２と、主記憶装置１００３との内容の
交換及び内容の一致制御も行う。主記憶装置１００３
は、命令処理装置１０００で処理される命令及びデータ
を蓄える。入出力装置１００４は、例えばディスクなど
の大容量記憶装置や拡張記憶装置、コンソール端末装置
などとの情報の入出力を行う。

【００５６】本実施例では、例えば実施例１で説明した
大型ＬＳＩ１にシステム制御装置の論理回路部分１００
１とキャッシュ・メモリー装置１００２を集積し、１個
のＬＳＩチップ２（以下でＬＳＩチップ２イ〜ヘを区別
する必要のない場合には、単にＬＳＩチップと呼ぶこと
にする。）を用いて１台の命令処理装置１０００を構成
し、４個のＬＳＩチップ２を大型ＬＳＩ１に搭載して接
続することで、上記のマルチプロセッサ型の汎用計算機
システムの命令処理装置１０００と、システム制御装置
の論理回路部分１００１と、キャッシュ・メモリー装置
１００２を構成する。このようにして構成した半導体集
積回路装置と、主記憶装置１００３、入出力装置１００
４などを組み合わせて、互いに主記憶を共有する複数の
命令処理装置からなるマルチプロセッサ型の汎用計算機
システムを構成する。さらに、このような汎用計算機シ
ステムを複数用意し、各々のシステム制御装置の論理回
路部分１００１間を接続することにより、より多数の命
令処理装置からなるマルチプロセッサ型の汎用計算機シ
ステムを実現することもできる。

【００５７】ところで、システム制御装置の論理回路部
分１００１には、命令処理装置１０００、主記憶装置１
００３、入出力装置１００４、他のシステム制御装置な
どからの多数の信号線が集中する。このような性質のた
め、システム制御装置を集積化して実現する場合には、
いかに大量の信号ピンを取り出すか、ということが問題
となる。

【００５８】本発明では、命令処理装置１０００をＬＳ
Ｉチップ２で構成し、これをシステム制御装置の論理回
路部分１００１を集積した大型ＬＳＩ１上に搭載する。
この構成により、ＬＳＩチップ２と、大型ＬＳＩ１との
接続に、例えば半田バンプ電極を用いるフェィスダウン
法を適用することが可能になり、大型ＬＳＩ１とＬＳＩ
チップ２とが向い合う面に信号ピンを配置することがで
きる。このため、大型ＬＳＩ１の４辺に設ける信号ピン
は、主記憶装置１００３、入出力装置１００４への接続
に必要なものに限ることができ、４辺における信号ピン
の集中を緩和することが可能になる。従って、上に述べ
たような信号ピン数の制限によるシステム全体の規模に
対する制限が緩和されることになる。

【００５９】また、大型ＬＳＩ１にシステム制御装置の
論理回路部分１００１を集積し、１個のＬＳＩチップ２
あたりに１台の命令処理装置１０００を構成し、さら
に、少なくとも１個以上のＬＳＩチップ２によりキャッ
シュ・メモリー装置１００２を構成し、以上の全てのＬ
ＳＩチップ２を大型ＬＳＩ１に搭載して接続する半導体
集積回路装置を構成する。なお、キャッシュ・メモリー
装置１００２の一部を大型ＬＳＩ１内に集積してもよ
い。

【００６０】このような半導体集積回路装置と、主記憶
装置１００３、入出力装置１００４などを組み合わせ
て、互いに主記憶を共有する複数の命令処理装置からな
るマルチプロセッサ型の汎用計算機システムを構成す
る。さらに、第１の構成例と同様に、上記汎用計算機シ
ステムを複数接続することにより、より多数の命令処理
装置からなるマルチプロセッサ型の汎用計算機システム
を実現することもできる。このような構成をとることに
よって、大型ＬＳＩ１に集積する回路の量を減らすこと
ができ、大型ＬＳＩ１の歩留りを向上させることができ
る。

【００６１】また、本発明を適用した汎用計算機システ
ムの構成方法として、大型ＬＳＩ１にシステム制御装置
の論理回路部分１００１とキャッシュ・メモリー装置１
００２を集積し、２個以上のＬＳＩチップ２を大型ＬＳ
Ｉ１に搭載して接続する半導体集積回路を構成し、さら
に、この半導体集積回路装置と、主記憶装置１００３、
入出力装置１００４などを組み合わせて、互いに主記憶
を共有する複数の命令処理装置からなるマルプロセッサ
型の汎用計算機システムを構成する。さらに、前記した
構成例と同様に、上記汎用計算機システムを複数接続す
ることにより、より多数の命令処理装置からなるマルチ
プロセッサ型の汎用計算機システムを実現することもで
きる。このような構成によって、１台の命令処理装置１
０００が２個以上のＬＳＩチップで構成される場合にも
対応することができる。

【００６２】さらに、汎用計算機システムの構成方法と
して、大型ＬＳＩ１にシステム制御装置の論理回路部分
１００１を集積し、２個以上のＬＳＩチップ２により構
成する命令処理装置１０００を少なくとも１台以上用意
し、少なくとも１個以上のＬＳＩチップ２によりキャッ
シュ・メモリー装置１００２を構成し、以上の全てのＬ
ＳＩチップ２を大型ＬＳＩ１に搭載して接続する半導体
集積回路装置を構成し、さらに、この半導体集積回路装
置と、主記憶装置１００３、入出力装置１００４などを
組み合わせて、互いに主記憶を共有する複数の命令処理
装置からなるマルチプロセッサ型の汎用計算機システム
を構成することができる。なお、キャッシュ・メモリー
装置１００２の回路の一部を大型ＬＳＩ１内に集積して
もよい。さらに、前記した実施例同様、上記汎用計算機
システムを複数接続することにより、より多数の命令処
理装置からなるマルチプロセッサ型の汎用計算機システ
ムを実現することもできる。

【００６３】このような構成によって、１台の命令処理
装置１０００が２個以上のＬＳＩ１チップで構成される
場合にも対応することができる。また、大型ＬＳＩ１内
に集積する回路の量を減らすことができ、大型ＬＳＩ１
の歩留りを向上させることができる。

【００６４】次に、図８に示した半導体集積回路装置を
適用した計算機システムの例に関して、より詳細に説明
する。すなわち、互いに主記憶を共有する複数の命令処
理装置からなるマルチプロセッサ型の計算機システムを
取り上げ、その実装方法を図面を用いて説明する。

【００６５】まず、図９を用いて、第１の実装方法を説
明する。半導体集積回路装置の第１の実施例で説明した
大型ＬＳＩ１に、ＳＣ２０００内の回路の内ＷＳを除い
た回路部分（以降では、ＳＣ論理部分と呼ぶことにす
る）を集積し、１個のＬＳＩチップあたりに１台のＩＰ
を構成し、さらに、少なくとも１個以上のＬＳＩチップ
によりＷＳ２０５０を構成し、以上の全てのＬＳＩチッ
プを大型ＬＳＩ１に搭載して接続する半導体集積回路装
置を構成する。なお、ＷＳ２０５０の回路の一部を大型
ＬＳＩ１内に集積しても良い。

【００６６】例えば、図９に示すようにＩＰおよびＳＣ
を実装する。すなわち、ＳＣの論理部分であるＦＡＡ２
０１０〜２０１３（２０１１〜２０１３は図示せず）、
ＷＡＡ２０２０、ＲＡ２０２１、ＬＣＡ２０２２、ＥＸ
Ａ２０２３、ＬＫＡ２０３０、ＦＬＫＡ２０３１、調停
回路２０４０及び制御回路２０４１を、大型ＬＳＩ１内
に設置し、４台のＩＰ１０００・１１００・１２００・
１３００を、それぞれＬＳＩチップ２イ・２ロ・２ハ・
２ニ内に構成し、ＷＳ２０５０を、２個のＬＳＩチップ
２ホ・２ヘ内に設置する。そして、６個のＬＳＩチップ
２イ・２ロ・２ハ・２ニ・２ホ・２ヘは大型ＬＳＩ１上
に搭載されている。ＬＳＩチップと大型ＬＳＩ間では半
田バンプ４により電気的に接続されており１クロック周
期で信号伝送ができるようになっている。また、大型Ｌ
ＳＩ内に、ＷＳ２０５０・ＢＳ１０４３間の命令及びデ
ータの伝送信号配線を大型ＬＳＩ内に形成し、必要なら
ばその信号配線上にラッチ１０３ａを形成する。

【００６７】ここで、ＳＣ内部の各回路の説明をする。
調停回路とは、複数の命令処理装置からシステム制御装
置へ送られてくる処理要求信号を受け付け一時的に蓄え
て、複数の未処理の処理要求信号を蓄えている場合には
あらかじめ決まっている優先度に従うなどして１個の処
理要求信号を選択し適切な処理要求信号を生成し適切な
回路装置に送り出す回路である。また、ＷＡＡとは、キ
ャッシュ・ディレクトリ記憶装置ワーク・ストレジ・ア
ドレス・アレイのことである。また、制御回路とは、主
にシステム制御装置内の制御を行う回路である。また、
ＲＡとは、リプレースメント・アレイのことで、ワーク
・ストレジ上のデータを主記憶上の別のデータと入れ替
えを行う場合にワーク・ストレジ上のどのデータと入れ
替えを行うべきかを決定するために用いる情報を格納し
ている記憶装置である。また、ＬＣＡとは、ライン・チ
ェンジビット・アレイのことで、ワーク・ストレジ上の
データが変更されたかどうかを判定するために用いる情
報を格納している記憶装置である。

【００６８】また、ＬＫＡとは、ロック・アレイのこと
で、ある命令処理装置が主記憶上のあるデータ領域への
他の命令処理装置のアクセスを禁止するアドレスを格納
している記憶装置である。また、ＦＬＫＡとは、フロン
ト・ロック・アレイのことで、他のシステム制御装置に
接続されている命令処理装置が主記憶上のあるデータ領
域への命令処理装置のアクセスを禁止するアドレスを格
納している記憶装置である。また、ＦＡＡとは、フロン
ト・アドレス・アレイのことで、あるデータが命令処理
装置内にあるキャッシュ記憶装置バッファ・ストレジ上
に存在するかどうかを決定するために用いる情報を格納
している記憶装置とデータが存在する命令処理装置にブ
ロック無効化要求信号を送る回路装置とを有する装置で
ある。また、ＥＸＡとは、イクスクルーシブビット・ア
レイのことで、あるデータが他のシステム制御装置内の
ワーク・ストレジ上、あるいは他のシステム制御装置に
接続されている命令処理装置内のバッファ・ストレジ上
に存在するかどうかを決定するために用いる情報を格納
している記憶装置である。

【００６９】このような半導体集積回路装置と、ＭＳ３
０００やＩＯＰ４０００とをＴＡＢ３や基板上の配線を
介して接続するなどして、互いに主記憶を共有する複数
の命令処理装置からなるマルチプロセッサ型の計算機シ
ステムを構成する。また、上記半導体集積回路装置をＴ
ＡＢ３や基板上の配線を介して複数接続することによ
り、より多数の命令処理装置からなるマルチプロセッサ
型の計算機システムを実現することもできる。

【００７０】ＳＣ論理部分には、ＩＰ１０００・１１０
０・１２００・１３００、ＷＳ２０５０、ＭＳ３００
０、ＩＯＰ４０００、他のＳＣ２１００などからの多数
の信号線が集中する。このようなことから、ＳＣを例え
ば１個のＬＳＩチップに集積化して実現する場合には、
そのＬＳＩチップに大量の信号ピンを構成することが必
要となる。

【００７１】ところが、大型ＬＳＩに集積して構成する
ことを考えた場合、大型ＬＳＩと、このような大型ＬＳ
Ｉを搭載する基板との接続にフリップチップ接続を用い
たフェイスダウン法は適用できない。なぜなら、大型Ｌ
ＳＩは通常用いられるＬＳＩの数倍以上の面積を有する
ため、熱膨張に起因して半田バンプ電極にかかるひずみ
が大きく、半田バンプが破壊される可能性が高いからで
ある。このため、大型ＬＳＩからは、ワイヤー・ボンデ
ィングまたはＴＡＢ等によってその４辺からしか信号ピ
ンを取り出すことができない。上記第１の実装方法の様
にＳＣ論理部分を大型のＬＳＩチップによって実現する
と、このように取り出し可能な信号ピン数の上限によっ
て、ＳＣ２０００に接続できる他の装置の数や規模が制
限されてしまう。

【００７２】本発明では、ＩＰ１０００・１１００・１
２００・１３００をＬＳＩチップ２イ・２ロ・２ハ・２
ニで構成し、さらに、ＷＳ２０５０をＬＳＩチップ２ホ
・２ヘで構成し、これらのＬＳＩチップをＳＣ論理部分
を集積した大型ＬＳＩ１上に搭載する。この構成によ
り、ＬＳＩチップ２イ・２ロ・２ハ・２ニと、大型ＬＳ
Ｉ１との接続に、例えば半田バンプ電極を用いるフェイ
スダウン法を適用することが可能になり、大型ＬＳＩ１
とＬＳＩチップ２イ〜２ヘとが向いあう面に信号ピンを
配置することができる。このため、大型ＬＳＩ１の４辺
に設ける信号ピンは、ＳＣ２１００、ＭＳ３０００、Ｉ
ＯＰ４０００への接続に必要なものに限ることができ、
４辺における信号ピンの集中を緩和することが可能にな
る。従って、上に述べたような信号ピン数の制限による
システム全体の規模に対する制限が緩和されることにな
る。

【００７３】次に、本実装方法の効果をより明確にする
ために、本実装方法のＬＳＩと集積度及び配線・ゲート
遅延に関して同一のチップ性能を持つＬＳＩチップのみ
を用いて、従来方式のモジュ−ル実装した場合について
の実装方法及びその動作を述べることにする。

【００７４】図１７及び１８に、ＬＳＩチップのみを用
いてモジュ−ル実装した場合の従来方式の計算機システ
ムの実装方法を示す。本発明で用いる大型ＬＳＩ１とＬ
ＳＩチップ２イ〜２ヘは集積度が同程度であるので、モ
ジュ−ル実装においてそれぞれＬＳＩチップ５００１と
ＬＳＩチップ５００２〜５００７となる（上で述べたよ
うに、ＳＣ論理部分を構成するＬＳＩにはピン数が多く
必要なため、単に大型ＬＳＩをＬＳＩチップに置き換え
られない場合が考えられるが、ここでは大型ＬＳＩと同
程度のピン数を形成できると仮定する）。すなわち、図
１７を用いて説明すると、ＩＰ１０００・１１００・１
２００・１３００をそれぞれＬＳＩチップ５００２・５
００３・５００４・５００５内に構成し、ＳＣ論理部分
をＬＳＩチップ５００１内に構成し、ＷＳ２０５０をＬ
ＳＩチップ５００６・５００７内に構成する。図１８に
ＩＰの内部及びＳＣ論理部分の内部について詳細に示す
（但し、ＩＰ０１やＷＳ１、また、ＦＡＡ２０１１〜２
０１３は省略している）。これらのＬＳＩチップ５００
１〜５００７は、セラミック配線基板等の、配線と抵抗
のみが構成されている配線基板上に搭載されており、図
９中にあるラッチ１０３ａは形成できない。ＬＳＩチッ
プと配線基板とは、半田バンプ等のピンで電気的に接続
されている。このモジュ−ル実装においてチップ渡りに
要する時間は、上記「作用」で述べたように、本実施例
での大型ＬＳＩとＬＳＩチップの間でのチップ渡り時間
の数倍となり、ここでは２クロック周期であるとする。

【００７５】次に、図１９〜２１に示したタイムチャ−
トと図１８の計算機システムの構成を用いてモジュ−ル
実装の場合の具体的な動作を説明する。

【００７６】最初に、図１９を用いて読み出し及び書き
込みの場合の動作について説明する。まず読み出しの場
合について説明する。ＩＰ１０００でデ−タあるいは命
令の読み出し動作中にＮＩＢＳであると、ＩＰ１０００
を構成する５００２からＳＣ論理部分を構成するＬＳＩ
チップ５００１にブロック転送要求信号が送られる。こ
のブロック転送要求はチップ渡りをするので、２クロッ
ク周期要して、ＳＣ論理部分のＬＳＩチップ５００１に
到達し、調停回路２０４０に入る。調停回路２０４０
は、他のＩＰからの様々な要求信号との調停を行い、そ
の結果１〜数クロック周期後には当該ブロック転送要求
信号を選択する（以下では、最短の１クロック周期後に
選択されるとする）。選択されると直ちに制御回路２０
４１にブロック転送要求信号が送られ、制御回路２０４
１はＬＫＡ２０３０・ＦＬＫＡ２０３１により当該デ−
タのアドレスが他ＩＰによりアクセスが禁止されている
（＝ロックされている）アドレスと一致するか否か検索
し、また、ＷＡＡ２０２０により当該デ−タがＷＳ２０
５０に存在するか否か検索する。各検索結果に基づいて
制御回路２０４１は以下の動作を制御する。

【００７７】当該データのアドレスがロックされている
場合には、ロックが解除されるまでは後続の処理は行わ
ない。

【００７８】または、ロックされていなくてＩＮＷＳの
場合には、制御回路２０４１は、当該デ−タを含むライ
ンが同一カラム中の他のラインよりも後にアクセスされ
たことを示すようにＲＡ２０２１の更新を行ない、ＷＳ
２０５０を構成するＬＳＩチップ５００６・５００７に
ブロック転送要求信号を出す。このブロック転送要求信
号はチップ渡りをするので、ＷＳ２０５０を構成するＬ
ＳＩチップ５００６・５００７に２クロック周期後に到
達する。そして、ＷＳ２０５０はＢＳ１０４３へブロッ
ク転送を行ない、ブロック転送動作は完了する。

【００７９】または、ロックされていなくてＮＩＷＳの
場合には、制御回路２０４１はＭＳ３０００ヘライン転
送要求信号を出し、また、ＲＡ２０２１を検索して、当
該ラインを書き込もうとするカラム上にあるラインの
内、最も長い間アクセスされていないラインを決定し
（ＬＲＵアルゴリズム）、同時にＬＣＡ２０２２を検索
してＷＳ２０５０上のそのラインに書き込みがなされて
いる場合には、ＭＳ３０００への書き戻しを行う。そし
て、ＭＳ３０００からライン転送されてきたデータをＷ
Ｓ２０５０は、ＷＳ２０５０内のＲＡＭ内に格納する。
一方、制御回路２０４１は、ＷＳ２０５０を構成するＬ
ＳＩチップ５００６・５００７にライン転送されてきた
ラインのアドレスの登録をＷＡＡ２０２０に行ない、Ｌ
ＣＡ２０２２には転送されてくるラインに書き込みがな
されていないことを示すように更新を行ない、また、Ｒ
Ａ２０２１には転送されてくるラインが最も最近アクセ
スされたことを示すように更新を行なう。その後、ＷＳ
２０５０は、ＩＰ１０００が所望するブロックを、ＢＳ
１０４３のあるＬＳＩチップ５００２へブロック転送を
行ない、ブロック転送動作は完了する。

【００８０】なお、読み出しがＳＥＴＬＯＣＫ付きの読
み出しであった場合には、上記動作で、ＩＮＷＳ時なら
ば制御回路２０４１がＷＳへブロック転送要求信号を送
る時点、あるいは、ＮＩＷＳならば制御回路２０４１が
ＭＳへライン転送要求信号を送る時点で、制御回路２０
４１はＬＫＡ２０３０へ当該ブロックのアドレスを登録
する。

【００８１】以上の動作から、ＩＰ１０００を構成する
ＬＳＩチップ５００２よりブロック転送要求信号が送り
出されてから、ＷＳ２０５０を構成するＬＳＩチップ５
００６・５００７へブロック転送要求信号が到着するま
でに、信号のチップ渡りの４クロック周期を含む７クロ
ック周期が費やされ、また、ライン転送要求信号を生成
するまでに、信号のチップ渡りの２クロック周期を含む
５クロック周期が費やされる。

【００８２】同様に、書き込みの場合について説明す
る。ＩＰ１０００を構成するＬＳＩチップ５００２がＷ
Ｓ２０５０を構成するＬＳＩチップ５００６・５００７
上のデ−タを書き替えるストア要求信号を出した場合に
は次のようになる。すなわち、ＩＰ１０００を構成する
ＬＳＩチップ５００２より送り出されたストア要求信号
は、チップ渡りをするので、２クロック周期を経た後に
ＳＣ論理部分を構成するＬＳＩチップ５００１に到達し
調停回路２０４０に入る。調停回路２０４０は、当該ス
トア要求信号を選択すると直ちに制御回路２０４１にス
トア要求信号に送る。そうすると制御回路２０４１は、
ＬＫＡ２０３０・ＦＬＫＡ２０３１・ＷＡＡ２０２０を
検索し、その結果に基づき制御回路２０４１は以下のよ
うに制御を行なう。

【００８３】ロックされていればロックが解除されるま
で後続の処理は行わない。また、ロックされていなくて
ＩＮＷＳならばＷＳ２０５０を構成するＬＳＩチップ５
００６・５００７にストア要求信号を出す。このストア
要求信号は、チップ渡りをするので２クロック周期を経
てＷＳ２０５０を構成するＬＳＩチップ５００６・５０
０７へ到達する。そして、ＷＳ２０５０はデ−タの書き
込みを行なう。一方、制御回路２０４１は、ＲＡ２０２
１を当該ラインが最も最近アクセスされたことを示すよ
うに更新し、また、ＬＣＡ２０２２を当該ラインに書き
込みが行なわれたことを示すように更新し、ストア動作
は完了する。

【００８４】または、ロックされていなくてＮＩＷＳな
らば、制御回路２０４１はライン転送要求信号を生成し
てＭＳ３０００へ送り、ＲＡ２０２１を検索して置き換
えるラインを決定し、ＬＣＡ２０２２を検索して置き換
えるラインに書き込みが行なわれている場合にはＭＳ３
０００へ書き戻しを行なう。そして、ＭＳ３０００から
のライン転送後、ＷＳ２０５０はデ−タの書き込みを行
い、ストア動作は完了する。

【００８５】従って、ＩＰ１０００を構成するＬＳＩチ
ップ５００２よりストア要求信号が送り出されてから、
ＷＳ２０５０を構成するＬＳＩチップ５００６・５００
７にストア要求信号が到着するまでに、信号のチップ渡
りの４クロック周期を含む７クロック周期が費やされ
る。そして、ストア要求信号が送り出されてからライン
転送要求信号を生成するまでに２クロック周期を含む５
クロック周期が費やされる。

【００８６】次に図２０を用いてキャッシュ間一致制御
を行なう場合の動作を説明する。ストアを行なう際に
は、キャッシュ間一致制御を行なうために、他のＢＳ内
あるいは他のＳＣ内のＷＳ内に同一デ−タの写しが存在
する場合にはそれを無効化する必要がある。そこで、Ｓ
Ｃ２０００にて上記のストア動作が行なわれる時に、ま
ず、調停回路２０１０はＦＡＡ１〜３・２０１１〜２０
１３とＥＸＡ２０２３を検索する。その結果、例えば、
ＦＡＡ１・２０１１に当該データが登録されていればＦ
ＡＡ１・２０１１は当該デ−タの登録を無効化し、デ−
タが存在するＢＳを持つＩＰであるＩＰ０１・１１００
へ無効化要求信号を出す。そして、その無効化要求信号
を受け取ったＩＰ１・１１００はＢＳ内の当該デ−タの
登録を無効化する。また、調停回路２０１０はＥＸＡ２
０２３を検索し、当該ラインのイクスクルーシブ・ビッ
ト＝０であった場合、つまり、他のＳＣ２１００内のＷ
Ｓあるいは他のＳＣ２１００に接続されているＩＰ１４
００〜１７００内のＢＳに当該データが存在する場合に
は制御回路２０４１は、他のＳＣ２１００へ無効化要求
信号を送り、ＥＸＡ２０２３の当該ラインのイクスクル
ーシブ・ビットを１にセットする。そして、無効化要求
信号を受け取ったＳＣ２１００は、ＷＳ内の当該ライン
を無効化し、ＩＰ１４００〜１７００内のＢＳ上のブロ
ックについても上記と同様にして無効化が行なわれる。

【００８７】従って、ＩＰ１０００を構成するＬＳＩチ
ップ５００２からストア要求信号が送り出されてから、
無効化要求信号を生成するまでに、信号のチップ渡りの
４クロック周期を含む７クロック周期が費やされ、さら
に、無効化信号が同じＳＣに接続されている他のＩＰに
到達するまでにチップ渡りに２クロック周期費やされ
る。

【００８８】次に図２１を用いて、ロックをリセットす
るＲＥＳＥＴＬＯＣＫでの動作について説明する。ＩＰ
１０００がＲＥＳＥＴＬＯＣＫを行う場合、ＲＥＳＥＴ
ＬＯＣＫ信号はチップ渡りをするので２クロック周期を
経た後に調停回路２０４０に到達する。調停回路２０４
０でＲＥＳＥＴＬＯＣＫ信号が選択されると、制御回路
２０４１はＬＫＡに登録されている当該アドレスを無効
化し、完了信号をＲＥＳＥＴＬＯＣＫ信号の発信元であ
るＩＰ１０００へ完了信号を送る。この完了信号は、チ
ップ渡りをするので２クロック周期後にＩＰ１０００に
到達し、ＲＥＳＥＴＬＯＣＫ動作は完了する。

【００８９】従って、ＩＰがＲＥＳＥＴＬＯＣＫ信号を
出してから、完了信号を受け取るまでに、信号のチップ
渡りの４クロック周期を含む６クロック周期が費やされ
る。

【００９０】以上が、モジュ−ル実装した場合の動作で
ある。次に、本発明の実装方法による１実装例について
の動作を図１０〜１３のタイムチャ−トを用いて説明す
る。動作の大半は、上記モジュ−ル実装の場合の動作と
同じであるので、本発明の特徴的な部分についてのみ述
べる。

【００９１】図１０には読み出し及び書き込みの動作の
タイムチャートが示されているが、読み出しの場合で
は、ＩＰ００・１０００を構成するＬＳＩチップ２イか
らブロック転送要求信号が出されてから、ＷＳ０・２０
５０を構成するＬＳＩチップ２ホ・２ヘにブロック転送
要求信号の到着するまでに、信号のチップ渡りの２クロ
ック周期を含む５クロック周期が費やされ、あるいは、
ライン転送要求信号を生成するまでに、信号のチップ渡
りの１クロック周期を含む４クロック周期が費やされ
る。また、図１３には、ＷＳ０・２０５０からＢＳ１０
４３へのブロック転送時のタイムチャートが示されてい
る。図９に示されるように、ＷＳ２０５０とＢＳ１０４
３間の伝送信号配線Ｓ１上には、ラッチ１０３ａが構成
されており、このことにより、ブロック転送時には、図
１３に示すように、信号配線Ｓ１でのデータの伝送を１
クロックづつ区切ることができる。従来のモジュール実
装では、このようなラッチ１０３ａが構成できないため
に、２クロック周期毎に伝送し、スループットを大きく
するためにＷＳとＩＰとの間の配線が多くなったり、Ｗ
ＳとＢＳ間の配線遅延のためにクロック周期が長くな
り、計算機システムの処理性能が低下したりした。

【００９２】また、書き込みの場合には、ＩＰ００・１
０００を構成するＬＳＩチップ２イよりストア要求信号
が送り出されてから、ＷＳ２０５０を構成するＬＳＩチ
ップ２ホ・２ヘにストア要求信号が到着するまでに、信
号のチップ渡りの２クロック周期を含む５クロック周期
が費やされる。そして、ストア要求信号が送り出されて
からライン転送要求信号を生成するまでに１クロック周
期を含む４クロック周期が費やされる。

【００９３】また、図１１に示すように、キャッシュ間
一致制御を行なう際には、ＩＰ００・１０００を構成す
るＬＳＩチップ２イからストア要求信号が送り出されて
から、無効化要求信号を生成するまでに、信号のチップ
渡りの２クロック周期を含む５クロック周期が費やされ
るのみであり、さらに、無効化信号が同じＳＣに接続さ
れている他のＩＰに到達するまでにチップ渡りに１クロ
ック周期費やされるのみである。

【００９４】また、図１２に示すように、ＲＥＳＥＴＬ
ＯＣＫを行う場合、ＩＰがＲＥＳＥＴＬＯＣＫ命令を出
してから完了信号を受け取るまでに、信号のチップ渡り
の２クロック周期を含む４クロック周期しか費やされな
い。

【００９５】以上、第１の実装方法に基づく１実装例に
おける動作を説明した。以上より明らかなように、各動
作において、信号がチップ渡りに費やす時間がモジュ−
ル実装の場合と比較して２分の１になっており、したが
って、本発明には計算機システムとしての動作を高速化
する効果がある。

【００９６】また、ＷＳ２０５０とＢＳ１０４０間での
データ伝送配線上にラッチ１０３ａを置くことにより、
パイプライン伝送を行なうことができる。ここでは、Ｌ
ＳＩチップと大型ＬＳＩ間でのチップ渡り時間が、同じ
チップ性能のＬＳＩを用いたモジュ−ル実装でのチップ
渡り時間の数分の１になることを利用して、ＩＰとＳＣ
の制御回路（調停回路・ＷＡＡやＬＫＡ等）の間、ある
いは、ＷＳとＳＣの制御回路（調停回路・ＷＡＡやＬＫ
Ａ等）の間の信号伝送を高速化している。したがって、
上記第１の実装方法に基づく実装例においてチップ渡り
時間を１クロック周期としたこと、また、ＷＡＡやＬＫ
Ａ等の特定の制御方法（例えばＬＲＵアルゴリズム、キ
ャッシュ間の一致制御方法、ＢＳとＷＳ間ではストアス
ルー方式を、またＷＳとＭＳ間ではストアイン方式を用
いたこと等）が本発明の効果を限定するものではない。

【００９７】また、大型ＬＳＩ内の配線上に１個のラッ
チを形成しているが、ラッチの個数は必要に応じ複数で
も本発明の効果は本質的に変わらず得られるし、従来の
ようにラッチを形成しない構成方法も可能である。ま
た、ＳＣの回路の一部を複数のＬＳＩチップ内に構成
し、その間の信号線を大型ＬＳＩ内に形成し、その信号
線上にラッチを設けパイプライン伝送を行っても同様に
本発明の効果を得ることができる。また、第１の実装方
法に基づく実装例では３階層記憶方式の計算機システム
を構成したが、２階層記憶方式の計算機システムにおい
ても上記した中のいくつかの動作（キャッシュ間一致制
御及びＲＥＳＥＴＬＯＣＫ）で同様に効果がある。

【００９８】次に、計算機システムの第２の実装方法を
説明する。第１の実装方法では、ＷＳ２０５０を２個の
ＬＳＩチップ２ホ・２ヘに設置したが、ここではＷＳ２
０５０を大型ＬＳＩ内に設置する。すなわち、大型ＬＳ
Ｉ１にＳＣ２０００を集積し、４個のＬＳＩチップ２イ
・２ロ・２ハ・２ニを用いて、それぞれ１台のＩＰ１０
００・１１００・１２００・１３００を構成し、これら
を大型ＬＳＩ１に搭載して電気的に接続することで、マ
ルチプロセッサ型の計算機システムの命令処理装置とシ
ステム制御装置を構成する。例えば、図１４に示すよう
に構成する。ここで用いた半導体集積回路装置は、図１
に示した半導体集積回路装置と同様のものであるが、大
型ＬＳＩの主面上には４個のＬＳＩチップを搭載してい
る。そして、このようにして構成した半導体集積回路装
置と、別途用意したＭＳ３０００・ＩＯＰ４０００・Ｉ
Ｏ４１００などを組み合わせて、互いに主記憶を共有す
る複数の命令処理装置からなるマルチプロセッサ型の計
算機システムを構成する。さらに、このような計算機シ
ステムを複数用意し、各々のＳＣ間を接続することによ
り、より多数の命令処理装置からなるマルチプロセッサ
型の計算機システムを実現することもできる。

【００９９】上記第１の実装方法と比較して、第２の実
装方法ではＷＳ２０５０を大型ＬＳＩ内に設置すること
により、大型ＬＳＩの主面上に形成するピン数を少なく
することができる。しかし、大型ＬＳＩの集積度が大き
くなるため、歩留りが低下する可能性がある。

【０１００】また、図１４に示すような構成をとること
により、ＷＳとＳＣ論理部分の間とＷＳとＩＰとの間で
の信号伝送が高速にできるようになる。調停回路２０４
０とＷＳ２０５０との間、制御回路２０４１とＷＳ２０
５０との間、ＩＰとＷＳとの間の信号の伝送は高速にな
り、第１の実装方法での１実装例ではそれぞれ１、１、
２クロック周期要していたところが、それぞれ０、０、
１クロック周期となり、第１の実装方法での１実装例で
述べた動作それぞれについて高速化することができる。
例えば、ＩＰ００・１０００からブロック転送要求信号
が出された場合、ＩＮＷＳ時に、制御回路から出された
ＷＳへのブロック転送要求信号により、直ちにＷＳ２０
５０は起動され、ＷＳ２０５０から読み出されたデータ
は、１クロック周期後にＩＰ００・１０００に到達する
（したがって、図９のラッチ１０３ａのような、ＷＳ０
・２０５０からＢＳ１０４３へのデータ転送用の信号配
線上の中間ラッチは不必要となる）。

【０１０１】次に、本発明を適用した計算機システムの
第３・第４の実装方法を説明する。まず、第３の実装方
法では、大型ＬＳＩ１にＳＣ論理部分を集積し、２個以
上のＬＳＩチップにより構成するＩＰを少なくとも１台
以上用意し、少なくとも１個以上のＬＳＩチップにより
ＷＳ２０５０を構成し、以上の全てのＬＳＩチップを大
型ＬＳＩ１に搭載して接続する半導体集積回路装置を構
成し、さらに、この半導体集積回路装置と、ＭＳ３００
０、ＩＯＰ４０００などを組み合わせて、互いに主記憶
を共有する複数の命令処理装置からなるマルチプロセッ
サ型の計算機システムを構成することができる。なお、
ＷＳ２０５０の回路の一部を大型ＬＳＩ１内に集積して
も良い。さらに、第１・第２の実装方法と同様、上記計
算機システムを複数接続することにより、より多数の命
令処理装置からなるマルチプロセッサ型の計算機システ
ムを実現することもできる。

【０１０２】また、第４の実装方法としては、大型ＬＳ
Ｉ１にＳＣ２０００を集積し、２個以上のＬＳＩチップ
により構成するＩＰを少なくとも１台以上用意し、これ
ら複数のＬＳＩチップを大型ＬＳＩ１に搭載して接続す
る半導体集積回路装置を構成し、さらに、この半導体集
積回路装置と、ＭＳ３０００、ＩＯＰ４０００などを組
み合わせて、互いに主記憶を共有する複数の命令処理装
置からなるマルチプロセッサ型の計算機システムを構成
する。さらに、第１・第２・第３の実装方法と同様に、
上記計算機システムを複数接続することにより、より多
数の命令処理装置からなるマルチプロセッサ型の計算機
システムを実現することもできる。

【０１０３】本発明では、このような実装方法によっ
て、１台のＩＰが２個以上のＬＳＩチップで構成される
場合にも対応することができる。第３の実装方法では、
第４の実装方法と比較して、ＷＳ２０５０を大型ＬＳＩ
内に設置しない分、大型ＬＳＩに集積する回路数を少な
くすることができ歩留りを向上させることができる。

【０１０４】第３及び第４の実装方法は、例えば図１５
に示すように構成する。ＩＰ００は、ＩＵ１０１０・Ｅ
Ｕ１０２０・ＣＳ１０３０を１個のＬＳＩチップ２イ内
に構成し、ＢＵ１０４０を別の１個のＬＳＩチップ２ロ
内に構成し、大型ＬＳＩ１内では、信号配線Ｓ２・Ｓ３
・Ｓ４・Ｓ５・Ｓ６上にそれぞれラッチ１０３ｅ・１０
３ｆ・１０３ｃ・１０３ｄ・１０３ｂを構成する。ま
た、ＩＰ０１についてもＬＳＩチップ２ハ・２ニを用い
て同様に構成する（回路は図示せず）。ＳＣの構成方法
については、例えば、第１の実装方法の例のようにＷＳ
２０５０をＬＳＩチップに設置したり（第３の実装方
法）、第２の実装方法の例のようにＳＣの回路全てを大
型ＬＳＩ内に構成してもよい（第４の実装方法）。但
し、以下では、ＳＣの構成方法と動作については第１及
び第２の実装方法で説明したので、ＩＰ内で行なわれる
動作についてのみ説明する。この例では２台のＩＰが１
台のＳＣに接続されている実装例を示し、ここで用いた
半導体集積回路装置は、図１に示した半導体集積回路装
置と同様のものであるが、大型ＬＳＩの主面上には４個
のＬＳＩチップを搭載している。

【０１０５】図１５のように構成された計算機システム
での命令実行は、例えば図１６のようなパイプラインス
テージの構成をとることが可能である。図１５と図１６
を用いて各ステージでの動作について説明する。

【０１０６】「命令読み出し」ステージはいくつかの小
ステージからなり、まず、「命令アドレス計算」小ステ
ージでは、ＩＵ１０１０が、ＩＵ１０１０内にあるプロ
グラムカウンタにセットされている値から、読み出す命
令のアドレスを生成し、そのアドレスが命令読み出し要
求信号とともに、アドレスと命令読み出し要求信号とを
ラッチ１０３ｅにセットする。次に「命令アドレス転
送」小ステージでは、ラッチ１０３ｅにセットされたア
ドレスが、ＴＬＢ１０４１・ＢＡＡ１０４２・ＢＳ１０
４３・ＢＵ制御回路１０４４に送られ、さらにＢＵ制御
回路１０４４には命令読み出し要求信号も送られる。次
に「ＢＳアクセス」小ステージでは、ＢＵ制御回路１０
４４が、ＴＬＢ１０４１・ＢＡＡ１０４２・ＢＳ１０４
３を検索し、その結果に基づいて、もしＩＮＢＳであれ
ば、読み出された命令をラッチ１０３ｆにセットする。
次に「命令転送」小ステージでは、ＩＵ１０１０が、ラ
ッチ１０３ｆにセットされた命令をＩＵ１０１０内にあ
る命令バッファに格納する（ＮＩＢＳであれば、ＩＰは
ブロック転送要求信号をＳＣに送る。また、命令読み出
し方式として、１回の読み出し毎に数命令を読み出し、
ＩＵ１０１０内にある命令バッファに格納するといった
方式があり、このような方式であれば、１命令毎に命令
読み出しを行なう必要はない）。

【０１０７】「デコード」ステージでは、ＩＵ１０１０
が、プログラムカウンタによって指定される命令バッフ
ァから命令を読み出し、デコードする。

【０１０８】「オペランド読み出し」ステージもいくつ
かの小ステージからなり、まず、「オペランドアドレス
計算」ステージでは、ＩＵ１０１０が、命令のデコード
結果に従ってオペランドアドレスを計算し（但し、命令
によってはオペランドがレジスタを指定する場合もある
が、ここではＭＳ上のデータを指定する場合についての
動作を述べる）、このアドレスとオペランド読み出し要
求信号をラッチ１０３ｃにセットする。次に「オペラン
ドアドレス転送」小ステージでは、ラッチ１０３ｃにセ
ットされたアドレスが、ＴＬＢ１０４１・ＢＡＡ１０４
２・ＢＳ１０４３に送られ、ＢＵ制御回路１０４４には
オペランド読み出し要求信号ともに送られる。次に「Ｂ
Ｓアクセス」小ステージでは、ＢＵ制御回路１０４４
が、ＴＬＢ１０４１・ＢＡＡ１０４２・ＢＳ１０４３を
検索し、その結果に基づいて、もしＩＮＢＳであれば、
読み出されたデータをラッチ１０３ｄにセットする（Ｎ
ＩＢＳであれば、ＩＰはブロック転送要求信号をＳＣに
送る）。次に「オペランド転送」小ステージでは、ラッ
チ１０３ｄにセットされたデータを、ＥＵ１０２０内に
あるワークレジスタに転送される。

【０１０９】「実行」ステージでは、ＥＵ１０２０が、
ワークレジスタにセットされたデータを、デコードされ
た命令に従ってＥＵ１０２０内にある演算器を用いて演
算を行なう。演算は命令により数ステージ要することが
ある。そして、その演算結果を、ＭＳへ書き込む命令で
あれば、結果であるデータをラッチ１０３ｂにセット
し、命令フィールドのオペランド指定部分から書き込み
アドレスと書き込み要求信号をラッチ１０３ｃにセット
する（但し、命令が格納先がレジスタであるような命令
の場合には、ＩＵ１０１０にあるレジスタへの書き込み
が行なわれて、命令の実行は完了する）。

【０１１０】「書き込み」ステージはいくつかの小ステ
ージからなる。まず、「書き込みデータ転送」小ステー
ジでは、ラッチ１０３ｂにセットされたデータがＢＳ１
０４３に送られ、１０３ｃにセットされたアドレスがＴ
ＬＢ１０４１・ＢＡＡ１０４２・ＢＳ１０４３に送ら
れ、アドレスと書き込み要求信号はＢＵ制御回路１０４
４に送られる。「ＢＡＡ検索」小ステージでは、ＢＵ制
御回路１０４４が、ＴＬＢ１０４１・ＢＡＡ１０４２を
検索し、その結果に従って、ＩＮＢＳかどうか判定す
る。もしＩＮＢＳであれば、「ＢＳアクセス」小ステー
ジでは、ＢＵ制御回路１０４４により書き込み用データ
がＢＳ１０４３に書き込まれる。（ＮＩＢＳであれば、
ブロック転送要求信号が生成される。また、ＢＳへの書
き込みに伴ってＷＳやＭＳ等への書き込み要求信号をＳ
Ｃ等に送る場合もある。）以上のようなパイプライン構
成において、モジュール実装ではチップ渡りとなる配線
上に、本実装方法の例では中間ラッチを構成することに
より、基本的には１ステージ毎に次の命令の実行を開始
させることが可能となる。また、中間ラッチは必要に応
じ、配線上に複数個形成することもできる。モジュール
実装であれば、このような中間ラッチ構成することがで
きないために、例えば２ステージ毎に次の命令の実行を
開始するとか、あるいはチップ渡りの配線を２倍にして
１ステージ毎に交互に切り換えて信号の伝送を行なうな
どの対策が必要となり、前者では処理性能を低下させる
であろうし、後者では制御が複雑になり配線及びピンを
増大させることになる。なお、ＮＩＢＳ時は、ライン転
送動作中は命令パイプラインの実行が中断されるが、そ
れ以外には上記ステージの動作には影響を与えない。ラ
イン転送動作は計算機システムの第１あるいは第２の実
装方法での１実装例で述べた場合の動作と同様であるの
でここでは述べないことにする。

【０１１１】また、上記ではＩＰ１台当たり１個のＢＳ
を用い、命令とデータを混在させて格納している。この
ために、命令の読み出し、オペランドの読み出しや書き
込みで、ＢＳへのアクセスが競合することがありえる。
この場合、あらかじめ決まっている優先度によって逐次
に処理されることになる。しかし、今日では命令用のＢ
Ｓとデータ用のＢＳの２個のＢＳを構成することが多
い。こうすることによって、命令読み出しとオペランド
読み出し・書き込みとが競合するのを避けることができ
る。本実装方法の１実装例での上記構成にこういった構
成方法を適用させることは容易である。

【０１１２】また、このようにＢＳ１０４３をＩＵ１０
１０やＥＵ１０２０とは別のＬＳＩチップ内に構成する
以外に、ＣＳ１０３０を別のＬＳＩチップで構成する方
法がある。ＣＳ１０３０についても、ＢＳ１０２０と同
様に、大型ＬＳＩの配線上にラッチを設けることによ
り、パイプライン伝送を行うことで同様の効果を得るこ
とができる。

【０１１３】また、第３・４の実装方法において、ＩＰ
の回路の一部を大型ＬＳＩ内に構成する実装方法があ
る。例えば、ＩＵ１０１０やＥＵ１０２０をＬＳＩチッ
プ内に構成し、そのＬＳＩチップを搭載した大型ＬＳＩ
内にＢＳ１０４３あるいはＣＳ１０３０を構成する。こ
うすることにより、第３・４の実装方法の例と比較し
て、ＢＳ１０４３やＣＳ１０３０へのアクセスを高速化
させることができ、例えば、ＢＳ読み出しあるいはＣＳ
読み出しの際のパイプラインのステージ数を削減するこ
とができる。そして、１個のＬＳＩでＩＰを構成する場
合と比較して、歩留りを向上させることができる。

【０１１４】すでに述べたことから明らかなように、本
発明では、計算機システムの構成要素例えばシステム制
御装置を大型ＬＳＩ１またはＬＳＩチップ２の上に実装
する種々の形態が考えられる。

【０１１５】例えば計算機システムにおけるシステム制
御装置が、キャッシュ記憶装置ワ−ク・ストレジと、複
数の上記命令処理装置から上記システム制御装置へ送ら
れてくる処理要求信号を受け付け一時的に蓄えて複数の
未処理の処理要求信号を蓄えている場合にはあらかじめ
決まっている優先度に従うなどして１個の該処理要求信
号を選択し適切な処理要求信号を生成し適切な回路装置
に送り出す調停回路と、該ワ−ク・ストレジ中に上記主
記憶上のデ−タの写しが格納されているかどうかの情報
を格納しているキャッシュ・ディレクトリ記憶装置ワー
ク・ストレジ・アドレス・アレイと、該ワーク・ストレ
ジ上のデ−タを該主記憶上の別のデ−タと入れ替えを行
う場合に該ワーク・ストレジ上のどのデ−タと入れ替え
を行うべきかを決定するために用いる情報を格納してい
る記憶装置リプレースメント・アレイと、該ワ−ク・ス
トレジ上のデ−タが変更されたかどうかを判定するため
に用いる情報を格納している記憶装置ライン・チェンジ
ビット・アレイと、ある該命令処理装置が該主記憶上の
あるデ−タ領域への他の上記命令処理装置のアクセスを
禁止するアドレスを格納している記憶装置ロック・アレ
イと、他の上記システム制御装置に接続されている上記
命令処理装置が該主記憶上のあるデ−タ領域への該命令
処理装置のアクセスを禁止するアドレスを格納している
記憶装置フロント・ロック・アレイと、あるデ−タが該
命令処理装置内にあるキャッシュ記憶装置バッファ・ス
トレジ上に存在するかどうかを決定するために用いる情
報を格納している記憶装置とデ−タが存在する該命令処
理装置にブロック無効化要求信号を送る回路装置とを有
する装置フロント・アドレス・アレイと、あるデ−タが
他の上記システム制御装置内のワ−ク・ストレジ上ある
いは他の該システム制御装置に接続されている上記命令
処理装置内のバッファ・ストレジ上に存在するかどうか
を決定するために用いる情報を格納している記憶装置イ
クスクルーシブビット・アレイと、様々な該回路装置か
らの信号を受け付けそれに基づき適切な制御を主に該シ
ステム制御装置内の記憶装置及び回路装置に対して行う
制御回路、の内の少なくとも１つまたは全部から構成さ
れるようにしてもよい。

【０１１６】あるいは、上記計算機システムにおける上
記ワ−ク・ストレジと、上記調停回路と、上記ワーク・
ストレジ・アドレス・アレイと、上記リプレースメント
・アレイと、上記ライン・チェンジビット・アレイと、
上記ロック・アレイと、上記フロント・ロック・アレイ
と、上記フロント・アドレス・アレイと、上記イクスク
ルーシブビット・アレイと、上記制御回路の内少なくと
も１つを上記第２の半導体集積回路装置に実装してもよ
い。

【０１１７】

【発明の効果】本発明によれば、大型ＬＳＩ上に搭載さ
れているＬＳＩチップ同士での信号伝送において信号の
チップ渡り時間を大幅に減少させることができ、大型Ｌ
ＳＩとＬＳＩチップ間での信号伝送が高速に行なえる。
さらに、このような実装技術を用いて、命令処理装置か
らシステム制御装置への信号の伝送を高速化することが
でき、計算機システム全体としての処理性能を向上させ
ることができる。

【０１１８】また、ピンネックの問題を解決し、計算機
システムのシステム制御装置のように、取り出すことの
できる信号ピン数によって装置の規模が制限されてしま
うような大規模な装置のコンパクト化を実現することが
できる。

【図面の簡単な説明】

【図１】本発明による半導体集積回路装置の一実施例を
示す概観図である。

【図２】図１の集積回路装置のＡ−Ａ’部分における断
面図である。

【図３】本発明の第２の実施例による半導体集積回路装
置の断面の様子を示す模式図である。

【図４】図３の実施例におけるバッファの一例を示す図
である。

【図５】従来のモジュール実装技術におけるＬＳＩ間の
信号伝送の様子を示す断面図である。

【図６】図３に示す本発明と従来方式の効果を比較した
図である。

【図７】本発明の第３の実施例による半導体集積回路装
置の断面の様子を示す模式図である。

【図８】本発明によるマルチプロセッサ型の計算機シス
テムの構成例を示すブロック図である。

【図９】本発明による計算機システムの実装方法の１実
装例を示すブロック図である。

【図１０】図９の１実装例についての読み出し（ＮＩＢ
Ｓ）及び書き込み時の動作を示すタイムチャートであ
る。

【図１１】図９の実装例についてのＦＡＡ／ＢＡＡ／Ｗ
ＡＡ内の登録の無効化動作を示すタイムチャートであ
る。

【図１２】図９の実装方法の１実装例についてのＲＥＳ
ＥＴＬＯＣＫ時の動作を示すタイムチャートである。

【図１３】図９の実装方法の１実装例についてのＷＳか
らＢＳへのブロック転送時の動作を示すタイムチャート
である。

【図１４】本発明による計算機システムの他の実装方法
の１実装例を示すブロック図である。

【図１５】本発明による計算機システムの他の実装方法
の１実装例を示すブロック図である。

【図１６】図１５の実装例におけるパイプラインステー
ジを示す図である。

【図１７】従来のモジュ−ル実装を用い、かつ、図９の
実装例で用いたＬＳＩチップと同じ集積度のＬＳＩチッ
プを用いて構成した計算機システムの構成例の概観を示
すブロック図である。

【図１８】図１７の従来の計算機システムの構成例の詳
細を示すブロック図である。

【図１９】図１８に示した計算機システムの読み出し
（ＮＩＢＳ）及び書き込み時の動作を示すタイムチャー
トである。

【図２０】図１８に示した計算機システムのＦＡＡ／Ｂ
ＡＡ／ＷＡＡ内の登録の無効化動作を示すタイムチャー
トである。

【図２１】図１８に示した計算機システムのＲＥＳＥＴ
ＬＯＣＫ時の動作を示すタイムチャートである。

【符号の説明】

１…大型ＬＳＩ、２イ・２ロ・２ハ・２ニ・２ホ・２へ
…ＬＳＩチップ、３…ＴＡＢリード、４…半田バンプ電
極、５…セラミック配線基板、１００…バッファ、１０
１…配線、１０２…終端抵抗、１０３…ラッチ、１０４
…クロック分配配線、１０００・１１００・１２００・
１３００・１４００・１５００・１６００・１７００…
命令処理装置、１００１…システム制御装置の論理回路
部分、１００２…キャッシュ・メモリ装置、１００３…
主記憶装置、１００４…入出力装置、１０１０…ＩＵ、
１０２０…ＥＵ、１０３０…ＣＳ、１０４０…ＢＵ、１
０４１…ＴＬＢ、１０４２…ＢＡＡ、１０４３…ＢＳ、
１０４４…ＢＵ制御回路、２０１０・２０１２…ＦＡ
Ａ、２０２０…ＷＡＡ、２０２１…ＲＡ、２０２２…Ｌ
ＣＡ、２０２３…ＥＸＡ、２０３０…ＬＫＡ、２０３１
…ＦＬＫＡ、２０４１…制御回路、２０５０…ＷＳ、２
０００…システム制御装置、３０００…主記憶装置、Ｓ
１〜６…信号配線、１０３ａ・ｂ・ｃ・ｄ・ｅ・ｆ…中
間ラッチ、５００１〜５００７…ＬＳＩチップ、５００
９…配線基板。

───────────────────────────────────────────────────── フロントページの続き (72)発明者釜田栄樹東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者山田稔東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者中西敬一郎東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】第１の半導体集積回路装置の主面上に複数
の第２の半導体集積回路装置を搭載してなる半導体集積
回路装置において、上記第１の半導体集積回路装置内
に、上記第２の半導体集積回路装置内の論理回路間を相
互に接続するための能動素子を含む接続回路を設けたこ
とを特徴とする半導体集積回路装置。
【請求項２】請求項１記載の半導体集積回路装置におい
て、上記第１の集積回路装置に集積される論理回路素子
の数は、上記第２の半導体集積回路装置のうちの１個の
それと同程度もしくはそれ以下であることを特徴とする
半導体集積回路装置。
【請求項３】請求項１または請求項２記載の半導体集積
回路装置において、上記第１の半導体集積回路装置は、
配線基板上に搭載され、上記第１の半導体集積回路装置
と上記配線基板とがＴＡＢ接続されていることを特徴と
する半導体集積回路装置。
【請求項４】請求項１または請求項２に記載の半導体集
積回路装置において、上記第１の半導体集積回路装置
は、厚さが概ね１μｍ以下の高密度配線層を少なくとも
１層以上と、厚さが概ね２μｍ以上の低抵抗配線層を少
なくとも１層以上有することを特徴とする半導体集積回
路装置。
【請求項５】請求項４記載の半導体集積回路装置におい
て、上記高密度配線層の配線はアルミニウムをその材料
とし、上記低抵抗配線層の配線は銅をその材料とするこ
とを特徴とする半導体集積回路装置。
【請求項６】能動素子を含む回路と低抵抗配線層とを備
えた第１の半導体集積回路装置を形成し、各々論理回路を有する複数の第２の半導体集積回路装置
を形成し、これらを前記第１の半導体集積回路装置の主
面上に搭載し、上記第２の半導体集積回路装置の各論理回路を、上記第
１の半導体集積回路装置の上記回路及び低抵抗配線層を
介して接続することを特徴とする半導体集積回路装置の
製造方法。
【請求項７】請求項６記載の半導体集積回路装置の製造
方法において、上記低抵抗配線層は金属メッキにより形
成することを特徴とする半導体集積回路装置の製造方
法。
【請求項８】請求項７記載の半導体集積回路装置の製造
方法において、上記低抵抗配線層は銅メッキにより形成
することを特徴とする半導体集積回路装置の製造方法。
【請求項９】命令処理装置と、主記憶装置と、入出力装
置と、該入出力装置が接続されている入出力制御装置
と、上記命令処理装置、上記主記憶装置及び上記入出力
制御装置を相互に接続するシステム制御装置とを備えた
計算機システムにおいて、第１の半導体集積回路装置の主面上に複数の第２の半導
体集積回路装置を搭載した半導体集積回路装置に、上記
命令処理装置と上記システム制御装置を設けたことを特
徴とする計算機システム。
【請求項１０】請求項９記載の計算機システムにおい
て、上記第２の半導体集積回路装置により上記命令処理
装置を構成し、さらに上記システム制御装置を上記第１
の半導体集積回路装置に設けたことを特徴とする計算機
システム。
【請求項１１】請求項９記載の計算機システムにおい
て、上記システム制御装置を構成する回路の一部を上記
第２の半導体集積回路装置内に構成したことを特徴とす
る計算機システム。
【請求項１２】請求項９または請求項１０または請求項
１１に記載の計算機システムにおいて、上記複数の第２
の半導体集積回路装置に実装される上記命令処理装置内
の回路間の信号経路及び該信号経路上の論理回路を上記
第１の半導体集積回路装置に形成したことを特徴とする
計算機システム。
【請求項１３】請求項９または請求項１１に記載の計算
機システムにおいて、上記複数の第２の半導体集積回路
装置に実装される上記命令処理装置と上記システム制御
装置の一部との間の信号経路及び該信号経路上の論理回
路を上記第１の半導体集積回路装置に形成したことを特
徴とする計算機システム。
【請求項１４】請求項９または請求項１１に記載の計算
機システムにおいて、上記複数の第２の半導体集積回路
装置に実装される上記システム制御装置内の回路間を接
続する信号経路及び該信号経路上の論理回路を上記第１
の半導体集積回路装置に形成したことを特徴とする計算
機システム。
【請求項１５】請求項１２または請求項１３または請求
項１４に記載の計算機システムにおいて、上記第１の半
導体集積回路装置に形成された信号経路上の論理回路が
少なくともラッチを含んでおり、パイプライン伝送を可
能とすることを特徴とする計算機システム。
【請求項１６】請求項９または請求項１０または請求項
１１に記載の計算機システムにおいて、上記システム制
御装置を実装した第１の半導体集積回路装置を複数個備
え、上記各システム制御装置の間を相互に接続したこと
を特徴とする計算機システム。
【請求項１７】請求項１１記載の計算機システムにおい
て、上記命令処理装置と上記システム制御装置を構成す
る回路の一部とを同一の上記第２の半導体集積回路装置
内に構成したことを特徴とする計算機システム。
【請求項１８】請求項１１記載の計算機システムにおい
て、上記システム制御装置を構成する回路の一部を上記
複数の第２の半導体集積回路装置の１つに構成し、上記
命令処理装置を他の上記第２の半導体集積回路装置内に
構成したことを特徴とする計算機システム。