JP2005135229A - 半導体集積回路の自動設計方法 - Google Patents

Abstract

【課題】 詳細配線での制約が少ない、クロストークの影響を低減する半導体集積回路の自動設計方法を提供する。
【解決手段】 クロストーク評価部が基準記憶領域に格納されたクロストーク基準を読み出し、複数の概略格子からなるスイッチボックスを通過する概略配線のうちからクロストークの影響を受けやすい概略配線を抽出するステップ、境界点制約設定部が配線制約記憶領域に格納された配線制約条件を読み出し、クロストークの影響を受けやすい概略配線がスイッチボックスの境界と交差する位置を、配線制約条件に基づいて制限する境界点制約を設定するステップ、詳細配線処理部が境界点制約に基づいてスイッチボックスの詳細配線を行うステップを含む。
【選択図】 図１

Description

本発明は、半導体集積回路の設計方法に係り、特に半導体集積回路の配線の自動設計方法に関する。

半導体集積回路の微細化に伴って配線間の距離が短くなるため、配線間の結合容量等に起因するクロストークが半導体集積回路の特性に与える影響が大きくなっている。配線間のクロストークの影響は、クロストークノイズやクロストーク遅延等がある。「クロストークノイズ」とは、影響を及ぼす配線を伝搬する信号の変化により、隣接する配線に電圧変化が発生することをいう。以下において、クロストークの影響を受ける配線を「被害配線」、影響を及ぼす配線を「攻撃配線」という。クロストークノイズにより、半導体集積回路の誤動作が発生する可能性がある。又、「クロストーク遅延」とは、攻撃配線と被害配線の信号到着時刻が重なった場合に、先に信号の変化が始まっている被害配線が攻撃配線の信号の変化の影響を受け、被害配線の信号の伝搬時間に遅延が発生することをいう。クロストーク遅延により、半導体集積回路の誤動作や特性劣化が発生する。

一般に、半導体集積回路の配線方法は、先ず、回路素子の配置を決定した半導体集積回路の配線領域を複数の概略格子に分割する。次に、配線がどの概略格子を通過するかを決定する概略配線を行う。その後、それぞれの概略格子内の配線の配置を決定する詳細配線を行う。クロストークによる影響を低減するために、概略配線の後、仮の詳細配線を行ってクロストークの影響を評価し、評価結果に基づいて配線が概略格子の境界と交差する位置を設定し、再度概略配線を行う配線方法が提案されている（特許文献１参照。）。又、概略配線処理を行った後、クロストーク遅延の可能性を検討し、詳細配線前に配線が概略格子の境界と交差する位置を設定することにより、クロストークの影響を改善する方法が提案されている（非特許文献１参照。）。
特開２０００−２２３５７８号公報 エイチ・ピー・ツェン（H.-P.Tseng）、ルイス・シェファー（Louis Scheffer）、カール・セッチェン（Carl Sechen）著、「米国電子通信技術者協会トランサクション・オン・コンピュータエイデッド・デザイン・オブ・インテグレイテッド・サーキッツ・アンド・システムズ、第２０巻、第４号（IEEE Trans. Computer-Aided Design of Integrated Circuits and Systems vol.20 No.4）」、２００１年、ｐ．５２８−５４４

しかしながら、特許文献１に記載の配線方法では、配線が概略格子と交差する境界上の位置が詳細配線前にすべて設定されるため、詳細配線での制約が厳しい。更に、配線間容量の低減のために配線間隔を広くする必要があるが、配線密度が高い領域では配線間隔を十分に広くすることができず、クロストークの低減が困難である。

一方、非特許文献１に記載の方法では、詳細配線前に全配線の概略格子と交差する境界上の位置をすべて決定するため、詳細配線での制約が大きく、概略格子内の配線密度が高い場合に詳細配線が困難になる。更に、クロストークの影響を遅延時間に換算して考慮するため、クロストークノイズの影響を検討することができない。又、攻撃配線同士の信号到着時刻の重なりを考慮した配線の最適化を行うことができない。

上記問題点を鑑み、本発明は、詳細配線での制約が少ない、クロストークの影響を低減する半導体集積回路の自動設計方法を提供することを目的とする。

上記目的を達成するために、本発明の第１の特徴は、（イ）クロストーク評価部が、基準記憶領域に格納されたクロストーク基準を読み出し、複数の概略格子からなるスイッチボックスを通過する概略配線のうちからクロストークの影響を受けやすい概略配線を抽出するステップと、（ロ）境界点制約設定部が、配線制約記憶領域に格納された配線制約条件を読み出し、クロストークの影響を受けやすい概略配線がスイッチボックスの境界と交差する位置を、配線制約条件に基づいて制限する境界点制約を設定するステップと、（ハ）詳細配線処理部が、境界点制約に基づいてスイッチボックスの詳細配線を行うステップとを含む半導体集積回路の自動設計方法であることを要旨とする。

第２の特徴は、複数の概略格子からなるスイッチボックスが、複数個連続して配置された半導体集積回路において、複数個のスイッチボックスについて順に詳細配線を行う自動設計方法であって、（イ）影響配線処理部が、既に詳細配線を行った第１のスイッチボックスにおいてクロストークの影響を受ける概略配線に対する攻撃配線の信号到着時刻範囲を影響配線記憶領域に格納するステップと、（ロ）クロストーク評価部が、基準記憶領域に格納されたクロストーク基準を読み出し、第１のスイッチボックスに連続し、処理対象となる第２のスイッチボックスを通過する概略配線のうちからクロストークの影響を受けやすい概略配線を抽出するステップと、（ハ）境界点制約設定部が、配線制約記憶領域に格納された配線制約条件と影響配線記憶領域に格納された信号到着時刻範囲を読み出し、クロストークの影響を受けやすい概略配線が第２のスイッチボックスの境界点制約が設定されていない境界と交差する位置を、配線制約条件と信号到着時刻範囲に基づいて制限する境界点制約を設定するステップと、（ハ）詳細配線処理部が、境界点制約に基づいて第２のスイッチボックスの詳細配線を行うステップとを含む半導体集積回路の自動設計方法であることを要旨とする。

本発明によれば、詳細配線での制約が少ない、クロストークの影響を低減する半導体集積回路の自動設計方法を提供することができる。

次に、図面を参照して、本発明の第１及び第２の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、平面寸法の比率等は現実のものとは異なることに留意すべきである。したがって、具体的な寸法や配置等は以下の説明を参酌して判断すべきものである。また図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

また、以下に示す第１及び第２の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。

図１に示す本発明の第１の実施の形態に係る半導体集積回路の自動設計方法は、例えば図２に示すような設計装置によって実行することが可能である。図２に示す設計装置は、入力装置２００と、記憶装置３００と、ＣＰＵ４００と出力装置５００とを備える。記憶装置３００は、回路情報記憶領域３０１、基準記憶領域３０２、配線制約記憶領域３０３、回路配置記憶領域３１１、概略格子記憶領域３１２、概略配線記憶領域３１３、スイッチボックス記憶領域３１４、境界点設定記憶領域３１５、詳細配線記憶領域３１６及びマスクパターン記憶領域３１７を備える。回路情報記憶領域３０１には、半導体集積回路の論理情報や電気的な接続情報等の回路情報が格納される。基準記憶領域３０２にはクロストーク基準が格納される。配線制約記憶領域３０３には配線制約条件が格納される。回路配置記憶領域３１１には、半導体集積回路チップ上に配置された回路素子の配置情報等が格納される。概略格子記憶領域３１２には、半導体集積回路の配線領域を概略格子に分割した後の回路素子の配置情報等が格納される。概略配線記憶領域３１３には、概略配線の通過する概略格子の情報等が格納される。スイッチボックス記憶領域３１４には、スイッチボックスを通過する概略配線の情報等が格納される。境界点設定記憶領域３１５には境界点制約が格納される。詳細配線記憶領域３１６にはスイッチボックス毎に行われる詳細配線の結果が格納される。マスクパターン記憶領域３１７には、詳細配線された後の半導体集積回路のマスクパターンが格納される。

又、ＣＰＵ４００は、回路素子配置処理部４０１、概略配線処理部４０２、スイッチボックス処理部４０３、クロストーク評価部４０４、境界点制約設定部４０５、詳細配線処理部４０６及びマスクパターン作成部４０７を備える。回路素子配置処理部４０１は、回路情報記憶領域３０１に格納された回路情報を読み出して、半導体集積回路チップ上に回路素子を配置する。概略配線処理部４０２は、回路情報記憶領域３０１に格納された回路情報を読み出して、概略配線を行う。スイッチボックス処理部４０３は、複数の概略格子からスイッチボックスを構成し、詳細配線を行うスイッチボックスの選択を行う。クロストーク評価部４０４は、クロストーク基準を読み出して、概略配線のクロストークの影響の受けやすさを評価する。境界点制約設定部４０５は、配線制約条件を読み出して、詳細配線における概略配線の境界点制約を設定する。詳細配線処理部４０６は、境界点制約を読み出して、スイッチボックスの詳細配線を行う。マスクパターン作成部４０７は、回路配置記憶領域３１１と詳細配線記憶領域３１６の情報を読み出して、マスクパターンの作成を行う。

図２に示す設計装置では、入力装置２００から設計を行う半導体集積回路の論理情報や電気的な接続情報が読み込まれて、ＣＰＵ４００によって回路素子の配置と概略配線が行われ、更に、スイッチボックスが設定される。又、入力装置２００から、クロストーク基準と配線制約条件が読み込まれる。スイッチボックスを通過する配線について、読み込まれたクロストーク基準に基づき、クロストークの影響の受けやすさが判定される。クロストークの影響を受けやすいと判定された配線について、配線が通過できるスイッチボックスの境界点の制限が配線制約条件に基づいてスイッチボックス単位で設定される。設定された境界点の制限を参照して詳細配線が行われ、すべてのスイッチボックスの詳細配線が終了後に、回路素子の配置情報と詳細配線の情報からマスクパターンが作成される。

ここで、「スイッチボックス」とは複数の概略格子から構成されており、詳細配線を行う単位である。１つのスイッチボックスは、例えば５行５列、或いは７行７列等の複数の概略格子のユニットとして設定される。概略格子は最小線幅の配線が10〜30本程度通過可能な大きさであるため、スイッチボックスの1辺は50〜200本程度の配線が通過可能である。又、「クロストーク基準」とはクロストークの影響を受けやすいか受けにくいかを分類する判定基準であり、配線長等が使用可能である。尚、「クロストークを受けやすい配線」とは、クロストークの攻撃配線または被害配線になる可能性のある配線のことである。配線長が長いほどクロストークの影響を受けやすいが、クロストークの影響の受けやすさは配線幅や配線間隔等の設計ルールや配線を伝搬する信号の電圧値等に依存する。一般に、半導体集積回路の微細化が進むと、クロストークの影響を受けやすい配線長は短くなる。例えば、０．１８μｍ設計ルールでは長さが３００μｍ以上の配線をクロストークの影響を受けやすい配線として分類することが可能である。ただし、配線の厚み等にも依存するため、必要に応じてクロストーク基準の検討が行われる。又、「配線制約条件」は、例えばクロストークの影響を受けやすい配線同士は隣接した境界点を通過できない等の制限を規定したものである。ここで、配線がスイッチボックスと交差する境界上の位置を「境界点」という。又、以下において、詳細配線においてそれぞれの配線が通過可能な境界点を設定した制限を「境界点制約」という。

本発明の第１の実施の形態に係る半導体集積回路の自動設計方法の基本的なステップを、図１のフローチャート、図２の設計装置及び図３を用いて説明する。

（イ）先ず、図１のステップＳ１０１において、図２に示した入力装置２００から半導体集積回路の回路情報が入力されて回路情報記憶領域３０１に格納される。又、入力装置２００からクロストーク基準が入力され、基準記憶領域３０２に格納される。更に、配線制約条件が入力装置２００から入力され、配線制約記憶領域３０３に格納される。

（ロ）次に、ステップＳ１０２において、回路情報記憶領域３０１に格納された回路情報を読み出して、回路素子配置処理部４０１によって回路素子の配置が決定される。図３に示した半導体集積回路チップ１００上の端子ａ１、端子ａ２、端子ｂ１、端子ｂ２、端子ｃ１、端子ｃ２、端子ｄ１、端子ｄ２は図示を省略した回路素子の入出力端子である。決定された回路素子の配置情報及び各回路素子の入出力端子配置情報等は回路配置記憶領域３１１に格納される。

（ハ）次に、ステップＳ１０３において、概略配線処理部４０２によって回路素子の配置を決定した半導体集積回路の配線領域を複数の概略格子に分割する。図３は、半導体集積回路チップ１００の配線領域を一点鎖線で表示した２０行２０列の概略格子に分割した例を示している。分割された概略格子の情報は概略格子記憶領域３１２に格納される。

（ニ）ステップＳ１０４において、回路情報記憶領域３０１に格納された回路情報及び回路配置記憶領域３１１に格納された回路素子の入出力端子配置情報を読み出し、概略配線処理部４０２によって回路素子間の配線がどの概略格子を通過するかを決定する概略配線が行われる。図３に示した例では、配線１１〜配線１４が概略配線されている。配線１１は端子ａ１と端子ａ２とを接続し、配線１２は端子ｂ１と端子ｂ２とを接続している。又、配線１３は端子ｃ１と端子ｃ２とを接続し、配線１４は端子ｄ１と端子ｄ２とを接続している。概略配線の結果は概略配線記憶領域３１３に格納される。

（ホ）次に、ステップＳ１０５において、スイッチボックス処理部４０３によって、概略配線が行われた半導体集積回路の配線領域を複数のスイッチボックスに再分割する。前述したように、スイッチボックスは３行３列、５行５列、７行７列等の複数の概略格子をユニットとして構成される。図３に示した例では、半導体集積回路チップ１００の配線領域は５行５列の概略格子からなるスイッチボックスに再分割されている。ただし、スイッチボックス１０以外のスイッチボックスは表示を省略している。スイッチボックス１０を配線１１〜配線１４が通過している。スイッチボックスを構成する概略格子やスイッチボックスを通過する概略配線、境界点の情報等がスイッチボックス記憶領域３１４に格納される。

（ヘ）ステップＳ１０６において、スイッチボックス処理部４０３によって、スイッチボックス記憶領域３１４に格納された複数のスイッチボックスの情報から詳細配線を行うスイッチボックスの優先順位が決定される。スイッチボックスの詳細配線を行う優先順位は、配線密度の高いスイッチボックス、或いはクロストークの影響を受けやすい配線密度の高いスイッチボックスから先に行うように決定することが効率的であり、望ましい。

（ト）次に、ステップＳ１０７において、クロストーク評価部４０４によって、基準記憶領域３０２に格納されたクロストーク基準を読み出して、選択されたスイッチボックスを通過する概略配線をクロストークの影響を受けやすい概略配線とクロストークの影響を受けにくい概略配線とに分類する。分類された結果は、概略配線記憶領域３１３にそれぞれの概略配線の情報として追加して格納される。

（チ）次に、ステップＳ１０８において、概略配線記憶領域３１３に格納された概略配線の情報と配線制約記憶領域３０３に格納された配線制約条件とを読み出し、境界点制約設定部４０５によって詳細配線の境界点制約を設定する。境界点制約を設定する方法は、後述するようにクロストークの影響を考慮してなされる。設定した境界点制約は境界点設定記憶領域３１５に格納される。

（リ）次に、ステップＳ１０９において、境界点設定記憶領域３１５に格納された境界点制約を読み出して、詳細配線処理部４０６によってスイッチボックスの詳細配線を行う。詳細配線の結果は詳細配線記憶領域３１６に格納される。

（ヌ）次に、ステップＳ１１０において、すべてのスイッチボックスの詳細配線が終了したかどうか判断し、詳細配線が終了していないスイッチボックスがある場合は、ステップＳ１０６に戻り、次のスイッチボックスの詳細配線を行う。すべてのスイッチボックスの詳細配線が終了していれば、詳細配線を終了する。

（ル）次に、ステップＳ１１１において、回路配置記憶領域３１１に格納された回路素子の配置情報と詳細配線記憶領域３１６に格納された詳細配線の情報が呼び出され、マスクパターン作成部４０７によって半導体集積回路のマスクパターン情報が作成される。作成されたマスクパターン情報はマスクパターン記憶領域３１７に格納される。マスクパターン情報は出力装置５００から電子ファイル等の形式で出力が可能であり、フォトリソグラフィ用マスクやレチクルの作成等に使用される。

上記の説明においては、クロストークの影響を受けやすい概略配線と受けにくい概略配線の分類をステップＳ１０７として、ステップＳ１０６におけるスイッチボックス選択後に行う例を説明した。しかし、例えば配線長を基準にして分類する場合は、ステップＳ１０４における概略配線を行った後等で分類することができる。

次に、クロストークの影響を受けやすい配線と受けにくい配線の分類を配線長で行う場合の例を、図３を用いて例示的に説明する。スイッチボックス１０の境界点は、図４に示すように境界点Ｐ１〜境界点Ｐ６である。

（イ）図１のステップＳ１０１において、クロストーク基準となる配線長が図２に示した基準記憶領域３０２に格納される。更に、クロストークの影響を受けやすい配線同士が隣接した境界点を通過しないという配線制約条件が配線制約記憶領域３０３に格納される。

（ロ）ステップＳ１０７において、クロストーク評価部４０４によって基準記憶領域３０２に格納されたクロストーク基準が読み出され、配線１１〜配線１４がクロストークの影響を受けやすい配線と受けにくい配線とに分類される。その結果、例えば、図５に示すような配線１１と配線１２はクロストークの影響を受けやすく、配線１３と配線１４はクロストークの影響を受けにくいという分類結果が概略配線記憶領域３１３に格納される。

（ハ）次に、ステップＳ１０８において、境界点制約設定部４０５によって、配線制約記憶領域３０３に格納された配線制約条件が読み出され、配線制約条件に基づいて境界点制約が設定される。具体的には、配線１１と配線１２とが隣接した境界点を通過しないという制限を含む境界点制約が設定され、例えば図６に示すような境界点制約が設定される。設定された境界点制約は境界点設定記憶領域３１５に格納される。図６は配線が通過可能な境界点を示し、例えば配線１１は境界点Ｐ１、境界点Ｐ３、境界点Ｐ５を通過できることを示している。境界点Ｐ１は配線１２、配線１３、配線１４も通過可能であるが、例えば配線１１が境界点Ｐ１を通過すると設定された場合は、他の配線は境界点Ｐ１とは異なる境界点を通過するように設定される。この場合、配線１２が通過できるのは境界点Ｐ３又は境界点Ｐ５になる。又、クロストークの影響を受けにくい配線１３と配線１４には通過する境界点の制限がない。

（ニ）次に、ステップＳ１０９において、詳細配線処理部４０６によって、図６の境界点制約が読み出され、スイッチボックス１０の詳細配線を行った例を図７に示す。配線１１は境界点Ｐ３、配線１２は境界点Ｐ５、配線１３は境界点Ｐ４、配線１４は境界Ｐ１を通過している。

上記の説明のように、本発明の第１の実施の形態に係る半導体集積回路の自動設計方法においては、配線の通過するスイッチボックスの境界点の設定のみを行うため、全配線領域を設定するよりも設計時間を短くすることができる。又、クロストークの影響を受けやすい配線が通過する境界点のみを制限した境界点制約に基づくため、詳細配線での制約が厳しくない。

本発明の第１の実施の形態に係る半導体集積回路の自動設計方法によれば、クロストークの影響を受けやすい配線同士が隣接したスイッチボックスの境界点を通過しないように境界点制約を設定することにより、詳細配線での制約が少なく設計時間の短い、クロストークの影響を低減した半導体集積回路を提供することができる。

上記の説明においては、説明をわかりやすくするため、スイッチボックス１０の境界点制約が１辺の境界にある場合について説明したが、他の辺の境界に境界点制約を設定することができるのは勿論である。又、図６では配線１１と配線１２が通過できる境界点が境界点Ｐ１、境界点Ｐ３、境界点Ｐ５とした境界点制約の例を示したが、例えば、配線１１と配線１２が通過できる境界点を境界点Ｐ２、境界点Ｐ４、境界点Ｐ６とした境界点制約を設定できることは勿論である。

図１に示した一連の自動設計操作は、図１と等価なアルゴリズムのプログラムにより、図２に示した設計装置を制御して実行出来る。このプログラムは、図２に示した設計装置を構成する記憶装置３００に記憶させればよい。また、このプログラムは、コンピュータ読取り可能な記録媒体に保存し、この記録媒体を図２に示した記憶装置３００に読み込ませることにより、本発明の一連の自動設計操作を実行することができる。ここで、「コンピュータ読取り可能な記録媒体」とは、例えばコンピュータの外部メモリ装置、半導体メモリ、磁気ディスク、光ディスク、光磁気ディスク、磁気テープなどのプログラムを記録することができるような媒体などを意味する。具体的には、フレキシブルディスク、ＣＤ−ＲＯＭ，ＭＯディスク、カセットテープ、オープンリールテープなどが「コンピュータ読取り可能な記録媒体」に含まれる。

（第１の変形例）
クロストーク遅延が発生する可能性が高い信号到着時刻が重なる配線が、隣接した境界点を通過しないように境界点制約を設定することにより、更に半導体集積回路におけるクロストークの影響を低減することができる。ただし、配線の信号到着時刻は入力パターン等に依存するため、一定の範囲を持たせて検討する必要があり、以下において「信号到着時刻範囲」とする。以下に、本発明の第１の実施の形態に係る半導体集積回路の自動設計方法における、配線の信号到着時刻範囲を考慮した境界点制約の設定と詳細配線の例を、図２の設計装置と図８のフローチャートを用いて説明する。配線の信号到着時刻範囲を考慮した境界点制約を設定することが図１に示した自動設計方法と異なる点である。詳細配線を行うスイッチボックス１０を、クロストークの影響の受けやすさを図９に示す配線２１〜配線２５が通過している場合を例示的に説明する。図１０のタイミングチャートに示すように、配線２１の信号到着時刻範囲は時間ｔ１〜時間ｔ３であり、配線２２の信号到着時刻範囲は時間ｔ２〜時間ｔ４である。したがって、配線２１と配線２２の信号到着時刻範囲は時間ｔ２〜時間ｔ３が重なっている。又、配線２３の信号到着時刻範囲は時間ｔ５〜時間ｔ８であり、配線２４の信号到着時刻範囲は時間ｔ６〜時間ｔ７である。したがって、配線２３と配線２４の信号到着時刻範囲は時間ｔ６〜時間ｔ７が重なっている。

（イ）図８のステップＳ２０１において、配線信号到着時刻範囲が重なるクロストークの影響を受けやすい配線が隣接した境界点を通過しないという配線制約条件が、図２に示した配線制約記憶領域３０３に格納される。

（ロ）図８のステップＳ２０８において、クロストークの影響を受けやすい配線２１〜配線２４の信号到着時刻範囲が回路情報記憶領域３０１に格納された回路情報から抽出される。抽出された信号到着時刻範囲は概略配線記憶領域３１３に格納される。

（ハ）次に、ステップＳ２０９において、境界点制約設定部４０５によって、概略配線記憶領域３１３に格納された信号到着時刻範囲と配線制約記憶領域３０３に格納された配線制約条件とが読み出され、配線制約条件に基づいて境界点制約が設定される。具体的には、「配線２１と配線２２は隣接した境界点を通過しない」、「配線２３と配線２４は隣接した境界点を通過しない」、という制限を含む境界点制約が設定される。その結果、例えば図１１に示すような境界点制約が設定され、境界点設定記憶領域３１５に格納される。

（ニ）ステップＳ２１０において、詳細配線処理部４０６によって、境界点設定記憶領域３１５に格納された境界点制約が読み出され、スイッチボックス１０の詳細配線が行われる。図１２は、図１１の境界点制約に基づいてスイッチボックス１０の詳細配線を行った例である。配線２１は境界点Ｐ３、配線２２は境界点Ｐ５、配線２３は境界点Ｐ４、配線２４は境界Ｐ６、配線２５は境界Ｐ１を通過している。

配線信号到着時刻範囲が重なるクロストークの影響を受けやすい配線が隣接した境界点を通過しないという配線制約条件によって、半導体集積回路におけるクロストークの影響を低減することができる。他は、図１に示す第１の実施の形態に係る半導体集積回路の自動設計方法と基本的に同様であるので、重複した説明を省略する。

（第２の変形例）
配線の信号到着時刻範囲を考慮した詳細配線の他の例として、信号到着時刻範囲が重なる配線毎に配線グループに分類する方法を用いた境界点制約の設定と詳細配線の例を、図２の設計装置と図１３のフローチャートを用いて説明する。配線の信号到着時刻範囲によって配線グループを設定し、境界点制約を設定することが図１に示した自動設計方法と異なる点である。以下の説明においては、クロストークの影響の受けやすさが図９に示すような配線２１〜配線２５が、詳細配線を行うスイッチボックス１０を通過している場合を例示的に示す。配線２１〜２４の信号到着時刻範囲は図１０のタイミングチャートに示される。

（イ）図１３のステップＳ３０１において、異なる配線グループが隣接する境界点を通過するという配線制約条件が、図２に示す配線制約記憶領域３０３に格納される。

（ロ）ステップＳ３０８において、回路情報記憶領域３０１に格納された回路情報からスイッチボックス１０を通過するクロストークの影響を受けやすい概略配線の信号到着時刻範囲が抽出される。抽出された信号到着時刻範囲は概略配線記憶領域３１３に格納される。

（ハ）次に、ステップＳ３０９において、概略配線処理部４０２によって概略配線記憶領域３１３に格納された信号到着時刻範囲が読み出され、信号到着時刻範囲が重なる配線毎に配線グループに分類される。具体的には、配線２１と配線２２が同じ配線グループ、配線２３と配線２４が同じ配線グループに分類される。分類された情報は概略配線記憶領域３１３に格納される。

（ニ）ステップＳ３１０において、境界点制約設定部４０５によって、概略配線記憶領域３１３に格納された配線グループの分類情報と配線制約記憶領域３０３に格納された配線制約条件とが読み出され、配線制約条件に基づいて境界点制約が設定される。設定された境界点制約は境界点設定記憶領域３１５に格納される。

（ホ）ステップＳ３１１において、詳細配線処理部４０６によって、境界点設定記憶領域３１５に格納された境界点制約が読み出されスイッチボックス１０の詳細配線が行われる。

上記の方法によっても、例えば図１２に示した詳細配線と同様の結果が得られる。即ち、異なる配線グループが隣接する境界点を通過するという配線制約条件によって詳細配線を行った場合、クロストーク遅延が発生する可能性が高い信号到着時刻範囲が重なる配線は隣接する境界点を通過しない。このため、半導体集積回路におけるクロストークの影響を低減することができる。他は、図１に示す第１の実施の形態に係る半導体集積回路の自動設計方法と基本的に同様であるので、重複した説明を省略する。

（第３の変形例）
半導体集積回路に複数のクロック信号系がある場合、異なるクロック信号系に属する配線間では、信号到着時刻範囲が重なるかどうかは不明である。したがって、クロック信号系が異なる配線間では常に信号到着時刻範囲が重なると考える必要がある。本発明の第１の実施の形態に係る半導体集積回路の自動設計方法における、半導体集積回路に複数のクロック信号系がある場合の境界点制約の設定と詳細配線の例を図２の設計装置と図１４のフローチャートを用いて説明する。配線の複数のクロック信号系を考慮した境界点制約を設定することが図１に示した自動設計方法と異なる点である。以下に、図１５に示す信号系に属する配線３１〜配線３４が詳細配線を行うスイッチボックス１０を通過する場合を例示的に説明する。又、配線３１〜配線３４はクロストークの影響を受けやすい配線である。

（イ）図１４のステップＳ４０１において、クロック信号系が異なるクロストークの影響を受けやすい配線が隣接した境界点を通過しないという配線制約条件が、図２に示した配線制約記憶領域３０３に格納される。

（ロ）ステップＳ４０８において、回路情報記憶領域３０１に格納された回路情報から配線３１〜配線３４の属するクロック信号系を抽出し、同じクロック系に属する配線は同一の配線グループとする。具体的には、第１クロック信号系に属する配線３１と配線３２を、例えば第１配線グループとする。又、第２クロック信号系に属する配線３３と配線３４を、例えば第２配線グループとする。配線グループの情報は概略配線記憶領域３１３に格納される。

（ハ）次に、ステップＳ４０９において、境界点制約設定部４０５によって概略配線記憶領域３１３に格納された配線グループの情報と配線制約記憶領域３０３に格納された配線制約条件とが読み出され、配線制約条件に基づいて境界点制約が設定される。具体的には、例えば「配線３１及び配線３２は、配線３３又は配線３４と隣接した境界点を通過しない」という制限を含む境界点制約が設定される。その結果、例えば図１６に示すような境界点制約が設定される。設定された境界点制約は境界点設定記憶領域３１５に格納される。

（ニ）次に、ステップＳ４１０において、詳細配線処理部４０６によって、境界点設定記憶領域３１５に格納された境界点制約が読み出され、スイッチボックス１０の詳細配線が行われる。図１７は、図１６の境界点制約に基づいてスイッチボックス１０の詳細配線を行った例である。配線３１は境界点Ｐ１、配線３２は境界点Ｐ２、配線３３は境界点Ｐ４、配線３４は境界Ｐ６を通過している。

異なるクロック信号系に属するクロストークの影響を受けやすい配線が、隣接した境界点を通過しないという境界点制約を設定することにより、信号到着時刻範囲が重なるかどうか不明な異なるクロック信号系に属する配線間でのクロストークの影響を減少させることができる。他は、図１に示す第１の実施の形態に係る半導体集積回路の自動設計方法と基本的に同様であるので、重複した説明を省略する。

（第４の変形例）
信号の遷移時間が長い配線の信号が変化している間に、信号の遷移時間が短い配線の信号が変化することにより、信号の遷移時間が長い配線にクロストークノイズやクロストーク遅延が発生する可能性がある。したがって、信号の遷移時間の差が大きな配線が隣接しないようにする必要がある。本発明の第１の実施の形態に係る半導体集積回路の自動設計方法における、配線を伝搬する信号の遷移時間が異なる場合の境界点制約の設定と詳細配線の例を図２の設計装置と図１８のフローチャートを用いて説明する。配線を伝搬する信号の遷移時間を考慮した境界点制約を設定することが図１に示した自動設計方法と異なる点である。以下に、詳細配線を行うスイッチボックス１０を、クロストークの影響を受けやすい図１９に示す信号の遷移時間を有する配線４１〜配線４５が通過する場合を例示的に説明する。クロストーク遅延が発生する信号の遷移時間の差は、配線幅や配線間隔等の設計ルールや配線を伝搬する信号の電圧値等に依存する。ここでは、１ｎｓ以上の差がある場合にクロストーク遅延が発生する可能性が高い場合を例として、以下に説明する。

（イ）図１８のステップＳ５０１において、信号の遷移時間の差が１ｎｓ以上の配線が隣接した境界点を通過しないという配線制約条件が、図２に示した配線制約記憶領域３０３に格納される。

（ロ）次に、ステップＳ５０８において、回路情報記憶領域３０１に格納された回路情報から配線４１〜配線４５の信号の遷移時間が抽出され、概略配線記憶領域３１３に格納される。

（ハ）次に、ステップＳ５０９において、境界点制約設定部４０５によって、概略配線記憶領域３１３に格納された配線の信号の遷移時間と配線制約記憶領域３０３に格納された配線制約条件とが読み出され、配線制約条件に基づいて境界点制約が設定される。具体的には、「配線４１及び配線４２は、配線４５と隣接した境界点を通過しない」という制限を含む境界点制約が設定され、例えば図２０に示すような境界点制約が境界点設定記憶領域３１５に格納される。

(ニ)次に、ステップＳ５１０において、詳細配線処理部４０６によって、境界点設定記憶領域３１５に格納された境界点制約が読み出され、境界点制約に基づいてスイッチボックス１０の詳細配線が行われる。図２１は、図２０の境界点制約に基づいてスイッチボックス１０の詳細配線を行った例である。配線４１は境界点Ｐ１、配線４２は境界点Ｐ３、配線４３は境界点Ｐ４、配線４４は境界Ｐ５、配線４５は境界Ｐ６を通過している。

信号の遷移時間の差が大きな配線が隣接した境界点を通過しない境界点制約を設定する方法としては、例えば信号の遷移時間の順に配線を並べて境界点を通過させる方法がある。

信号の遷移時間の差が大きな配線を隣接させないことにより、半導体集積回路にクロストークノイズやクロストーク遅延の発生する可能性を低減することができる。他は、図１に示す第１の実施の形態に係る半導体集積回路の自動設計方法と基本的に同様であるので、重複した説明を省略する。

（第２の実施の形態）
既に第１の実施の形態で説明したように、複数の概略格子からなるスイッチボックスが複数個連続して配置された半導体集積回路の詳細配線の設計は、スイッチボックスを特定の優先順位に従い、順に詳細配線していく。この場合、例えば、図２４に示す既に詳細配線が行われた第１のスイッチボックス５０において配線５２が被害配線であり、配線５１が攻撃配線であるとすれば、配線５１と信号到着時刻範囲が重なる配線が配線５２に隣接しないように、処理対象となる第２のスイッチボックス６０の境界点制約を設定する必要がある。隣接する複数の攻撃配線の信号到着時刻範囲が重なった場合は、被害配線に発生するクロストークノイズが非常に大きくなり、半導体集積回路が誤動作する可能性が高くなるためである。図２４は、既に詳細配線が行われた第１のスイッチボックス５０の被害配線を考慮して、処理対象となる第２のスイッチボックス６０の詳細配線を行った例である。第１のスイッチボックス５０を配線５１、配線５２、配線５３が通過し、配線５２は配線５１からクロストークの影響を受ける被害配線である。第２のスイッチボックス６０を、図２５に示す配線５２、配線５３、配線６１、配線６２が通過している。図２６のタイミングチャートに示すように、第２のスイッチボックス６０を通過するクロストークの影響を受けやすい配線５３の信号到着時刻範囲は時間ｔ２〜時間ｔ４であり、配線６１の信号到着時刻範囲は時間ｔ５〜時間ｔ８である。又、第１のスイッチボックス５０において配線５２の攻撃配線になっている配線５１の信号到着時刻範囲は時間ｔ１〜時間ｔ３である。即ち、配線５３と配線５１の信号到着時刻範囲は時間ｔ２〜時間ｔ３が重なっている。したがって、配線５２と配線５３が隣接した第２のスイッチボックス６０の境界点を通過しないように境界点制約が設定され、詳細配線されている。

上記に説明したような自動配線を実現するために、本発明の第２の実施の形態に係る半導体集積回路の自動設計方法は、図２２に示ように、詳細配線処理済のスイッチボックスでの被害配線を考慮した境界点制約を設定するためのステップを含む点が、第１の実施の形態に係る半導体集積回路の自動設計方法と異なる。

図２２に示す半導体集積回路の自動設計方法は、例えば図２３に示すような設計装置によって実行することが可能である。図２３に示す設計装置は、入力装置２００と、記憶装置３００と、ＣＰＵ４００と出力装置５００とを備える。記憶装置３００は、回路情報記憶領域３０１、基準記憶領域３０２、配線制約記憶領域３０３、回路配置記憶領域３１１、概略格子記憶領域３１２、概略配線記憶領域３１３、スイッチボックス記憶領域３１４、境界点設定記憶領域３１５、詳細配線記憶領域３１６、マスクパターン記憶領域３１７及び影響配線記憶領域３１８を備える。

又、ＣＰＵ４００は、回路素子配置処理部４０１、概略配線処理部４０２、スイッチボックス処理部４０３、クロストーク評価部４０４、境界点制約設定部４０５、詳細配線処理部４０６、マスクパターン作成部４０７及び影響配線処理部４０８を備える。

記憶装置３００が影響配線記憶領域３１８を備えること、及びＣＰＵ４００が影響配線処理部４０８を備えることが、図２に示した設計装置と異なる点である。影響配線処理部４０８は、詳細配線を行っているスイッチボックスを通過する概略配線から、詳細配線処理済みのスイッチボックスにおいて被害配線になっている配線（以下において「第１被害配線」という。）があるかどうか判断し、第１被害配線がある場合は、第１被害配線の情報とその被害配線に対する攻撃配線（以下において「第１攻撃配線」という。）の信号到着時刻範囲を抽出する。抽出した第１攻撃配線の信号到着時刻範囲は、影響配線記憶領域３１８に格納される。

詳細配線を行っているスイッチボックスに第１被害配線があるかどうか判断するためには、例えば詳細配線を行ったスイッチボックスにおいて被害配線になった配線がある場合に、図２２のステップＳ６１２において、第１被害配線であるという情報を図２３に示した詳細配線記憶領域３１６に格納しておく。これにより、その後のスイッチボックスの詳細配線において第１被害配線になっているかどうか判断することができる。又、詳細配線記憶領域３１６に第１攻撃配線の信号到着時刻範囲等の情報を格納しておくことにより、攻撃配線の信号到着時刻領域を抽出する際に利用できる。

以下に、詳細配線処理済スイッチボックスにおいて被害配線になっている配線がある場合の境界点制約の設定と詳細配線の例を図２２のフローチャートと図２３の設計装置を用いて説明する。以下においては、図２４に示した第１のスイッチボックス５０の詳細配線の後に、第２のスイッチボックス６０の詳細配線を行った場合を例示的に説明する。

（イ）先ず、図２２のステップＳ６０１において、図２３に示した入力装置２００から、第１攻撃配線と信号到着時刻範囲が重なる配線が、第１被害配線と隣接した境界点を通過しないという配線制約条件が配線制約記憶領域３０３に格納される。

（ロ）ステップＳ６０８において、影響配線処理部４０８によって、詳細配線記憶領域３１６に格納された詳細配線の情報と概略配線記憶領域に格納された概略配線の情報を読み込み、詳細配線の情報と概略配線の情報を参照して、選択されたスイッチボックスを通過する概略配線に第１被害配線があるかどうか判断する。第１被害配線がなければ、ステップＳ６１２に移る。第１被害配線がある場合は、第１攻撃配線の信号到着時刻範囲を詳細配線記憶領域３１６から抽出し、影響配線記憶領域３１８に格納する。

（ハ）次に、ステップＳ６１０において、クロストークの影響を受けやすい配線５３と配線６１の信号到着時刻範囲が回路情報記憶領域３０１に格納された回路情報から抽出される。抽出された信号到着時刻範囲は概略配線記憶領域３１３に格納される。

（ニ）次に、ステップＳ６１１において、境界点制約設定部４０５によって、影響配線記憶領域３１８に格納された第１攻撃配線の信号到着時刻範囲と、概略配線記憶領域３１３に格納された概略配線の信号到着時刻範囲と、配線制約記憶領域３０３に格納された配線制約条件とが読み出され、配線制約条件に基づいて境界点制約が設定される。具体的には、「配線５２と配線５３は隣接した境界点を通過しない」という制限を含む境界点制約が設定される。その結果、例えば図２７に示す境界点制約が設定され、境界点設定記憶領域３１５に格納される。

（ホ）次に、ステップＳ６１２において、詳細配線処理部４０６によって、境界点設定記憶領域３１５に格納された境界点制約が読み出され、境界点制約に基づいて第２のスイッチボックス６０の詳細配線が行われる。図２４は、図２７の境界点制約に基づいて第２のスイッチボックス６０の詳細配線を行った例である。配線５２は境界点Ｐ３、配線５３は境界点Ｐ５、配線６１は境界点Ｐ１、配線６２は境界点Ｐ６を通過している。詳細配線において被害配線になった場合は、詳細配線記憶領域３１６に被害配線であるという情報と、攻撃配線の信号到着時刻範囲を格納する。

以上に説明したように、詳細配線処理済みスイッチボックスの被害配線であることを考慮して、信号到着時刻範囲が重なる複数の攻撃配線と被害配線を隣接させないことにより、クロストークノイズによる半導体集積回路の誤動作が発生する可能性を低減することができる。他は、第１の実施の形態と実質的に同様であるので、重複した説明を省略する。

（その他の実施の形態）
上記のように、本発明は第１及び第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。

既に述べた第１及び第２の実施の形態の説明においては、詳細配線における配線制約条件が１つの場合について説明したが、複数の配線制約条件を設定して詳細配線を行うことができ、半導体集積回路におけるクロストークの影響を低減することができる。又、配線密度が高いためにすべての配線制約条件を満足できない場合には、半導体集積回路におけるクロストークの影響の大きさを勘案するなどして、配線制約条件に優先順位をつけることができる。

このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

本発明の第１の実施の形態に係る半導体集積回路の自動設計方法を説明するフローチャートである。 本発明の第１の実施の形態に係る半導体集積回路の自動設計方法を実行する設計装置を示す模式的な回路構成図である。 本発明の第１の実施の形態に係る半導体集積回路の自動設計方法による概略配線とスイッチボックスを説明するための半導体集積回路チップの上面図である。 境界点を説明するためのスイッチボックスの上面図である。 スイッチボックスを通過する配線のクロストークの影響の受けやすさを示す表である。 本発明の第１の実施の形態に係る半導体集積回路の自動設計方法による境界点制約の例を示す表である。 本発明の第１の実施の形態に係る半導体集積回路の自動設計方法によるスイッチボックスの詳細配線の例を示す図である。 本発明の第１の実施の形態の第１の変形例に係る半導体集積回路の自動設計方法を説明するフローチャートである。 スイッチボックスを通過する配線のクロストークの影響の受けやすさを示す表である。 スイッチボックスを通過する配線の信号到着時刻範囲を示す図である。 本発明の第１の実施の形態の第１の変形例に係る半導体集積回路の自動設計方法による境界点制約の例を示す表である。 本発明の第１の実施の形態の第１の変形例に係る半導体集積回路の自動設計方法によるスイッチボックスの詳細配線の例を示す図である。 本発明の第１の実施の形態の第２の変形例に係る半導体集積回路の自動設計方法を説明するフローチャートである。 本発明の第１の実施の形態の第３の変形例に係る半導体集積回路の自動設計方法を説明するフローチャートである。 スイッチボックスを通過する配線の属するクロック信号系を示す表である。 本発明の第１の実施の形態の第３の変形例に係る半導体集積回路の自動設計方法による境界点制約の例を示す表である。 本発明の第１の実施の形態の第３の変形例に係る半導体集積回路の自動設計方法によるスイッチボックスの詳細配線の例を示す図である。 本発明の第１の実施の形態の第４の変形例に係る半導体集積回路の自動設計方法を説明するフローチャートである。 スイッチボックスを通過する配線の信号の遷移時間を示す表である。 本発明の第１の実施の形態の第４の変形例に係る半導体集積回路の自動設計方法による境界点制約の例を示す表である。 本発明の第１の実施の形態の第４の変形例に係る半導体集積回路の自動設計方法によるスイッチボックスの詳細配線の例を示す図である。 本発明の第２の実施の形態に係る半導体集積回路の自動設計方法を説明するフローチャートである。 本発明の第２の実施の形態に係る半導体集積回路の自動設計方法を実行する設計装置を示す模式的な回路構成図である。 本発明の第２の実施の形態に係る半導体集積回路の自動設計方法によるスイッチボックスの詳細配線の例を示す図である。 本発明の第２の実施の形態に係る半導体集積回路の自動設計方法において、スイッチボックスを通過する配線を説明する表である。 本発明の第１の実施の形態に係る半導体集積回路の自動設計方法及び第２の実施の形態に係る半導体集積回路の自動設計方法において、スイッチボックスを通過する配線と詳細配線処理済みスイッチボックスを通過する配線の信号到着時刻範囲を示す図である。 本発明の第２の実施の形態に係る半導体集積回路の自動設計方法による境界点制約の例を示す表である。

符号の説明

１０…スイッチボックス
１１〜１４…配線
２１〜２５…配線
３１〜３４…配線
４１〜４５…配線
５０…第１のスイッチボックス
５１〜５３…配線
６０…第２のスイッチボックス
６１〜６２…配線
１００…半導体集積回路チップ
２００…入力装置
３００…記憶装置
３０１…回路情報記憶領域
３０２…基準記憶領域
３０３…配線制約記憶領域
３１１…回路配置記憶領域
３１２…概略格子記憶領域
３１３…概略配線記憶領域
３１４…スイッチボックス記憶領域
３１５…境界点設定記憶領域
３１６…詳細配線記憶領域
３１７…マスクパターン記憶領域
３１８…影響配線記憶領域
４００…ＣＰＵ
４０１…回路素子配置処理部
４０２…概略配線処理部
４０３…スイッチボックス処理部
４０４…クロストーク評価部
４０５…境界点制約設定部
４０６…詳細配線処理部
４０７…マスクパターン作成部
４０８…影響配線処理部
５００…出力装置
ａ１、ａ２…端子
ｂ１、ｂ２…端子
ｃ１、ｃ２…端子
ｄ１、ｄ２…端子

Claims (5)

1. クロストーク評価部が、基準記憶領域に格納されたクロストーク基準を読み出し、複数の概略格子からなるスイッチボックスを通過する概略配線のうちからクロストークの影響を受けやすい概略配線を抽出するステップと、
   境界点制約設定部が、配線制約記憶領域に格納された配線制約条件を読み出し、前記クロストークの影響を受けやすい概略配線が前記スイッチボックスの境界と交差する位置を、前記配線制約条件に基づいて制限する境界点制約を設定するステップと、
   詳細配線処理部が、前記境界点制約に基づいて前記スイッチボックスの詳細配線を行うステップ
   とを含むことを特徴とする半導体集積回路の自動設計方法。
2. 前記配線制約条件が、信号の到着時刻範囲の重なる概略配線に関する制約を含むことを特徴とする請求項１に記載の半導体集積回路の自動設計方法。
3. 前記配線制約条件が、異なるクロック信号系に属する概略配線に関する制約を含むことを特徴とする請求項１又は２に記載の半導体集積回路の自動設計方法。
4. 前記配線制約条件が、前記概略配線の信号の遷移時間の差に基づく概略配線に関する制約を含むことを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路の自動設計方法。
5. 複数の概略格子からなるスイッチボックスが、複数個連続して配置された半導体集積回路において、前記複数個のスイッチボックスについて順に詳細配線を行う自動設計方法であって、
   影響配線処理部が、既に詳細配線を行った第１のスイッチボックスにおいてクロストークの影響を受ける概略配線に対する攻撃配線の信号到着時刻範囲を影響配線記憶領域に格納するステップと、
   クロストーク評価部が、基準記憶領域に格納されたクロストーク基準を読み出し、前記第１のスイッチボックスに連続し、処理対象となる第２のスイッチボックスを通過する概略配線のうちからクロストークの影響を受けやすい概略配線を抽出するステップと、
   境界点制約設定部が、配線制約記憶領域に格納された配線制約条件と前記影響配線記憶領域に格納された前記信号到着時刻範囲を読み出し、前記クロストークの影響を受けやすい概略配線が前記第２のスイッチボックスの境界点制約が設定されていない境界と交差する位置を、前記配線制約条件と前記信号到着時刻範囲に基づいて制限する境界点制約を設定するステップと、
   詳細配線処理部が、前記境界点制約に基づいて前記第２のスイッチボックスの詳細配線を行うステップ
   とを含むことを特徴とする半導体集積回路の自動設計方法。

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