JP2002185007A - 半導体装置 - Google Patents
半導体装置Info
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 半導体素子の自己加熱による特性劣化を抑制
することを可能とした半導体装置を提供する。 【解決手段】 ＳＯＩ基板のｐ型シリコン層１２に、ゲ
ート絶縁膜１５を介してゲート電極１６が形成され、ｎ
+型ソース領域１３及びドレイン領域１４が形成され
て、ＭＯＳトランジスタが作られる。ＭＯＳトランジス
タの周囲には素子分離絶縁膜であるシリコン酸化膜１９
が埋め込まれる。ＭＯＳトランジスタ直上には、シリコ
ン酸化膜より熱伝導率の高いＳｉＣ膜２０が、ドレイン
領域１４とソース領域１３の間にまたがって形成され
る。この上に層間絶縁膜としてシリコン酸化膜２１が形
成され、シリコン酸化膜２１及びＳｉＣ膜２０を貫通し
てコンタクトプラグ２２，２３，２４が埋め込まれる。
することを可能とした半導体装置を提供する。 【解決手段】 ＳＯＩ基板のｐ型シリコン層１２に、ゲ
ート絶縁膜１５を介してゲート電極１６が形成され、ｎ
+型ソース領域１３及びドレイン領域１４が形成され
て、ＭＯＳトランジスタが作られる。ＭＯＳトランジス
タの周囲には素子分離絶縁膜であるシリコン酸化膜１９
が埋め込まれる。ＭＯＳトランジスタ直上には、シリコ
ン酸化膜より熱伝導率の高いＳｉＣ膜２０が、ドレイン
領域１４とソース領域１３の間にまたがって形成され
る。この上に層間絶縁膜としてシリコン酸化膜２１が形
成され、シリコン酸化膜２１及びＳｉＣ膜２０を貫通し
てコンタクトプラグ２２，２３，２４が埋め込まれる。
Description
【０００１】
【発明の属する技術分野】この発明は、発熱を伴う半導
体素子を用いて構成される半導体装置に関する。
体素子を用いて構成される半導体装置に関する。
【０００２】
【従来の技術】ＬＳＩの微細化に伴って、半導体素子自
身の自己加熱による電気的特性の劣化が問題になる。例
えば、絶縁ゲート型電界効果トランジスタ（以下、ＭＯ
Ｓトランジスタという）では、チャネル領域のドレイン
近傍に自己加熱領域があり、微細素子ではこの自己加熱
領域での発熱がドレイン電流の低下の原因になることが
知られている。
身の自己加熱による電気的特性の劣化が問題になる。例
えば、絶縁ゲート型電界効果トランジスタ（以下、ＭＯ
Ｓトランジスタという）では、チャネル領域のドレイン
近傍に自己加熱領域があり、微細素子ではこの自己加熱
領域での発熱がドレイン電流の低下の原因になることが
知られている。
【０００３】図２２は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ
Ｉｎｓｕｌａｔｏｒ）基板を用いたＭＯＳトランジス
タの集積化構造を示している。このＭＯＳトランジスタ
構造において、チャネル領域のドレイン近傍に自己加熱
領域Ａが発生する。これは、ＭＯＳトランジスタがオン
のとき、ソースからチャネルを通ってドレインに電子が
走行する間に、ドレインに与えられる電源電圧から電子
にエネルギーが供給され、高エネルギー状態となった電
子がフォノン散乱を起こし、フォノンを介してシリコン
格子に熱としてエネルギーが伝達されるためである。こ
の様な自己加熱領域Ａが発生すると、フォノン散乱確率
は更に増大し、局所的なキャリア移動度低下によりドレ
イン電流を減少させることになる。
Ｉｎｓｕｌａｔｏｒ）基板を用いたＭＯＳトランジス
タの集積化構造を示している。このＭＯＳトランジスタ
構造において、チャネル領域のドレイン近傍に自己加熱
領域Ａが発生する。これは、ＭＯＳトランジスタがオン
のとき、ソースからチャネルを通ってドレインに電子が
走行する間に、ドレインに与えられる電源電圧から電子
にエネルギーが供給され、高エネルギー状態となった電
子がフォノン散乱を起こし、フォノンを介してシリコン
格子に熱としてエネルギーが伝達されるためである。こ
の様な自己加熱領域Ａが発生すると、フォノン散乱確率
は更に増大し、局所的なキャリア移動度低下によりドレ
イン電流を減少させることになる。
【０００４】ＭＯＳトランジスタの側面は素子分離絶縁
膜３に接しており、上部は層間絶縁膜４で覆われてい
る。素子分離絶縁膜３や層間絶縁膜４は通常、シリコン
酸化膜等により形成される。シリコン酸化膜の熱伝導率
は、シリコンの１／１００程度であるから、自己加熱領
域Ａで発生した熱は上方や側方には逃げにくい。特に、
図２２のようにＳＯＩ基板を用いた場合には、素子領域
の下部にも分離用絶縁膜５があり、これも多くの場合シ
リコン酸化膜で形成されるから、自己加熱領域Ａで発生
した熱は、下方にも逃げられない。従って、素子領域に
熱が集中して、特性劣化が大きくなる。
膜３に接しており、上部は層間絶縁膜４で覆われてい
る。素子分離絶縁膜３や層間絶縁膜４は通常、シリコン
酸化膜等により形成される。シリコン酸化膜の熱伝導率
は、シリコンの１／１００程度であるから、自己加熱領
域Ａで発生した熱は上方や側方には逃げにくい。特に、
図２２のようにＳＯＩ基板を用いた場合には、素子領域
の下部にも分離用絶縁膜５があり、これも多くの場合シ
リコン酸化膜で形成されるから、自己加熱領域Ａで発生
した熱は、下方にも逃げられない。従って、素子領域に
熱が集中して、特性劣化が大きくなる。
【０００５】
【発明が解決しようとする課題】以上のように、微細な
半導体素子を集積した構造では、素子の自己加熱領域に
起因する特性劣化が問題になる。この発明は、半導体素
子の自己加熱による特性劣化を抑制することを可能とし
た半導体装置を提供することを目的としている。
半導体素子を集積した構造では、素子の自己加熱領域に
起因する特性劣化が問題になる。この発明は、半導体素
子の自己加熱による特性劣化を抑制することを可能とし
た半導体装置を提供することを目的としている。
【０００６】
【課題を解決するための手段】この発明に係る半導体装
置は、半導体基板と、この半導体基板に形成された半導
体素子と、この半導体素子を他の領域から電気的に分離
する絶縁膜と、前記半導体素子の発熱領域に隣接して形
成された前記絶縁膜より熱伝導率の高い熱伝導膜とを有
することを特徴とする。
置は、半導体基板と、この半導体基板に形成された半導
体素子と、この半導体素子を他の領域から電気的に分離
する絶縁膜と、前記半導体素子の発熱領域に隣接して形
成された前記絶縁膜より熱伝導率の高い熱伝導膜とを有
することを特徴とする。
【０００７】この発明によると、半導体素子を他から分
離する絶縁膜、例えば素子分離絶縁膜や層間絶縁膜等に
比べて熱伝導率の高い熱伝導膜を、半導体素子の発熱領
域に隣接して配置することにより、発熱領域の熱が分散
される。これにより、局所的なキャリア移動度低下を抑
制し、半導体素子の特性劣化を抑制することができる。
離する絶縁膜、例えば素子分離絶縁膜や層間絶縁膜等に
比べて熱伝導率の高い熱伝導膜を、半導体素子の発熱領
域に隣接して配置することにより、発熱領域の熱が分散
される。これにより、局所的なキャリア移動度低下を抑
制し、半導体素子の特性劣化を抑制することができる。
【０００８】この発明においてより具体的には、半導体
素子は、発熱領域と離れた位置に発熱領域に流れるキャ
リアを供給するキャリアソース領域を有し、熱伝導膜
は、その発熱領域とキャリアソース領域との間にまたが
って形成される。この様にすると、発熱領域の熱がキャ
リアソース領域に伝達される結果、キャリアの注入効率
が高くなり、これが発熱による電流低下を補償する働き
をする。
素子は、発熱領域と離れた位置に発熱領域に流れるキャ
リアを供給するキャリアソース領域を有し、熱伝導膜
は、その発熱領域とキャリアソース領域との間にまたが
って形成される。この様にすると、発熱領域の熱がキャ
リアソース領域に伝達される結果、キャリアの注入効率
が高くなり、これが発熱による電流低下を補償する働き
をする。
【０００９】半導体素子がＭＯＳトランジスタの場合、
発熱領域はチャネル領域のドレイン近傍にある。従っ
て、熱伝導膜は、ドレイン領域とソース領域の間にまた
がって、ドレイン領域近傍にある発熱領域の熱をソース
領域側に伝えるように形成することが好ましい。半導体
素子がバイポーラトランジスタの場合、発熱領域はコレ
クタ加速領域にある。従って熱伝導膜は、コレクタ加速
領域とエミッタ領域との間にまたがって、発熱領域の熱
をエミッタ領域側に伝えるように形成することが好まし
い。
発熱領域はチャネル領域のドレイン近傍にある。従っ
て、熱伝導膜は、ドレイン領域とソース領域の間にまた
がって、ドレイン領域近傍にある発熱領域の熱をソース
領域側に伝えるように形成することが好ましい。半導体
素子がバイポーラトランジスタの場合、発熱領域はコレ
クタ加速領域にある。従って熱伝導膜は、コレクタ加速
領域とエミッタ領域との間にまたがって、発熱領域の熱
をエミッタ領域側に伝えるように形成することが好まし
い。
【００１０】この発明は特に、半導体基板内部に、半導
体素子の領域をその下地基板から電気的に分離する分離
用絶縁膜が形成されている、いわゆるＳＯＩ基板を用い
た場合に特に有効である。
体素子の領域をその下地基板から電気的に分離する分離
用絶縁膜が形成されている、いわゆるＳＯＩ基板を用い
た場合に特に有効である。
【００１１】ｎチャネル型ＭＯＳトランジスタ（以下、
ＮＭＯＳトランジスタ）とｐチャネル型ＭＯＳトランジ
スタ（以下、ＰＭＯＳトランジスタ）を対にして隣接配
置し、相補型トランジスタ回路（以下、ＣＭＯＳ回路）
を構成する場合には、ＮＭＯＳトランジスタとＰＭＯＳ
トランジスタの領域に連続して形成されるゲート電極の
一方側で、ＮＭＯＳトランジスタのドレイン領域とＰＭ
ＯＳトランジスタのソース領域が素子分離領域を挟んで
対向し、他方側でＮＭＯＳトランジスタのソース領域と
ＰＭＯＳトランジスタのドレイン領域が素子分離領域を
挟んで対向するように、端子接続が行われるようにす
る。そして、ＮＭＯＳトランジスタとＰＭＯＳトランジ
スタの間の素子分離膜部分に周囲の素子分離絶縁膜より
熱伝導率の高い熱伝導膜を埋め込む。
ＮＭＯＳトランジスタ）とｐチャネル型ＭＯＳトランジ
スタ（以下、ＰＭＯＳトランジスタ）を対にして隣接配
置し、相補型トランジスタ回路（以下、ＣＭＯＳ回路）
を構成する場合には、ＮＭＯＳトランジスタとＰＭＯＳ
トランジスタの領域に連続して形成されるゲート電極の
一方側で、ＮＭＯＳトランジスタのドレイン領域とＰＭ
ＯＳトランジスタのソース領域が素子分離領域を挟んで
対向し、他方側でＮＭＯＳトランジスタのソース領域と
ＰＭＯＳトランジスタのドレイン領域が素子分離領域を
挟んで対向するように、端子接続が行われるようにす
る。そして、ＮＭＯＳトランジスタとＰＭＯＳトランジ
スタの間の素子分離膜部分に周囲の素子分離絶縁膜より
熱伝導率の高い熱伝導膜を埋め込む。
【００１２】この様なＣＭＯＳ回路構造とすれば、ＮＭ
ＯＳトランジスタのドレイン近傍の発熱領域の熱は、Ｐ
ＭＯＳトランジスタのソース領域側に伝達され、ＰＭＯ
Ｓトランジスタのドレイン近傍の発熱領域の熱はＮＭＯ
Ｓトランジスタのソース領域側に伝達される。この様な
熱分散によって、ＣＭＯＳ回路の電流低下を効果的に抑
制することができる。
ＯＳトランジスタのドレイン近傍の発熱領域の熱は、Ｐ
ＭＯＳトランジスタのソース領域側に伝達され、ＰＭＯ
Ｓトランジスタのドレイン近傍の発熱領域の熱はＮＭＯ
Ｓトランジスタのソース領域側に伝達される。この様な
熱分散によって、ＣＭＯＳ回路の電流低下を効果的に抑
制することができる。
【００１３】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。 ［実施の形態１］図１は、実施の形態１による集積回路
の一つのＮＭＯＳトランジスタ領域の断面構造を示して
いる。この実施の形態では、シリコン基板１０に、分離
用絶縁膜であるシリコン酸化膜１１により分離されたｐ
型シリコン層１２が形成されたＳＯＩ基板を用いてい
る。
の実施の形態を説明する。 ［実施の形態１］図１は、実施の形態１による集積回路
の一つのＮＭＯＳトランジスタ領域の断面構造を示して
いる。この実施の形態では、シリコン基板１０に、分離
用絶縁膜であるシリコン酸化膜１１により分離されたｐ
型シリコン層１２が形成されたＳＯＩ基板を用いてい
る。
【００１４】ｐ型シリコン層１２に、ゲート絶縁膜１５
を介して多結晶シリコン膜によるゲート電極１６が形成
され、ゲート電極１６に自己整合されてｎ+型のソース
領域１３及びドレイン領域１４が形成されている。ゲー
ト電極１６の側壁には側壁絶縁膜１８が形成されてい
る。ソース領域１３、ドレイン領域１４及びゲート電極
１６の表面には、サリサイド工程により金属シリサイド
膜１７が形成されている。
を介して多結晶シリコン膜によるゲート電極１６が形成
され、ゲート電極１６に自己整合されてｎ+型のソース
領域１３及びドレイン領域１４が形成されている。ゲー
ト電極１６の側壁には側壁絶縁膜１８が形成されてい
る。ソース領域１３、ドレイン領域１４及びゲート電極
１６の表面には、サリサイド工程により金属シリサイド
膜１７が形成されている。
【００１５】ＭＯＳトランジスタ領域の周囲には、例え
ばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌ
ａｔｉｏｎ）法等による素子分離絶縁膜としてシリコン
酸化膜１９が埋め込まれている。ＭＯＳトランジスタ直
上には、ソース領域１３からドレイン領域１４にまたが
るように、且つソース領域１３、ドレイン領域１４及び
ゲート電極１６の表面のシリサイド膜１７に接した状態
で、熱伝導膜としてのＳｉＣ膜２０がパターン形成され
ている。
ばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌ
ａｔｉｏｎ）法等による素子分離絶縁膜としてシリコン
酸化膜１９が埋め込まれている。ＭＯＳトランジスタ直
上には、ソース領域１３からドレイン領域１４にまたが
るように、且つソース領域１３、ドレイン領域１４及び
ゲート電極１６の表面のシリサイド膜１７に接した状態
で、熱伝導膜としてのＳｉＣ膜２０がパターン形成され
ている。
【００１６】ＳｉＣ膜２０で覆われたＭＯＳトランジス
タ領域は、層間絶縁膜であるシリコン酸化膜２１により
覆われ、このシリコン酸化膜２１及びＳｉＣ膜２０を貫
通して、ソース、ドレイン及びゲートに対するコンタク
ト孔が開けられ、ここにＷ膜等のコンタクトプラグ２
２，２３，２４が埋め込まれている。層間絶縁膜２１上
に更にアルミ等の配線２５，２６，２７が形成されてい
る。
タ領域は、層間絶縁膜であるシリコン酸化膜２１により
覆われ、このシリコン酸化膜２１及びＳｉＣ膜２０を貫
通して、ソース、ドレイン及びゲートに対するコンタク
ト孔が開けられ、ここにＷ膜等のコンタクトプラグ２
２，２３，２４が埋め込まれている。層間絶縁膜２１上
に更にアルミ等の配線２５，２６，２７が形成されてい
る。
【００１７】ＳｉＣ膜２０は、バンドギャップの大きい
半導体であり、不純物をドープしなければほぼ絶縁体で
あり、ＭＯＳトランジスタの特性には影響はない。そし
て、ＳｉＣ膜２０は、熱伝導率がシリコンの約３倍であ
り、ＭＯＳトランジスタ領域を囲むシリコン酸化膜１
１，１９，１２の約３００倍である。従って、チャネル
領域のドレイン領域１４の近傍にある発熱領域（自己加
熱領域）Ａで発生した熱は、ＳｉＣ膜２０を介してソー
ス領域１３側に伝わり、ＭＯＳトランジスタ領域全体に
わたって平均化される。
半導体であり、不純物をドープしなければほぼ絶縁体で
あり、ＭＯＳトランジスタの特性には影響はない。そし
て、ＳｉＣ膜２０は、熱伝導率がシリコンの約３倍であ
り、ＭＯＳトランジスタ領域を囲むシリコン酸化膜１
１，１９，１２の約３００倍である。従って、チャネル
領域のドレイン領域１４の近傍にある発熱領域（自己加
熱領域）Ａで発生した熱は、ＳｉＣ膜２０を介してソー
ス領域１３側に伝わり、ＭＯＳトランジスタ領域全体に
わたって平均化される。
【００１８】図２は、図１の構造について、シミュレー
ションにより求めたｐ型シリコン層１２の表面における
チャネル長方向の格子温度分布である。ＳｉＣ膜２０が
ある場合（ｗｉｔｈ ＳｉＣ）の格子温度を実線で、Ｓ
ｉＣ膜がない場合（ｗ／ｏＳｉＣ）を破線で示してい
る。格子温度のことを一般に熱という。素子条件は、チ
ャネル幅Ｗとチャネル長ＬがＷ／Ｌ＝１．０μｍ／０．
１４μｍ、ゲート絶縁膜厚がｔｏｘ＝３ｎｍ、ｐ型シリ
コン層１２の濃度がＮｓｏｉ＝５×１０17／ｃｍ3であ
る。バイアス条件は、Ｖｇ＝Ｖｄ＝１．５Ｖである。周
囲温度は、Ｔａｍｂ＝４００Ｋ、基板底面温度は、Ｔｂ
ｏｔｔｏｍ＝３００Ｋである。
ションにより求めたｐ型シリコン層１２の表面における
チャネル長方向の格子温度分布である。ＳｉＣ膜２０が
ある場合（ｗｉｔｈ ＳｉＣ）の格子温度を実線で、Ｓ
ｉＣ膜がない場合（ｗ／ｏＳｉＣ）を破線で示してい
る。格子温度のことを一般に熱という。素子条件は、チ
ャネル幅Ｗとチャネル長ＬがＷ／Ｌ＝１．０μｍ／０．
１４μｍ、ゲート絶縁膜厚がｔｏｘ＝３ｎｍ、ｐ型シリ
コン層１２の濃度がＮｓｏｉ＝５×１０17／ｃｍ3であ
る。バイアス条件は、Ｖｇ＝Ｖｄ＝１．５Ｖである。周
囲温度は、Ｔａｍｂ＝４００Ｋ、基板底面温度は、Ｔｂ
ｏｔｔｏｍ＝３００Ｋである。
【００１９】図２から明らかなように、ＭＯＳトランジ
スタ直上にＳｉＣ膜２０を配置することにより、格子温
度分布が平坦化されている。即ち、ＳｉＣ膜がない場合
のドレイン領域近傍での格子温度ピークが、ＳｉＣ膜２
０を配置することで減少する。これにより、ドレイン領
域近傍の発熱領域Ａの熱に起因するドレイン電流低下が
抑制されることになる。
スタ直上にＳｉＣ膜２０を配置することにより、格子温
度分布が平坦化されている。即ち、ＳｉＣ膜がない場合
のドレイン領域近傍での格子温度ピークが、ＳｉＣ膜２
０を配置することで減少する。これにより、ドレイン領
域近傍の発熱領域Ａの熱に起因するドレイン電流低下が
抑制されることになる。
【００２０】なお、ソース領域１３近傍のチャネル領
域、ソース領域１３及びドレイン領域１４内では、Ｓｉ
Ｃ膜２０を配置することにより、逆に格子温度が上昇し
ている。しかしこれらの領域でのキャリアの振る舞い
は、界面散乱とクーロン散乱が支配的であり、これらの
散乱機構は格子温度に依存しない。従って、これらの領
域の格子温度上昇は、電流低下の原因にはならない。
域、ソース領域１３及びドレイン領域１４内では、Ｓｉ
Ｃ膜２０を配置することにより、逆に格子温度が上昇し
ている。しかしこれらの領域でのキャリアの振る舞い
は、界面散乱とクーロン散乱が支配的であり、これらの
散乱機構は格子温度に依存しない。従って、これらの領
域の格子温度上昇は、電流低下の原因にはならない。
【００２１】図３は、上述したシミュレーションに用い
たＳｉＣ膜がある場合のＭＯＳトランジスタのドレイン
電流値の、ＳｉＣ膜がない場合のＭＯＳトランジスタの
ドレイン電流値に対する比のドレイン電圧依存性を示し
ている。これは、ドレイン電圧が上昇して発熱が大きく
なる程、ＳｉＣ膜を持つ構造の方が多くのドレイン電流
が流れ得ることを示している。また、図１の構造では、
ソース領域１３及びドレイン領域１４の表面にシリサイ
ド膜１７が形成されている。この場合、シリサイド膜１
７の格子温度もＳｉＣ膜２０の存在により上昇すること
から、シリサイド／シリコン界面のコンタクト抵抗が低
減し、これもドレイン電流を増加させる一因となってい
る。
たＳｉＣ膜がある場合のＭＯＳトランジスタのドレイン
電流値の、ＳｉＣ膜がない場合のＭＯＳトランジスタの
ドレイン電流値に対する比のドレイン電圧依存性を示し
ている。これは、ドレイン電圧が上昇して発熱が大きく
なる程、ＳｉＣ膜を持つ構造の方が多くのドレイン電流
が流れ得ることを示している。また、図１の構造では、
ソース領域１３及びドレイン領域１４の表面にシリサイ
ド膜１７が形成されている。この場合、シリサイド膜１
７の格子温度もＳｉＣ膜２０の存在により上昇すること
から、シリサイド／シリコン界面のコンタクト抵抗が低
減し、これもドレイン電流を増加させる一因となってい
る。
【００２２】図１の集積回路構造を得るための製造工程
を簡単に説明する。図４に示すように、ＳＯＩ基板にゲ
ート絶縁膜１５を形成してゲート電極１６を形成する。
ゲート電極１６の側壁にシリコン窒化膜等による側壁絶
縁膜１８を形成した後、イオン注入を行って、ソース領
域１３及びドレイン領域１４を形成する。次いで、サリ
サイド工程により、ソース領域１３、ドレイン領域１４
及びゲート電極１６の表面に金属シリサイド膜１７を形
成する。その後、素子分離領域にＲＩＥにより溝を加工
し、この溝にシリコン酸化膜１９を埋め込む。
を簡単に説明する。図４に示すように、ＳＯＩ基板にゲ
ート絶縁膜１５を形成してゲート電極１６を形成する。
ゲート電極１６の側壁にシリコン窒化膜等による側壁絶
縁膜１８を形成した後、イオン注入を行って、ソース領
域１３及びドレイン領域１４を形成する。次いで、サリ
サイド工程により、ソース領域１３、ドレイン領域１４
及びゲート電極１６の表面に金属シリサイド膜１７を形
成する。その後、素子分離領域にＲＩＥにより溝を加工
し、この溝にシリコン酸化膜１９を埋め込む。
【００２３】ここまでは、通常の工程である。この後、
図５に示すように、ＳｉＣ膜２０を堆積し、これをＲＩ
Ｅによりパターニングして、ＭＯＳトランジスタ領域の
みに残す。ＳｉＣ膜２０の堆積には、低温でのＣＶＤ法
を利用する。その後、図１に示すように、層間絶縁膜と
してのシリコン酸化膜２１を堆積する。そして、ＲＩＥ
によりシリコン酸化膜２１及びＳｉＣ膜２０を貫通する
コンタクト孔を開口し、コンタクトプラグ２２，２３，
２４を埋め込む。その後配線２５，２６，２７を形成す
る。
図５に示すように、ＳｉＣ膜２０を堆積し、これをＲＩ
Ｅによりパターニングして、ＭＯＳトランジスタ領域の
みに残す。ＳｉＣ膜２０の堆積には、低温でのＣＶＤ法
を利用する。その後、図１に示すように、層間絶縁膜と
してのシリコン酸化膜２１を堆積する。そして、ＲＩＥ
によりシリコン酸化膜２１及びＳｉＣ膜２０を貫通する
コンタクト孔を開口し、コンタクトプラグ２２，２３，
２４を埋め込む。その後配線２５，２６，２７を形成す
る。
【００２４】［実施の形態２］図６は、別の実施の形態
による集積回路構造を示している。図１と対応する部分
には図１と同じ符号を付して詳細な説明は省く。この実
施の形態では、ＳｉＣ膜２０が、ＭＯＳトランジスタ表
面には直接接触しない状態で、層間絶縁膜であるシリコ
ン酸化膜２１の内部に、ソース領域１３からドレイン領
域１４にまたがるように埋め込まれている。ＳｉＣ膜２
０がソース領域１３及びドレイン領域１４に直接接触し
なくても、ドレイン領域近傍で発生した熱は、ドレイン
側のコンタクトプラグ２３を介し、ＳｉＣ膜２０を介
し、ソース側のコンタクトプラグ２２を介して、ソース
領域１３に良好に伝達される。従って、実施の形態１と
同様に、格子温度の平坦化が図られ、局所発熱によるド
レイン電流低下が抑制される。
による集積回路構造を示している。図１と対応する部分
には図１と同じ符号を付して詳細な説明は省く。この実
施の形態では、ＳｉＣ膜２０が、ＭＯＳトランジスタ表
面には直接接触しない状態で、層間絶縁膜であるシリコ
ン酸化膜２１の内部に、ソース領域１３からドレイン領
域１４にまたがるように埋め込まれている。ＳｉＣ膜２
０がソース領域１３及びドレイン領域１４に直接接触し
なくても、ドレイン領域近傍で発生した熱は、ドレイン
側のコンタクトプラグ２３を介し、ＳｉＣ膜２０を介
し、ソース側のコンタクトプラグ２２を介して、ソース
領域１３に良好に伝達される。従って、実施の形態１と
同様に、格子温度の平坦化が図られ、局所発熱によるド
レイン電流低下が抑制される。
【００２５】［実施の形態３］図７は、更に別の実施の
形態による集積回路構造を示している。図１の実施の形
態との相違は、図１の場合ＳｉＣ膜２０をＭＯＳトラン
ジスタ領域のみに残すようにパターニングしているのに
対し、この実施の形態ではＳｉＣ膜２０をパターニング
することなく、基板全面に堆積したままとしている点で
ある。この様にすれば、実施の形態１と同様の効果が得
られる上、ＭＯＳトランジスタ領域の冷却効果が期待で
きる。
形態による集積回路構造を示している。図１の実施の形
態との相違は、図１の場合ＳｉＣ膜２０をＭＯＳトラン
ジスタ領域のみに残すようにパターニングしているのに
対し、この実施の形態ではＳｉＣ膜２０をパターニング
することなく、基板全面に堆積したままとしている点で
ある。この様にすれば、実施の形態１と同様の効果が得
られる上、ＭＯＳトランジスタ領域の冷却効果が期待で
きる。
【００２６】［実施の形態４］図８は、この発明をＣＭ
ＯＳ回路に適用した実施の形態の平面図である。図９、
図１０及び図１１は、それぞれ図８のＡ−Ａ’断面、Ｂ
−Ｂ’断面及びＣ−Ｃ’断面を示している。シリコン基
板３０の互いに隣接する位置にＮＭＯＳトランジスタＱ
ＮとＰＭＯＳトランジスタＱＰが形成される。
ＯＳ回路に適用した実施の形態の平面図である。図９、
図１０及び図１１は、それぞれ図８のＡ−Ａ’断面、Ｂ
−Ｂ’断面及びＣ−Ｃ’断面を示している。シリコン基
板３０の互いに隣接する位置にＮＭＯＳトランジスタＱ
ＮとＰＭＯＳトランジスタＱＰが形成される。
【００２７】ＮＭＯＳトランジスタＱＮの素子領域はｐ
型シリコン層３２ｎであり、ＰＭＯＳトランジスタＱＰ
の素子領域はｎ型シリコン層３２ｐである。各素子領域
を取り囲むように素子分離絶縁膜であるシリコン酸化膜
３１が形成されている。但し、ＮＭＯＳトランジスタＱ
ＮとＰＭＯＳトランジスタＱＰにより挟まれた素子分離
領域には、シリコン酸化膜に代わって、熱伝導膜として
のＳｉＣ膜４１が埋め込まれている。
型シリコン層３２ｎであり、ＰＭＯＳトランジスタＱＰ
の素子領域はｎ型シリコン層３２ｐである。各素子領域
を取り囲むように素子分離絶縁膜であるシリコン酸化膜
３１が形成されている。但し、ＮＭＯＳトランジスタＱ
ＮとＰＭＯＳトランジスタＱＰにより挟まれた素子分離
領域には、シリコン酸化膜に代わって、熱伝導膜として
のＳｉＣ膜４１が埋め込まれている。
【００２８】ＮＭＯＳトランジスタＱＮのドレイン領域
３５ｎ及びソース領域３６ｎは、ｎ +型拡散層により形
成され、ＰＭＯＳトランジスタＱＰのドレイン領域３５
ｐ及びソース領域３６ｐは、ｐ+型拡散層により形成さ
れている。ゲート電極３４は、両トランジスタＱＮ，Ｑ
Ｐに対して連続的にパターン形成されている。この実施
の形態の場合も、ゲート電極、ソース及びドレイン領域
には、金属シリサイド膜３７が形成されている。トラン
ジスタ領域は層間絶縁膜３８により覆われ、この層間絶
縁膜３８の各ソース、ドレイン領域にはコンタクトプラ
グ３９ｎ，４０ｎ，３９ｐ，４０ｐが埋め込まれてい
る。
３５ｎ及びソース領域３６ｎは、ｎ +型拡散層により形
成され、ＰＭＯＳトランジスタＱＰのドレイン領域３５
ｐ及びソース領域３６ｐは、ｐ+型拡散層により形成さ
れている。ゲート電極３４は、両トランジスタＱＮ，Ｑ
Ｐに対して連続的にパターン形成されている。この実施
の形態の場合も、ゲート電極、ソース及びドレイン領域
には、金属シリサイド膜３７が形成されている。トラン
ジスタ領域は層間絶縁膜３８により覆われ、この層間絶
縁膜３８の各ソース、ドレイン領域にはコンタクトプラ
グ３９ｎ，４０ｎ，３９ｐ，４０ｐが埋め込まれてい
る。
【００２９】この実施の形態の場合、ＣＭＯＳ回路を構
成するＮＭＯＳトランジスタＱＮとＰＭＯＳトランジス
タＱＰのソース領域（Ｓ）とドレイン領域（Ｄ）の配置
関係は、図８に示すように、通常のＣＭＯＳ回路の場合
と異なる。即ち、ゲート電極３４の一方側では、ＮＭＯ
ＳトランジスタＱＮのドレイン領域Ｄ（３５ｎ）とＰＭ
ＯＳトランジスタＱＰのソース領域Ｓ（３６ｐ）が、Ｓ
ｉＣ膜４１が埋め込まれた素子分離領域を挟んで対向す
る。ゲート電極３４の他方側では、ＮＭＯＳトランジス
タＱＮのソース領域Ｓ（３６ｎ）とＰＭＯＳトランジス
タＱＰのドレイン領域Ｄ（３５ｐ）が、ＳｉＣ膜４１が
埋め込まれた素子分離領域を挟んで対向する。
成するＮＭＯＳトランジスタＱＮとＰＭＯＳトランジス
タＱＰのソース領域（Ｓ）とドレイン領域（Ｄ）の配置
関係は、図８に示すように、通常のＣＭＯＳ回路の場合
と異なる。即ち、ゲート電極３４の一方側では、ＮＭＯ
ＳトランジスタＱＮのドレイン領域Ｄ（３５ｎ）とＰＭ
ＯＳトランジスタＱＰのソース領域Ｓ（３６ｐ）が、Ｓ
ｉＣ膜４１が埋め込まれた素子分離領域を挟んで対向す
る。ゲート電極３４の他方側では、ＮＭＯＳトランジス
タＱＮのソース領域Ｓ（３６ｎ）とＰＭＯＳトランジス
タＱＰのドレイン領域Ｄ（３５ｐ）が、ＳｉＣ膜４１が
埋め込まれた素子分離領域を挟んで対向する。
【００３０】ＭＯＳトランジスタのソース領域とドレイ
ン領域は、通常の対象構造の場合、いずれをソース、ド
レインとして用いてもよい。一般には、図８のようなレ
イアウトとした場合、ゲート電極の一方側をドレイン同
士とし、他方側をソース同士とする。これは端子接続が
容易だからである。これに対してこの実施の形態では、
図１にＣＭＯＳインバータを構成する場合の端子接続を
示したように、出力端子Ｖｏｕｔに共通につながる二つ
のドレイン領域Ｄがゲート電極を挟んで斜め方向に位置
するため、端子接続は少し複雑になる。しかし、敢えて
この様な端子配置をしたのは、理由があってのことであ
る。
ン領域は、通常の対象構造の場合、いずれをソース、ド
レインとして用いてもよい。一般には、図８のようなレ
イアウトとした場合、ゲート電極の一方側をドレイン同
士とし、他方側をソース同士とする。これは端子接続が
容易だからである。これに対してこの実施の形態では、
図１にＣＭＯＳインバータを構成する場合の端子接続を
示したように、出力端子Ｖｏｕｔに共通につながる二つ
のドレイン領域Ｄがゲート電極を挟んで斜め方向に位置
するため、端子接続は少し複雑になる。しかし、敢えて
この様な端子配置をしたのは、理由があってのことであ
る。
【００３１】即ち、上述のように端子配置を行ったとす
ると、ＮＭＯＳトランジスタＱＮの発熱領域Ａ１とＰＭ
ＯＳトランジスタＱＰの発熱領域Ａ２とは、図８に示し
たように位置する。この結果、ＮＭＯＳトランジスタＱ
Ｎの発熱領域Ａ１の熱は、矢印で示したように、ＳｉＣ
膜４１を介してＰＭＯＳトランジスタＱＰのソース領域
側に伝わる。同様にＰＭＯＳトランジスタＱＰの発熱領
域Ａ２の熱は、矢印で示したように、ＳｉＣ膜４１を介
してＮＭＯＳトランジスタＱＮのソース領域側に伝わ
る。
ると、ＮＭＯＳトランジスタＱＮの発熱領域Ａ１とＰＭ
ＯＳトランジスタＱＰの発熱領域Ａ２とは、図８に示し
たように位置する。この結果、ＮＭＯＳトランジスタＱ
Ｎの発熱領域Ａ１の熱は、矢印で示したように、ＳｉＣ
膜４１を介してＰＭＯＳトランジスタＱＰのソース領域
側に伝わる。同様にＰＭＯＳトランジスタＱＰの発熱領
域Ａ２の熱は、矢印で示したように、ＳｉＣ膜４１を介
してＮＭＯＳトランジスタＱＮのソース領域側に伝わ
る。
【００３２】従って、ゲート電極の同じ側で二つのドレ
インが対向するようにした通常の配置の場合と異なり、
ＣＭＯＳ回路全体の熱が極めて良好に分散される。更
に、ソース領域に熱が伝えられれることから、実施の形
態１で説明したようにキャリア注入効率が高くなり、ド
レイン電流低下が効果的に抑制される。また、ソース側
でシリサイドとシリコンのコンタクト抵抗が減少して、
これも自己加熱による電流低下を補償する働きをする。
以上により、ＣＭＯＳ回路の自己加熱による特性劣化が
効果的に抑制される。
インが対向するようにした通常の配置の場合と異なり、
ＣＭＯＳ回路全体の熱が極めて良好に分散される。更
に、ソース領域に熱が伝えられれることから、実施の形
態１で説明したようにキャリア注入効率が高くなり、ド
レイン電流低下が効果的に抑制される。また、ソース側
でシリサイドとシリコンのコンタクト抵抗が減少して、
これも自己加熱による電流低下を補償する働きをする。
以上により、ＣＭＯＳ回路の自己加熱による特性劣化が
効果的に抑制される。
【００３３】具体的に、この様なＣＭＯＳ回路の製造工
程を、図１２〜図１５を参照して説明する。図１２〜図
１５は、図１１に対応する断面での製造工程図である。
図１２に示すように、シリコン基板３０にまず、素子分
離絶縁膜となるシリコン酸化膜３１を形成する。次に、
図１３に示すように、シリコン酸化膜３１の素子形成領
域部分をエッチングにより除去し、ここに選択的にＳｉ
Ｃ膜４１を埋め込み形成する。
程を、図１２〜図１５を参照して説明する。図１２〜図
１５は、図１１に対応する断面での製造工程図である。
図１２に示すように、シリコン基板３０にまず、素子分
離絶縁膜となるシリコン酸化膜３１を形成する。次に、
図１３に示すように、シリコン酸化膜３１の素子形成領
域部分をエッチングにより除去し、ここに選択的にＳｉ
Ｃ膜４１を埋め込み形成する。
【００３４】次いで、ＳｉＣ膜４１をＲＩＥにより選択
エッチングして、図１４に示すように、ＮＭＯＳトラン
ジスタＱＮ及びＰＭＯＳトランジスタＱＰを形成する二
つの素子形成領域の間の素子分離領域のみに残す。その
後、図１５に示すように、各トランジスタ形成領域には
シリコン層３２ｎ，３２ｐを選択成長させ、それぞれに
イオン注入を行って、ｐ型，ｎ型とする。以下、図示し
ないが、通常の工程に従って、ＮＭＯＳトランジスタＱ
ＮとＰＭＯＳトランジスタＱＰを形成する。
エッチングして、図１４に示すように、ＮＭＯＳトラン
ジスタＱＮ及びＰＭＯＳトランジスタＱＰを形成する二
つの素子形成領域の間の素子分離領域のみに残す。その
後、図１５に示すように、各トランジスタ形成領域には
シリコン層３２ｎ，３２ｐを選択成長させ、それぞれに
イオン注入を行って、ｐ型，ｎ型とする。以下、図示し
ないが、通常の工程に従って、ＮＭＯＳトランジスタＱ
ＮとＰＭＯＳトランジスタＱＰを形成する。
【００３５】［実施の形態５］図１６及び図１７は、こ
の発明をバイポーラトランジスタを含む集積回路に適用
した実施の形態の平面図（但し電極を除く）とそのＡ−
Ａ’断面図である。この例では、ｐ型シリコン基板５０
にｎ+型コレクタ埋め込み層５２を介して、コレクタ加
速領域となるｎ型シリコン層５３が形成されたウェハを
用いている。素子分離領域には、シリコン酸化膜５１が
埋め込まれている。ｎ型シリコン層５３にｐ型ベース層
５４を形成し、更にその中にｎ+型エミッタ層５５を形
成して、ｎｐｎトランジスタが構成される。
の発明をバイポーラトランジスタを含む集積回路に適用
した実施の形態の平面図（但し電極を除く）とそのＡ−
Ａ’断面図である。この例では、ｐ型シリコン基板５０
にｎ+型コレクタ埋め込み層５２を介して、コレクタ加
速領域となるｎ型シリコン層５３が形成されたウェハを
用いている。素子分離領域には、シリコン酸化膜５１が
埋め込まれている。ｎ型シリコン層５３にｐ型ベース層
５４を形成し、更にその中にｎ+型エミッタ層５５を形
成して、ｎｐｎトランジスタが構成される。
【００３６】この様なトランジスタ構造のエミッタ領域
に接する素子分離領域に、熱伝導膜としてＳｉＣ膜５９
が埋め込まれている。ＳｉＣ膜５９には、ｎ+型エミッ
タ層５５、ｐ型ベース層５４及びｎ型コレクタ層５３の
一側面が接する状態とする。そして、コレクタ埋め込み
層５２に達するコンタクト孔を開口して、Ｗ膜の堆積と
パターニングにより、エミッタ、ベース、コレクタの各
電極５６，５７，５８が形成される。エミッタ電極５６
は、好ましくは、図１７に示すように、ＳｉＣ膜５９上
に延在するようにパターン形成される。
に接する素子分離領域に、熱伝導膜としてＳｉＣ膜５９
が埋め込まれている。ＳｉＣ膜５９には、ｎ+型エミッ
タ層５５、ｐ型ベース層５４及びｎ型コレクタ層５３の
一側面が接する状態とする。そして、コレクタ埋め込み
層５２に達するコンタクト孔を開口して、Ｗ膜の堆積と
パターニングにより、エミッタ、ベース、コレクタの各
電極５６，５７，５８が形成される。エミッタ電極５６
は、好ましくは、図１７に示すように、ＳｉＣ膜５９上
に延在するようにパターン形成される。
【００３７】バイポーラ・トランジスタの場合、エミッ
タから注入された少数キャリアは、ベースを走行してコ
レクタに達し、コレクタ領域で加速されて高エネルギー
状態になり、フォノン散乱により自己加熱が生じる。即
ち、図１７に示したように、ｎ型コレクタ層５３内に発
熱領域Ａが発生する。この実施の形態の場合、発熱領域
Ａの熱は、ＳｉＣ膜５９によって上方に伝達され、エミ
ッタ電極５６に伝わる。これにより、発熱が分散される
と同時に、エミッタ電極５６の加熱によってエミッタコ
ンタクト抵抗の低下、従ってエミッタ注入効率の向上が
図られ、発熱によるコレクタ電流低下が抑制される。
タから注入された少数キャリアは、ベースを走行してコ
レクタに達し、コレクタ領域で加速されて高エネルギー
状態になり、フォノン散乱により自己加熱が生じる。即
ち、図１７に示したように、ｎ型コレクタ層５３内に発
熱領域Ａが発生する。この実施の形態の場合、発熱領域
Ａの熱は、ＳｉＣ膜５９によって上方に伝達され、エミ
ッタ電極５６に伝わる。これにより、発熱が分散される
と同時に、エミッタ電極５６の加熱によってエミッタコ
ンタクト抵抗の低下、従ってエミッタ注入効率の向上が
図られ、発熱によるコレクタ電流低下が抑制される。
【００３８】この実施の形態の製造工程を、図１７の断
面に対応する図１８〜図２１を参照して簡単に説明す
る。図１８，は、通常の工程に従って、素子分離を行
い、トランジスタを形成した状態を示している。この
後、図１９に示すように、素子分離領域ののシリコン酸
化膜５１のトランジスタに接する部分をＲＩＥによりエ
ッチングして、溝を形成する。続いて、図２０に示すよ
うに、溝にＳｉＣ膜５９を埋め込み形成する。そして、
図２１に示すように、コレクタコンタクト用の開口を開
けた後、図１７に示すように各電極５６，５７，５８を
形成する。
面に対応する図１８〜図２１を参照して簡単に説明す
る。図１８，は、通常の工程に従って、素子分離を行
い、トランジスタを形成した状態を示している。この
後、図１９に示すように、素子分離領域ののシリコン酸
化膜５１のトランジスタに接する部分をＲＩＥによりエ
ッチングして、溝を形成する。続いて、図２０に示すよ
うに、溝にＳｉＣ膜５９を埋め込み形成する。そして、
図２１に示すように、コレクタコンタクト用の開口を開
けた後、図１７に示すように各電極５６，５７，５８を
形成する。
【００３９】この発明は上記実施の形態に限られない。
例えば上記各実施の形態では、熱伝導膜としてＳｉＣ膜
を用いたが、素子分離絶縁膜や層間絶縁膜等の絶縁材料
に比べて、熱伝導率が高い他の絶縁材料、例えばＡｌ
Ｎ，Ａｌ2Ｏ3等の金属窒化物や金属酸化物を用い得る。
例えば上記各実施の形態では、熱伝導膜としてＳｉＣ膜
を用いたが、素子分離絶縁膜や層間絶縁膜等の絶縁材料
に比べて、熱伝導率が高い他の絶縁材料、例えばＡｌ
Ｎ，Ａｌ2Ｏ3等の金属窒化物や金属酸化物を用い得る。
【００４０】
【発明の効果】以上述べたようにこの発明によれば、半
導体素子の自己加熱による特性劣化を抑制することがで
き、微細素子を用いたＬＳＩの更なる高集積化が可能に
なる。
導体素子の自己加熱による特性劣化を抑制することがで
き、微細素子を用いたＬＳＩの更なる高集積化が可能に
なる。
【図１】この発明の実施の形態によるＭＯＳトランジス
タ領域の断面図である。
タ領域の断面図である。
【図２】同実施の形態によるＭＯＳトランジスタ表面の
格子温度分布をシミュレーションした結果を示す図であ
る。
格子温度分布をシミュレーションした結果を示す図であ
る。
【図３】同実施の形態によるＭＯＳトランジスタのドレ
イン電流の従来構造のドレイン電流との比のトレイン電
圧依存性を示す図である。
イン電流の従来構造のドレイン電流との比のトレイン電
圧依存性を示す図である。
【図４】同実施の形態の製造工程を示す断面図である。
【図５】同実施の形態の製造工程を示す断面図である。
【図６】他の実施の形態によるＭＯＳトランジスタ領域
の断面図である。
の断面図である。
【図７】他の実施の形態によるＭＯＳトランジスタ領域
の断面図である。
の断面図である。
【図８】他の実施の形態によるＣＭＯＳ回路の平面図で
ある。
ある。
【図９】図８のＡ−Ａ’断面図である。
【図１０】図８のＢ−Ｂ’断面図である。
【図１１】図８のＣ−Ｃ’断面図である。
【図１２】同実施の形態の製造工程を示す断面図であ
る。
る。
【図１３】同実施の形態の製造工程を示す断面図であ
る。
る。
【図１４】同実施の形態の製造工程を示す断面図であ
る。
る。
【図１５】同実施の形態の製造工程を示す断面図であ
る。
る。
【図１６】他の実施の形態によるバイポーラ・トランジ
スタ部の平面図である。
スタ部の平面図である。
【図１７】図１６のＡ−Ａ’断面図である。
【図１８】同実施の形態の製造工程を示す断面図であ
る。
る。
【図１９】同実施の形態の製造工程を示す断面図であ
る。
る。
【図２０】同実施の形態の製造工程を示す断面図であ
る。
る。
【図２１】同実施の形態の製造工程を示す断面図であ
る。
る。
【図２２】従来のＭＯＳトランジスタの自己発熱の様子
を示す断面図である。
を示す断面図である。
１０…シリコン基板、１１…シリコン酸化膜、１２…ｐ
型シリコン層、１３…ソース領域、１４…ドレイン領
域、１５…ゲート絶縁膜、１６…ゲート電極、１７…金
属シリサイド膜、１８…側壁絶縁膜、１９…シリコン酸
化膜（素子分離絶縁膜）、２０…ＳｉＣ膜（熱伝導
膜）、２１…シリコン酸化膜（層間絶縁膜）、２２，２
３，２４…コンタクトプラグ、２５，２６，２７…配
線、３０…シリコン基板、３１…シリコン酸化膜（素子
分離絶縁膜）、３２ｎ，３２ｐ…シリコン層、３４…ゲ
ート電極、３５ｎ，３５ｐ…ドレイン領域（Ｄ）、３６
ｎ，３６ｐ…ソース領域（Ｓ）、３７…金属シリサイド
膜、３８…シリコン酸化膜（層間絶縁膜）、３９ｎ，３
９ｐ，４０ｎ，４０ｐ…コンタクトプラグ、４１…Ｓｉ
Ｃ膜（熱伝導膜）、５０…シリコン基板、５１…シリコ
ン酸化膜（素子分離絶縁膜）、５２…コレクタ埋め込み
層、５３…コレクタ層、５４…ベース層、５５…エミッ
タ層、５６，５７，５８…電極、５９…ＳｉＣ膜（熱伝
導膜）。
型シリコン層、１３…ソース領域、１４…ドレイン領
域、１５…ゲート絶縁膜、１６…ゲート電極、１７…金
属シリサイド膜、１８…側壁絶縁膜、１９…シリコン酸
化膜（素子分離絶縁膜）、２０…ＳｉＣ膜（熱伝導
膜）、２１…シリコン酸化膜（層間絶縁膜）、２２，２
３，２４…コンタクトプラグ、２５，２６，２７…配
線、３０…シリコン基板、３１…シリコン酸化膜（素子
分離絶縁膜）、３２ｎ，３２ｐ…シリコン層、３４…ゲ
ート電極、３５ｎ，３５ｐ…ドレイン領域（Ｄ）、３６
ｎ，３６ｐ…ソース領域（Ｓ）、３７…金属シリサイド
膜、３８…シリコン酸化膜（層間絶縁膜）、３９ｎ，３
９ｐ，４０ｎ，４０ｐ…コンタクトプラグ、４１…Ｓｉ
Ｃ膜（熱伝導膜）、５０…シリコン基板、５１…シリコ
ン酸化膜（素子分離絶縁膜）、５２…コレクタ埋め込み
層、５３…コレクタ層、５４…ベース層、５５…エミッ
タ層、５６，５７，５８…電極、５９…ＳｉＣ膜（熱伝
導膜）。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/092 Ｈ０１Ｌ 27/08 ３２１Ｆ ５Ｆ１１０ 27/08 ３３１ 29/72 ５Ｆ１４０ 21/331 29/78 ３０１Ｒ 29/73 ３０１Ｎ 29/78 Ｆターム(参考） 5F003 AP01 AP08 AZ03 BA11 BA23 BA27 BB02 BB90 BC02 BC90 BE02 BF03 BG03 BM01 BP33 BZ02 5F032 AA09 AA34 AA44 AA54 CA17 CA18 DA02 DA16 DA22 5F033 HH08 JJ19 KK01 KK04 KK25 QQ09 QQ13 QQ37 RR01 RR03 RR04 RR05 SS11 TT02 XX22 5F048 AA07 AB04 BA14 BA16 BB01 BB05 BB08 BF00 BF07 BF15 BF16 BG01 BG05 BG14 DA00 DA25 5F058 BA20 BC20 BD01 BD04 BD18 BF02 BJ01 BJ02 BJ05 5F110 AA23 BB04 CC02 DD05 DD13 EE05 EE32 GG28 GG29 HK05 HK40 NN03 NN22 NN23 NN35 NN62 QQ11 5F140 AA05 AA07 AA34 AB03 AC01 AC36 BF04 BF11 BF18 BG08 BG14 BJ08 BJ11 BJ17 BJ27 BK13 BK34 BK39 CB04 CC01 CC02 CC03 CC12 DB02 DB10
Claims (6)
- 【請求項１】 半導体基板と、 この半導体基板に形成された半導体素子と、 この半導体素子を他の領域から電気的に分離する絶縁膜
と、 前記半導体素子の発熱領域に隣接して形成された前記絶
縁膜より熱伝導率の高い熱伝導膜とを有することを特徴
とする半導体装置。 - 【請求項２】 前記半導体素子は、前記発熱領域と離れ
た位置に前記発熱領域に流れるキャリアを供給するキャ
リアソース領域を有し、 前記熱伝導膜は、前記発熱領域と前記キャリアソース領
域との間にまたがって形成されていることを特徴とする
請求項１記載の半導体装置。 - 【請求項３】 前記半導体素子は、絶縁ゲート型電界効
果トランジスタであり、 前記熱伝導膜は、前記絶縁ゲート型電界効果トランジス
タの上部にドレイン領域とソース領域の間にまたがって
形成されていることを特徴とする請求項２記載の半導体
装置。 - 【請求項４】 前記半導体素子は、バイポーラトランジ
スタであり、 前記熱伝導膜は、コレクタ加速領域とエミッタ領域との
間にまたがって形成されていることを特徴とする請求項
２記載の半導体装置。 - 【請求項５】 前記絶縁膜として、前記半導体基板の内
部に、前記半導体素子の領域をその下地基板から電気的
に分離する分離用絶縁膜が形成されていることを特徴と
する請求項１記載の半導体装置。 - 【請求項６】 半導体基板と、 この半導体基板にそれぞれ素子分離絶縁膜により囲まれ
て隣接するように形成された少なくとも二つの素子形成
領域と、 これら二つの素子形成領域に連続するゲート電極をもっ
て形成されたｎチャネル型の第１の絶縁ゲート型電界効
果トランジスタ及びｐチャネル型の第２の絶縁ゲート型
電界効果トランジスタを有し、前記ゲート電極の両側で
それぞれ前記第１及び第２の絶縁ゲート型電界効果型ト
ランジスタのドレイン領域とソース領域とが素子分離絶
縁膜を挟んで対向するように端子接続されて構成された
相補型トランジスタ回路と、 前記二つの素子形成領域の間の素子分離絶縁膜部分に埋
め込まれた周囲の素子分離絶縁膜より熱伝導率の高い熱
伝導膜とを有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000384288A JP3619772B2 (ja) | 2000-12-18 | 2000-12-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (2)
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|---|---|
| JP2002185007A true JP2002185007A (ja) | 2002-06-28 |
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|---|---|---|---|
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Cited By (8)
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