JP7498094B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、例えば、多層配線層内に形成された抵抗素子を有する半導体装置に関する。
抵抗素子を有する半導体装置が知られている（例えば、特許文献１参照）。特許文献１に記載された半導体装置は、半導体基板と、当該半導体基板上に形成された配線層とを有する。当該配線層には抵抗素子が形成されている。当該抵抗素子は、第１導電部と、第２導電部と、当該第１導電部および当該第２導電部を接続する層間導電部と、の繰り返しパターンで構成されている。上記半導体基板の表面に沿う断面において、上記層間導電部（以下、「ビア」ともいう）の断面形状は、略円形状である。
特開２０１９－００９３４５号公報
特許文献１に記載の半導体装置の上記抵抗素子では、上記抵抗素子を流れる電流の量が多過ぎると、上記ビアを構成する金属原子が動き、上記ビア内に欠陥が生じる現象、いわゆるエレクトロマイグレーションが生じることがある。これにより、上記抵抗素子の特性が劣化する。このように、従来の半導体装置では、半導体装置の信頼性を高める観点から、改善の余地がある。
実施の形態の課題は、半導体装置の信頼性を高めることである。その他の課題および新規な特徴は、本明細書および図面の記載から明らかになる。
実施の形態に係る半導体装置は、基材、多層配線層および第１抵抗素子を有する。第１抵抗素子は、多層配線層内に形成されている。第１抵抗素子は、第１導電部、第２導電部および第３導電部を有する。第２導電部は、第１導電部に形成されている。第３導電部は、第１導電部および第２導電部を互いに電気的に接続している。基材の表面に沿う第１方向における第３導電部の長さは、基材の表面に沿い、かつ第１方向に垂直な第２方向における第３導電部の長さより大きい。
実施の形態によれば、半導体装置の信頼性を高めることができる。
図１は、一実施の形態に係る半導体装置の回路構成の一例を示す回路図である。 図２は、一実施の形態に係る半導体装置の構成の一例を示す平面図である。 図３は、一実施の形態に係る半導体装置の要部の構成の一例を示す斜視図である。 図４は、一実施の形態に係る半導体装置の要部の構成の一例を示す断面図である。 図５は、一実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す断面図である。 図６は、一実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す断面図である。 図７は、一実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す断面図である。 図８は、一実施の形態の変形例１に係る半導体装置の要部の構成の一例を示す斜視図である。 図９は、一実施の形態の変形例１に係る半導体装置の要部の構成の一例を示す断面図である。 図１０は、一実施の形態の変形例２に係る半導体装置の要部の構成の一例を示す斜視図である。 図１１は、一実施の形態の変形例３に係る半導体装置の要部の構成の一例を示す斜視図である。
以下、一実施の形態に係る半導体装置について、図面を参照して詳細に説明する。なお、明細書および図面において、同一の構成要素または対応する構成要素には、同一の符号またはハッチングを付し、重複する説明は省略する。また、図面では、説明の便宜上、構成を省略または簡略化している場合もある。断面図は、端面図として示している場合もある。実施の形態および各変形例の少なくとも一部は、互いに任意に組み合わされてもよい。
［半導体装置の回路構成］
図１は、本実施の形態に係る半導体装置ＳＤの回路構成の一例を示す回路図である。
図１に示されるように、半導体装置ＳＤは、制御部ＣＴＲ、ハイサイドトランジスタＨＴｒ、ローサイドトランジスタＬＴｒ、抵抗素子ＲＥ、および検出部ＤＴを有する。半導体装置ＳＤは、端子Ｔ１および端子Ｔ２を介して、負荷ＬＤと接続されている。
制御部ＣＴＲは、ハイサイドトランジスタＨＴｒ、ローサイドトランジスタＬＴｒおよび検出部ＤＴと接続されている。制御部ＣＴＲは、ハイサイドトランジスタＨＴｒおよびローサイドトランジスタＬＴｒの動作を制御する。制御部ＣＴＲは、検出部ＤＴから受信した信号に基づいて、ハイサイドトランジスタＨＴｒおよびローサイドトランジスタＬＴｒの動作を制御する。制御部ＣＴＲは、例えば、フィードバック回路を有する。
ハイサイドトランジスタＨＴｒは、電源線Ｖｄｄおよび接地線ＧＮＤの間で接続されている。ハイサイドトランジスタＨＴｒは、端子Ｔ３を介して電源線Ｖｄｄと接続されている。ハイサイドトランジスタＨＴｒは、ローサイドトランジスタＬＴｒよりも電源電位Ｖｄｄの近くに電気的に接続されている。ハイサイドトランジスタＨＴｒは、電源線Ｖｄｄおよび抵抗素子ＲＥの接続状態を制御する。
ローサイドトランジスタＬＴｒは、電源線Ｖｄｄおよび接地線ＧＮＤの間で接続されている。ローサイドトランジスタＬＴｒは、端子Ｔ４を介して接地線ＧＮＤと接続されている。ローサイドトランジスタＬＴｒは、ハイサイドトランジスタＨＴｒよりも接地電位ＧＮＤの近くに電気的に接続されている。ハイサイドトランジスタＨＴｒは、接地線ＧＮＤおよび抵抗素子ＲＥの接続状態を制御する。
抵抗素子ＲＥは、ハイサイドトランジスタＨＴｒおよびローサイドトランジスタＬＴｒと共通に接続されている。抵抗素子ＲＥは、ハイサイドトランジスタＨＴｒおよび負荷ＬＤとの間に接続されている。抵抗素子ＲＥは、ローサイドトランジスタＬＴｒおよび負荷ＬＤとの間に接続されている。
検出部ＤＴは、抵抗素子ＲＥの一端と、抵抗素子ＲＥの他端とに接続されている。検出部ＤＴは、抵抗素子ＲＥに流れる電流量を検出する。たとえば、検出部ＤＴは、抵抗素子ＲＥの一端と、抵抗素子ＲＥの他端との電位差（電圧降下）に基づいて、上記電流量を検出する。検出部ＤＴの構成は、上記機能が発揮されれば、特に限定されない。検出部ＤＴは、例えば、増幅回路およびＡ／Ｄ変換回路を有する。
負荷ＬＤは、抵抗素子ＲＥおよび接地線ＧＮＤの間で接続されている。負荷ＬＤの構成は、特に限定されない。たとえば、負荷ＬＤは、ソレノイドコイルを構成するコイルである。本実施の形態では、負荷ＬＤは、コイルである。
ここで、半導体装置ＳＤの動作の一例について説明する。
まず、制御部ＣＴＲは、ハイサイドトランジスタＨＴｒをＯＮ状態に制御し、かつローサイドトランジスタＬＴｒをＯＦＦ状態に制御する。これにより、電源線ＶｄｄからハイサイドトランジスタＨＴｒを介して電源電位が抵抗素子ＲＥおよび負荷ＬＤに供給される。すなわち、抵抗素子ＲＥおよび負荷ＬＤに順方向の電流が流れる。このとき、抵抗素子ＲＥにおいて、電圧降下が生じる。検出部ＤＴは、当該電圧降下を検出して、抵抗素子ＲＥに流れる電流量に応じたフィードバック信号を生成する。当該フィードバック信号は、制御部ＣＴＲに送信される。制御部ＣＴＲは、受信した上記フィードバック信号に応じて、ハイサイドトランジスタＨＴｒおよびローサイドトランジスタＬＴｒの動作を制御する。
たとえば、制御部ＣＴＲは、ハイサイドトランジスタＨＴｒをＯＦＦ状態に制御し、かつローサイドトランジスタＬＴｒをＯＮ状態に制御する。これにより、接地線ＧＮＤからローサイドトランジスタＬＴｒを介して接地電位が抵抗素子ＲＥおよび負荷ＬＤに供給される。すなわち、抵抗素子ＲＥおよび負荷ＬＤに順方向の電流が流れる。このときも、抵抗素子ＲＥにおいて、電圧降下が生じる。検出部ＤＴは、当該電圧降下を検出して、上記したように、制御部ＣＴＲに上記フィードバック信号を送信する。
［半導体装置の構成］
図２は、本実施の形態に係る半導体装置ＳＤの構成の一例を示す平面図である。図２は、前述した半導体装置ＳＤの上記回路構成を実現するための半導体装置ＳＤの構成のレイアウトの一例を示している。
図２に示されるように、半導体装置ＳＤは、ハイサイド領域ＨＳＲ、ローサイド領域ＬＳＲ、抵抗素子領域ＲＥＲ、制御回路領域ＣＴＲＲおよび検出回路領域ＤＴＲを有する。
ハイサイド領域ＨＳＲは、ハイサイドトランジスタＨＴｒが形成された領域である。ハイサイドトランジスタＨＴｒの種類は特に限定されない。たとえば、ハイサイドトランジスタＨＴｒは、ＬＤＭＯＳ（laterally-diffused metal-oxide semiconductor）である。
ローサイド領域ＬＳＲは、ローサイドトランジスタＬＴｒが形成された領域である。ローサイドトランジスタＬＴｒの種類は特に限定されない。たとえば、ローサイドトランジスタＬＴｒは、ＬＤＭＯＳである。
抵抗素子領域ＲＥＲは、電流検出用の抵抗素子ＲＥが形成された領域である。抵抗素子領域ＲＥＲの位置は、特に限定されない。抵抗素子領域ＲＥＲは、平面視において、ハイサイド領域ＨＳＲおよびローサイド領域ＬＳＲの間に位置していることが好ましい。これにより、ハイサイド領域ＨＳＲおよびローサイド領域ＬＳＲ間の領域が有効利用される。結果として、半導体装置ＳＤが小型化され得る。また、抵抗素子ＲＥが、ハイサイドトランジスタＨＴｒおよびローサイドトランジスタＬＴｒの近くに形成されるため、寄生抵抗が低減され、抵抗素子ＲＥによる電流検出の精度が高まる。
制御回路領域ＣＴＲＲは、制御部ＣＴＲが形成された領域である。制御回路領域ＣＴＲＲの位置は特に限定されない。本実施の形態では、制御回路領域ＣＴＲＲは、平面視において、ハイサイド領域ＨＳＲの一辺と、抵抗素子領域ＲＥＲの一辺の一部とに隣り合うように形成されている。
検出回路領域ＤＴＲは、検出部ＤＴが形成された領域である。検出回路領域ＤＴＲの位置は特に限定されない。本実施の形態では、検出回路領域ＤＴＲは、平面視において、ローサイド領域ＬＳＲの一辺と、抵抗素子領域ＲＥＲの上記一辺の他の一部とに隣り合うように形成されている。
［半導体装置の要部の構成］
ここで、半導体装置ＳＤの要部の構成について、詳細に説明する。
図３は、半導体装置ＳＤの要部の構成の一例を示す斜視図である。図４は、半導体装置ＳＤの要部の構成の一例を示す断面図である。図４は、図２におけるＡ－Ａ線の断面図である。なお、図３では、見やすさの観点から、基材ＢＭおよび多層配線層ＭＷＬは省略されている。
半導体装置ＳＤは、基材ＢＭ、多層配線層ＭＷＬ、放熱部ＨＤＰ、抵抗素子ＲＥ、および熱ストレス緩和部ＴＳＭを有する。
基材ＢＭは、半導体基板ＳＳおよび半導体層ＳＬを有する。基材ＢＭは、多層配線層ＭＷＬを支持している。基材ＢＭ内には、放熱部ＨＤＰの一部が形成されている。基材ＢＭには、凹部ＲＰが形成されている。より具体的には、凹部ＲＰは、基材ＢＭの厚さ方向において、半導体基板ＳＳに達するように、半導体層ＳＬを貫通している。放熱部ＨＤＰの一部は、凹部ＲＰ内に形成されている。これにより、放熱部ＨＤＰの一部の形状、サイズ、および位置が規定される。
半導体基板ＳＳは、例えば、ｐ型不純物を含むｐ型半導体基板、またはｎ型不純物を含むｎ型半導体基板である。当該ｐ型不純物の例には、ホウ素（Ｂ）およびアルミニウム（Ａｌ）が含まれる。当該ｎ型不純物の例には、ヒ素（Ａｓ）およびリン（Ｐ）が含まれる。
半導体層ＳＬは、第１ｐ型エピタキシャル層ＰＥ１、ｎ型埋め込み層ＮＢＬ、ｐ型埋め込み層ＰＢＬ、および第２ｐ型エピタキシャル層ＰＥ２を有する。第１ｐ型エピタキシャル層ＰＥ１、ｎ型埋め込み層ＮＢＬ、ｐ型埋め込み層ＰＢＬ、および第２ｐ型エピタキシャル層ＰＥ２は、半導体基板ＳＳ側からこの順番で形成されている。半導体層ＳＬは、半導体基板ＳＳ上に形成されている。なお、ｎ型埋め込み層ＮＢＬおよびｐ型埋め込み層ＰＢＬは、必須の構成要素ではない。半導体層ＳＬのうち、ｎ型埋め込み層ＮＢＬおよびｐ型埋め込み層ＰＢＬ上に形成された半導体素子と、半導体基板ＳＳとを電気的に絶縁する観点から、半導体層ＳＬは、ｎ型埋め込み層ＮＢＬまたはｐ型埋め込み層ＰＢＬを有することが好ましい。
第１ｐ型エピタキシャル層ＰＥ１は、半導体基板ＳＳの表面に形成されたエピタキシャル層である。第１ｐ型エピタキシャル層ＰＥ１は、上記ｐ型不純物を含む。第１ｐ型エピタキシャル層ＰＥ１の不純物濃度は、例えば、１×１０１３ｃｍ－３以上かつ１×１０１９ｃｍ－３以下であり、１×１０１３ｃｍ－３以上かつ１×１０１６ｃｍ－３以下であることが好ましい。
ｎ型埋め込み層ＮＢＬは、第１ｐ型エピタキシャル層ＰＥ１の一部または全部上に形成されている。上記ｎ型不純物の例は、リン（Ｐ）、ヒ素（Ａｓ）およびアンチモン（Ｓｂ）を含む。ｎ型埋め込み層ＮＢＬの不純物濃度は、例えば、１×１０１３ｃｍ－３以上かつ１×１０２０ｃｍ－３以下である。
ｐ型埋め込み層ＰＢＬは、例えば、ｎ型埋め込み層ＮＢＬの一部または全部上に形成されている。ｐ型埋め込み層ＰＢＬの不純物濃度は、例えば、１×１０１５ｃｍ－３以上かつ１×１０２１ｃｍ－３以下であり、１×１０１５ｃｍ－３以上かつ１×１０１８ｃｍ－３以下であることが好ましい。
第２ｐ型エピタキシャル層ＰＥ２は、ｐ型埋め込み層ＰＢＬ上に形成されたエピタキシャル層である。ｎ型埋め込み層ＮＢＬおよびｐ型埋め込み層ＰＢＬが形成されていない部分においては、第２ｐ型エピタキシャル層ＰＥ２は、第１ｐ型エピタキシャル層ＰＥ１上に形成されている。第２ｐ型エピタキシャル層ＰＥ２は、上記ｐ型不純物を含む。第２ｐ型エピタキシャル層ＰＥ２の不純物濃度は、例えば、１×１０１３ｃｍ－３以上かつ１×１０１９ｃｍ－３以下であり、１×１０１３ｃｍ－３以上かつ１×１０１６ｃｍ－３以下であることが好ましい。
多層配線層ＭＷＬは、基材ＢＭの表面に形成された半導体素子を覆うように、基材ＢＭ上に形成されている。多層配線層ＭＷＬは、２つ以上の配線層により構成されている。当該配線層は、層間絶縁層と、当該層間絶縁層内に形成された配線およびビアの一方または両方と、を有する層である。当該ビアは、互いに異なる層に形成された２つの配線を電気的に接続する導電体である。
図４に示されるように、多層配線層ＭＷＬは、第１層間絶縁層ＩＩＬ１、第１配線ＷＲ１、第２層間絶縁層ＩＩＬ２、第１ビアＶ１、第２配線ＷＲ２、第３層間絶縁層ＩＩＬ３、第２ビアＶ２、第３配線ＷＲ３、第４層間絶縁層ＩＩＬ４、第５層間絶縁層ＩＩＬ５および保護層ＰＬを有する。詳細については後述するが、多層配線層ＭＷＬ内には、放熱部ＨＤＰの一部、抵抗素子ＲＥ、および熱ストレス緩和部ＴＳＭが形成されている。
第１層間絶縁層ＩＩＬ１、第２層間絶縁層ＩＩＬ２、第３層間絶縁層ＩＩＬ３、第４層間絶縁層ＩＩＬ４、第５層間絶縁層ＩＩＬ５は、この順番で基材ＢＭ上に形成されている。第１層間絶縁層ＩＩＬ１、第２層間絶縁層ＩＩＬ２、第３層間絶縁層ＩＩＬ３、第４層間絶縁層ＩＩＬ４、および第５層間絶縁層ＩＩＬ５のそれぞれの材料の例には、酸化シリコンが含まれる。第１層間絶縁層ＩＩＬ１、第２層間絶縁層ＩＩＬ２、第３層間絶縁層ＩＩＬ３、第４層間絶縁層ＩＩＬ４、および第５層間絶縁層ＩＩＬ５のそれぞれの厚さは、特に限定されない。
第１配線ＷＲ１は、第１層間絶縁層ＩＩＬ１上に形成されている。第１配線ＷＲ１については、半導体技術において配線として採用されている公知の構成が採用され得る。第１配線ＷＲ１は、例えば、バリアメタル、導電膜およびバリアメタルがこの順で積層された積層膜である。上記バリアメタルを構成する材料の例には、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）および窒化タンタル（ＴａＮ）が含まれる。上記導電膜を構成する材料の例には、アルミニウム、銅およびタングステンが含まれる。
第１ビアＶ１は、第１配線ＷＲ１に達するように、第２層間絶縁層ＩＩＬ２内に形成されている。基材ＢＭの表面に沿う断面内において、第１ビアＶ１の断面形状は、略円形状である。第１ビアＶ１の構成としては、半導体技術においてビアとして採用されている公知の構成が採用され得る。第１ビアＶ１は、例えば、バリア膜と、当該バリア膜上に形成された導電膜と、を有する。上記バリア膜の材料の例には、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）および窒化タンタル（ＴａＮ）が含まれる。上記導電膜の材料は、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）または銅（Ｃｕ）である。
第２配線ＷＲ２および第３配線ＷＲ３については、多層配線層ＭＷＬ内で形成された位置を除いて、第１配線ＷＲ１と同様である。第２ビアＶ２についても、多層配線層ＭＷＬ内で形成された位置を除いて、第１ビアＶ１と同様である。
保護層ＰＬは、外部の水分などから半導体装置ＳＤを保護する層である。保護層ＰＬは、第５層間絶縁層ＩＩＬ５上に形成されている。保護層ＰＬは、多層配線層ＭＷＬ内において、多層配線層ＭＷＬの最上層に形成されている。保護層ＰＬは、単層膜であってもよいし、二層以上の積層膜であってもよい。保護層ＰＬの例には、酸化シリコン膜、酸窒化シリコン膜、窒化シリコン膜、ＰＳＧ（Phospho Silicate Glass）膜およびこれらの積層膜が含まれる。保護層ＰＬの厚さは、例えば、１．０μｍ以上かつ２．０μｍ以下であり、１．５μｍ程度であることが好ましい。
多層配線層ＭＷＬ内には、放熱部ＨＤＰの一部、抵抗素子ＲＥ、および熱ストレス緩和部ＴＳＭが形成されている。基材ＢＭ内には、放熱部ＨＤＰの残部が形成されている。以下、これらの構成要素の詳細については説明する。
放熱部ＨＤＰは、絶縁膜ＩＬＦ、熱伝導部ＨＣＰおよび接続部ＣＰを有する。放熱部ＨＤＰは、抵抗素子ＲＥで発生した熱を多層配線層ＭＷＬ外に伝達するように構成されている。たとえば、放熱部ＨＤＰの一部が、多層配線層ＭＷＬ内に形成され、放熱部ＨＤＰの他の一部が、多層配線層ＭＷＬから露出していればよい。本実施の形態では、放熱部ＨＤＰの一部は、多層配線層ＭＷＬ内に形成されており、かつ放熱部ＨＤＰの残部は、基材ＢＭ内に形成されている。これにより、抵抗素子ＲＥで発生した熱は、放熱部ＨＤＰを介して、基材ＢＭに伝達される。
絶縁膜ＩＬＦは、基材ＢＭの表面に形成された凹部ＲＰの底面および側面上に形成されている。絶縁膜ＩＬＦは、熱伝導部ＨＣＰおよび基材ＢＭが互いに短絡することを抑制する。絶縁膜ＩＬＦの厚さは、上記機能が得られれば特に限定されない。絶縁膜ＩＬＦの厚さは、例えば、０．１μｍ程度である。絶縁膜ＩＬＦの材料は、例えば、酸化シリコンである。
熱伝導部ＨＣＰは、凹部ＲＰ内を埋めるように絶縁膜ＩＬＦ上に形成されている。熱伝導部ＨＣＰは、熱伝導性を有する材料で構成されている。熱伝導性を高める観点から、熱伝導部ＨＣＰの材料の例は、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）およびタングステン（Ｗ）を含むことが好ましい。
放熱性を高める観点から、熱伝導部ＨＣＰのサイズは、大きいことが好ましい。熱伝導部ＨＣＰは、基材ＢＭのうち、ｐ型埋め込み層ＰＢＬに達していることが好ましく、ｎ型埋め込み層ＮＢＬに達していることがより好ましく、第１ｐ型エピタキシャル層ＰＥ１に達していることがさらに好ましく、半導体基板ＳＳに達していることがより一層好ましい。
放熱性を高める観点から、熱伝導部ＨＣＰの形状は、板形状であることが好ましい。すなわち、Ｙ方向における熱伝導部ＨＣＰの長さは、Ｘ方向における熱伝導部ＨＣＰの長さより大きいことが好ましい。Ｙ方向における熱伝導部ＨＣＰの長さは、Ｙ方向における抵抗素子ＲＥの長さより大きいことが好ましい。本実施の形態では、Ｙ方向における熱伝導部ＨＣＰの長さは、Ｙ方向における抵抗素子ＲＥの長さと同程度である。
なお、本明細書において、「Ｙ方向」は、基材ＢＭの表面（上面、主面）に沿う第１方向である。Ｙ方向は、平面視において、第３導電部ＣＬ３ａ（後述）の長辺が延在する方向でもある。「Ｘ方向」は、平面視において、Ｙ方向に垂直な第２方向である。Ｙ方向は、平面視において、第３導電部ＣＬ３ａ（後述）の短辺が延在する方向でもある。「Ｚ方向」は、多層配線層ＭＷＬの厚さ方向である。なお、Ｘ方向、Ｙ方向およびＺ方向は、互いに直交している。
接続部ＣＰは、抵抗素子ＲＥと直接的に接するように、第１層間絶縁層ＩＩＬ１内に形成されている。接続部ＣＰが抵抗素子ＲＥと直接的に接していることは、放熱部ＨＤＰによる放熱性を高める観点から好ましい。接続部ＣＰは、熱伝導性を有する材料で構成されている。接続部ＣＰは、例えば、第１層間絶縁層ＩＩＬ１内に形成されたビア（不図示）と同じ構成であってもよいし、異なる構成であってもよい。接続部ＣＰは、例えば、バリア膜と、当該バリア膜上に形成された導電膜と、を有する。上記バリア膜の材料の例には、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）および窒化タンタル（ＴａＮ）が含まれる。上記導電膜の材料は、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）または銅（Ｃｕ）である。
放熱性を高める観点から、接続部ＣＰの形状は、いわゆるスリット形状であることが好ましい。すなわち、Ｙ方向における接続部ＣＰの長さは、Ｘ方向における接続部ＣＰの長さより大きいことが好ましい。本実施の形態では、Ｙ方向における接続部ＣＰの長さは、Ｙ方向における第１導電部ＣＬ１ｂの長さと同程度である。
抵抗素子ＲＥは、多層配線層ＭＷＬ内に形成されている。抵抗素子ＲＥの用途は特に限定されない。本実施の形態では、抵抗素子ＲＥは、半導体装置ＳＤにおいて、所望の位置の電流値を検出するために用いられる、いわゆるセンス抵抗である。
抵抗素子ＲＥは、第１導電部ＣＬ１ａ、ＣＬ１ｂ、第２導電部ＣＬ２ａ、ＣＬ２ｂ、および第３導電部ＣＬ３ａ、ＣＬ３ｂ、ＣＬ３ｃを有する。第１導電部ＣＬ１ａ、第３導電部ＣＬ３ａ、第２導電部ＣＬ２ａ、第３導電部ＣＬ３ｂ、第１導電部ＣＬ１ｂ、第３導電部ＣＬ３ｃおよび第２導電部ＣＬ２ｂは、この順番で互いに接続されている。
抵抗素子ＲＥを構成する上記第１導電部、上記第２導電部および上記第３導電部のそれぞれの数は、所望の抵抗値に応じて適宜調整される。第１導電部ＣＬ１ａおよび第１導電部ＣＬ１ｂは、位置およびサイズを除いて互いに同様である。第２導電部ＣＬ２ａおよび第２導電部ＣＬ２ｂも、位置を除いて互いに同様である。第３導電部ＣＬ３ａ、第３導電部ＣＬ３ｂおよび第３導電部ＣＬ３ｃも、位置を除いて互いに同様である。重複した説明を省略する観点から、以下、第１導電部ＣＬ１ａ、第２導電部ＣＬ２ａおよび第３導電部ＣＬ３ａについてのみ説明する。
第１導電部ＣＬ１ａは、多層配線層ＭＷＬ内に形成されている。第１導電部ＣＬ１ａは、多層配線層ＭＷＬ内において、第１配線ＷＲ１が形成された層と同じ層内に形成されている。本実施の形態では、第１導電部ＣＬ１ａは、第１層間絶縁層ＩＩＬ１上に形成されている。
第１導電部ＣＬ１ａの形状、サイズ、および材料は、所望の抵抗値および占有面積に応じて適宜調整される。Ｙ方向における第１導電部ＣＬ１ａの長さは、Ｘ方向における第１導電部ＣＬ１ａの長さより大きいことが好ましい。
第１導電部ＣＬ１ａは、例えば、同じ層内に形成された第１配線ＷＲ１と同じ構成であってもよいし、異なる構成であってもよい。第１導電部ＣＬ１ａは、例えば、バリア膜、導電膜およびバリア膜がこの順で積層された積層膜である。上記バリア膜の材料の例には、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）および窒化タンタル（ＴａＮ）が含まれる。上記導電膜の材料の例には、アルミニウム、銅およびタングステンが含まれる。本実施の形態では、第１導電部ＣＬ１ａは、アルミニウム配線である。
第２導電部ＣＬ２ａは、多層配線層ＭＷＬ内に形成されている。第２導電部ＣＬ２ａは、多層配線層ＭＷＬ内において、第３配線ＷＲ３が形成された層と同じ層内に形成されている。本実施の形態では、第２導電部ＣＬ２ａは、第３層間絶縁層ＩＩＬ３上に形成されている。
また、第２導電部ＣＬ２ａは、第１導電部ＣＬ１ａ上に形成されている。すなわち、Ｚ方向における第２導電部ＣＬ２ａと基材ＢＭの表面との間隔は、Ｚ方向における第１導電部ＣＬ１ａと基材ＢＭの表面との間隔より大きい。第２導電部ＣＬ２ａの一部は、平面視において、第１導電部ＣＬ１ａの一部と重なるように形成されている。第２導電部ＣＬ２ａは、平面視において、第１導電部ＣＬ１ａと沿うように形成されていることが好ましい。
第２導電部ＣＬ２ａの形状、サイズおよび材料は、所望の抵抗値および占有面積に応じて適宜調整される。第２導電部ＣＬ２ａの形状、サイズおよび材料は、第１導電部ＣＬ１ａの形状、サイズおよび材料とそれぞれ同じであってもよいし、異なっていてもよい。本実施の形態では、Ｘ方向における第２導電部ＣＬ２ａの長さは、Ｘ方向における第１導電部ＣＬ１ａの長さより大きく、かつＸ方向における第２導電部ＣＬ２ａの長さは、Ｘ方向における第１導電部ＣＬ１ｂの長さと同程度である。
第３導電部ＣＬ３ａは、多層配線層ＭＷＬ内において、第１導電部ＣＬ１ａおよび第２導電部ＣＬ２ａの間に形成されている。第３導電部ＣＬ３ａは、第１導電部ＣＬ１ａおよび第２導電部ＣＬ２ａを互いに電気的に接続している。第３導電部ＣＬ３ａは、第１導電部ＣＬ１ａおよび第２導電部ＣＬ２ａに挟まれた層間絶縁層ＩＩＬ２および層間絶縁層ＩＩＬ３を貫通している。
第３導電部ＣＬ３ａは、第１ビアＶ１ａ、連結部ＣＮＴａおよび第２ビアＶ２ａを有する。第１ビアＶ１ａの構成と、第２ビアＶ２ａの構成とは、位置を除いて互いに同様である。重複した説明を省略する観点から、以下、第１ビアＶ１ａについてのみ説明する。なお、第３導電部ＣＬ３ｂは、第１ビアＶ１ｂ、連結部ＣＮＴｂおよび第２ビアＶ２ｂを有する。第３導電部ＣＬ３ｃは、第１ビアＶ１ｃ、連結部ＣＮＴｃおよび第２ビアＶ２ｃを有する。
第１ビアＶ１ａは、多層配線層ＭＷＬ内に形成されている。第１ビアＶ１ａは、第１導電部ＣＬ１ａ上に形成されている。第１ビアＶ１ａは、多層配線層ＭＷＬ内において、ビアＶ１が形成された層と同じ層内に形成されている。本実施の形態では、第１ビアＶ１ａは、第２層間絶縁層ＩＩＬ２内に形成されている。
Ｙ方向における第１ビアＶ１ａの長さＬｙは、Ｘ方向における第１ビアＶ１ａの長さＬｘより大きい。これにより、基材ＢＭの表面に沿う断面内において断面視形状が略円形状であるビアＶ１と比較して、大電流が第１ビアＶ１ａ内を流れたとしても、エレクトロマイグレーションに起因する欠陥が第１ビアＶ１ａ内で生じにくい。このような観点から、上記Ｌｘに対する上記Ｌｙの比（Ｌｙ／Ｌｘ）は、５０以上であることが好ましく、１０００以上であることがより好ましい。上記比（Ｌｙ／Ｌｘ）は、特に限定されず、電流値の大きさによって、適宜調整される。
一方で、半導体装置ＳＤを小型化する観点から、上記Ｌｙ／Ｌｘは、５０００以下であることが好ましく、２０００以下であることがより好ましい。
上記のエレクトロマイグレーション耐性を高める観点から、Ｘ方向における第１ビアＶ１ａの長さＬｘ（短幅）は、Ｘ方向におけるビアＶ１の長さ（径）より大きいことが好ましい。なお、ビアＶ１は、ハイサイド領域ＨＳＲおよびローサイド領域ＬＳＲの一方または両方に形成されている。
第１ビアＶ１ａのサイズおよび材料は、所望の抵抗値に応じて適宜調整される。また、第１ビアＶ１ａの構成は、例えば、第２層間絶縁層ＩＩＬ２内に形成されたビアＶ１と同じであってもよいし、異なってもよい。第１ビアＶ１ａは、例えば、バリア膜と、当該バリア膜上に形成された導電膜と、を有する。上記バリア膜の材料の例には、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）および窒化タンタル（ＴａＮ）が含まれる。上記導電膜の材料は、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）または銅（Ｃｕ）である。
連結部ＣＮＴａは、多層配線層ＭＷＬ内において、第１ビアＶ１ａおよび第２ビアＶ２ａを連結している。本実施の形態では、連結部ＣＮＴａは、第２層間絶縁層ＩＩＬ２上に形成されている。抵抗素子ＲＥの抵抗値のばらつきを抑制する観点から、連結部ＣＮＴａは、第１ビアＶ１ａおよび第２ビアＶ２ａの間に形成されていることが好ましい。より具体的には、第３導電部ＣＬ３ａが連結部ＣＮＴａを有することによって、第１ビアＶ１ａおよび第２ビアＶ２ａの位置ずれに発生したとしても、抵抗素子ＲＥの抵抗値ばらつきを抑制できる。
連結部ＣＮＴａの形状および大きさは、所望の抵抗値に応じて適宜調整される。連結部ＣＮＴａの構成は、例えば、第２層間絶縁層ＩＩＬ２上に形成された配線ＷＲ２と同じであってもよいし、異なっていてもよい。連結部ＣＮＴａの構成の例は、第１導電部ＣＬ１ａの構成の例と同様である。
熱ストレス緩和部ＴＳＭは、多層配線層ＭＷＬ内に形成されている。熱ストレス緩和部ＴＳＭは、抵抗素子ＲＥおよび保護層ＰＬの間に形成されている。熱ストレス緩和部ＴＳＭは、多層配線層ＭＷＬ外からの熱に起因して生じるストレスが抵抗素子ＲＥに加わることを抑制するように構成されている。より具体的には、熱ストレス緩和部ＴＳＭによって、抵抗素子ＲＥの熱膨張係数と、多層配線層ＭＷＬを構成する層間絶縁層の熱膨張係数との差に起因して抵抗素子ＲＥに加わるストレスが緩和される。熱ストレス緩和部ＴＳＭは、平面視において、抵抗素子ＲＥの少なくとも一部と重なっていることが好ましい。断熱性を高める観点からは、熱ストレス緩和部ＴＳＭは、平面視において、抵抗素子ＲＥの全部と重なっていることがより好ましい。断熱性を高める観点からは、熱ストレス緩和部ＴＳＭは、抵抗素子ＲＥを囲うように形成されていることが好ましい。たとえば、熱ストレス緩和部ＴＳＭは、側面視において、抵抗素子ＲＥの全部と重なっていることがより好ましく、正面視において、抵抗素子ＲＥの全部と重なっていることがより好ましく、背面視において、抵抗素子ＲＥの全部と重なっていることがより好ましい。本実施の形態では、熱ストレス緩和部ＴＳＭは、平面視において、抵抗素子ＲＥの全部と重なっている。
熱ストレス緩和部ＴＳＭの構成は、例えば、第４層間絶縁層ＩＩＬ４上に形成された配線（不図示）と同じであってもよいし、異なっていてもよい。熱ストレス緩和部ＴＳＭは、例えば、バリア膜と、当該バリア膜上に形成された導電膜と、を有する。上記バリア膜の材料の例には、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）および窒化タンタル（ＴａＮ）が含まれる。上記導電膜の材料は、例えば、アルミニウム（Ａｌ）または銅（Ｃｕ）である。
［半導体装置の製造方法］
次いで、本実施の形態に係る半導体装置ＳＤの製造方法の一例について説明する。図５～図７は、半導体装置ＳＤの製造方法に含まれる工程の一例を示す断面図である。
半導体装置ＳＤの製造方法は、例えば、（１）半導体ウェハＳＷの準備工程、（２）放熱部ＨＤＰの一部の形成工程、（３）多層配線層ＭＷＬ、放熱部ＨＤＰの残部、および熱ストレス緩和部ＴＳＭの形成工程を含む。
（１）半導体ウェハＳＷの準備
まず、図５に示されるように、半導体ウェハＳＷを準備する。半導体ウェハＳＷは、市販品として購入されてもよいし、製造されてもよい。半導体ウェハＳＷは、半導体基板ＳＳと、第１ｐ型エピタキシャル層ＰＥ１、ｎ型埋め込み層ＮＢＬ、ｐ型埋め込み層ＰＢＬ、および第２ｐ型エピタキシャル層ＰＥ２で構成された半導体層ＳＬとを有する。半導体ウェハＳＷの各層は、例えば、エピタキシャル成長法によって、半導体基板ＳＳ上にエピタキシャル層を形成するとともに、所望の不純物を上記エピタキシャル層の所望の位置に注入することによって形成される。
（２）放熱部ＨＤＰの一部の形成
次いで、図６に示されるように、絶縁膜ＩＬＦおよび熱伝導部ＨＣＰを半導体ウェハＳＷ内に形成する。まず、半導体ウェハＳＷの表面（上面）に凹部ＲＰを形成した後に、凹部ＲＰの底面および側面と、半導体ウェハＳＷの上面との上に絶縁膜ＩＬＦを形成する。凹部ＲＰは、例えば、フォトリソグラフィ技術およびエッチング技術によって形成される。絶縁膜ＩＬＦの形成方法は、例えば、ＣＶＤ法である。次いで、凹部ＲＰを埋めるように、絶縁膜ＩＬＦ上に熱伝導部ＨＣＰを形成する。熱伝導部ＨＣＰの形成方法は、例えば、ＣＶＤ法である。なお、絶縁膜ＩＬＦおよび熱伝導部ＨＣＰのうち、凹部ＲＰ外に形成された余分な部分については、例えば、ＣＭＰ法によって除去される。
（３）多層配線層ＭＷＬ、放熱部ＨＤＰの残部、および熱ストレス緩和部ＴＳＭの形成
次いで、図７に示されるように、多層配線層ＭＷＬ、接続部ＣＰ、および熱ストレス緩和部ＴＳＭを半導体ウェハＳＷ上に形成する。多層配線層ＭＷＬ、接続部ＣＰ、および熱ストレス緩和部ＴＳＭの形成方法としては、半導体技術における多層配線層の形成方法として公知の方法が採用され得る。
第１層間絶縁層ＩＩＬ１、第２層間絶縁層ＩＩＬ２、第３層間絶縁層ＩＩＬ３、第４層間絶縁層ＩＩＬ４および第５層間絶縁層ＩＩＬ５は、例えば、ＣＶＤ法によって形成される。接続部ＣＰは、例えば、第１層間絶縁層ＩＩＬ１に貫通孔を形成した後に、当該貫通孔を導電材料で埋めることによって形成される。第１ビアＶ１、Ｖ１ａ、Ｖ１ｂ、Ｖ１ｃは、例えば、第２層間絶縁層ＩＩＬ２に貫通孔を形成した後に、当該貫通孔を導電材料で埋めることによって形成される。第２ビアＶ２、Ｖ２ａ、Ｖ２ｂ、Ｖ２ｃは、例えば、第３層間絶縁層ＩＩＬ３に貫通孔を形成した後に、当該貫通孔を導電材料で埋めることによって形成される。
第１導電部ＣＬ１ａ、ＣＬ１ｂおよび第１配線ＷＲ１は、スパッタリング法によって導電膜を第１層間絶縁層ＩＩＬ１上に形成した後に、当該導電膜を所望の形状にパターニングすることによって形成される。第２導電部ＣＬ２ａ、ＣＬ２ｂおよび第３配線ＷＲ３は、スパッタリング法によって導電膜を第３層間絶縁層ＩＩＬ３上に形成した後に、当該導電膜を所望の形状にパターニングすることによって形成される。連結部ＣＮＴａ、ＣＮＴｂ、ＣＮＴｃおよび第２配線ＷＲ２は、スパッタリング法によって導電膜を第２層間絶縁層ＩＩＬ２上に形成した後に、当該導電膜を所望の形状にパターニングすることによって形成される。保護層ＰＬは、スパッタリング法によって、第５層間絶縁層ＩＩＬ５上に形成される。
次いで、上記工程により得られた構造体を上記静電チャックから脱離し、ダイシングすることによって、個片化された複数の半導体装置ＳＤが得られる。最後に、半導体装置ＳＤは、封止樹脂で封止される。
（効果）
本実施の形態に係る半導体装置ＳＤの抵抗素子ＲＥは、第１導電部ＣＬ１ａ、ＣＬ１ｂおよび第２導電部ＣＬ２ａ、ＣＬ２ｂを電気的に互いに接続している第３導電部ＣＬ３ａ、ＣＬ３ｂ、ＣＬ３ｃを有する。基材ＢＭの表面に沿うＹ方向（第１方向）における第３導電部ＣＬ３ａ、ＣＬ３ｂ、ＣＬ３ｃの長さは、基材ＢＭの表面に沿い、かつＹ方向に垂直なＸ方向（第２方向）における第３導電部ＣＬ３ａ、ＣＬ３ｂ、ＣＬ３ｃの長さより大きい。特に、Ｙ方向における第１ビアＶ１ａ、Ｖ１ｂ、Ｖ１ｃの長さＬｙは、Ｘ方向における第１ビアＶ１ａ、Ｖ１ｂ、Ｖ１ｃの長さＬｘより大きい。Ｙ方向における第２ビアＶ２ａ、Ｖ２ｂ、Ｖ２ｃの長さＬｙも、Ｘ方向における第２ビアＶ２ａ、Ｖ２ｂ、Ｖ２ｃの長さＬｘより大きい。これにより、基材ＢＭの表面に沿う断面内において断面視形状が略円形状であるビアＶ１、Ｖ２と比較して、第１ビアＶ１ａ、Ｖ１ｂ、Ｖ１ｃおよび第２ビアＶ２ａ、Ｖ２ｂ、Ｖ２ｃにおける電流密度が小さくなる。これにより、基材ＢＭの表面に沿う断面内において断面視形状が略円形状であるビアを有する抵抗素子と比較して、本実施の形態では、大電流が抵抗素子ＲＥ内を流れたとしても、エレクトロマイグレーションに起因する欠陥が第１ビアＶ１ａ、Ｖ１ｂ、Ｖ１ｃおよび第２ビアＶ２ａ、Ｖ２ｂ、Ｖ２ｃ内で生じにくい。結果として、半導体装置ＳＤの信頼性を高めることができる。
［変形例１］
図８は、本実施の形態の変形例１に係る半導体装置ｍＳＤ１の要部の構成の一例を示す斜視図である。図９は、半導体装置ｍＳＤ１の要部の構成の一例を示す断面図である。
変形例１に係る半導体装置ｍＳＤ１は、絶縁膜ＩＬＦ、熱伝導部ＨＣＰ、接続部ＣＰおよび熱伝導部ｍＨＣＰを有する。変形例１に係る放熱部ｍＨＤＰ１は、抵抗素子ＲＥと直接的に接続されていない。すなわち、放熱部ｍＨＤＰ１は、抵抗素子ＲＥから離間し、かつ熱伝導部ｍＨＣＰに接続されるように、多層配線層ＭＷＬ内に形成されている。
熱伝導部ｍＨＣＰは、多層配線層ＭＷＬ内に形成された配線およびビアにより形成されている。図９に示されるように、熱伝導部ｍＨＣＰは、断面視において、第３導電部ＣＬ３ａ、ＣＬ３ｂ、ＣＬ３ｃに沿うように延在している。熱伝導部ｍＨＣＰは、第１配線ｍＷＲ１、ビアｍＶ１および第２配線ｍＷＲ２を有する。第１配線ｍＷＲ１の構成例は、第１導電部ＣＬ１ａと同様である。ビアｍＶ１の構成例は、第１ビアＶ１ａと同様である。第２配線ｍＷＲ２の構成例は、連結部ＣＮＴａと同様である。
熱伝導部ｍＨＣＰの一端部は、基材ＢＭの表面に沿う方向において、抵抗素子ＲＥの一部と対向している。変形例１では、熱伝導部ｍＨＣＰの上記一端部は、Ｘ方向において、第１導電部ＣＬ１ａ、ＣＬ１ｂおよび第３導電部ＣＬ３ａ、ＣＬ３ｂと対向している。熱伝導部ｍＨＣＰの上記一端部は、基材ＢＭの表面に垂直な方向において、抵抗素子ＲＥの他の一部と対向している。変形例１では、熱伝導部ｍＨＣＰの上記一端部は、Ｚ方向において、第２導電部ＣＬ２ａと対向している。
変形例１では、放熱部ｍＨＤＰ１が抵抗素子ＲＥと離間していることによって、抵抗素子ＲＥからの電流が放熱部ｍＨＤＰ１に流れることを抑制できる。これにより、放熱性と、電流値の検出精度とを両立できる。
［変形例２］
図１０は、本実施の形態の変形例２に係る半導体装置ｍＳＤ２の要部の構成の一例を示す斜視図である。
変形例２に係る半導体装置ｍＳＤ２は、複数の抵抗素子を有する。当該抵抗素子の数は、特に限定されない。変形例２に係る半導体装置ｍＳＤ２は、第１抵抗素子ｍＲＥ１および第２抵抗素子ｍＲＥ２を有する。第１抵抗素子ｍＲＥ１の構成例と、第２抵抗素子ｍＲＥ２の構成例とは、抵抗素子ＲＥと同様である。変形例２では、第１抵抗素子ｍＲＥ１の第１導電部ｍＣＬ１ａは、平面視において、第２抵抗素子ｍＲＥ２の第２導電部ｍＣＬ２ａと隣り合うように配置されている。これにより、第１抵抗素子ｍＲＥ１内に電流が流れることにより生じる磁界と、第２抵抗素子ｍＲＥ２内に電流が流れることにより生じる磁界とが、互いに打ち消し合う。これによって、抵抗素子に電流が流れることによって生じる磁界によって、周辺の半導体素子の特性が変化することを抑制できる。結果として、半導体装置の特性をさらに高めることができる。
［変形例３］
図１１は、本実施の形態の変形例３に係る半導体装置ｍＳＤ３の要部の構成の一例を示す斜視図である。
変形例３に係る半導体装置ｍＳＤ３は、抵抗素子ｍＲＥ３を有する。抵抗素子ｍＲＥ３は、第１導電部ＣＬ１ｄ、第２導電部ＣＬ２ｄおよび第３導電部ＣＬ３ｄをさらに有する。Ｙ方向における第１導電部ＣＬ１ｄの長さは、Ｘ方向における第１導電部ＣＬ１ｄの長さより小さい。Ｙ方向における第２導電部ＣＬ２ｄの長さは、Ｘ方向における第２導電部ＣＬ２ｄの長さより小さい。Ｙ方向における第３導電部ＣＬ３ｄの長さは、Ｘ方向における第３導電部ＣＬ３ｄの長さより小さい。
変形例３では、抵抗素子ｍＲＥ３は、Ｙ方向における各構成要素（第１導電部ＣＬ１ａ、ＣＬ１ｂ、第２導電部ＣＬ２ａ、ＣＬ２ｂおよび第３導電部ＣＬ３ａ、ＣＬ３ｂ、ＣＬ３ｃ）がＹ方向に沿って延在する部分と、各構成要素（第１導電部ＣＬ１ｄ、第２導電部ＣＬ２ｄおよび第３導電部ＣＬ３ｄ）がＸ方向に沿って延在する部分とを有する。これにより、これにより、半導体装置ｍＳＤ３が封止樹脂で封止されるとき、Ｘ方向における応力と、Ｙ方向における応力とに差がある場合に、半導体装置ｍＳＤ３に加わる応力の合計値を平均的に低減できる。
なお、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更され得る。たとえば、第３導電部ＣＬ３は、第１導電部ＣＬ１ａおよび第２導電部ＣＬ２ａを互いに電気的に接続できればよく、連結部ＣＮＴａを有していなくてもよい。
また、特定の数値例について記載した場合であっても、理論的に明らかにその数値に限定される場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値であってもよい。また、成分については、「Ａを主要な成分として含むＢ」などの意味であり、他の成分を含む態様を排除するものではない。
さらに、実施の形態の少なくとも一部と、各変形例の少なくとも一部とは、互いに任意に組み合わされてもよい。たとえば、熱伝導部および放熱部の構造、位置および材料は、適宜設計され得る。
ＣＬ１ａ、ｍＣＬ１ａ、ＣＬ１ｂ、ｍＣＬ１ｄ 第１導電部
ＣＬ２ａ、ｍＣＬ２ａ、ＣＬ２ｂ、ｍＣＬ２ｄ 第２導電部
ＣＬ３ａ、ＣＬ３ｂ、ＣＬ３ｃ、ｍＣＬ３ｄ 第３導電部
ＣＮＴａ、ＣＮＴｂ 連結部
ＣＰ 接続部
ＣＴＲ 制御部
ＣＴＲＲ 制御回路領域
ＤＴ 検出部
ＤＴＲ 検出回路領域
ＧＮＤ 接地線
ＨＣＰ、ｍＨＣＰ 熱伝導部
ＨＤＰ、ｍＨＤＰ１ 放熱部
ＨＳＲ ハイサイド領域
ＨＴｒ ハイサイドトランジスタ
ＩＬＦ 絶縁膜
ＬＤ 負荷
ＬＳＲ ローサイド領域
ＬＴｒ ローサイドトランジスタ
ＮＢＬ ｎ型埋め込み層
ＰＢＬ ｐ型埋め込み層
ＰＥ１ 第１ｐ型エピタキシャル層
ＰＥ２ 第２ｐ型エピタキシャル層
ＲＥ、ｍＲＥ１、ｍＲＥ２、ｍＲＥ３ 抵抗素子
ＲＥＲ 抵抗素子領域
ＳＤ、ｍＳＤ１、ｍＳＤ２、ｍＳＤ３ 半導体装置
ＳＬ 半導体層
ＳＳ 半導体基板
ＳＷ 半導体ウェハ
Ｔ１、Ｔ２、Ｔ３、Ｔ４ 端子
ＴＳＭ 熱ストレス緩和部
Ｖ１、ｍＶ１、Ｖ１ａ、Ｖ１ｂ、Ｖ１ｃ 第１ビア
Ｖ２、Ｖ２ａ、Ｖ２ｂ、Ｖ２ｃ 第２ビア
Ｖｄｄ 電源線
ＷＲ１、ｍＷＲ１ 第１配線
ＷＲ２、ｍＷＲ２ 第２配線
ＷＲ３ 第３配線

Claims (13)

  1. 基材と、
    前記基材上に形成された多層配線層と、
    前記多層配線層内に形成された第１抵抗素子と、
    を有し、
    前記第１抵抗素子は、
    第１導電部と、
    前記第１導電部上に形成された第２導電部と、
    前記第１導電部および前記第２導電部を互いに電気的に接続している第３導電部と、
    を有し、
    前記基材の表面に沿う第１方向における前記第３導電部の長さは、前記基材の表面に沿い、かつ前記第１方向に垂直な第２方向における前記第３導電部の長さより大きく、
    その一部が前記多層配線層内に形成されており、かつその残部が前記基材内に形成されている放熱部をさらに有する、半導体装置。
  2. 前記放熱部は、
    前記基材の表面に形成された凹部の底面および側面上に形成された第１絶縁膜と、
    前記凹部を埋めるように前記第１絶縁膜上に形成された第１熱伝導部と、
    を有する、請求項１に記載の半導体装置。
  3. 前記放熱部は、前記第１抵抗素子および前記第１熱伝導部を互いに接続するように、前記多層配線層内に形成された第１接続部をさらに有する、請求項２に記載の半導体装置。
  4. 前記放熱部は、前記第１抵抗素子から離間し、かつ前記第１熱伝導部に接続されるように、前記多層配線層内に形成された第２熱伝導部をさらに有する、請求項２に記載の半導体装置。
  5. 前記第２熱伝導部は、断面視において、前記第３導電部に沿って延在している、請求項４に記載の半導体装置。
  6. 前記第２熱伝導部の一端部は、前記基材の前記表面に沿う前記第２方向において、前記第１抵抗素子の一部と対向し、
    前記第２熱伝導部の前記一端部は、前記基材の前記表面に垂直な方向において、前記第１抵抗素子の他の一部と対向している、請求項４に記載の半導体装置。
  7. 前記第２熱伝導部の一端部は、前記基材の前記表面に沿う方向において、前記第１導電部および前記第３導電部と対向し、
    前記第２熱伝導部の前記一端部は、前記基材の前記表面に垂直な方向において、前記第２導電部と対向している、請求項４に記載の半導体装置。
  8. 前記基材は、
    半導体基板と、
    前記半導体基板の表面に形成された半導体層と、
    を有し、
    前記放熱部は、前記半導体層を貫通し、前記半導体基板に到達するように形成されている、請求項１に記載の半導体装置。
  9. 前記半導体層は、
    第１導電型を有する第１エピタキシャル層と、
    前記第１エピタキシャル層上に形成されており、かつ前記第１導電型と反対の第２導電型を有する第１埋め込み層と、
    前記第１埋め込み層上に形成されており、かつ第１導電型を有する第２エピタキシャル層と、
    を有する、請求項８に記載の半導体装置。
  10. 前記多層配線層は、
    前記多層配線層の最上層に形成された保護層と、
    前記第１抵抗素子および前記保護層の間に形成された熱ストレス緩和部と、
    をさらに有し、
    前記熱ストレス緩和部は、平面視において、前記第１抵抗素子と重なっている、請求項１に記載の半導体装置。
  11. 第１トランジスタが形成された第１領域と、
    第２トランジスタが形成された第２領域と、
    を有し、
    前記第１抵抗素子は、平面視において、前記第１領域および前記第２領域の間に形成されている、請求項１に記載の半導体装置。
  12. 前記多層配線層内に形成された第２抵抗素子をさらに有し、
    前記第２抵抗素子は、
    第４導電部と、
    前記第４導電部上に形成された第５導電部と、
    前記第４導電部および前記第５導電部を互いに電気的に接続する第６導電部と、
    を有し、
    前記第１方向における前記第６導電部の長さは、前記第２方向における前記第６導電部の長さより小さい、請求項１に記載の半導体装置。
  13. 前記多層配線層内に形成された第３抵抗素子をさらに有し、
    前記第３抵抗素子は、
    第７導電部と、
    前記第７導電部上に形成された第８導電部と、
    前記第７導電部および前記第８導電部を互いに電気的に接続する第９導電部と、
    を有し、
    前記第７導電部、前記第８導電部および前記第９導電部は、平面視において、前記第１方向に延在しており、
    前記第１導電部は、平面視において、前記第８導電部と隣り合っている、請求項１に記載の半導体装置。
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