KR100522547B1 - 반도체 장치의 절연막 형성 방법 - Google Patents

반도체 장치의 절연막 형성 방법 Download PDF

Info

Publication number
KR100522547B1
KR100522547B1 KR10-2003-0089305A KR20030089305A KR100522547B1 KR 100522547 B1 KR100522547 B1 KR 100522547B1 KR 20030089305 A KR20030089305 A KR 20030089305A KR 100522547 B1 KR100522547 B1 KR 100522547B1
Authority
KR
South Korea
Prior art keywords
oxide
film
forming
metal
insulating film
Prior art date
Application number
KR10-2003-0089305A
Other languages
English (en)
Other versions
KR20050056364A (ko
Inventor
구주선
홍은기
김홍근
나규태
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2003-0089305A priority Critical patent/KR100522547B1/ko
Priority to US11/010,223 priority patent/US7585786B2/en
Publication of KR20050056364A publication Critical patent/KR20050056364A/ko
Application granted granted Critical
Publication of KR100522547B1 publication Critical patent/KR100522547B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step

Abstract

SOG를 사용한 층간 절연막 형성 방법이 개시되어 있다. 반도체 기판에서, 단차부를 이루는 구조물의 표면에 결합 촉진용 촉매 물질을 형성한다. 상기 결합 촉진용 촉매 물질 상에 SOG 물질을 코팅한다. 상기 SOG 물질을 열처리하여 실리콘 산화막을 형성한다. 상기 공정에 의하면, 고단차 영역을 보이드 없이 매립하면서도 하부 접착 특성 및 식각 내성이 우수한 층간 절연막을 형성할 수 있다.

Description

반도체 장치의 절연막 형성 방법{Method for manufacturing insulating layer in semiconductor device}
본 발명은 반도체 장치의 절연막 형성 방법에 관한 것이다. 보다 상세하게는 SOG를 사용한 층간 절연막 형성 방법에 관한 것이다.
반도체 장치의 고집적화에 따라 패턴들이 매우 미세해지고 있으며 다층화되고 있다. 특히, 반도체 장치를 이루는 각 패턴들의 선폭 및 각 패턴간의 간격이 매우 감소되고 있다. 상기 각 패턴간의 간격이 조밀해짐에 따라, 상기 패턴에 의한 단차가 심화된다. 상기 조밀한 패턴들 사이의 매우 좁은 갭은 내에 층간 절연막을 채워넣는 것이 매우 어려워지고 있다.
상기 좁은 갭 내에 층간 절연막을 채워넣는 방법으로 BPSG(boro-phosphor silicate glass)막을 형성하고 830℃ 이상의 온도에서 리플로우 시키는 방법이 제시되고 있다. 그러나, 상기 방법은 고온의 열처리를 수반하기 때문에 소자에 열적 손상이 발생할 수 있다. 또다른 방법으로, 갭필(gap fill) 능력이 우수한 오존 TEOS(Tetra Ethyl Ortho Silicate) USG(Undoped Silicate Glass)나 HDP CVD(High Density Plasma Enhanced Chemical Vapor Deposition)이다. 그러나, 이들 막질 역시 보이드(void)나 심(seam) 등을 발생시키기 쉽다.
이러한 문제들을 방지하기 위해 절연막으로 사용되는 것에 SOG막이 있다. SOG는 도포방식으로 기판에 적층되며, 처음 액상 혹은 졸(sol) 상태를 가지므로 갭 필(gap fill)특성이 좋고, 표면 단차를 줄이는 효과를 가질 수 있다.
상기 SOG막으로 층간 절연막을 형성하는 방법의 일 예는 대한민국 공개 특허 2003-0034328호에 개시되어 있다.
상기 SOG막은 일반적으로 폴리실라잔(polysilazane)을 유기 용매에 용해시킨 SOG 용액을 스핀 코팅하여 형성한다. 상기 SOG막을 형성한 이 후 소프트 베이트를 실시하여 용매 성분을 제거하고, 산화성 분위기에서 하드 베이크를 실시하여 상기 SOG막을 상기 실리콘 산화막으로 형성한다. 상기 하드 베이크 시에 특성이 우수한 실리콘 산화막으로 형성되기 위해서는, 상기 산소와 실리콘 이외의 원소들은 산소와 반응하에 제거되어야 한다. 그러나, 상기 SOG막이 형성되어야 하는 부위가 매우 좁은 갭을 갖고 있기 때문에, 하드 베이크 시에 제공되는 산소가 상기 갭의 바닥부까지 확산하기가 매우 어렵다. 상기 산소가 갭 내에 채워져 있는 SOG 내부에 정상적으로 확산되지 않는 경우에는 상기 산소와 실리콘 이외의 원소들 예컨대 수소 성분들이 제거되지 않고 남아있게 되어, 막이 다공화되는 등의 문제가 발생된다. 상기 실리콘 산화막이 다공화된 상태에서 상기 실리콘 산화막을 식각하고 세정하는 경우, 상기 다공화된 부위는 타부위에 비해 매우 빠르게 식각하게 된다.
예컨대, 기판에 비트 라인을 형성하고, 상기 비트 라인 사이에 상기 SOG를 이용하여 실리콘 산화막을 형성하는 경우, 상기 비트 라인 사이의 바닥 근처의 실리콘 산화막이 다공화되어 있기 쉽다.
이 후에, 상기 비트 라인 사이에 콘택홀들을 형성하기 위해 상기 실리콘 산화막을 식각하면, 형성된 콘택홀 측면에 다공화되어 있는 실리콘 산화막이 노출된다. 이어서, 상기 콘택홀 내의 식각 부산물들을 세정하기 위해 세정액을 기판에 제공하면, 상기 세정액 내에는 막을 식각하는 성분도 포함하기 때문에 상기 다공화되어 있는 실리콘 산화막 부위가 다른 부위에 비해 빠르게 식각된다.
도 1은 종래의 다공화된 실리콘 산화막에 형성된 콘택홀의 단면도이다.
도 1에 도시된 바와 같이, 상기 다공화되어 있는 실리콘 산화막(10) 부위는 세정 공정 시에 다른 부위보다 빠르게 식각되어 상기 콘택홀(12)의 측면 프로파일이 매우 불량해진다. 특히 콘택홀(12)의 하부에서 더욱 프로파일이 불량함을 알 수 있다.
상기 다공화되어 있는 실리콘 산화막 부위가 빠르게 식각되면서, 상기 콘택홀 사이를 관통하는 관통홀이 생길 수 있다. 이 후, 상기 콘택홀에 도전막을 증착하면, 상기 관통홀 내에도 도전막이 증착되어 이웃하는 콘택간이 브릿지 되는 불량이 발생한다.
따라서, 본 발명의 목적은 좁은 갭 내를 보이드 없이 매립하면서 식각 내성이 우수한 실리콘 산화막의 형성 방법을 제공하는데 있다.
상기한 목적을 달성하기 위하여 본 발명은, 반도체 기판에서, 단차부를 이루는 구조물의 표면에 결합 촉진용 촉매 물질을 형성한다. 상기 결합 촉진용 촉매 물질 상에 SOG 물질을 코팅한다. 상기 SOG 물질을 열처리하여 실리콘 산화막을 형성한다.
상기한 목적을 달성하기 위하여 본 발명은 또한, 반도체 장치에서, 단차부를 이루는 구조물 표면에 실리콘-산소 결합 촉진용 촉매 물질을 형성한다. 상기 결합 촉진용 촉매 물질막 상에 실록산 계열의 물질을 코팅한다. 이어서, 상기 실록산 계열의 물질을 열처리하여 실리콘 산화막을 형성한다.
상기한 목적을 달성하기 위하여 본 발명은 또한, 반도체 기판에서, 단차부를 이루는 구조물의 표면에 금속 또는 금속 산화물로 이루어진 부착막(adhesion layer)을 형성한다. 상기 부착막에 SOG 물질을 코팅한다. 이어서, 상기 SOG 물질을 열처리하여 실리콘 산화막을 형성한다.
상기 공정에 의하면, 상기 결합 촉진용 촉매 물질 또는 부착막에 의해 상기 단차부 표면에서의 Si-O 결합이 용이해지며, 이로 인해 단차부 표면에서의 실리콘 산화막의 접착 특성이 양호해진다. 또한, 상기 Si-O 결합이 증가됨에 따라 상기 실리콘 산화막 내에 Si 및 O 이외의 다른 물질이 감소되어, 상기 실리콘 산화막이 치밀해지며 이로 인해 상기 실리콘 산화막의 식각 내성이 증가된다.
이하에서, 본 발명에 대해 좀더 상세하게 설명한다.
반도체 기판에서, 단차부를 이루는 구조물의 표면에 결합 촉진용 촉매 물질을 형성한다. 상기 단차부는 소자 분리 트렌치, 워드 라인 구조물 또는 비트 라인 구조물에 의하여 생기는 단차부를 포함한다. 즉, 상기 소자 분리 트렌치 내부를 매립하는 층간 절연막, 워드 라인 구조물 또는 비트 라인 구조물들을 매립하는 층간 절연막을 형성하는 공정에 본 발명의 방법을 적용할 수 있다.
상기 결합 촉진용 촉매 물질은 상기 SOG 물질 내에 포함되어 있는 실리콘-산소 이외의 결합을 실리콘-산소 결합으로 용이하게 전환 또는 치환시키기 위한 물질이다. 또한, 상기 단차부 표면에 결합 촉진용 촉매 물질을 형성함으로서, 상기 촉매 물질에 포함된 산소와 상기 SOG물질의 실리콘이 결합되어 SOG물질의 접착 특성이 양호해진다.
상기 결합 촉진용 촉매 물질은 금속 또는 금속 산화물을 포함한다. 상기 결합 촉진용 촉매 물질을 금속으로 형성하는 경우에는 상기 SOG물질을 열처리할 시에 상기 금속이 모두 산화되어 금속 산화물이 될 수 있도록 얇게 형성하여야 한다. 또한, 대기중에서 표면 산화 반응이 빠르게 일어나는 금속 물질로 형성하는 것이 바람직하다. 만일, 상기 금속이 산화되지 않는 경우에는, 상기 층간 절연막 저면이 도체로 형성되므로, 이 후 콘택 공정을 수행하면 분리되어야할 각 콘택들이 서로 연결되는 불량이 발생된다.
상기 결합 촉진용 촉매 물질로서 사용할 수 있는 금속은 예컨대, 알루미늄(Al), 바륨(Ba), 스트론튬(Sr), 티타늄(Ti), 비스무트(Bi), 니오브(Nb), 탄탈륨(Ta), 갈륨(Ga), 인듐(In), 스칸듐(Sc), 바나듐(V), 크롬(Cr), 망간(Mn), 코발트(Co), 철(Fe), 니켈(Ni), 구리(Cu), 아연(Zn) 또는 란탄(La)계열의 물질로 형성할 수 있다. 또한, 상기 결합 촉진용 촉매 물질로서 사용할 수 있는 금속산화물은 예컨대, 알루미늄 산화물, 바륨 산화물, 스트론튬 산화물, 티타늄 산화물, 비스무트 산화물, 니오브 산화물, 탄탈륨 산화물, 갈륨 산화물, 인듐 산화물, 스칸듐 산화물, 바나듐 산화물, 크롬 산화물, 망간 산화물, 코발트 산화물, 철 산화물, 니켈 산화물, 구리 산화물, 아연 산화물 또는 란탄 산화물로 형성할 수 있다.
상기 결합 촉진용 촉매 물질은 층간 절연막 저면에서 실리콘과 산소 결합을 촉진시키기 위한 막이므로 막이 두꺼울 필요가 없다. 더구나, 상기 결합 촉진용 촉매 물질은 층간 절연막으로 사용되는 실리콘 산화물에 비해 유전율이 높다. 때문에, 상기 고유전율을 갖는 결합 촉진용 촉매 물질을 두껍게 형성하는 경우 기생커패시컨스가 증가되는 문제가 있다.
특히, 워드 라인 구조물 및 비트 라인 구조물과 같은 도전성 구조물 사이를 매립하는 층간 절연막을 형성할 시에는, 상기 각 구조물간의 간격이 매우 좁기 때문에 상기 고유전율을 갖는 결합 촉진용 촉매 물질을 두껍게 형성하는 경우 기생커패시턴스 증가에 의한 동작 스피드 감소 문제가 매우 심각해진다. 따라서, 상기 기생 커패시턴스를 최소화시키기 위해, 상기 결합 촉진용 촉매 물질은 약 10Å이하의 두께로 형성한다.
상기 결합 촉진용 촉매 물질을 얇게 형성하기 위하여, 상기 결합 촉진용 촉매 물질은 원자층 적층 방법으로 형성하는 것이 바람직하다. 구체적으로, 상기 결합 촉진용 촉매 물질은 1 내지 5 원자층 정도로 형성한다.
이어서, 상기 결합 촉진용 촉매 물질 상에 SOG 물질을 코팅한다. 다음에, 상기 SOG 물질을 열처리하여 실리콘 산화막을 형성한다.
상기 SOG물질은 실록산계 물질, 실라놀계 물질 또는 폴리실라잔계 물질을 포함한다. 상기 실록산계 물질은 -(HSiO1.5)n- 의 단위 구조, 실라놀계 물질은 -(SiOH)n-의 단위 구조 및 폴리실라잔계 물질은 -(SiH2NH2)n-의 단위 구조를 포함한다.
상기 SOG물질 중에서 상기 실록산계 물질은 실록산계 물질 내에는 이미 Si-O결합이 포함되어 있으며, 상기 실록산계 물질 내에 포함되어 있는 H 결합을 떼어냄으로서 실리콘 산화물로 치환 또는 전환될 수 있다.
상기 SOG물질 중에서 상기 실라놀계 물질은 상기 실리놀계 물질 내에 Si-OH , Si-O, Si-H 결합이 포함되어 있으며, 상기 실리놀계 물질 내에 포함되어 있는 OH기를 O로 치환시키거나 H 를 떼어냄으로서 실리콘 산화물로 치환 또는 전환될 수 있다.
반면에, 상기 폴리실리잔계 물질은 상기 폴리실라잔계 물질 내에 Si-N, Si-H 또는 N-H와 같은 결합들이 포함되며, 산소를 제공하여 상기 결합들을 Si-O 결합으로 치환시켜 실리콘 산화물로 치환 또는 전환될 수 있다.
상기 SOG 물질을 열처리하는 공정은 400℃이상의 온도에서 10분 내지 120분 동안 진행한다.
상기 SOG물질을 폴리실라잔계 물질로서 사용하는 경우, 상기 폴리실라잔계 물질의 기본 골격이 Si-N, Si-H 또는 N-H 결합으로 구성되므로, 상기 열처리 공정은 반드시 산화 분위기로 수행하여 상기 결합들을 Si-O결합으로 치환하여 실리콘 산화막으로 형성한다. 상기 산화 분위기는 산소, 물 또는 산소와 물을 동시에 유입하여 형성할 수 있다.
상기 SOG물질을 실라놀 물질 또는 실록산계 물질로서 사용하는 경우, 상기 실라놀계 물질 및 실록산계 물질은 기본 골격에 Si-O 결합을 포함하고 있기 때문에, 상기 폴리실라잔계 물질과 같이 반드시 산소와의 치환 반응이 요구되지는 않는다. 따라서, 상기 열처리 공정은 산화 분위기로 수행할 수도 있고, 불활성 가스 분위기 또는 진공 분위기에서도 수행할 수 있다. 상기 불활성 가스 분위기는 질소, 아르곤, 핼륨 또는 수소를 유입하여 형성할 수 있다.
상기 열처리 공정은 서로 다른 온도에서 2회 이상 수행할 수 있다. 또한, 상기 열처리 공정은 순차적 또는 연속으로 수행할 수 있다.
상기 공정에 의해 형성되는 층간 절연막은 Si-O 결합이 증가되어 막이 치밀해지고 식각 내성이 증가된다.
특히, 상기 SOG물질을 실록산계 물질로서 사용하는 경우, 상기 실록산계 물질에 포함된 수소가 상기 결합 촉진용 촉매 물질의 산소와 결합하여 용이하게 떨어져 나간다. 그리고, 상기 실록산계 물질에 포함된 실리콘 또한 상기 결합 촉진용 촉매 물질에 포함된 산소와 결합하게 되어 단차부 표면에서 막이 치밀화된다. 때문에, SOG물질을 실록산계 물질로서 사용한 실리콘 산화막이 다른 SOG물질을 사용한 경우에 비하여 식각 내성 측면에서 더욱 우수하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 반도체 장치의 산화막 형성 방법을 나타내기 위한 단면도들이다.
도 2a를 참조하면, 반도체 기판(100) 상에 통상의 셸로우 트렌치 소자 분리 공정을 수행하여 액티브 영역 및 필드 영역(102)을 정의한다. 상기 필드 영역은 트렌치 내에 필드 산화막이 매립되어 있다.
상기 액티브 영역 및 필드 영역(102)이 정의되어 있는 기판(100) 상에 30 내지 300Å의 두께로 게이트 산화막(104)을 형성한다. 상기 게이트 산화막(104) 상에, 500∼4000Å의 두께를 갖고, 불순물이 도핑된 폴리실리콘막을 증착한다. 이어서, 상기 폴리실리콘막상에 텅스텐막을 스퍼터링 또는 화학 기상 증착 방법으로 1000-2000Å의 두께를 갖도록 형성한다. 상기 텅스텐막은 게이트 전극의 저항을 감소시키기 위해 구비된다. 그리고, 상기 텅스텐막은 텅스텐 실리사이드막으로 대체하여 형성할 수도 있다.
상기 텅스텐막상에 하드 마스크막으로서 질화실리콘막을 형성한다. 상기 질화 실리콘막은 저압 화학기상증착 또는 플라즈마증대 화학기상증착(PECVD) 방법을 이용하여 약 500∼2000Å 정도의 두께를 갖도록 형성한다.
상기 실리콘 질화막상에 포토레지스트막을 형성한 후, 상기 포토레지스트막을 선택적으로 노광한다. 다음에 상기 포토레지스트막을 현상하여 게이트 전극을 형성하기 위한 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 에칭마스크로 사용하여 상기 질화 실리콘막, 텅스텐막 및 폴리실리콘막을 차례로 식각하여, 폴리실리콘 패턴(106), 텅스텐 패턴(108) 및 질화 실리콘 패턴(110)으로 구성된 게이트 전극들을 형성한다.
상기 게이트 전극들이 형성되어 있는 기판 상에 불순물을 주입하여, 소오스/드레인 영역(120)을 형성한다.
이어서, 반도체 기판(100)상에 실리콘 질화막을 200 내지 600Å로 형성하고, 이방성 식각하여 상기 게이트 전극의 양측면에 질화막 스페이서(112)를 형성한다. 이하에서는, 상기 게이트 전극 및 질화막 스페이서(112)를 포함한 구조물을 게이트 전극 구조물(130)이라고 설명한다.
다음에, 고농도의 소오스/드레인 영역을 형성하기 위한 불순물 이온 주입 공정을 더 수행할 수 있다.
반도체 장치의 셀 어레이에 형성되는 게이트 전극 구조물(130)들 간의 간격은 매우 좁게 형성된다. 구체적으로, 최근의 고집적화된 반도체 장치에서의 게이트 전극 구조물(130)들 간의 간격은 0.2 내지 1㎛로 정도로 매우 좁게 형성되고, 게이트 전극 구조물(130)들의 높이 및 간격의 비인 어스펙트비는 5:1 내지 20:1 정도로 형성된다. 즉, 상기 기판(100) 상에 게이트 구조물(130)들이 조밀하게 형성됨에 따라, 상기 기판에는 상기 게이트 구조물(130)에 의한 밀집 단차부가 형성된다.
도 2b를 참조하면, 게이트 구조물의 표면에, 결합 촉진용 촉매 물질로서 알루미늄 산화물(140)을 증착한다. 상기 알루미늄 산화물은 후속에 형성되는 SOG막과의 부착 특성을 향상시키기 위한 부착막(adhesion layer)으로도 작용한다.
상기 알루미늄 산화물(140)은 일반적으로 층간 절연막으로 사용되는 실리콘 산화물에 비해 고유전율을 갖기 때문에, 상기 게이트 구조물(130)들 간의 기생 커패시터를 증가시킨다. 때문에, 상기 알루미늄 산화물(140)은 10Å이하의 매우 얇은 두께로 형성하여야만 한다.
이러한 이유로, 상기 알루미늄 산화물(140)은 두께를 미세하게 콘트롤하기에 유리한 원자층 적층 방법에 의해 형성하는 것이 바람직하다. 구체적으로, 상기 알루미늄 산화물(140)은 구체적으로, TMA(TriMethyl Aluminum, Al(CH3)3)를 금속 전구체 가스로 사용하고, 산화제로서 오존(Ozone) 가스를 사용하여 350 ℃ 내지 500 ℃ 사이의 온도에서 형성할 수 있다. 또한, 금속 전구체 가스 유입, 제1 퍼지, 오존 가스 유입 및 제2 퍼지로 이루어지는 한 싸이클이라 할 때, 10회 이하의 싸이클로 막을 형성하여, 1 내지 5 원자층으로 형성한다.
상기 원자층 적층에 의하여 알루미늄 산화물(140)을 형성함으로서, 이 후 적용되는 물질과 반응이 가능한 새로운 결합 사이트가 많이 생성되고 이로 인해 후속에 형성되는 막과의 결합 특성이 양호해지는 것으로 생각된다. 즉, 상기 알루미늄 산화물(140)에서, 상기 알루미늄과 결합하고 있는 산소가 이 후의 물질과 반응하는 결합 사이트로 작용하여 상부에 증착되는 층간 절연 물질과의 결합력이 향상되어, 좁은 갭을 갖는 밀집 단차부 하부에도 상기 층간 절연 물질이 견고하게 형성될 수 있는 것으로 이해된다.
본 실시예에서는 상기 결합 촉진용 촉매 물질로서 알루미늄 산화물(140)을 사용하였으나, 금속 산화물 또는 열처리에 의해 용이하게 산화되는 금속 물질을 사용할 수 있다. 즉, 상기 결합 촉진용 촉매 물질로서 금속 물질을 사용하는 경우, 상기 금속 물질이 후속 공정에 의해 모두 산화될 수 있는 금속 물질로 한정된다.
도 2c를 참조하면, 실록산 계열의 물질을 포함하는 SOG 용액을 코팅하여 SOG막(150)을 형성한다. 상기 SOG막(150)은 스핀 코팅 방법에 의해 형성된다. 때문에, 일반적인 증착 공정 예컨대, 화학 기상 증착 공정에 의해 형성되는 막에 비해 갭 필 능력이 우수하다. 상기 SOG막(150)은 상기 게이트 전극들을 완전히 매립할 수 있는 충분한 두께로 형성된다.
도 2d를 참조하면, 상기 SOG막(150)을 400℃이상의 온도로 열처리하여 실리콘 산화막(152)으로 형성한다. 상기 열처리 공정은 2회 이상 또는 2가지 이상의 온도로 수행할 수도 있다. 예컨대, 상기 SOG막(150)을 100℃ 내지 500℃의 온도에서 1 내지 5분간 예비 열처리 한 후, 600℃ 내지 900℃의 온도에서, 10분 내지 180분 주 열처리를 한다. 상기 열처리 공정은 산화 분위기, 불활성 가스 분위기 또는 진공 분위기하에서 수행할 수 있다.
상기 열처리 공정을 수행하면, 상기 실록산계 물질 내에 포함되어 있는 H는 결합력이 매우 약해지면서 떨어져나가거나, 산소와의 반응으로 떨어져나가 상기 SOG막(150)이 실리콘 산화막(152)으로 형성된다. 이 때 생성되는 상기 실리콘 산화막(152)은 상기 SOG막(150)이 수축되면서 밀도가 증가하게 되므로, 그 높이가 상기 SOG막(150)보다 낮고 막이 더욱 치밀하다.
종래의 경우, 상기 밀집 단차부의 상부에 형성되는 SOG막(150)은 실리콘 산화물로 대부분 치환되어 막이 치밀하게 형성된다. 그러나, 상기 밀집 단차부의 바닥부분 및 하부에 형성되는 SOG막(150)은 열처리 공정에 의한 열전달이 용이하지 않고 제공되는 산소가 도달하기도 어려워서, 실리콘 산화물로 치환되기 어렵다.
그러나, 상기 밀집 단차부의 바닥 부분 및 스페이서 상에 결합 촉진용 촉매 물질로서 알루미늄 산화물이 형성되어 있어, 상기 실록산계 물질이 실리콘 산화물로 용이하게 치환된다.
도 3은 본 발명의 일실시예에 의해 형성되는 층간절연막의 예상 결합 구조이다.
도 3을 참조하면, 실리콘 기판 상에 알루미늄 산화막이 형성되어 있다. 그리고, 상기 알루미늄 산화막에 포함되어 있는 산소와의 반응으로 상기 실록산계 물질 내의 H와 반응하여 상기 H가 더욱 빠르게 제거된다. 또한, 상기 결합 촉진용 촉매 물질에 포함되어 있는 산소는 실록산계 물질 내의 실리콘과는 단단하게 결합되고, 이 후에도 하지막과 계속적으로 가교 결합된다. 따라서, 상기 밀집 단차부의 하부로부터 상부에 이르기까지 층간 절연막이 더욱 단단한 결합 구조로 형성되는 것으로 생각된다.
도 2e를 참조하면, 상기 밀집 단차부를 매립하는 층간 절연막이 완성되면, 이 후 콘택홀이 형성될 부위를 노출시키기 위한 포토레지스트 패턴을 형성한다. 여기서, 상기 층간 절연막은 상기 알루미늄 산화물 및 실리콘 산화물을 포함한다.
이어서, 상기 포토레지스트 패턴을 마스크로 상기 층간 절연막을 식각하여 상기 게이트 구조물(130) 사이의 기판을 노출시킨다. 상기 식각 공정을 수행한 이 후에, 상기 식각에 의해 발생한 각종 폴리머들을 제거하기 위한 기판 세정 공정을 수행한다. 상기 공정에 의해, 상기 게이트 구조물(130)들 사이의 소오스/드레인 영역(120) 상부면을 노출하는 자기 정렬된 콘택홀(154)이 형성된다.
상기 기판 세정 공정 시에 폴리머들을 제거하기 위한 세정액을 사용하는데, 상기 세정액 내에는 상기 폴리머들을 식각해낼 수 있는 성분들이 일부 포함된다. 그런데, 상기 SOG막이 상기 실리콘 산화막(152)으로서 치환된 부분은 상기 세정액에 대한 내성이 우수하지만, 상기 SOG막이 상기 실리콘 산화막으로서 치환되지 않은 부분에서는 상기 세정액에 대한 내성이 부족하여 세정 공정 시에 상대적으로 빠르게 식각된다.
그러나, 상기 방법에 의해 형성되는 밀집 단차부에 채워지는 층간 절연막은 바닥부와의 결합력이 우수하고 막이 치밀하여, 세정 시에도 상기 층간 절연막이 식각되는 것을 최소화할 수 있다. 이로 인해, 상기 층간 절연막이 부분적으로 식각됨에 따라 발생되는 보이드 등을 방지할 수 있다.
상술한 바와 같이 본 발명의 방법에 따라 층간 절연막의 형성시에 보이드 발생이 억제되는 효과를 살펴보기로 한다.
도 4a 및 도 4b는 금속 산화막을 형성한 이 후 실록산 계열의 SOG막을 코팅한 후 열처리하여 층간 절연막을 형성한 후 에칭한 SEM 분석 사진이다.
상기 분석을 위한 절연막을 형성하기 위해 도 4a의 경우, 게이트 구조물 및 기판 상에 알루미늄 산화막을 약 10Å의 두께로 형성되도록 처리하고, 이 후 실록산 계열의 SOG막을 코팅한 후 열처리하였다. 상기 열처리는 습식 산화(steam oxidation) 조건 하에 700℃, 30분간 수행하였다. 도 3a는 상기 공정을 수행한 기판에서 상기 게이트 구조물 단면이 노출되도록 기판을 절단하고, LAL 식각액으로 10 내지 20초간 처리한 이 후에 SEM으로 분석한 사진이다. 상기 LAL 식각액은 HF, NH4F 및 DI(탈이온수)의 혼합액으로서 실리콘 산화막의 습식 식각액으로 사용되는 용액이다. 분석 사진에서, 층간 절연막이 상기 습식 식각액에 의해 제거되어 아무것도 남아있지 않은 부위는 상대적으로 검게 보여진다. 그런데, 도 3a를 참조하면, 상기 게이트 구조물 단면이 노출되도록 기판을 절단한 후 LAL 식각액을 적용하였음에도 불구하고, 상기 게이트 구조물 사이에 형성되어 있는 층간 절연막이 거의 식각되지 않았으며, 상기 층간 절연막의 상부와 하부에서 막이 식각된 정도의 차이가 거의 없음을 알 수 있다. 이는 상기 게이트 구조물 사이에 형성되어 있는 층간 절연막의 식각 내성이 매우 양호하다는 것을 의미한다.
반면에, 도 4b의 경우, 게이트 구조물 및 기판 상에 티타늄 산화막을 약 10Å의 두께로 형성되도록 처리하고, 이 후 실록산 계열의 SOG막을 코팅한 후, 습식 산화(steam oxidation) 조건 하에 700℃, 30분간 열처리하였다. 이 후 동일한 처리 과정을 거쳐 도 4b의 SEM 분석 사진을 수득하였다. 도 4b를 참조하면, 층간 절연막이 상기 습식 식각액에 의해 제거되어 아무것도 남아있지 않은 부위가 거의 없으며, 이는 상기 층간 절연막의 식각 내성이 매우 양호하다는 것을 의미한다.
도 5a 및 도 5b는 금속 산화막을 형성한 이 후 실라놀 계열의 SOG막을 코팅한 후 열처리하여 층간 절연막을 형성한 후 에칭한 SEM 분석 사진이다.
도 5a의 경우, 상기 분석을 위한 절연막은 실라놀 계열의 SOG막을 코팅한 것을 제외하고는 상기 도 4a에서 설명한 것과 동일하게 형성하였다. 또한, 도 5b의 경우, 상기 분석을 위한 절연막은 실라놀 계열의 SOG막을 코팅한 것을 제외하고는 상기 도 4b에서 설명한 것과 동일하게 형성하였다. 그리고, 각각의 분석 사진을 수득하기 위한 처리도 상기 설명한 것과 동일하다.
도 5a 및 도 5b를 참조하면, 층간 절연막이 상기 습식 식각액에 의해 제거되어 아무것도 남아있지 않은 부위는 상기 게이트 구조물 사이의 바닥에 국부적으로 보여진다. 그러나, 상기 습식 식각액에 의해 제거되는 부위가 종래에 비해 매우 감소되었으며, 이는 상기 층간 절연막의 식각 내성이 양호해진 것을 의미한다.
도 6a 및 도 6b는 금속 산화막을 형성한 이 후 폴리실라잔 계열의 SOG막을 코팅한 후 열처리하여 층간 절연막을 형성한 후 에칭한 SEM 분석 사진이다.
도 6a의 경우, 상기 분석을 위한 절연막은 폴리실라잔 계열의 SOG막을 코팅한 것을 제외하고는 상기 도 4a에서 설명한 것과 동일하게 형성하였다. 또한, 도 6b의 경우, 상기 분석을 위한 절연막은 폴리실라잔 계열의 SOG막을 코팅한 것을 제외하고는 상기 도 4b에서 설명한 것과 동일하게 형성하였다. 그리고, 각각의 분석 사진을 수득하기 위한 처리도 상기 설명한 것과 동일하다.
도 6a 및 도 6b를 참조하면, 층간 절연막이 상기 습식 식각액에 의해 제거되어 아무것도 남아있지 않은 부위는 상기 게이트 구조물 사이의 바닥에 국부적으로 보여진다. 그러나, 상기 습식 식각액에 의해 제거되는 부위가 매우 감소되었으며, 특히 티타늄 산화물을 형성한 도 6b의 경우에는 상기 층간 절연막의 식각 내성이 더욱 양호해짐을 알 수 있다.
상기 도 4a 내지 도 6b를 참조하면, 상기 SOG물질을 실록산계 물질로서 사용하는 경우에 막의 치밀화에 따른 식각 내성이 향상 효과가 가장 우수함을 알 수 있었다. 이는, 상기 실록산계 물질에 포함된 수소가 상기 결합 촉진용 촉매 물질의 산소와 결합하여 용이하게 떨어져 나가고, 상기 실록산계 물질에 포함된 실리콘 또한 상기 결합 촉진용 촉매 물질에 포함된 산소와 결합하게 되어 단차부 표면에서 막이 치밀화되기 때문으로 생각된다.
이상과 같은 본 발명에 의하면, 어스팩트비가 높은 밀집 단차부에 하부막 또는 기판과의 결합력이 우수하고, 막이 치밀할 뿐 아니라 스텝 커버러지 특성이 양호한 층간 절연막을 형성할 수 있다. 또한, 상기 층간 절연막은 식각 내성이 양호하다. 때문에, 후속 세정 공정 시에 상기 층간 절연막이 식각되는 것을 최소화할 수 있으며, 상기 불필요한 식각에 의해 발생되는 불량들을 감소시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 종래의 다공화된 실리콘 산화막에 형성된 콘택홀의 단면도이다.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 반도체 장치의 산화막 형성 방법을 나타내기 위한 단면도들이다.
도 3은 본 발명의 일실시예에 의해 형성되는 층간절연막의 예상 결합 구조이다.
도 4a 내지 도 4b는 금속 산화막을 형성한 이 후 실록산 계열의 SOG막을 코팅한 후 열처리하여 층간 절연막을 형성한 후 에칭한 SEM 분석 사진이다.
도 5a 내지 도 5b는 금속 산화막을 형성한 이 후 실라놀 계열의 SOG막을 코팅한 후 열처리하여 층간 절연막을 형성한 후 에칭한 SEM 분석 사진이다.
도 6a 내지 도 6b는 금속 산화막을 형성한 이 후 폴리실라잔 계열의 SOG막을 코팅한 후 열처리하여 층간 절연막을 형성한 후 에칭한 SEM 분석 사진이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 기판 102 : 필드 영역
104 : 게이트 절연막 120 : 소오스/드레인 영역
130 : 게이트 전극 구조물 140 : 알루미늄 산화물
150 : SOG막 152 : 실리콘 산화막

Claims (25)

  1. 반도체 기판에서, 단차부를 이루는 구조물의 표면에 원자층 적층 방법을 사용하여 실리콘-산소 결합 촉진용 촉매 물질을 형성하는 단계;
    상기 결합 촉진용 촉매 물질 상에 상기 단차부를 채우도록 SOG 물질을 코팅하는 단계; 및
    상기 SOG 물질을 열처리하여 실리콘 산화막을 형성하는 단계를 수행하는 것을 특징으로 하는 반도체 장치의 절연막 형성 방법.
  2. 삭제
  3. 제1항에 있어서, 상기 결합 촉진용 촉매 물질은 1 내지 5원자층으로 형성하는 것을 특징으로 하는 반도체 장치의 절연막 형성 방법.
  4. 제1항에 있어서, 상기 결합 촉진용 촉매 물질은 10Å이하의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 절연막 형성 방법.
  5. 제1항에 있어서, 상기 결합 촉진용 촉매 물질은 금속 또는 금속 산화물을 포함하는 것을 특징으로 하는 반도체 장치의 절연막 형성 방법.
  6. 제5항에 있어서, 상기 결합 촉진용 촉매 물질을 금속으로 형성하는 경우, 상기 금속은 상기 SOG막을 열처리할 시에 모두 산화되도록 형성하는 것을 특징으로 하는 반도체 장치의 절연막 형성 방법.
  7. 제5항에 있어서, 상기 금속은 알루미늄(Al), 바륨(Ba), 스트론튬(Sr), 티타늄(Ti), 비스무트(Bi), 니오브(Nb), 탄탈륨(Ta), 갈륨(Ga), 인듐(In), 스칸듐(Sc), 바나듐(V), 크롬(Cr), 망간(Mn), 코발트(Co), 철(Fe), 니켈(Ni), 구리(Cu), 아연(Zn) 및 란탄(La)으로 이루어지는 군에서 선택된 어느 하나인 것을 특징으로 하는 반도체 장치의 절연막 형성 방법.
  8. 제5에 있어서, 상기 금속 산화물은 알루미늄 산화물, 바륨 산화물, 스트론튬 산화물, 티타늄 산화물, 비스무트 산화물, 니오브 산화물, 탄탈륨 산화물, 갈륨 산화물, 인듐 산화물, 스칸듐 산화물, 바나듐 산화물, 크롬 산화물, 망간 산화물, 코발트 산화물, 철 산화물, 니켈 산화물, 구리 산화물, 아연 산화물 및 란탄 산화물로 이루어지는 군에서 선택된 어느 하나인 것을 특징으로 하는 반도체 장치의 절연막 형성 방법.
  9. 제1항에 있어서, 상기 SOG물질은 실록산 계열, 실라놀 계열 및 실라잔 계열의 물질로 이루어지는 군에서 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 장치의 절연막 형성 방법.
  10. 제1항에 있어서, 상기 열처리 공정은 400℃이상의 온도에서 산화 분위기 하에서 10 내지 120분간 수행하는 것을 특징으로 하는 반도체 장치의 절연막 형성 방법.
  11. 제10항에 있어서, 상기 산화 분위기는 산소, 물 또는 산소와 물을 유입하여 형성하는 것을 특징으로 하는 반도체 장치의 절연막 형성 방법.
  12. 제1항에 있어서, 상기 열처리 공정은 400℃이상의 온도에서 불활성 가스 분위기 또는 진공 분위기하에서 10 내지 120분간 수행하는 것을 특징으로 하는 반도체 장치의 절연막 형성 방법.
  13. 제12항에 있어서, 상기 불활성 가스 분위기는 질소, 아르곤, 헬륨 또는 수소를 유입하여 형성하는 것을 특징으로 하는 반도체 장치의 절연막 형성 방법.
  14. 제1항에 있어서, 상기 열처리 공정은 서로 다른 온도에서 2회 이상 수행하는 것을 특징으로 하는 반도체 장치의 절연막 형성 방법.
  15. 제14항에 있어서, 상기 열처리 공정은 순차적 또는 연속으로 수행하는 것을 특징으로 하는 반도체 장치의 절연막 형성 방법.
  16. 제1항에 있어서, 상기 단차부는 소자 분리 트렌치, 워드 라인 또는 비트 라인에 의한 단차부인 것을 특징으로 하는 반도체 장치의 절연막 형성 방법.
  17. 반도체 장치에서, 단차부를 이루는 구조물 표면에 실리콘-산소 결합 촉진용 촉매 물질을 형성하는 단계;
    상기 결합 촉진용 촉매 물질막 상에 상기 단차부를 채우도록 실록산 계열의 물질을 코팅하는 단계; 및
    상기 실록산 계열의 물질을 열처리하여 실리콘 산화막을 형성하는 단계를 수행하는 것을 특징으로 하는 반도체 장치의 절연막 형성 방법.
  18. 제17항에 있어서, 상기 결합 촉진용 촉매 물질은 금속 또는 금속 산화물을 포함하는 것을 특징으로 하는 반도체 장치의 절연막 형성 방법.
  19. 제18항에 있어서, 상기 금속은 알루미늄(Al), 바륨(Ba), 스트론튬(Sr), 티타늄(Ti), 비스무트(Bi), 니오브(Nb), 탄탈륨(Ta), 갈륨(Ga), 인듐(In), 스칸듐(Sc), 바나듐(V), 크롬(Cr), 망간(Mn), 코발트(Co), 철(Fe), 니켈(Ni), 구리(Cu), 아연(Zn) 및 란탄(La)으로 이루어지는 군에서 선택된 어느 하나인 것을 특징으로 하는 반도체 장치의 절연막 형성 방법.
  20. 제18항에 있어서, 상기 결합 촉진용 촉매 물질을 금속으로 형성하는 경우, 상기 금속은 상기 SOG막을 열처리할 시에 모두 산화되도록 형성하는 것을 특징으로 하는 반도체 장치의 절연막 형성 방법.
  21. 제18항에 있어서, 상기 금속 산화물은 알루미늄 산화물, 바륨 산화물, 스트론튬 산화물, 티타늄 산화물, 비스무트 산화물, 니오브 산화물, 탄탈륨 산화물, 갈륨 산화물, 인듐 산화물, 스칸듐 산화물, 바나듐 산화물, 크롬 산화물, 망간 산화물, 코발트 산화물, 철 산화물, 니켈 산화물, 구리 산화물, 아연 산화물 및 란탄 산화물로 이루어지는 군에서 선택된 어느 하나인 것을 특징으로 하는 반도체 장치의 절연막 형성 방법.
  22. 제17항에 있어서, 상기 결합 촉진용 촉매 물질은 10Å이하의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 절연막 형성 방법.
  23. 반도체 기판에서, 단차부를 이루는 구조물의 표면에 금속 또는 금속 산화물로 이루어진 부착막(adhesion layer)을 형성하는 단계;
    상기 부착막 상에 상기 단차부를 채우도록 SOG 물질을 코팅하는 단계; 및
    상기 SOG 물질을 열처리하여 실리콘 산화막을 형성하는 단계를 수행하는 것을 특징으로 하는 반도체 장치의 절연막 형성 방법.
  24. 제23항에 있어서, 상기 부착막을 금속으로 형성하는 경우, 상기 금속은 상기 SOG막을 열처리할 시에 모두 산화되도록 형성하는 것을 특징으로 하는 반도체 장치의 절연막 형성 방법.
  25. 제23항에 있어서, 상기 부착막은 10Å이하의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 절연막 형성 방법.
KR10-2003-0089305A 2003-12-10 2003-12-10 반도체 장치의 절연막 형성 방법 KR100522547B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR10-2003-0089305A KR100522547B1 (ko) 2003-12-10 2003-12-10 반도체 장치의 절연막 형성 방법
US11/010,223 US7585786B2 (en) 2003-12-10 2004-12-10 Methods of forming spin-on-glass insulating layers in semiconductor devices and associated semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0089305A KR100522547B1 (ko) 2003-12-10 2003-12-10 반도체 장치의 절연막 형성 방법

Publications (2)

Publication Number Publication Date
KR20050056364A KR20050056364A (ko) 2005-06-16
KR100522547B1 true KR100522547B1 (ko) 2005-10-19

Family

ID=34651322

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0089305A KR100522547B1 (ko) 2003-12-10 2003-12-10 반도체 장치의 절연막 형성 방법

Country Status (2)

Country Link
US (1) US7585786B2 (ko)
KR (1) KR100522547B1 (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7439111B2 (en) * 2004-09-29 2008-10-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
MX2007004416A (es) * 2004-10-13 2007-06-11 Knauf Insulation Gmbh Composiciones aglutinantes de poliester.
US7273796B2 (en) * 2005-03-23 2007-09-25 Micron Technology, Inc. Methods of forming trench isolation in the fabrication of integrated circuitry and methods of fabricating integrated circuitry
FR2890234A1 (fr) * 2005-08-29 2007-03-02 St Microelectronics Crolles 2 Procede de protection de la grille d'un transistor et circuit integre correspondant
US20070080067A1 (en) * 2005-10-07 2007-04-12 Applied Materials, Inc. Pre-treatment to eliminate the defects formed during electrochemical plating
KR100865540B1 (ko) * 2007-04-24 2008-10-29 이화여자대학교 산학협력단 배향막의 형성 방법 및 이를 포함하는 액정 표시 장치
KR100939776B1 (ko) 2007-11-09 2010-01-29 주식회사 하이닉스반도체 반도체 소자의 제조방법
US8729798B2 (en) 2008-03-21 2014-05-20 Alliance For Sustainable Energy, Llc Anti-reflective nanoporous silicon for efficient hydrogen production
US8815104B2 (en) 2008-03-21 2014-08-26 Alliance For Sustainable Energy, Llc Copper-assisted, anti-reflection etching of silicon surfaces
US20090236317A1 (en) * 2008-03-21 2009-09-24 Midwest Research Institute Anti-reflection etching of silicon surfaces catalyzed with ionic metal solutions
EP2697820B1 (en) 2009-11-11 2018-04-04 Alliance for Sustainable Energy, LLC Wet-chemical method for producing a black silicon substrate
WO2011062058A1 (en) * 2009-11-20 2011-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8828765B2 (en) 2010-06-09 2014-09-09 Alliance For Sustainable Energy, Llc Forming high efficiency silicon solar cells using density-graded anti-reflection surfaces
CN110289320A (zh) 2011-03-08 2019-09-27 可持续能源联盟有限责任公司 蓝光响应增强的高效黑硅光伏器件
EP2599954A3 (en) 2011-11-30 2014-04-09 Services Pétroliers Schlumberger Probe packer and method of using same
US8987094B2 (en) * 2013-07-09 2015-03-24 GlobalFoundries, Inc. FinFET integrated circuits and methods for their fabrication
US10056458B2 (en) * 2016-01-12 2018-08-21 Globalfoundries Inc. Siloxane and organic-based MOL contact patterning

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63111648A (ja) 1986-10-30 1988-05-16 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH11307633A (ja) * 1997-11-17 1999-11-05 Sony Corp 低誘電率膜を有する半導体装置、およびその製造方法
JP3445925B2 (ja) * 1997-10-07 2003-09-16 シャープ株式会社 半導体記憶素子の製造方法
KR20020041582A (ko) 2000-11-28 2002-06-03 윤종용 반도체 장치의 층간절연막 형성 방법 및 이를 이용한반도체 장치의 제조 방법
US6979903B1 (en) * 2001-06-04 2005-12-27 Advanced Micro Devices, Inc. Integrated circuit with dielectric diffusion barrier layer formed between interconnects and interlayer dielectric layers
US6861334B2 (en) * 2001-06-21 2005-03-01 Asm International, N.V. Method of fabricating trench isolation structures for integrated circuits using atomic layer deposition
KR20030034328A (ko) 2001-10-22 2003-05-09 삼성전자주식회사 반도체 소자의 금속층간절연막 형성방법
US6727184B1 (en) * 2002-10-29 2004-04-27 Taiwan Semiconductor Manufacturing Co., Ltd Method for coating a thick spin-on-glass layer on a semiconductor structure

Also Published As

Publication number Publication date
US7585786B2 (en) 2009-09-08
KR20050056364A (ko) 2005-06-16
US20050130439A1 (en) 2005-06-16

Similar Documents

Publication Publication Date Title
KR100522547B1 (ko) 반도체 장치의 절연막 형성 방법
KR100624566B1 (ko) 커패시터 상부에 유동성 절연막을 갖는 반도체소자 및 그제조 방법
TWI291742B (en) Reliability improvement of SiOC etch stop with trimethylsilane gas passivation in Cu damascene interconnects
US6774048B2 (en) Method of manufacturing a semiconductor device
JP4886021B2 (ja) 半導体装置及びその製造方法
KR100936685B1 (ko) 질화규소막의 제조 방법, 반도체 장치의 제조 방법 및반도체 장치
US20010046777A1 (en) Method for forming a dielectric layer
US20050112876A1 (en) Method to form a robust TiCI4 based CVD TiN film
US7589012B1 (en) Method for fabricating semiconductor memory device
US7015144B2 (en) Compositions including perhydro-polysilazane used in a semiconductor manufacturing process and methods of manufacturing semiconductor devices using the same
TW200849386A (en) A first inter-layer dielectric stack for non-volatile memory
KR101068574B1 (ko) 매립게이트를 구비한 반도체장치 및 그 제조 방법
KR20010068542A (ko) 반도체 장치의 텅스텐 콘택 플러그 형성 방법
KR100580119B1 (ko) 반도체 소자의 캐패시터 제조 방법
JP2004200203A (ja) 半導体装置及びその製造方法
KR100464862B1 (ko) 반도체 장치의 제조 방법
US20020033486A1 (en) Method for forming an interconnection line using a hydrosilsesquioxane (HSQ) layer as an interlayer insulating layer
KR100505447B1 (ko) 유동성 절연막의 치밀도를 향상시킨 반도체 소자의 제조방법
US8492264B2 (en) Method for forming interconnection levels of an integrated circuit
KR100517911B1 (ko) 하부전극과 스토리지 노드 콘택간의 오정렬 및확산방지막의 산화를 방지할 수 있는 반도체 장치 제조 방법
KR100504554B1 (ko) 반도체 소자의 캐패시터 제조 방법
KR100546151B1 (ko) 반도체소자의 캐패시터 제조방법
KR100389041B1 (ko) 에이치에스큐막을 층간절연막으로 사용하는 배선 형성 방법
US7572720B2 (en) Semiconductor device and method for fabricating the same
WO2023014486A1 (en) Barrier schemes for metallization using manganese and graphene

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120925

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20130930

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee