KR100596927B1 - 모스 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
MOS 트랜지스터의 제조 방법을 개시한다. 본 방법은, 게이트 측벽에 비교적 얇게 형성된 제1 스페이서 및 비교적 두껍게 형성된 제2 스페이서를 형성하고, 또한 제2 스페이서 및 소스/드레인 확산 영역을 형성하기 전에 미리 샐리사이드 공정을 실시하여 샐리사이드층을 형성한다. 그리하여, 소스/드레인 확산 영역에 보다 넓은 면적의 샐리사이드층을 형성할 수 있다. 따라서, 반도체 소자의 고집적화에 따라 트랜지스터 소자의 크기를 미세하게 형성하는 경우에도, 소스/드레인 영역에서의 샐리사이드층을 보다 안정적으로 형성할 수 있어서, 소스/드레인 영역에서의 저항을 감소시킬 수 있고 궁극적으로는 트랜지스터 소자의 성능을 향상시킬 수 있다.
Description
도 1a 내지 도 1e는 종래의 스페이서 및 LDD 구조를 갖는 MOS 트랜지스터의 제조 방법을 설명하기 위한 도면이다.
도 2는 종래의 MOS 트랜지스터의 제조 방법에 의하는 경우 게이트 및 게이트 사이의 간격이 좁아서 소스/드레인 영역에 샐리사이드층을 형성할 때 발생하는 공간 부족 문제를 설명하기 위한 개요도이다.
도 3a 내지 도 3g는 본 발명에 따른 MOS 트랜지스터의 제조 방법을 단계별로 설명하기 위한 도면이다.
본 발명은 MOS 트랜지스터 반도체 소자의 제조 기술에 관한 것으로서, 보다 자세하게는, 소스/드레인 확산 영역에 보다 넓은 면적의 샐리사이드층을 형성할 수 있는 MOS 트랜지스터의 제조 방법에 관한 것이다.
반도체 집적 회로의 제조에 있어서, 개발 초기에는 1 ~ 2 mm 크기의 실리콘 다이(die)에 한 개의 트랜지스터를 제작하였으나, 오늘날에는 20 mm × 20 mm 크기 위에 수백만 개의 단위 소자들을 집적하기에 이르렀다. 이러한 집적 회로를 제조 하기 위하여 단위 트랜지스터의 크기를 최소 크기로 설계하게 되는데, 이를 구현하기 위하여 다양한 공정 기술들이 개발되고 있다.
집적 회로를 구성하는 단위 트랜지스터의 스케일 다운(Scale Down)에 따라 소스-드레인 확산 영역에서의 확산 정도가 높고 큰 곡률을 가지는 매우 얇은 접합의 기판이 요구된다. 이와 같이, 불순물의 농도 구배가 급격한 드레인-기판의 접합에서는 핫 캐리어(Hot Carrier)로 인한 임팩트 이온화(Impact Ionization) 현상이 유발된다. 이 문제를 해결하기 위하여 LDD(Lightly Doped Drain) 구조가 개발되었다. LDD 구조는 다결정 실리콘 게이트의 경계를 정한 뒤, N형 불순물 주입을 사용하여 채널의 연장을 확정 짓는 LDD 연장선을 형성함으로써 이루어진다.
한편, 트랜지스터의 게이트 전극 및 소스-드레인 확산 영역을 형성한 후에는 이를 외부와 전기적으로 연결하기 위하여 금속 배선과의 컨택(Contact)을 형성하게 되는데, 트랜지스터의 스케일 다운에 따라 형성된 얇은 다결정 실리콘 게이트 및 옅은 소스-드레인 확산 영역의 면저항은 모두 10 ~ 20 ohms/square 이하로 줄어들 수 없게 된다. 이 때문에 상호접속 매개체로서의 유용성이 크게 줄어들게 된다.
이러한 문제를 해결하고 상호 접속을 향상시키기 위한 방안으로서, 게이트 또는 소스-드레인 영역의 실리콘 위에 낮은 비저항값을 가지는 실리사이드(Silicide)를 형성하는 방법이 개발되었다. 특히, 트랜지스터의 게이트와 소스-드레인 영역 위에 실리사이드를 동시에 형성하는 공정을 샐리사이드(Salicide) 공정이라고 한다. 이러한 샐리사이드 공정을 통하여, 소스-드레인과 게이트 사이에 생겨날 수 있는 겹침으로 인한 기생 커패시턴스를 없앨 수 있고, 금속과 소스-드레인 의 접촉 면적이 증가하여 접촉 저항 및 소스-드레인 내부 저항을 줄일 수 있다.
도 1을 참조하여, 종래 반도체 소자의 LDD 및 샐리사이드의 형성 방법을 설명하면 다음과 같다.
먼저, 트랜지스터가 형성되는 활성 영역에서, 기판(10) 위에 게이트 산화물(20) 및 다결정 실리콘(30)을 차례로 형성한 후, 포토리소그래피 및 에칭 공정에 의해 게이트 전극이 형성될 영역만 패터닝함으로써 도 1a와 같은 형태를 얻는다.
다음으로, 도 1a에서 형성된 다결정 실리콘 게이트(30)를 마스크로 하여 기판(10)과 반대 도전형을 갖는 저농도의 불순물을 저에너지로 이온 주입하고 열처리함으로써 LDD 영역(22a)을 형성한다.(도 1b 참조)
위와 같이 LDD 영역(22a)을 형성한 후에는, 기판(10)의 전면에 걸쳐 저압 화학 기상 증착법(LPCVD)으로 산화막을 형성한 후 게이트(30)의 측벽 부분의 산화막만을 남기고 식각하여 제거한다. 이렇게 게이트(30)의 측벽 부분에 남겨진 산화막은 스페이서(Spacer; 32)로서 후술하는 샐리사이드 공정에서 게이트 및 소스/드레인 확산 영역 사이의 단락을 방지하는 역할을 하게 된다. 도 1c에는 스페이서(32)가 형성된 상태를 도시하였다.
계속하여, 도 1d에서 보듯이, 다결정 실리콘 게이트(30) 및 스페이서(32)를 마스크로 하여 불순물을 이온 주입 및 열처리함으로써 고농도의 소스/드레인 확산 영역(22b)을 형성한다. 다음으로, 실리콘 또는 다결정 실리콘과 반응하여 샐리사이드를 형성하는 코발트(Co) 또는 티타늄(Ti) 등의 금속을 기판(10)의 전면에 증착한다. 그 후, 소결공정을 통해 다결정 실리콘 게이트의 상면 및 소스/드레인 확산 영역에서의 실리콘 기판 상면에서 샐리사이드층을 형성한 후, 반응하지 않은 금속을 선택적 에칭에 의해 제거한다. 이렇게 형성된 자기 정돈되는 실리사이드를 샐리사이드라고 한다. 도 1e에는 다결정 실리콘 게이트(30) 및 소스/드레인 확산 영역에 각각 샐리사이드층(24a, 24b)이 형성된 상태를 도시하였다.
그러나, 상술한 반도체 소자의 제조 방법에는 다음과 같은 문제점이 있다.
첫째, 회로의 집적도가 증가함에 따라 단위 트랜지스터 소자가 서로 인접하게 형성되는데, 이 때 트랜지스터의 게이트 전극이 서로 인접하게 배치됨에 따라 게이트 사이의 간격이 매우 좁아지게 된다. 따라서, 산화물 스페이서(32)가 형성된 게이트 사이의 소드/드레인 확산 영역의 노출 면적이 좁아지게 된다. 다시 말해서, 도 2에서 보듯이, 소스/드레인 확산 영역에서는 샐리사이드가 형성되는 면적이 매우 좁게 된다. 그리하여, 소스/드레인 확산 영역에서는 컨택을 형성할 여유 공간이 부족하게 되고 또한 샐리사이드가 잘 형성되지 않으므로 면저항이 증가하는 문제가 야기된다.
둘째, 도 1c에서 설명하였듯이, 스페이서(32)를 형성하기 위하여는, 기판(10) 위에 산화막을 증착한 다음에 게이트 전극(30)의 측벽 부분만을 남기고 나머지 영역에서의 산화막을 반응성 이온 에칭을 실시하여 식각하게 된다. 이 때, 플라즈마에 의하여 소스/드레인 확산 영역에서의 실리콘 기판 표면이 손상될 수 있다. 이러한 손상으로 인하여, 정션(Junction)에서의 전류 누설이 야기되므로 트랜지스터 소자의 정상적인 동작을 방해하게 된다.
본 발명의 목적은 소스/드레인 확산 영역에 보다 넓은 면적의 샐리사이드층을 형성할 수 있는 MOS 트랜지스터의 제조 방법을 제공하는 것이다.
또한, 본 발명의 다른 목적은, 스페이서로 형성되는 실리콘 질화막을 제거할 때 플라즈마로 인하여 실리콘 기판의 표면이 손상되는 것을 방지할 수 있는 MOS 트랜지스터의 제조 방법을 제공하는 것이다.
나아가, 본 발명의 또 다른 목적은, 소스/드레인 확산 영역에서의 샐리사이드층이 두꺼운 실리콘 질화막 스페이서 아래에 미리 형성되어 있어서, 소스/드레인 확산 영역에서의 저항이 작고 또한 에칭 공정에서의 플라즈마로 인한 기판의 손상이 없는 MOS 트랜지스터를 제공하는 것이다.
본 발명에 따른 MOS 트랜지스터의 제조 방법은, 실리콘 기판 위에 다결정 실리콘 게이트 전극을 형성하는 단계와, 상기 게이트 전극 및 상기 실리콘 기판 위에 버퍼 산화막을 형성하는 단계와, 상기 게이트 전극을 마스크로 하여 불순물을 이온 주입하고 열처리함으로써 LDD 영역을 형성하는 단계와, 상기 게이트 전극의 양 측벽을 제외한 나머지 영역에서의 상기 버퍼 산화막을 제거하여 제1 스페이서를 형성하는 단계와, 상기 반도체 기판 위에 샐리사이드용 금속층을 형성하고 소결함으로써 상기 게이트 전극의 다결정 실리콘 위 및 상기 실리콘 기판 위에 각각 샐리사이드층을 형성하는 단계와, 상기 반도체 기판 위에 실리콘 질화막을 형성하고 상기 제1 스페이서의 양 측벽을 제외한 나머지 영역에서의 상기 실리콘 질화막을 제거하여 제2 스페이서를 형성하는 단계와, 상기 게이트 전극, 상기 제1 스페이서 및 상 기 제2 스페이서를 마스크로 하여 불순물을 이온 주입하고 열처리함으로써 소스-드레인 확산 영역을 형성하는 단계를 포함하여 구성된다.
또한, 본 발명에 따른 MOS 트랜지스터는, 소스/드레인 확산 영역에서의 샐리사이드층이 두꺼운 실리콘 질화막 스페이서 아래에 미리 형성되어 있다. 그리하여, 소스/드레인 확산 영역에서의 저항이 작고 또한 질화막 에칭 공정에서의 플라즈마로 인한 기판의 손상이 방지된다.
상술한 방법에 의해 형성된 본 발명에 따른 모스 트랜지스터는, 실리콘 반도체 기판 위에 게이트 산화막을 개재하여 형성되고 폴리실리콘으로 된 게이트 전극과, 상기 게이트 전극의 양측벽에 형성된 제1 산화막 스페이서와, 상기 게이트 전극의 양측면 아래의 상기 기판 내에 형성된 LDD 확산 영역과, 상기 게이트 전극 상부 및 상기 게이트 전극 양측의 상기 기판 표면에 각각 형성된 복수의 샐리사이드층과, 상기 제1 산화막 스페이서의 외측벽에 형성된 제2 질화막 스페이서와, 상기 제2 질화막 스페이서의 외측벽을 따라 정렬되어 상기 기판 내에 형성된 소스 및 드레인 확산 영역을 포함한다. 여기서, 제1 산화막 스페이서는 상기 폴리실리콘을 열산화시켜 형성된다. 그리고, 복수의 샐리사이드층 중에서 상기 기판 표면에 형성된 상기 샐리사이드층은 그 일단이 상기 제2 질화막 스페이서 하부 영역까지 연장되어 형성된다.
상술한 방법에 의해 형성된 본 발명에 따른 모스 트랜지스터는, 실리콘 반도체 기판 위에 게이트 산화막을 개재하여 형성되고 폴리실리콘으로 된 게이트 전극과, 상기 게이트 전극의 양측벽에 형성된 제1 산화막 스페이서와, 상기 게이트 전극의 양측면 아래의 상기 기판 내에 형성된 LDD 확산 영역과, 상기 게이트 전극 상부 및 상기 게이트 전극 양측의 상기 기판 표면에 각각 형성된 복수의 샐리사이드층과, 상기 제1 산화막 스페이서의 외측벽에 형성된 제2 질화막 스페이서와, 상기 제2 질화막 스페이서의 외측벽을 따라 정렬되어 상기 기판 내에 형성된 소스 및 드레인 확산 영역을 포함한다. 여기서, 제1 산화막 스페이서는 상기 폴리실리콘을 열산화시켜 형성된다. 그리고, 복수의 샐리사이드층 중에서 상기 기판 표면에 형성된 상기 샐리사이드층은 그 일단이 상기 제2 질화막 스페이서 하부 영역까지 연장되어 형성된다.
이하에서는 첨부한 도면을 참조하여 본 발명에 따른 트랜지스터의 제조 방법의 바람직한 실시예를 설명하기로 한다.
먼저, 트랜지스터가 형성되는 활성 영역에서, 기판(10) 상에 게이트 산화물(20) 및 다결정 실리콘(30)을 차례로 형성한 후 포토리소그래피 및 에칭 공정에 의해 게이트 전극(30)을 형성한다.
다음으로, 도 3a에서 보듯이, 기판(10)에 버퍼 산화막(32)을 증착한다. 그 후, LDD 임플란트 공정을 실시한다. 즉, 게이트 전극(30)을 마스크로 하여 기판(10)과 반대 도전형을 갖는 저농도의 불순물을 저에너지로 이온 주입하고 열처리함으로써 LDD 영역(22a)을 형성한다.(도 3b 참조) 이렇게, 버퍼 산화막(32)를 통해 LDD 이온 주입을 실시함으로써 보다 얕은 정션을 구현할 수 있다.
위와 같이 LDD 영역(22a)을 형성한 후에는, 게이트(30)의 측벽 부분의 버퍼 산화막만을 남기고 식각하여 제거한다. 이렇게 게이트(30)의 측벽 부분에 남겨진 산화막은 제1 스페이서(Spacer; 32a)로서 후술하는 샐리사이드 공정에서 게이트 및 소스/드레인 확산 영역 사이의 단락을 방지하는 역할을 하게 된다. 제1 스페이서 (32a)는 실리콘 산화물로 형성되는 것이 바람직하고, 게이트 및 소스/드레인 확산 영역 사이의 단락을 방지하기 위한 최소의 두께로 형성되는 것이 바람직하다. 이렇게 형성된 제1 스페이서(32a)를 도 3c에 나타내었다.
다음으로, 도 3d에서 보듯이, 실리콘 또는 다결정 실리콘과 반응하여 샐리사이드를 형성하는 코발트(Co) 또는 티타늄(Ti) 등의 샐리사이드용 금속을 기판(10)의 전면에 증착한다. 그 후, 소결 공정을 통해 게이트 전극(30)의 다결정 실리콘 상면 및 소스/드레인 확산 영역의 실리콘 기판 상면에서 샐리사이드층(24a, 24b)을 각각 형성한 다음, 반응하지 않은 금속을 선택적 에칭에 의해 제거한다. 그리하여, 후술하는 제2 스페이서(34a; 도 3f 참조)를 형성하기 전에 미리 샐리사이드 공정을 실시함으로써, 소스/드레인 영역에 보다 넓은 면적의 샐리사이드층을 형성할 수 있다. 따라서, 소스/드레인 영역에서의 저항을 줄일 수 있고 궁극적으로는 트랜지스터의 성능 향상을 꾀할 수 있다.
위와 같이, 샐리사이드 공정을 실시한 후에, 기판(10)의 전면에 실리콘 질화막(34)을 증착한다.(도 3e 참조) 그 후, 게이트(30) 및 제1 스페이서(32a)의 양 측벽에서의 질화막을 남기고 나머지 질화막을 제거하여 제2 스페이서(34a)를 형성한다.(도 3f 참조) 실리콘 질화막(34)를 제거하기 위하여 반응성 이온 에칭을 실시하게 되는데, 이 때 소스/드레인 확산 영역을 형성할 실리콘 기판 표면에 샐리사이드층(24b)이 존재하게 되므로 플라즈마에 의한 기판 표면의 손상을 최소화할 수 있다. 따라서, 정션에서의 전류 누설을 피할 수 있으므로, 트랜지스터의 신뢰도가 향상된다.
나아가, 위에서 형성한 제2 스페이서(34a)는 소스/드레인 확산 영역을 이온 주입 공정에 의해 형성할 때 이온 주입에 대한 마스크로서 역할을 하게 된다. 즉, 도 3g에서 보듯이, 다결정 실리콘 게이트(30), 제1 스페이서(32a) 및 제2 스페이서(34a)를 마스크로 하여 불순물을 이온 주입 및 열처리함으로써 고농도의 소스/드레인 확산 영역(22b)을 형성한다.
소스/드레인 확산 영역(22b)을 형성하기 위한 이온 주입 공정에서, 미리 형성된 샐리사이드층(24b)은 이온 주입에 대한 장벽으로 작용하게 된다. 따라서, 이온 주입 에너지를 제어하지 않고도 얕은 정션(Shallow Junction)을 용이하게 형성할 수 있다. 일반적으로, 얕은 정션을 구현하기 위하여 이온 주입 에너지를 조절하게 되는데, 그 제어 폭이 넓지 않아서 공정상 활용 폭이 크지 않다. 그러나, 본 발명에 의하면, 소스/드레인 확산 영역에 미리 형성된 샐리사이드층(24b)을 이온 주입에 대한 장벽으로 사용하여 정션의 깊이를 얕게 형성하는 것이 보다 용이하게 된다.
본 발명에 따르면, 비교적 얇게 형성된 제1 스페이서 및 비교적 두껍게 형성된 제2 스페이서를 사용하게 되는데, 제2 스페이서를 형성하기 전에 미리 샐리사이드 공정을 실시하므로 소스/드레인 확산 영역에서의 샐리사이드층을 보다 넓게 형성할 수 있다. 따라서, 반도체 소자의 고집적화에 따라 트랜지스터 소자의 크기를 미세하게 형성하는 경우에도, 소스/드레인 영역에서의 샐리사이드층을 보다 안정적으로 형성할 수 있다. 따라서, 소스/드레인 영역에서의 저항을 감소시킬 수 있고 궁극적으로는 트랜지스터 소자의 성능을 향상시킬 수 있다.
또한, 실리콘 질화막으로 형성된 제2 스페이서의 아래에 샐리사이드층이 형성되어 있으므로, 질화막을 제거할 때 플라즈마로 인한 기판의 손상을 방지할 수 있다. 나아가, 이렇게 미리 형성된 샐리사이드층은 소스/드레인 확산 영역의 임플란트 공정에서 장벽으로 기능하여 얕은 정션을 보다 용이하게 형성할 수 있다.
지금까지 본 발명의 바람직한 실시예에 대하여 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. 그러므로, 여기서 설명한 본 발명의 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.
Claims (5)
- 실리콘 기판 위에 다결정 실리콘 게이트 전극을 형성하는 단계;상기 게이트 전극 및 상기 실리콘 기판 위에 버퍼 산화막을 형성하는 단계;상기 게이트 전극을 마스크로 하여 불순물을 이온 주입하고 열처리함으로써 LDD 영역을 형성하는 단계;상기 게이트 전극의 양 측벽을 제외한 나머지 영역에서의 상기 버퍼 산화막을 제거하여 제1 스페이서를 형성하는 단계;상기 반도체 기판 위에 샐리사이드용 금속층을 형성하고 소결함으로써 상기 게이트 전극의 다결정 실리콘 위 및 상기 실리콘 기판 위에 각각 샐리사이드층을 형성하는 단계;상기 반도체 기판 위에 실리콘 질화막을 형성하고 상기 제1 스페이서의 양 측벽을 제외한 나머지 영역에서의 상기 실리콘 질화막을 제거하여 제2 스페이서를 형성하는 단계; 및상기 게이트 전극, 상기 제1 스페이서 및 상기 제2 스페이서를 마스크로 하여 불순물을 이온 주입하고 열처리함으로써 소스-드레인 확산 영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 MOS 트랜지스터의 제조 방법.
- 제1항에 있어서, 상기 샐리사이드용 금속층은 코발트 또는 티타늄 금속층인 것을 특징으로 하는 MOS 트랜지스터의 제조 방법.
- 실리콘 반도체 기판 위에 게이트 산화막을 개재하여 형성되고 폴리실리콘으로 된 게이트 전극과,상기 게이트 전극의 양측벽에 형성된 제1 산화막 스페이서와,상기 게이트 전극의 양측면 아래의 상기 기판 내에 형성된 LDD 확산 영역과,상기 게이트 전극 상부 및 상기 게이트 전극 양측의 상기 기판 표면에 각각 형성된 복수의 샐리사이드층과,상기 제1 산화막 스페이서의 외측벽에 형성된 제2 질화막 스페이서와,상기 제2 질화막 스페이서의 외측벽을 따라 정렬되어 상기 기판 내에 형성된 소스 및 드레인 확산 영역을 포함하는 것을 특징으로 하는 MOS 트랜지스터.
- 제3항에서, 상기 제1 산화막 스페이서는 상기 폴리실리콘을 열산화시켜 형성된 것을 특징으로 하는 MOS 트랜지스터.
- 제3항에서, 상기 복수의 샐리사이드층 중에서 상기 기판 표면에 형성된 상기 샐리사이드층은 그 일단이 상기 제2 질화막 스페이서 하부 영역까지 연장되어 형성된 것을 특징으로 하는 MOS 트랜지스터.
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