KR20020054903A - 반도체 소자의 게이트 제조방법 - Google Patents
반도체 소자의 게이트 제조방법 Download PDFInfo
- Publication number
- KR20020054903A KR20020054903A KR1020000084168A KR20000084168A KR20020054903A KR 20020054903 A KR20020054903 A KR 20020054903A KR 1020000084168 A KR1020000084168 A KR 1020000084168A KR 20000084168 A KR20000084168 A KR 20000084168A KR 20020054903 A KR20020054903 A KR 20020054903A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- gate
- semiconductor device
- ion implantation
- manufacturing
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 43
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 35
- 229920005591 polysilicon Polymers 0.000 claims abstract description 35
- 229910017052 cobalt Inorganic materials 0.000 claims abstract description 22
- 239000010941 cobalt Substances 0.000 claims abstract description 22
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims abstract description 22
- 229910052751 metal Inorganic materials 0.000 claims abstract description 21
- 239000002184 metal Substances 0.000 claims abstract description 21
- 238000010438 heat treatment Methods 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 239000010936 titanium Substances 0.000 claims abstract description 10
- 239000012535 impurity Substances 0.000 claims abstract description 9
- 125000006850 spacer group Chemical group 0.000 claims abstract description 9
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims abstract description 7
- 229910052719 titanium Inorganic materials 0.000 claims abstract description 7
- 239000010408 film Substances 0.000 claims description 88
- 238000005468 ion implantation Methods 0.000 claims description 25
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 24
- 229910052710 silicon Inorganic materials 0.000 claims description 24
- 239000010703 silicon Substances 0.000 claims description 24
- 238000000151 deposition Methods 0.000 claims description 10
- 239000010409 thin film Substances 0.000 claims description 10
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 claims description 8
- 150000002500 ions Chemical class 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 230000008021 deposition Effects 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 2
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 5
- 230000003647 oxidation Effects 0.000 abstract description 3
- 238000007254 oxidation reaction Methods 0.000 abstract description 3
- 238000005121 nitriding Methods 0.000 abstract description 2
- 238000009413 insulation Methods 0.000 abstract 3
- 238000005530 etching Methods 0.000 abstract 1
- 238000002347 injection Methods 0.000 abstract 1
- 239000007924 injection Substances 0.000 abstract 1
- 230000009466 transformation Effects 0.000 abstract 1
- 229910019001 CoSi Inorganic materials 0.000 description 9
- 238000006243 chemical reaction Methods 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 1
- 239000006104 solid solution Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Chemical & Material Sciences (AREA)
- Ceramic Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 반도체 소자의 게이트 제조방법에 관한 것으로, 실리콘 기판상에 게이트 절연막을 증착하는 단계; 상기 게이트 절연막 상부에 도핑되지 않은 폴리실리콘막을 증착하는 단계; 상기 도핑되지 않은 폴리실리콘막과 게이트 절연막을 패터닝하여 게이트를 형성하는 단계; 상기 게이트 양측벽에 스페이서를 형성하는 단계; 상기 스페이서 형성후의 결과물 상에 불순물 이온주입공정을 실시하여 도핑된 폴리실리콘막 및 소오스/드레인 영역을 형성하는 단계; N+ 이온주입을 실시하여 상기 폴리실리콘막 및 소오스/드레인 영역 표면을 비정질화하는 단계; 상기 비정질화된 결과물 상에 형성된 자연산화막을 제거하는 단계; 상기 자연산화막이 제거된 후의 결과물 상에 박막의 금속막을 증착하는 단계; 상기 박막의 금속막 증착후의 결과물 전면상에 제1 급속 열처리 공정을 실시하는 단계; 상기 제1 급속 열처리 공정후 상기 폴리실리콘막 및 액티브 영역과 반응하지 않은 박막의 금속막 잔여물을 제거하는 단계; 및 상기 결과물을 제2 급속 열처리하여 샐리사이드막(Salicide)를 형성하는 단계를 포함하는 것을 특징으로 한다. 이에의해, 최종상인 안정된 샐리사이드막을 형성할 수 있다.
Description
본 발명은 반도체 소자의 게이트 제조방법에 관한 것으로, 보다 구체적으로는, Salicide(Self Aligned Silicide) 기술을 도입한 반도체 소자의 게이트 제조방법에 관한 것이다.
반도체 소자의 고집적화로 인하여 쇼트채널(short channel) 현상에 의한 특성열화 방지를 위하여 샬로우 정션(shallow junction)이 요구되고 있으며, 소오스/드레인이 수축됨에 따라 얕은 접합의 기생저항을 감소시기키 위해 샐리사이드 (Salicide) 방법을 통하여 이를 해결하고 있다.
근래에 비메모리 소자에서 특히 효과적으로 사용되고 있는 샐리사이드 방법에 있어서, 접합깊이 0.15㎛ 이하의 얕은 접합을 위한 샐리사이드는 접합특성을 보존하고 열안전성을 향상시키기 위해 두께가 얇고 균일해야 한다.
도 1a 내지 도 1c는 종래의 샐리사이드 방법을 통한 반도체 소자의 게이트 제조방법을 도시한 단면도이다.
도 1a를 참조하면, 실리콘 기판(1) 상에 게이트 절연막(2)을 증착한다. 게이트 절연막(2)은 열산화막으로 성장된 다음, 질화되어 형성된다. 그런다음, 게이트 절연막(2) 상부에 도핑되지 않은 폴리실리콘막(3)을 증착한다. 이어서, 도핑되지 않은 폴리실리콘막(3)과 게이트 절연막(2)을 차례로 패터닝하여 게이트(4)를 형성한다.
다음, 도 1b를 참조하면, 게이트(4) 양측벽에 공지된 바와같이 스페이서(5)를 형성하고, 스페이서(5)가 형성된 결과물 전면상에 불순물 이온주입 및 어닐링을 통하여 도핑된 폴리실리콘막(3a) 및 실리콘 기판(1)의 활성 영역내에 소오스/드레인 영역(s, d)을 형성한다. 그런다음, 실리콘 기판(1)상에 형성된 도핑된 폴리실리콘막(3a) 및 상기 활성 영역 상부에 박막의 금속막, 예컨대, 코발트막(6)을 증착한다.
다음, 도 1c를 참조하면, 코발트막(6)이 형성된 결과물을 제1 급속열처리를 수행하여 코발트막(6)과 실리콘, 즉, 폴리실리콘막 및 활성영역 표면이 반응하게 함으로써 샐리사이드(7)를 형성한다. 그런다음, 코발트막(6)과 실리콘 간에 반응하지 않은 코발트막의 잔여물 제거한 다음, 이어서 제2 급속열처리를 수행하여 코발트막과 실리콘간의 반응을 더욱 활성화한다.
그러나, 상기와 같은 샐리사이드를 이용한 반도체 소자의 게이트 제조방법은 다음과 같은 문제점이 발생한다.
상기 도핑된 폴리실리콘막과 소오스/드레인 영역 형성시 불순물 이온주입에 의해 폴리실리콘막(3a) 상부에 자연산화막(도시되지 않음)이 형성된다. 이것은 상기 코발트막(6) 증착전 실시하는 클리닝 공정에 의해 완전히 제거가 안되, 다음공정인 코발트막(6) 증착 및 급속 열처리 공정 진행시, 최종상인 코발트 샐리사이드 (CoSi2)가 생성되지 않고, 중간상인 CoSi 등이 생성되어 전체적인 콘택저항의 조절이 어렵게 된다.
또한, 상기 제1, 제2 급속 열처리 공정을 실시함으로 샐리사이드 종류에 따라 결함이 발생하여 누설 전류 및 접촉저항 증가라는 문제점을 유발한다. 아울러, 샐리사이드 형성시, 코발트막(6)과 실리콘 즉, 폴리실리콘막 및 실리콘 기판의 활성영역 표면이 반응함에 있어 균일하게 반응이 일어나지 않아 소자의 전기적 특성을 열악하게 한다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 샐리사이드의 상 변환을 통하여 가장 안정적인 샐리사이드를 형성할 수 있는 반도체 소자의 게이트 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래의 반도체 소자의 게이트 제조방법에 있어서, 샐리사이드막 형성과정을 설명하기 위한 단면도.
도 2a 내지 도 2e는 본 발명의 반도체 소자의 게이트 제조방법에 있어서, 샐리사이드막 형성과정을 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호 설명 *
11 : 실리콘 기판 12 : 게이트 절연막
13 : 도핑되지 않은 폴리실리콘막 13a : 도핑된 폴리실리콘막
14 : 게이트 15 : 스페이서
16 : 박막의 금속막 16a : 제1 급속열처리된 샐리사이드막
16b : 제2 급속열처리된 샐리사이드막
상기와 같은 목적을 달성하기 위하여, 본 발명은, 실리콘 기판상에 게이트 절연막을 증착하는 단계; 상기 게이트 절연막 상부에 도핑되지 않은 폴리실리콘막을 증착하는 단계; 상기 도핑되지 않은 폴리실리콘막과 게이트 절연막을 패터닝하여 게이트를 형성하는 단계; 상기 게이트 양측벽에 스페이서를 형성하는 단계; 상기 스페이서 형성후의 결과물 상에 불순물 이온주입공정을 실시하여 도핑된 폴리실리콘막 및 소오스/드레인 영역을 형성하는 단계; N+ 이온주입을 실시하여 상기 폴리실리콘막 및 소오스/드레인 영역 표면을 비정질화하는 단계; 상기 비정질화된 결과물 상에 형성된 자연산화막을 제거하는 단계; 상기 자연산화막이 제거된 후의 결과물 상에 박막의 금속막을 증착하는 단계; 상기 박막의 금속막 증착후의 결과물 전면상에 제1 급속 열처리 공정을 실시하는 단계; 상기 제1 급속 열처리 공정후 상기 폴리실리콘막 및 액티브 영역과 반응하지 않은 박막의 금속막 잔여물을 제거하는 단계; 및 상기 결과물을 제2 급속 열처리하여 샐리사이드(Salicide)를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 게이트 제조방법에 대한 바람직한 실시예를 상세히 설명한다.
도 2a 내지 도 2e는 본 발명의 반도체 소자의 게이트 제조방법을 설명하기 위한 단면도이다.
먼저, 도 2a를 참조하면, 실리콘 기판(11) 전면상에 게이트 절연막(12)을 형성한다. 게이트 절연막(12)은 열산화 공정에 의해 열산화막으로 성장되고, 이어서 질화처리되어 형성된다. 이어서, 게이트 절연막(12) 상부에 도핑되지 않은 폴리실리콘막(13)을 증착한다. 이 때, 도핑되지 않은 폴리실리콘막(13)은 이후 반도체 소자의 게이트를 형성하기 위해 형성된다.
다음, 도 2b를 참조하면, 도핑되지 않은 폴리실리콘막(13) 상부에 게이트 형성영역을 한정하는 감광막 패턴(도시되지 않음)을 형성하고, 공지된 바와같이, 상기 감광막 패턴을 식각장벽으로 하여 도핑되지 않은 폴리실리콘막(13)과 게이트 절연막(12)을 차례로 식각하여 게이트(14)를 형성한다.
그런다음, 상기 감광막 패턴을 제거하고, 게이트(14) 양측벽에 공지된 공정으로 스페이서(15)를 형성한 다음, 스페이서(5)가 형성된 결과물 전면상에 불순물 이온주입 및 어닐링을 통하여 도핑된 폴리실리콘막(13a) 및 실리콘 기판(11)의 활성 영역내에 소오스/드레인 영역(s, d)을 형성한다.
다음, 도 2c를 참조하면, 상기 불순물 이온 주입을 수행한 후 결과물 전면상에 N+ 이온주입을 실시한다. 상기 N+ 이온주입으로 인해 도핑된 폴리실리콘막(13a) 및 실리콘 기판(11)의 소오스/드레인 영역(s, d) 표면을 비정질화한다. 상기 N+ 이온은 경량 이온이므로, 이온 주입후 발생되는 격자결합이 적고, 또한 실리콘과 질소는 고용체(Solid Solution)를 형성하므로 비정상적인 화합물 생성 현상이 억제된다. 이러한 N+ 이온주입은 초저(Ultra low) 에너지장비 내에서 형성되는데, 이온에너지 5keV ~15keV를 인가하고, 틸트 2 ~ 4도로 하여, 이온주입범위 20 ~ 60Å 및 도우즈량을 5 ~ 8 × 1013ions/cm2범위로 하여 진행한다. 이 때, 상기 N+ 이온주입 공정은 블랭킷 이온주입으로 진행한다. 그런다음, 상기 N+ 이온주입 공정이 수행된 결과물 전면상에 형성된 자연산화막(도시되지 않음)을 이후 공정 수행전, 클리닝 공정을 통하여 자연산화막을 제거한다.
다음, 도 2d를 참조하면, 상기 N+ 이온주입 공정이 수행된 결과물 전면상에 박막의 금속막(16)을 증착한다. 이러한 박막의 금속막(16)은 코발트(Co) 또는 티타늄(Ti)중 하나로 형성되며, 바람직하게 두께 50 ~ 500Å 범위로 증착된다. 그런다음, 박막의 금속막(16)과 도핑된 폴리실리콘막(13a) 및 소오스/드레인 영역(s, d) 표면, 즉 실리콘과 반응시키기 위하여 제1 급속 열처리 공정을 수행하여 코발트 샐리사이드 또는 티타늄 샐리사이드(16a)를 형성한다.
이어서, 도 2e를 참조하면, 제1 금속 열처리 공정에 의해 박막의 금속막(16)과 상기 실리콘과 반응하지 않은 박막의 금속막(16) 잔여물을 제거한다. 이러한 잔여물은 SC-1(NH4OH) 및 염산(HCl)중 하나에 의해 제거될 수 있다. 그런다음, 상기 결과물을 제2 급속 열처리하여 코발트(Co) 또는 티타늄(Ti) 샐리사이드막 (16b)을 형성함으로써 반도체 소자의 게이트를 제조한다.
종래의 샐리사이드막, 예컨대 코발트 샐리사이드막은 초기상(Co2Si), 중간상(CoSi), 및 최종상인 코발트 실리사이드막(CoSi2) 세 가지의 형태가 존재하며, 각각의 형성온도는 350 ~ 500℃, 375 ~ 500℃ 및 550℃에서 형성된다. 즉, 코발트(Co)/실리콘(Si) 인터페이스(interface)에서 초기상(Co2Si)이 형성되며, 상기 초기상(Co2Si)/실리콘(Si) 인터페이스에서 중간상(CoSi)이 되며 중간상(CoSi)/실리콘(Si) 인터페이스에서 최종상(CoSi2) 코발트 샐리사이드막이 생성된다.
여기서, 본 발명은 종래의 샐리사이드막 형성방법에 있어 N+ 이온주입 공정을 통해 샐리사이드막 형성시 박막의 금속막(16)과 반응이 일어날 지역, 즉 도핑된 폴리실리콘막(13a) 표면 및 소오스/드레인 영역(s, d) 표면에 대해 미리 비정질화 시켜 후속 제1, 및 제2 급속 열처리를 통해 최종상, 예컨대, 코발트 실리사이드막(CoSi2)을 형성하여 전체적인 접촉저항을 조절할 수 있다.
이상에서 자세히 설명한 바와같이, 불순물 이온주입으로 도핑된 폴리실리콘막(13a) 및 소오스/드레인 영역(s, d)을 형성하고, 연속해서 N+ 이온주입을 통해 이후 증착되는 박막의 금속막(16)과 실리콘간의 반응이 일어날 지역, 예컨대, 도핑된 폴리실리콘막(13a) 표면 및 소오스/드레인 영역(s, d) 표면을 비정질화한다. 이로인해, 후속 제1 및 제2 급속 열처리시 최종상, 예컨대, 코발트 샐리사이드막(CoSi2) 또는 티타늄 샐리사이드막(TiSi2)을 형성하여 전체적인 접촉저항을 조절할 수 있다. 즉, 비정질화된 상태에서의 상변화는 초기상 및 중간상을 배재한 가장 안정적인 샐리사이드를 형성할 수 있어 소자의 전기적 특성 향상을 기대할 수 있다.
기타, 본 발명의 요지를 벗어나지 않는 범위내에서 다양하게 변경하여 실시할 수 있다.
Claims (9)
- 실리콘 기판상에 게이트 절연막을 증착하는 단계;상기 게이트 절연막 상부에 도핑되지 않은 폴리실리콘막을 증착하는 단계;상기 도핑되지 않은 폴리실리콘막과 게이트 절연막을 패터닝하여 게이트를 형성하는 단계;상기 게이트 양측벽에 스페이서를 형성하는 단계;상기 스페이서 형성후의 결과물 상에 불순물 이온주입공정을 실시하여 도핑된 폴리실리콘막 및 소오스/드레인 영역을 형성하는 단계;N+ 이온주입을 실시하여 상기 도핑된 폴리실리콘막 및 소오스/드레인 영역 표면을 비정질화하는 단계;상기 비정질화된 결과물 상에 형성된 자연산화막을 제거하는 단계;상기 자연산화막이 제거된 후의 결과물 상에 박막의 금속막을 증착하는 단계;상기 박막의 금속막 증착후의 결과물 전면상에 제1 급속 열처리 공정을 실시하는 단계;상기 제1 급속 열처리 공정후 상기 도핑된 폴리실리콘막 및 소오스/드레인 영역 표면과 반응하지 않은 박막의 금속막 잔여물을 제거하는 단계; 및상기 결과물을 제2 급속 열처리하여 안정상 샐리사이드(Salicide)를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
- 제 1항에 있어서,상기 게이트 절연막은 열산화막을 성장시킨 다음 질화하여 형성하는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
- 제 1항에 있어서,상기 박막의 금속막은 코발트(Co) 및 티타늄(Ti)중 하나로 구성하는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
- 제 1항에 있어서,N+ 이온주입공정은 초저(Ultra low) 에너지장비 내에서 진행하는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
- 제 4항에 있어서,상기 N+ 이온주입공정은 이온에너지 5keV ~15keV범위에서 경사도 2 ~ 4도, 이온주입범위 20 ~ 60Å, 도우즈량을 5 ~ 8 × 1013ions/cm2의 조건하에서 실행하는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
- 제 1항 또는 제 4항에 있어서,상기 N+ 이온주입 공정은 블랭킷 이온주입으로 수행하는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
- 제 1항에 있어서,상기 박막의 금속막은 두께 50 ~ 500Å 범위로 증착되는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
- 제1 항에 있어서,상기 제1 및 제2 급속 열처리 공정은 승온속도 20 ~ 40℃/min, 온도 450 ~ 750℃ 및 10초 ~ 60초간 진행하는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
- 제 1항에 있어서,상기 반응하지 않은 박막의 금속막 잔여물은 SC-1(NH4OH) 및 염산(HCl)중 하나에 의해 제거되는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000084168A KR20020054903A (ko) | 2000-12-28 | 2000-12-28 | 반도체 소자의 게이트 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000084168A KR20020054903A (ko) | 2000-12-28 | 2000-12-28 | 반도체 소자의 게이트 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20020054903A true KR20020054903A (ko) | 2002-07-08 |
Family
ID=27687635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000084168A KR20020054903A (ko) | 2000-12-28 | 2000-12-28 | 반도체 소자의 게이트 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20020054903A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100956154B1 (ko) * | 2003-02-24 | 2010-05-06 | 매그나칩 반도체 유한회사 | 반도체 장치의 실리사이드 형성 방법 |
-
2000
- 2000-12-28 KR KR1020000084168A patent/KR20020054903A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100956154B1 (ko) * | 2003-02-24 | 2010-05-06 | 매그나칩 반도체 유한회사 | 반도체 장치의 실리사이드 형성 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6627488B2 (en) | Method for fabricating a semiconductor device using a damascene process | |
| US6200840B1 (en) | Method for producing PMOS devices | |
| KR20000041466A (ko) | 티타늄 폴리사이드 게이트 전극 형성방법 | |
| US6855592B2 (en) | Method for manufacturing semiconductor device | |
| US6627527B1 (en) | Method to reduce metal silicide void formation | |
| JP2733082B2 (ja) | Ｍｏｓ装置の製法 | |
| JPH09298300A (ja) | 半導体装置の製造方法 | |
| KR100313089B1 (ko) | 반도체소자의제조방법 | |
| KR20020054903A (ko) | 반도체 소자의 게이트 제조방법 | |
| KR100529675B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100690996B1 (ko) | 반도체 소자의 게이트 제조방법 | |
| US6764912B1 (en) | Passivation of nitride spacer | |
| KR100672739B1 (ko) | 반도체 소자의 게이트 형성 방법 | |
| KR20030047555A (ko) | 반도체 소자의 제조 방법 | |
| KR100705233B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20030044144A (ko) | 반도체 소자의 제조 방법 | |
| KR100481381B1 (ko) | 반도체 소자 제조 방법 | |
| KR100607356B1 (ko) | 반도체 소자 제조 방법 | |
| KR100443793B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20010066622A (ko) | 코발트 스퍼터링에 의한 살리사이드 형성 방법 | |
| KR100504192B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20010002666A (ko) | 반도체 소자의 살리사이드층 형성 방법 | |
| KR100579848B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100604916B1 (ko) | 물리기상증착 코발트 샐리사이드막의 형성방법 및 그형성방법을 이용한 반도체 소자의 제조방법 | |
| KR19980034234A (ko) | 반도체소자 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |