TW201834031A - 具有埋藏閘結構的半導體裝置及其製造方法 - Google Patents

具有埋藏閘結構的半導體裝置及其製造方法 Download PDF

Info

Publication number
TW201834031A
TW201834031A TW106135850A TW106135850A TW201834031A TW 201834031 A TW201834031 A TW 201834031A TW 106135850 A TW106135850 A TW 106135850A TW 106135850 A TW106135850 A TW 106135850A TW 201834031 A TW201834031 A TW 201834031A
Authority
TW
Taiwan
Prior art keywords
work function
layer
doped
function layer
gate
Prior art date
Application number
TW106135850A
Other languages
English (en)
Other versions
TWI743234B (zh
Inventor
朴辰哲
張太洙
朴志煥
張壹植
柳承完
權世仁
申重皓
咸大眞
Original Assignee
韓商愛思開海力士有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 韓商愛思開海力士有限公司 filed Critical 韓商愛思開海力士有限公司
Publication of TW201834031A publication Critical patent/TW201834031A/zh
Application granted granted Critical
Publication of TWI743234B publication Critical patent/TWI743234B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H10B63/34—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors of the vertical channel field-effect transistor type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一種用於製造半導體裝置的方法包括：在半導體基底中形成閘溝槽；在閘溝槽的底表面和側壁之上形成閘電介質層；在閘電介質層之上形成第一功函數層；摻雜功函數調整元素以形成與閘溝槽的側壁重疊的第二功函數層；形成部分填充閘溝槽的閘導電層；以及在閘溝槽的兩側上、半導體基底的內部形成摻雜區。

Description

具有埋藏閘結構的半導體裝置及其製造方法
本發明的示例性實施例關於具有埋藏閘結構的半導體裝置、用於製造該半導體裝置的方法以及包括該半導體裝置的記憶體單元。
金屬閘電極用於高性能電晶體。具體地，為了埋藏閘型電晶體的高性能操作，需要控制閾值電壓。此外，閘導致汲極洩漏（gate-induced drain leakage, GIDL）特性可能影響埋藏閘型電晶體的性能。
相關申請案的交叉引用： 本申請案請求於2016年12月16日提交的申請號為10-2016-0172646的韓國專利申請案的優先權，其全部內容透過引用合併於此。
本發明的實施例關於一種能夠改變閾值電壓的埋藏閘結構以及製造所述埋藏閘結構的方法。
本發明的實施例關於一種用於減少閘導致汲極洩漏（GIDL）的半導體裝置以及製造所述半導體裝置的方法。
本發明的實施例關於一種呈現出改善的刷新特性的記憶體單元。
根據本發明的一個實施例，一種用於製造半導體裝置的方法包括：在半導體基底中形成閘溝槽；在閘溝槽的底表面和側壁之上形成閘電介質層；在閘電介質層之上形成第一功函數層；將功函數調整元素摻雜到第一功函數層的一部分中，以形成第二功函數層；形成部分填充閘溝槽的閘導電層；以及在閘溝槽的兩側上、半導體基底的內部形成摻雜區。
第二功函數層可以被形成為與閘溝槽的側壁重疊。
第二功函數層可以具有比第一功函數層低的功函數。
功函數調整元素的摻雜可以經由傾斜注入工序以相對於閘溝槽的側壁傾斜的角度來執行。
第一功函數層可以包括氮化鈦。
功函數調整元素可以包括碳、氫或它們的組合。
閘導電層可以包括鎢或氮化鈦。
摻雜區可以具有與第二功函數層部分重疊的深度。
在形成部分填充閘溝槽的閘導電層之後，所述方法還可以包括：在閘導電層之上形成阻擋層；在所述阻擋層之上形成摻雜有N型雜質的多晶矽層；以及在多晶矽層之上形成覆蓋層，其中，多晶矽層與摻雜區重疊。
第二功函數層可以具有比第一功函數層高的功函數。第二功函數層可以被形成為與閘溝槽的底表面重疊。可以經由垂直注入工序，在相對於閘溝槽的底表面的垂直方向上執行功函數調整元素的摻雜。功函數調整元素可以包括氧、氮、鋁或它們的組合。所述摻雜區可以具有與設置在閘溝槽的側壁上的第一功函數層的未摻雜部分部分重疊的深度。
根據本發明的另一個實施例，一種用於製造半導體裝置的方法包括：在半導體基底中形成閘溝槽；形成內襯於閘溝槽的表面的閘電介質層；在閘電介質層之上形成第一功函數層；將第一功函數調整元素摻雜到所述第一功函數層的一部分中，以形成與閘溝槽的側壁重疊的第二功函數層；將第二功函數調整元素摻雜到第一功函數層的未摻雜部分中，以形成與閘溝槽的底表面重疊的第三功函數層；在第三功函數層和第二功函數層之上形成部分填充閘溝槽的閘導電層；以及在閘溝槽的兩側上、半導體基底的內部形成摻雜區。第三功函數層具有比第二功函數層高的功函數。
第一功函數層可以包括氮化鈦。
第一功函數調整元素可以包括碳、氫或它們的組合。
第二功函數調整元素可以包括氧、氮、鋁或它們的組合。
在形成部分填充閘溝槽的閘導電層之後，所述方法還可以包括：在閘導電層和第二功函數層之上形成阻擋層；在阻擋層之上形成摻雜有N型雜質的多晶矽層；以及在多晶矽層之上形成覆蓋層，其中，多晶矽層與摻雜區重疊。
根據本發明的又一個實施例，一種半導體裝置包括：閘溝槽，其延伸到半導體基底中，並且可以包括底通道和側通道；第一功函數層，其覆蓋閘溝槽的最下部分，以與底通道重疊；第二功函數層，其從第一功函數層延續並與側通道重疊；閘導電層，其覆蓋所述第一功函數層和所述第二功函數層，並且填充閘溝槽；以及摻雜區，它們透過閘溝槽彼此隔離，並且與側通道的上部接觸。
第二功函數層可以與側通道完全重疊。
第一功函數層可以與底通道完全重疊。
第二功函數層可以包括可以摻雜有第一功函數調整元素的材料，而第一功函數層可以包括未摻雜有所述第一功函數調整元素的材料，並且第一功函數調整元素包括碳、氫或它們的組合。
第一功函數層可以包括摻雜有第二功函數調整元素的材料，而第二功函數層可以包括未摻雜有第二功函數調整元素的材料，並且第二功函數調整元素可以包括氧、氮、鋁或它們的組合。
第二功函數層可以包括摻雜有第一功函數調整元素的材料，而第一功函數層可以包括摻雜有第二功函數調整元素的材料，並且第一功函數調整元素包括碳、氫或它們的組合，並且第二功函數調整元素包括氧、氮、鋁或它們的組合。
第二功函數層可以包括：碳摻雜的氮化鈦、氫摻雜的氮化鈦或它們的組合。
第一功函數層可以包括：氧摻雜的氮化鈦、氮摻雜的氮化鈦、鋁摻雜的氮化鈦或它們的組合。
半導體裝置還可以包括：阻擋層，其在閘導電層之上；多晶矽層，其在阻擋層之上摻雜有N型雜質；以及覆蓋層，其在多晶矽層之上，其中，多晶矽層與摻雜區重疊。
第二功函數層可以包括摻雜有第一功函數調整元素的氮化鈦，而第一功函數層可以包括未摻雜有第一功函數調整元素的氮化鈦，並且閘導電層可以包括可以未摻雜有第一功函數調整元素的鎢或氮化鈦。
第一功函數層可以包括摻雜有第二功函數調整元素的氮化鈦，而第二功函數層可以包括未摻雜第二功函數調整元素的氮化鈦，並且閘導電層可以包括可以未摻雜第二功函數調整元素的鎢或氮化鈦。
第二功函數層可以包括可以摻雜有第一功函數調整元素的氮化鈦，而第一功函數層可以包括可以摻雜有第二功函數調整元素的氮化鈦，並且閘導電層可以包括可以未摻雜有第一功函數調整元素和第二功函數調整元素的鎢或氮化鈦。
下面將參照附圖更詳細地描述本發明的示例性實施例。然而，本發明可以以不同的形式來實施，並且不應該被解釋為限於本文中闡述的實施例。確切地說，提供這些實施例使得本發明將是充分和完整的，並且將本發明的範圍完全地傳達給本領域技術人員。貫穿本發明，相似的附圖標記在本發明的各個附圖和實施例中指代相似的部件。
附圖不一定按比例繪製，並且在一些情況下，可能對比例進行誇大處理以清楚地示出實施例的特徵。當第一層被稱為在第二層「上」或在基底「上」時，不僅關於第一層直接形成在第二層或基底上的情況，而且還關於在第一層與第二層或基底之間存在第三層的情況。在本發明的實施例中示出的組成元件的形狀不是限制性的，而僅是說明性的。在製造過程中可以改變該形狀。因此，附圖中所示的區域不應該透過它們的形狀而是透過它們的屬性來理解。
在下文中，閾值電壓Vt可以取決於平帶電壓（其取決於功函數）。可以透過多種方法來建構功函數。例如，功函數可以由閘電極的材料、閘電極和通道區之間的材料、偶極子等來控制。平帶電壓可以透過增加或減少功函數來改變。高功函數可以使平帶電壓沿著正方向改變，而低功函數可以使平帶電壓沿著負方向改變。閾值電壓可以透過上述平帶電壓的改變來控制。在以下實施例中，儘管通道劑量減少或者通道摻雜被省略，但是閾值電壓可以透過平帶電壓的改變來控制。在以下實施例中，可以基於具有可控功函數的功函數層（或阻擋層）來改變平帶電壓。
圖1A是示出了根據本發明的第一實施例的半導體裝置的平面圖。圖1B是圖1A的半導體裝置沿著線A-A’截取的截面圖。圖1C是圖1A的半導體裝置沿著線B-B’截取的截面圖。
參見圖1A至圖1C，根據本發明的一個實施例的半導體裝置100可以包括電晶體。
半導體裝置100可以包括：基底101、閘溝槽105、通道區110、埋藏閘結構100G、第一摻雜區111和第二摻雜區112。埋藏閘結構100G可以包括：閘電介質層106、埋藏閘電極BG1和覆蓋層109。埋藏閘電極BG1可以包括：功函數層107和閘導電層108。功函數層107可以包括未摻雜的高功函數層107H和摻雜的低功函數層107L’。
基底101可以包括適合於半導體工序的材料。基底101可以包括半導體基底。基底101可以由含矽材料形成。基底101可以包括從包括如下的組中選擇的一種：矽、單晶矽、多晶矽、非晶矽、矽鍺、單晶矽鍺、多晶矽鍺、碳摻雜矽及其組合或者其中的兩種或更多種的多層。基底101可以包括諸如鍺的其它半導體材料。基底101可以包括III/V族的半導體基底，例如化合物半導體基底，諸如砷化鎵（GaAs）。基底101可以包括絕緣體上矽（Silicon-On-Insulator, SOI）基底。
在基底101中，可以形成隔離層102和主動區104。隔離層102可以限定多個主動區104。隔離層102可以是淺溝槽隔離（Shallow Trench Isolation, STI）區。隔離層102可以透過用絕緣材料填充淺溝槽（例如，隔離溝槽103）而形成。隔離層102可以包括氧化矽、氮化矽或它們的組合。
每個主動區104可以包括：通道區110、第一摻雜區111和第二摻雜區112。第一摻雜區111和第二摻雜區112可以摻雜有導電摻雜劑。例如，導電摻雜劑可以包括：磷（P）、砷（As）、銻（Sb）或硼（B）。第一摻雜區111和第二摻雜區112可以摻雜有相同導電類型的摻雜劑。第一摻雜區111和第二摻雜區112可以透過閘溝槽105彼此隔離。第一摻雜區111和第二摻雜區112可以設置在閘溝槽105兩側上、主動區104中。第一摻雜區111和第二摻雜區112可以分別被稱為源極區和汲極區。第一摻雜區111和第二摻雜區112的底表面可以定位於從主動區104的頂表面起的預定深度處。第一摻雜區111和第二摻雜區112可以與閘溝槽105的上部外側壁相鄰。第一摻雜區111和第二摻雜區112的底表面可以比閘溝槽105的底表面高。第一摻雜區111和第二摻雜區112可以彼此對稱。例如，第一摻雜區111和第二摻雜區112可以形成相同深度的結（junction）。
通道區110可以限定在第一摻雜區111和第二摻雜區112之間的主動區104中。通道區110可以形成為U形。通道區110可以包括底通道110B和側通道110S。底通道110B可以限定在閘溝槽105的底表面之下，而側通道110S可以限定在閘溝槽105的下部外側壁上。底通道110B和側通道110S可以形成連續體。通道區110可以包括經由通道摻雜工序摻雜的摻雜劑。底通道110B和側通道110S可以各自包括摻雜劑。底通道110B和側通道110S可以具有不同的摻雜劑濃度。例如，側通道110S的摻雜劑濃度可以比底通道110B的摻雜劑濃度高。根據本發明的另一個實施例，側通道110S可以是摻雜區，而底通道110B可以是未摻雜區。換言之，底通道110B可以不包括摻雜到側通道110S中的摻雜劑。即使底通道110B不包括摻雜到側通道110S中的摻雜劑，也可以基於高功函數層107H來獲得均勻位準的閾值電壓。通道區110可以具有比通常的平面型電晶體長的通道長度。因此，可以防止短通道效應。
多個閘溝槽105可以形成在基底101中。參見圖1A，閘溝槽105可以是沿著一個方向延伸的線形溝槽。閘溝槽105可以橫穿主動區104和隔離層102。每個閘溝槽105可以包括第一溝槽105A和第二溝槽105B。第一溝槽105A可以形成在主動區104中。第二溝槽105B可以形成在隔離層102中。第一溝槽105A和第二溝槽105B可以以第一溝槽105A朝向第二溝槽105B連續延伸的方式形成。第一溝槽105A和第二溝槽105B可以使其底面定位於相同的水平處。閘溝槽105的深度可以比隔離溝槽103的深度短。閘溝槽105的下邊緣可以是圓形的。閘溝槽105可以形成為U形。閘溝槽105可以形成在第一摻雜區111和第二摻雜區112之間。
埋藏閘結構100G可以延伸到基底101的內部。例如，埋藏閘結構100G可以形成在閘溝槽105的內部。埋藏閘結構100G可以設置在第一摻雜區111和第二摻雜區112之間的主動區104中，以延伸到隔離層102中。設置在主動區104中的埋藏閘結構100G的一部分的底表面和設置在隔離層102中的埋藏閘結構100G的一部分的底表面可以處於相同的水平。
埋藏閘結構100G可以包括：閘電介質層106、埋藏閘電極BG1和覆蓋層109。埋藏閘電極BG1可以包括功函數層107和閘導電層108。埋藏閘電極BG1的頂表面可以定位於比主動區104的頂表面低的水平處。換言之，功函數層107和閘導電層108可以部分地填充閘溝槽105。功函數層107和閘導電層108可以共同地稱為「埋藏閘電極」或「嵌入閘電極」。覆蓋層109可以設置在功函數層107和閘導電層108之上。
閘溝槽105可以內襯有閘電介質層106。內襯有閘電介質層106的閘溝槽105可以被稱為「內襯溝槽」或「內襯閘溝槽」。閘電介質層106可以形成在閘溝槽105的底部和內側壁之上。閘電介質層106可以包括氧化矽、氮化矽、氮氧化矽、高k材料或它們的組合。高k材料可以包括具有比氧化矽的介電常數高的介電常數的材料。例如，高k材料可以包括具有大約高於3.9的介電常數的材料。較佳地，高k材料可以包括具有大約高於10的介電常數的材料。更佳地，高k材料可以包括具有大約在10到30範圍內的介電常數的材料。高k材料可以包括至少一個金屬元素。高k材料可以包括含鉿材料。含鉿材料可以包括：氧化鉿、鉿矽氧化物、鉿矽氮氧化物或它們的組合。根據本發明的另一個實施例，高k材料可以包括：氧化鑭、鑭鋁氧化物、氧化鋯、鋯矽氧化物、鋯矽氮氧化物、氧化鋁及其組合。其它已知的高k材料可以可選地用於高k材料。根據本發明的一個實施例，可以透過氧化閘溝槽105的表面來形成閘電介質層106。根據本發明的另一個實施例，可以透過沉積內襯材料、然後氧化內襯材料來形成閘電介質層106。內襯材料可以包括內襯多晶矽或內襯氮化物。
覆蓋層109可以覆蓋功函數層107和閘導電層108的頂表面。覆蓋層109可以包括絕緣材料。覆蓋層109可以包括：氮化矽、氮氧化矽或它們的組合。根據本發明的另一個實施例，覆蓋層109可以包括氮化矽和氧化矽的組合。例如，為了形成覆蓋層109，延伸在埋藏閘電極BG1的頂表面之上的閘電介質層106的內側壁以及埋藏閘電極BG1的頂表面係內襯有氮化矽，然後填充有旋塗電介質（Spin-On-Dielectric, SOD）材料。根據本發明的另一個實施例，覆蓋層109可以具有氧化物-氮化物-氧化物（Oxide-Nitride-Oxide, ONO）結構。
在下文中，詳細地描述了功函數層107和閘導電層108。
功函數層107可以沿著閘溝槽105的底部和內側壁形成在閘電介質層106上。功函數層107可以是薄層。例如，功函數層107可以是延續層，其沿著閘溝槽105的底部和內側壁延續地形成為均勻的厚度。因此，功函數層107可以被稱為「功函數內襯」。設置在功函數層107之上的閘導電層108可以部分地填充閘溝槽105。具體地，閘導電層108可以填充閘溝槽至與功函數內襯107L’相同的高度，留下閘溝槽105的其餘部分用覆蓋層109填充。閘導電層108也可以被稱為「填充閘導體」。
閘導電層108可以填充大部分的閘溝槽105。閘導電層108可以具有比功函數層107低的電阻。在這方面，閘導電層108可以被稱為「低電阻層」。閘導電層108可以包括金屬基材料，以降低埋藏閘電極BG1的電阻。以這種方式，可以增加佔據在埋藏閘電極BG1中的閘導電層108的體積，從而降低電阻。閘導電層108可以由低電阻金屬製成。閘導電層108可以包括金屬、金屬氮化物或它們的組合。閘導電層108可以包括鎢（W）。當鎢用於閘導電層108時，閘電介質層106可能受到侵蝕。例如，使用六氟化鎢（WF6），鎢可能會沉積，而閘電介質層106可能受到氟的侵蝕。因此，功函數層107可以作為防止氟從閘導電層108擴散到閘電介質層106的阻擋層。
根據本發明的一個實施例，閘導電層108可以由無氟金屬材料製成。無氟金屬材料可以是不含氟的材料。例如，無氟金屬材料可以是諸如無氟鎢（FFW）的材料。
功函數層107可以包括導電材料。功函數層107可以包括具有比多晶矽層低的電阻的材料。功函數層107可以由金屬基材料製成。功函數層107可以作為阻擋層。換言之，功函數層107可以是用於防止雜質從閘導電層108擴散到閘電介質層106中的阻擋層。功函數層107可以包括金屬氮化物。功函數層107可以包括氮化鈦（TiN）。
功函數層107可以包括功函數調整元素。功函數調整元素可以是用於將功函數建構為高功函數或低功函數的材料。高功函數可以意味著比矽的中間間隙功函數高的功函數。低功函數可以意味著比矽的中間間隙功函數低的功函數。具體而言，高功函數可以具有大約高於4.5eV的功函數，而低功函數可以具有大約低於4.5eV的功函數。功函數調整元素可以將功函數層107的功函數建構為比其固有功函數低。此外，功函數調整元素可以將功函數層107的功函數建構為比其固有功函數高。簡言之，功函數層107的功函數可以根據其中包含的功函數調整元素而增加或減少。如上所述，功函數調整元素可以包括高功函數調整元素或低功函數調整元素。高功函數調整元素可以指用於將功函數層107的功函數建構為高功函數的材料。高功函數調整元素可以包括氧、氮、鋁或它們的組合。低功函數調整元素可以指用於將功函數層107的功函數建構為低功函數的材料。低功函數調整元素可以包括碳、氫或它們的組合。例如，功函數層107可以包括摻雜有高功函數調整元素的氮化鈦。此外，功函數層107可以包括摻雜有低功函數調整元素的氮化鈦。功函數層107可以包括：摻雜有氧的氮化鈦、摻雜有氮的氮化鈦、摻雜有鋁的氮化鈦、摻雜有碳的氮化鈦、摻雜有氫的氮化鈦或它們的組合。
在本發明的一個實施例中，功函數層107可以局部包含功函數調整元素。例如，功函數層107可以包括未摻雜的高功函數層107H和摻雜的低功函數層107L’。摻雜的低功函數層107L’可以摻雜有低功函數調整元素。未摻雜的高功函數層107H可以不摻雜有低功函數調整元素。在本發明的實施例中，未摻雜的高功函數層107H也可以不摻雜有高功函數調整元素。具體而言，未摻雜的高功函數層107H可以僅被稱為具有比摻雜的低功函數層107L’高的功函數的層，並且未摻雜的高功函數層107H可以不摻雜有高功函數調整元素或低功函數調整元素。摻雜的低功函數層107L’和未摻雜的高功函數層107H可以是延續層。
為了形成摻雜的低功函數層107L’，功函數層107可以局部摻雜有低功函數調整元素。例如，功函數層107可以摻雜有碳、氫或它們的組合。低功函數調整元素可以經由諸如傾斜離子注入工序的摻雜工序來摻雜。例如，摻雜的低功函數層107L’可以經由低功函數調整元素的傾斜離子注入而局部地形成在功函數層107上。在本文中，由於不執行傾斜離子注入的其它區域未摻雜有低功函數調整元素，所以其它區域可以保留為未摻雜的高功函數層107H。摻雜的低功函數層107L’可以包括：摻雜有碳的氮化鈦、摻雜有氫的氮化鈦或它們的組合。未摻雜的高功函數層107H可以包括未摻雜的氮化鈦。
如上所述，摻雜的低功函數層107L’可以經由傾斜離子注入工序形成。傾斜離子注入工序可以以相對於閘溝槽105的側壁而傾斜的角度執行。傾斜注入工序中的傾斜角度可以以如此方式進行調整：大部分摻雜的低功函數層107L’和側通道110S可以彼此重疊。摻雜的低功函數層107L’可以不與底通道110B重疊。摻雜低功函數層107L’可以僅形成在閘電介質層106的內部側壁上，並且可以不與形成在底通道110B之上的閘電介質層106的底部重疊和接觸。未摻雜的高功函數層107H可以形成在閘電介質層106（其形成在底通道110B之上）的底部之上。未摻雜的高功函數層107H可以與底通道110B垂直重疊。未摻雜的高功函數層107H可以不與側通道110S重疊。摻雜的低功函數層107L’的上部可以與第一摻雜區111和第二摻雜區112水平重疊，這意味著摻雜的低功函數層107L’的頂表面可以延伸到比第一摻雜區111和第二摻雜區112的底表面的高度高的高度。在本文中，摻雜的低功函數層107L’和側通道110S可以在水平方向上彼此重疊。摻雜低功函數層107L’可以與側通道110S完全重疊。結果，側通道110S的閾值電壓可以由摻雜的低功函數層107L’的功函數主導控制。未摻雜的高功函數層107H和底通道110B可以在垂直方向上彼此重疊。未摻雜的高功函數層107H可以與底通道110B完全重疊。結果，底通道110B的閾值電壓可以由未摻雜的高功函數層107H的功函數主導控制。
未摻雜的高功函數層107H可以具有能夠改變底通道110B的閾值電壓的功函數。摻雜的低功函數層107L’可以具有能夠改變側通道110S的閾值電壓的功函數。例如，可以透過未摻雜的高功函數層107H來增加底通道110B的閾值電壓，並且可以透過摻雜的低功函數層107L’來抑制側通道110S的閾值電壓的增加。未摻雜的高功函數層107H可以具有大約高於4.5eV的高功函數。摻雜的低功函數層107L’可以具有大約低於4.5eV的低功函數。
未摻雜的高功函數層107H可以形成為與第一摻雜區111和第二摻雜區112垂直間隔開第一高度H1，第一高度H1可以與側通道110S的高度相同。第一高度H1可以被限定為第一摻雜區111和第二摻雜區112的底表面與閘溝槽105的最低部分之間的高度。未摻雜的高功函數層107H可以覆蓋閘溝槽105大部分的最低部分。此外，摻雜的低功函數層107L’的上部可以與第一摻雜區111和第二摻雜區112重疊第二高度H2。第一高度H1可以比第二高度H2長。摻雜的低功函數層107L’可以與側通道110S重疊第一高度H1。因此，摻雜的低功函數層107L’可以與側通道110S完全重疊。如上所述，摻雜的低功函數層107L’不僅可以與第一摻雜區111和第二摻雜區112充分重疊，而且還可以與側通道110S充分重疊。
底通道110B、側通道110S、第一摻雜區111、第二摻雜區112和埋藏閘結構100G可以形成電晶體。例如，該電晶體可以被稱為「埋藏閘型電晶體」。
根據本發明的實施例，未摻雜的高功函數層107H可以是引起高功函數的材料，並且未摻雜的高功函數層107H可以被形成為與第一摻雜區111和第二摻雜區112充分間隔開第一高度H1。閾值電壓Vt可以由未摻雜的高功函數層107H改變。例如，未摻雜的高功函數層107H可以增加底通道110B的閾值電壓。由於閘溝槽105具有高的高寬比，所以難以經由通常的通道摻雜工序來確保底通道110B的閾值電壓。換言之，難以對閘溝槽105的底部充分地執行通道摻雜處理。因此，在通道摻雜之後，可以在閘溝槽105的底部局部地執行額外的通道摻雜。這可以被稱為「局部通道摻雜」。當注入工序被執行為局部通道摻雜工序時，注入工序可以被稱為「局部通道注入（Local Channel Implantation , LCI）」。經由局部通道摻雜工序，可以調整底通道110B的閾值電壓。根據本發明的實施例，可以透過未摻雜的高功函數層107H來調整閾值電壓。因此，可以減小底通道110B的通道劑量。換言之，可能急遽地降低局部通道注入的劑量，或者可能省略局部通道注入的過程。畢竟，由於在本發明的實施例中可以透過未摻雜的高功函數層107H來減少通道劑量，所以可以改善結洩漏。
此外，由於摻雜的低功函數層107L’具有低功函數，所以可以抑制第一摻雜區111和第二摻雜區112中的閘導致汲極洩漏（GIDL）。當未摻雜的高功函數層107H與第一摻雜區111和第二摻雜區112重疊時，可以增加閘導致汲極洩漏（GIDL）。因此，未摻雜的高功函數層107H可以控制為形成在不與第一摻雜區111和第二摻雜區112重疊的位置處。
此外，不僅可以透過將不摻雜的高功函數層107H形成為不與側通道110S重疊，還可以透過將摻雜的低功函數層107L’形成為完全與側通道110S重疊，來防止關閉態洩漏（off-state leakage）。關閉態洩漏可以被稱為當電晶體處於關斷狀態時引起的洩漏流。作為比較性示例，當未摻雜的高功函數層107H與側通道110S重疊時，可以增加關閉態洩漏。此外，當摻雜的低功函數層107L’具有高功函數時，可以增加關閉態洩漏。側通道110S中的這種關閉態洩漏可以被稱為「側電晶體效應」。隨著相鄰的埋藏閘結構100G之間的間隙變窄，可以增加關閉態洩漏。由於側電晶體效應，擺動會惡化，導致閾值電壓的低餘量惡化。由於存在於側通道110S的一部分上的電晶體可能受到相鄰的埋藏閘電極BG1的影響，從而增加閾值電壓，所以可能發生側電晶體效應。
在本發明的以下實施例中，可以盡可能地降低未摻雜的高功函數層107H的高度，使得未摻雜的高功函數層107H不與側通道110S重疊，並且摻雜的低功函數層107L’可以被形成為與側通道110S完全重疊。這可能導致埋藏閘電晶體的擺動改善，從而防止側電晶體效應。
此外，在本發明的實施例中，由於閾值電壓可以可選地由未摻雜的高功函數層107H和摻雜的低功函數層107L’(它們也作為阻擋層）來控制，因此除了阻擋層之外，不需要添加用於控制閾值電壓的額外層。因此，可以防止閘溝槽105的間隙填充缺陷。摻雜的低功函數層107L’可以被稱為「低功函數阻擋層」，而未摻雜的高功函數層107H可以被稱為「高功函數阻擋層」。
圖2A至圖2C示出了根據本發明的一個實施例的半導體裝置。圖2A是示出了根據本發明的實施例的半導體裝置的平面圖。圖2B是圖2A的半導體裝置沿著線A-A’截取的截面圖。圖2C是圖2A的半導體裝置沿著線B-B’截取的截面圖。根據本發明的實施例的半導體裝置100F的一些組成部分可以與半導體裝置100的那些組成部分相同。半導體裝置100F可以包括：基底101、隔離層102、主動區104、閘溝槽105、通道區110、埋藏閘結構100G、第一摻雜區111和第二摻雜區112。埋藏閘結構100G可以包括：閘電介質層106、埋藏閘電極BG1和覆蓋層109。埋藏閘電極BG1可以包括功函數層107和閘導電層108。功函數層107可以包括未摻雜的高功函數層107H和摻雜的低功函數層107L’。摻雜的低功函數層107L’可以包括：摻雜有碳的氮化鈦，摻雜有氫的氮化鈦或它們的組合。未摻雜的高功函數層107H可以包括未摻雜的氮化鈦。通道區110可以包括底通道110B和側通道110S。半導體裝置100F可以進一步包括鰭區104F。鰭區104F可以設置在閘溝槽105之下、主動區104的內部。
閘溝槽105可以包括第一溝槽105A和第二溝槽105B。第一溝槽105A可以形成在主動區104中。第二溝槽105B可以形成在隔離層102中。第一溝槽105A和第二溝槽105B可以以如此方式形成：第一溝槽105A朝向第二溝槽105B延續延伸。第一溝槽105A和第二溝槽105B可以使其底面定位於不同的水平處。例如，第一溝槽105A的底表面可以定位於比第二溝槽105B的底表面高的水平處。第一溝槽105A和第二溝槽105B之間的高度差可以透過使隔離層102凹陷來限定。因此，第二溝槽105B可以包括具有比第一溝槽105A的底表面低的底表面的凹陷區R。
由於第一溝槽105A和第二溝槽105B之間的高度差異，鰭區104F可以形成在主動區104中。為此，主動區104可以包括鰭區104F。綜上，鰭區104F可以形成在第一溝槽105A之下，並且鰭區104F的側壁可以經由凹陷的隔離層102F暴露。
鰭區104F是形成有底通道110B的部分。底通道110B可以形成在鰭區104F的上部和側壁中。鰭區104F也可以被稱為鞍狀鰭。鰭區104F可以增加通道寬度並改善電特性。
未摻雜的高功函數層107H可以覆蓋鰭區104F的頂表面和側壁。摻雜的低功函數層107L’可以與側通道110S重疊。因此，由於存在未摻雜的高功函數層107H，所以可以減小鰭區104F的通道劑量或者可以省略局部通道摻雜。
包括埋藏閘結構100G的半導體裝置100F可以變成「埋藏閘型鰭通道電晶體」。
圖3A是根據本發明的一個實施例的半導體裝置的截面圖。圖3B是根據本發明的實施例的修改示例的半導體裝置的截面圖。
參見圖3A，根據本發明的第三實施例的半導體裝置200的一些組成部分可以與半導體裝置100的那些組成部分相同。半導體裝置200可以包括：基底101、隔離層102、主動區104、閘溝槽105、通道區110、埋藏閘結構200G、第一摻雜區111和第二摻雜區112。埋藏閘結構200G可以包括：閘電介質層106、埋藏閘電極BG2和覆蓋層109。埋藏閘電極BG2可以包括功函數層207和閘導電層108。通道區110可以包括底通道110B和側通道110S。
功函數層207可以由金屬氮化物製成。功函數層207可以包括：氮化鈦（TiN）、氮化鈦鋁（TiAlN）或鈦鋁（TiAl）。
功函數層207可以局部包含功函數調整元素。例如，功函數層207可以包括摻雜的高功函數層107H’和未摻雜的低功函數層107L。摻雜的高功函數層107H’可以摻雜有高功函數調整元素。未摻雜的低功函數層107L可以不摻雜有高功函數調整元素和低功函數調整元素。具體而言，未摻雜的低功函數層107L可以僅指的是具有比摻雜的高功函數層107H’低的功函數的層，並且未摻雜的低功函數層107L可以不摻雜有低功函數調整元素或高功函數調整元素。未摻雜的低功函數層107L和摻雜的高功函數層107H’可以是延續層。
為了形成摻雜的高功函數層107H’，功函數層207可以局部摻雜有高功函數調整元素。例如，功函數層207可以摻雜有氧、氮、鋁或它們的組合。高功函數調整元素可以經由摻雜工序（諸如非傾斜離子注入工序或等離子體摻雜工序）來摻雜。例如，摻雜的高功函數層107H’可以經由垂直注入高功函數調整元素而局部地形成在功函數層207上。在本文中，由於不執行垂直注入的其它區域未摻雜有高功函數調整元素，所以其它區域可以保留為未摻雜的低功函數層107L。根據本發明的另一個實施例，摻雜的高功函數層107H’可以經由高功函數調整元素的直接等離子體摻雜工序來形成。氧和氮可以經由等離子體摻雜工序或非傾斜離子注入工序來單獨摻雜。鋁可以經由非傾斜離子注入工序來摻雜。
如上所述，摻雜的高功函數層107H’可以經由非傾斜離子注入工序或等離子體摻雜工序來形成。非傾斜離子注入工序可以在相對於底通道110B的表面的垂直方向上執行。非傾斜離子注入工序可以平行於側通道110S執行。摻雜的高功函數層107H’可以包括：摻雜有氧的氮化鈦、摻雜有氮的氮化鈦或摻雜有鋁的氮化鈦。未摻雜的低功函數層107L可以包括未摻雜的氮化鈦。
大部分摻雜的高功函數層107H’和底通道110B可以彼此重疊。摻雜的高功函數層107H’可以不與側通道110S重疊。未摻雜的低功函數層107L可以與側通道110S重疊。未摻雜的低功函數層107L可以不與底通道110B重疊。未摻雜的低功函數層107L的上部可以與第一摻雜區111和第二摻雜區112重疊。在本文中，未摻雜的低功函數層107L和側通道110S可以在水平方向上彼此重疊。未摻雜的低功函數層107L可以與側通道110S完全重疊。結果，側通道110S的閾值電壓可以由未摻雜的低功函數層107L的功函數主導控制。摻雜的高功函數層107H’和底通道110B可以在垂直方向上彼此重疊。摻雜的高功函數層107H’可以與底通道110B完全重疊。結果，底通道110B的閾值電壓可以由摻雜的高功函數層107H’的功函數主導控制。
摻雜的高功函數層107H’可以具有能夠改變底通道110B的閾值電壓的功函數。未摻雜的低功函數層107L可以具有能夠改變側通道110S的閾值電壓的功函數。例如，可以透過摻雜的高功函數層107H’來增加底通道110B的閾值電壓，而可以透過未摻雜的低功函數層107L來抑制側通道110S的閾值電壓的增加。摻雜的高功函數層107H’可以具有大約高於4.5eV的高功函數。未摻雜的低功函數層107L可以具有大約低於4.5eV的低功函數。
摻雜的高功函數層107H’可以被形成為與第一摻雜區111和第二摻雜區112垂直間隔開第一高度H1，第一高度H1可以與側通道110S的高度相同。第一高度H1可以被限定為第一摻雜區111和第二摻雜區112的底表面與閘溝槽105的最低部分之間的高度。摻雜的高功函數層107H’可以覆蓋閘溝槽105的大部分最低部分。此外，未摻雜的低功函數層107L與第一摻雜區111和第二摻雜區112可以彼此重疊第二高度H2。第一高度H1可以比第二高度H2長。如上所述，未摻雜的低功函數層107L不僅可以與第一摻雜區111和第二摻雜區112充分重疊，還可以與側通道110S充分重疊。
圖3B中所示的半導體裝置200F的一些組成部分可以與在圖3A中所示的半導體裝置200的那些組成部分相同。根據本發明實施例的修改示例的半導體裝置200F還可以包括鰭區104F。
圖4A是根據本發明的一個實施例的半導體裝置的截面圖。圖4B是根據本發明的一個實施例的半導體裝置的截面圖。
參見圖4A，根據本發明的實施例的半導體裝置300的一些組成部分可以與半導體裝置100和半導體裝置200的那些組成部分相同。半導體裝置300可以包括：基底101、隔離層102、主動區104、閘溝槽105、通道區110、埋藏閘結構300G、第一摻雜區111和第二摻雜區112。埋藏閘結構300G可以包括：閘電介質層106、埋藏閘電極BG3和覆蓋層109。埋藏閘電極BG3可以包括功函數層307和閘導電層108。功函數層307可以包括摻雜的高功函數層107H’和摻雜的低功函數層107L’。通道區110可以包括底通道110B和側通道110S。
在下文中，詳細地描述了功函數層307。
功函數層307可以包括導電材料。功函數層307可以包括氮化鈦（TiN）。
功函數層307可以包含不同的功函數調整元素。功函數層307可以包括摻雜的高功函數層107H’和摻雜的低功函數層107L’。摻雜的高功函數層107H’可以摻雜有高功函數調整元素，而摻雜的低功函數層107L’可以摻雜有低功函數調整元素。
為了形成摻雜的低功函數層107L’，功函數層107可以局部摻雜有低功函數調整元素。例如，功函數層107可以摻雜有碳、氫或它們的組合。低功函數調整元素可以經由諸如傾斜離子注入的摻雜工序來摻雜。例如，摻雜的低功函數層107L’可以經由低功函數調整元素的傾斜離子注入而局部地形成在功函數層307上。摻雜的低功函數層107L’可以包括：摻雜有碳的氮化鈦、摻雜有氫的氮化鈦或摻雜有碳和氫的氮化鈦。
為了形成摻雜的高功函數層107H’，功函數層307可以局部摻雜有高功函數調整元素。例如，功函數層307可以摻雜有氧、氮、鋁或它們的組合。高功函數調整元素可以經由摻雜工序（諸如非傾斜離子注入工序或等離子體摻雜工序）來摻雜。例如，摻雜的高功函數層107H’可以經由高功函數調整元素的垂直注入而局部地形成在功函數層307上。根據本發明的另一個實施例，摻雜的高功函數層107H’可以經由高功函數調整元素的直接等離子體摻雜工序來形成。氧和氮可以經由等離子摻雜工序或非傾斜離子注入工序來單獨摻雜。鋁可以經由非傾斜離子注入工序來摻雜。摻雜的高功函數層107H’可以經由非傾斜離子注入工序或等離子體摻雜工序來形成。非傾斜離子注入工序可以在相對於底通道110B表面的垂直方向上執行。非傾斜離子注入工序可以平行於側通道110S執行。摻雜的高功函數層107H’可以包括：摻雜有氧的氮化鈦、摻雜有氮的氮化鈦、摻雜有鋁的氮化鈦或它們的組合。
圖4B中所示的半導體裝置300F的一些組成部分可以與圖4A中所示的半導體裝置300的那些組成部分相同。根據本發明的實施例的半導體裝置300F還可以包括鰭區104F。
根據上述本發明的實施例，大部分未摻雜的高功函數層107H和摻雜的高功函數層107H’與底通道110B可以彼此重疊。未摻雜的高功函數層107H和摻雜的高功函數層107H’可以不與側通道110S重疊。未摻雜的低功函數層107L和摻雜的低功函數層107L’可以與側通道110S重疊。未摻雜的低功函數層107L和摻雜的低功函數層107L’可以不與底通道110B重疊。未摻雜的低功函數層107L和摻雜低功函數層107L’的上部可以與第一摻雜區111和第二摻雜區112重疊。在本文中，未摻雜的低功函數層107L和摻雜的低功函數層107L’可以在水平方向上與側通道110S重疊。未摻雜的低功函數層107L和摻雜的低功函數層107L’可以與側通道110S完全重疊。結果，側通道110S的閾值電壓可以由未摻雜的低功函數層107L和摻雜的低功函數層107L’的低功函數主導控制。未摻雜的高功函數層107H和摻雜的高功函數層107H’與底通道110B可以在垂直方向上彼此重疊。未摻雜的高功函數層107H和摻雜的高功函數層107H’可以與底通道110B完全重疊。結果，底通道110B的閾值電壓可以由未摻雜的高功函數層107H和摻雜的高功函數層107H’的高功函數主導控制。
圖5A是根據本發明的一個實施例的半導體裝置的截面圖。圖5B是根據本發明實施例的修改示例的半導體裝置的截面圖。
參見5A，根據本發明的第五實施例的半導體裝置400的一些組成部分可以與半導體裝置100的那些組成部分相同。半導體裝置400可以包括：基底101、隔離層102、主動區104、閘溝槽105、通道區110、埋藏閘結構400G、第一摻雜區111和第二摻雜區112。埋藏閘結構400G可以包括：閘電介質層106、埋藏閘電極BG4和覆蓋層109。埋藏閘電極BG4可以包括：功函數層407、閘導電層108、阻擋層113和矽基低功函數層114。功函數層407可以包括未摻雜的高功函數層107H和摻雜的低功函數層107L’。通道區110可以包括底通道110B和側通道110S。
未摻雜的高功函數層107H可以包括未摻雜的氮化鈦。摻雜的低功函數層107L’可以包括摻雜的氮化鈦。矽基低功函數層114可以包括多晶矽。例如，摻雜的低功函數層107L’可以包括：碳摻雜的氮化鈦、氫摻雜的氮化鈦或它們的組合。矽基低功函數層114可以包括摻雜有N型雜質的多晶矽，即為N摻雜的多晶矽層。例如，矽基低功函數層114可以包括砷（As）摻雜的多晶矽層和磷（P）摻雜的多晶矽層。
未摻雜的高功函數層107H可以與底通道110B重疊。摻雜的低功函數層107L’可以與側通道110S重疊。矽基低功函數層114可以在水平方向上與第一摻雜區111和第二摻雜區112重疊。摻雜的低功函數層107L’可以在水平方向上不與第一摻雜區111和第二摻雜區112重疊。未摻雜的高功函數層107H可以形成為與第一摻雜區111和第二摻雜區112垂直間隔開第一高度H11。第一高度H11可以與側通道110S的高度相同。第一高度H11可以被限定為第一摻雜區111和第二摻雜區112的底表面與閘溝槽105的最下部分之間的高度。未摻雜的高功函數層107H可以覆蓋閘溝槽105的大部分最低部分。同時，矽基低功函數層114可以與第一摻雜區111和第二摻雜區112重疊第二高度H12。第一高度H11可以比第二高度H12長。如上所述，摻雜的低功函數層107L’可以與側通道110S完全重疊。
可以在矽基低功函數層114和閘導電層108之間形成阻擋層113。阻擋層113可以覆蓋閘導電層108和摻雜的低功函數層107L’的表面。阻擋層113可以包括氮化鈦。阻擋層113可以由未摻雜的氮化鈦製成。阻擋層113可以防止矽基低功函數層114與閘導電層108之間的擴散。
因為矽基低功函數層114具有低功函數，所以可以抑制第一摻雜區111和第二摻雜區112中的閘導致汲極洩漏（GIDL）。
由於摻雜的低功函數層107L’與側通道110S完全重疊，所以可以防止關閉態洩漏。
未摻雜的高功函數層107H可以與底通道110B完全重疊。因此，底通道110B的閾值電壓可以由未摻雜的高功函數層107H的功函數主導控制。
參見圖5B，根據本發明實施例的半導體裝置400F的一些組成部分可以與圖5A中示出的半導體裝置400的那些組成部分相同。半導體裝置400F還可以包括鰭區104F。
圖6A是根據本發明的一個實施例的半導體裝置的截面圖。圖6B是根據本發明實施例的修改示例的半導體裝置的截面圖。
參見圖6A，根據本發明的第六實施例的半導體裝置500的一些組成部分可以與半導體裝置100的那些組成部分相同。半導體裝置500可以包括：基底101、隔離層102、主動區104、閘溝槽105、通道區110、埋藏閘結構500G、第一摻雜區111和第二摻雜區112。埋藏閘結構500G可以包括：閘電介質層106、埋藏閘電極BG5和覆蓋層109。埋藏閘電極BG5可以包括：功函數層507、閘導電層108、阻擋層113和矽基低功函數層114。功函數層507可以包括摻雜的高功函數層107H’和未摻雜的低功函數層107L。通道區110可以包括底通道110B和側通道110S。
摻雜的高功函數層107H’可以包括摻雜的氮化鈦。未摻雜的低功函數層107L可以包括未摻雜的氮化鈦。矽基低功函數層114可以包括多晶矽。例如，摻雜高功函數層107H’可以包括：氧摻雜的氮化鈦、氮摻雜的氮化鈦或鋁摻雜的氮化鈦。矽基低功函數層114可以包括摻雜有N型雜質的多晶矽，即為N摻雜的多晶矽層。
摻雜的高功函數層107H’可以與底通道110B重疊。未摻雜的低功函數層107L可以與側通道110S重疊。矽基低功函數層114可以與第一摻雜區111和第二摻雜區112重疊。未摻雜的低功函數層107L可以不與第一摻雜區111和第二摻雜區112重疊。
可以在矽基低功函數層114和閘導電層108之間形成阻擋層113。阻擋層113可以包括氮化鈦。阻擋層113可以是未摻雜的氮化鈦。阻擋層113可以防止矽基低功函數層114與閘導電層108之間的擴散。
因為矽基低功函數層114具有低功函數，所以可以抑制第一摻雜區111和第二摻雜區112中的閘導致汲極洩漏（GIDL）。
由於未摻雜的低功函數層107L與側通道110S完全重疊，所以可以防止關閉態洩漏。
摻雜的高功函數層107H’可以與底通道110B完全重疊。因此，底通道110B的閾值電壓可以由摻雜的高功函數層107H’的功函數主導控制。
參見圖6B，根據本發明的第六實施例的半導體裝置500F的一些組成部分可以與圖6A所示的半導體裝置500的那些組成部分相同。半導體裝置500F還可以包括鰭區104F。
圖7A是根據本發明的一個實施例的半導體裝置的截面圖。圖7B是根據本發明實施例的半導體裝置的截面圖。
參見圖7A，根據本發明實施例的半導體裝置600的一些組成部分可以與半導體裝置100的那些組成部分相同。半導體裝置600可以包括：基底101、隔離層102、主動區104、閘溝槽105、通道區110、埋藏閘結構600G、第一摻雜區111和第二摻雜區112。埋藏閘結構600G可以包括：閘電介質層106、埋藏閘電極BG6和覆蓋層109。埋藏閘電極BG6可以包括：功函數層607、閘導電層108、阻擋層113和矽基低功函數層114。功函數層607可以包括摻雜的高功函數層107H’和摻雜的低功函數層107L’。通道區110可以包括底通道110B和側通道110S。
摻雜的高功函數層107H’可以包括摻雜的氮化鈦。摻雜的低功函數層107L’可以包括摻雜的氮化鈦。矽基低功函數層607L可以包括多晶矽。例如，摻雜高功函數層107H’可以包括：氧摻雜的氮化鈦、氮摻雜的氮化鈦或鋁摻雜的氮化鈦。摻雜的低功函數層107L’可以包括：碳摻雜的氮化鈦、氫摻雜的氮化鈦或它們的組合。矽基低功函數層114可以包括摻雜有N型雜質的多晶矽，即為N摻雜的多晶矽層。
摻雜的高功函數層107H’可以與底通道110B重疊。摻雜的低功函數層107L’可以與側通道110S重疊。矽基低功函數層114可以與第一摻雜區111和第二摻雜區112重疊。摻雜的低功函數層107L’可以不與第一摻雜區111和第二摻雜區112重疊。
可以在矽基低功函數層114和閘導電層108之間形成阻擋層113。阻擋層113可以包括氮化鈦。阻擋層113可以由未摻雜的氮化鈦製成。阻擋層113可以防止矽基低功函數層114與閘導電層108之間的擴散。
由於矽基低功函數層114具有低功函數，所以可以抑制第一摻雜區111和第二摻雜區112中的閘導致汲極洩漏（GIDL）。
由於摻雜的低功函數層107L’與側通道110S完全重疊，所以可以防止關閉態洩漏。
摻雜的高功函數層107H’可以與底通道110B完全重疊。因此，底通道110B的閾值電壓可以由摻雜的高功函數層107H’的功函數主導控制。
參見圖7B，根據本發明的實施例的半導體裝置600F的一些組成部分可以與圖7A中示出的半導體裝置600的那些組成部分相同。半導體裝置600F還可以包括鰭區104F。
在本發明的上述實施例中，未摻雜的高功函數層107H和摻雜的高功函數層107H’以及未摻雜的低功函數層107L和摻雜的低功函數層107L’可以是阻擋層。因此，埋藏閘結構100G~600G可以具有阻擋層設置在閘導電層108與閘電介質層106之間的結構。
在本發明的以上實施例中，未摻雜的高功函數層107H和未摻雜的低功函數層107L可以包括氮化鈦鋁（TiAlN）或鈦鋁（TiAl）。摻雜的高功函數層107H’可以包括：氧摻雜的氮化鈦鋁（TiAlN）、氮摻雜的氮化鈦鋁（TiAlN）、富鋁摻雜的氮化鈦鋁（TiAlN）、氧摻雜的鈦鋁（TiAl）、氮摻雜的鈦鋁（TiAl）或富鋁摻雜的鈦鋁（TiAl）。摻雜的低功函數層107L’可以包括：碳摻雜的氮化鈦鋁（TiAlN）、氫摻雜的氮化鈦鋁（TiAlN）、碳摻雜的鈦鋁（TiAl）或者氫摻雜的鈦鋁（TiAl）。
圖8A是根據本發明的一個實施例的半導體裝置的截面圖。圖8B至圖8F是示出了根據本發明實施例的半導體裝置的截面圖。
本發明的以下實施例描述了無阻擋層埋藏閘結構。無阻擋層埋藏閘結構可以不包括閘導電層和閘電介質層之間的阻擋層。閘導電層可以由不侵蝕閘電介質層的材料形成。例如，埋藏閘電極可以僅由例如閘導電層的材料形成。閘導電層可以由氮化鈦製成。僅由氮化鈦製成的埋藏閘電極BG可以被稱為「僅TiN的BG」。由於氮化鈦在其內部不含氟，因此不會侵蝕閘電介質層。
參見圖8A，根據本發明實施例的半導體裝置700的一些組成部分可以與半導體裝置100的那些組成部分相同。半導體裝置700可以包括：基底101、隔離層102、主動區104、鰭區104F、閘溝槽105、通道區110、埋藏閘結構700G、第一摻雜區111以及第二摻雜區112。埋藏閘結構700G可以包括：閘電介質層106、埋藏閘電極BG7和覆蓋層109。埋藏閘電極BG7可以包括：第一閘導電層707H、第二閘導電層707L’和第三閘導電層708。第一閘導電層707H和第二閘導電層707L’可以保形地形成在閘電介質層106之上。第一閘導電層707H和第二閘導電層707L’可以形成延續體。設置在第一閘導電層707H和第二閘導電層707L’之上的第三閘導電層708可以填充閘溝槽105。第一閘導電層707H、第二閘導電層707L’和第三閘導電層708可以分別包括氮化鈦。
第二閘導電層707L’可以包括摻雜的氮化鈦。例如，第二閘導電層707L’可以包括：碳摻雜的氮化鈦，氫摻雜的氮化鈦或它們的組合。第一閘導電層707H和第三閘導電層708可以不摻雜有功函數調整元素，例如碳或氫。因此，第一閘導電層707H和第三閘導電層708可以包括未摻雜的氮化鈦。
參見圖8B，埋藏閘電極BG7可以包括：第一閘導電層707H’、第二閘導電層707L和第三閘導電層708。第一閘導電層707H’、第二閘導電層707L和第三閘導電層708可以分別包括氮化鈦。
第一閘導電層707H’可以包括摻雜的氮化鈦。例如，第一閘導電層707H’可以包括：氧摻雜的氮化鈦、氮摻雜的氮化鈦或者鋁摻雜的氮化鈦。第二閘導電層707L和第三閘導電層708可以不摻雜有功函數調整元素，例如氧、氮或鋁。因此，第二閘導電層707L和第三閘導電層708可以包括未摻雜的氮化鈦。
參見圖8C，埋藏閘電極BG7可以包括：第一閘導電層707H’、第二閘導電層707L’和第三閘導電層708。第一閘導電層707H’、第二閘導電層707L’和第三閘導電層708可以分別包括氮化鈦。
第一閘導電層707H’可以包括摻雜的氮化鈦。例如，第一閘導電層707H’可以包括：氧摻雜的氮化鈦、氮摻雜的氮化鈦或者鋁摻雜的氮化鈦。第二閘導電層707L’可以包括：碳摻雜的氮化鈦、氫摻雜的氮化鈦或它們的組合。第三閘導電層708可以不摻雜有功函數調整元素，例如碳、氫、氧、氮或鋁。因此，第三閘導電層708可以包括未摻雜的氮化鈦。
參見圖8A至圖8C，第一閘導電層707H和第一閘導電層707H’可以被形成為與第一摻雜區111和第二摻雜區112垂直間隔開第一高度H1。第一高度H1可以與側通道110S的高度相同。第一高度H1可以被限定為第一摻雜區111和第二摻雜區112的底表面與閘溝槽105的最下部分之間的高度。第一閘導電層707H和第一閘導電層707H’可以覆蓋閘溝槽105的大部分最下部分。第二閘導電層707L和第二閘導電層707L’的上部可以與第一摻雜區111和第二摻雜區112重疊第二高度H2。第一高度H1可以比第二高度H2長。第二閘導電層707L和第二閘導電層707L’可以與側通道110S重疊第一高度H1。因此，第二閘導電層707L和第二閘導電層707L’可以與側通道110S完全重疊。如上所述，第二閘導電層707L和第二閘導電層707L’不僅可以與第一摻雜區111和第二摻雜區112充分重疊，而且還可以與側通道110S充分重疊。
參見圖8D，埋藏閘電極BG7可以包括：第一閘導電層707H、第二閘導電層707L’、第三閘導電層708和矽基低功函數層714。第一閘導電層707H、第二閘導電層707L’和第三閘導電層708可以分別包括氮化鈦。第二閘導電層707L’可以包括摻雜的氮化鈦。例如，第二閘導電層707L’可以包括：碳摻雜的氮化鈦、氫摻雜的氮化鈦或它們的組合。第一閘導電層707H和第三閘導電層708可以不摻雜有碳或氫。因此，第一閘導電層707H和第三閘導電層708可以包括未摻雜的氮化鈦。矽基低功函數層714可以包括摻雜有N型雜質的多晶矽，即為N摻雜的多晶矽層。例如，矽基低功函數層714可以包括砷（As）摻雜的多晶矽層或磷（P）摻雜的多晶矽層。第一閘導電層707H可以形成為與第一摻雜區111和第二摻雜區112垂直間隔開第一高度H21。第一高度H21可以與側通道110S的高度相同。第一高度H21可以被限定為第一摻雜區111和第二摻雜區112的底表面與閘溝槽105的最下部分之間的高度。第一閘導電層707H可以覆蓋閘溝槽105的大部分最下部分。此外，矽基低功函數層714可以與第一摻雜區111和第二摻雜區112重疊第二高度H22。第一高度H21可以比第二高度H22長。如上所述，第二閘導電層707L’可以與側通道110S完全重疊。
參見圖8E，埋藏閘電極BG7可以包括：第一閘導電層707H’、第二閘導電層707L、第三閘導電層708和矽基低功函數層714。第一閘導電層707H’、第二閘導電層707L和第三閘導電層708可以分別包括氮化鈦（TiN）。第一閘導電層707H’可以包括摻雜的氮化鈦。例如，第一閘導電層707H’可以包括：氧摻雜的氮化鈦、氮摻雜的氮化鈦或者鋁摻雜的氮化鈦。第二閘導電層707L和第三閘導電層708可以不摻雜有功函數調整元素，例如氧、氮或鋁。因此，第二閘導電層707L和第三閘導電層708可以包括未摻雜的氮化鈦。矽基低功函數層714可以包括摻雜有N型雜質的多晶矽，即為N摻雜的多晶矽層。例如，矽基低功函數層714可以包括砷（As）摻雜的多晶矽層或磷（P）摻雜的多晶矽層。
參見圖8F，埋藏閘電極BG7可以包括：第一閘導電層707H’、第二閘導電層707L’、第三閘導電層708以及矽基低功函數層714。第一閘導電層707H’、第二閘導電層707L’和第三閘導電層708可以分別包括氮化鈦。第一閘導電層707H’可以包括摻雜的氮化鈦。例如，第一閘導電層707H’可以包括：氧摻雜的氮化鈦、氮摻雜的氮化鈦或者鋁摻雜的氮化鈦。第二閘導電層707L’可以包括：碳摻雜的氮化鈦、氫摻雜的氮化鈦或它們的組合。第三閘導電層708可以不摻雜有功函數調整元素，例如碳、氫、氧、氮或鋁。因此，第三閘導電層708可以包括未摻雜的氮化鈦。矽基低功函數層714可以包括摻雜有N型雜質的多晶矽，即為N摻雜的多晶矽層。例如，矽基低功函數層714可以包括砷（As）摻雜的多晶矽層或磷（P）摻雜的多晶矽層。
在圖8A至圖8F中示出的半導體裝置700還可以包括鰭區104F。此外，圖8D至圖8F中所示的半導體裝置700可以不包括矽基低功函數層714和第三閘導電層708之間的阻擋層。換言之，因為第三閘導電層708包括氮化鈦，所以可以基本上防止矽基低功函數層714和第三閘導電層708之間的擴散。
圖9示出了根據本發明實施例的半導體裝置100的應用示例。
參見圖9，示出了記憶體單元800。記憶體單元800可以包括：單元電晶體830、位元線840和記憶體元件850。單元電晶體830可以是根據本發明實施例的半導體裝置100。因此，單元電晶體830可以包括：埋藏字元線結構800G、通道區110、第一摻雜區111和第二摻雜區112。第一摻雜區111可以經由第一接觸插塞841電連接到位元線840。第二摻雜區112可以經由第二接觸插塞851電連接到記憶體元件850。埋藏字元線結構800G可以與埋藏閘結構（參見圖1B的「100G」）相同。埋藏字元線結構800G可以嵌入在閘溝槽105的內部。埋藏字元線結構800G可以包括閘電介質層106、埋藏字元線BWL和覆蓋層109。埋藏字元線BWL可以包括：未摻雜的高功函數層107H、摻雜的低功函數層107L’和閘導電層108。
單元電晶體830的埋藏字元線結構800G可以用從埋藏閘結構200G、埋藏閘結構300G、埋藏閘結構400G、埋藏閘結構500G、埋藏閘結構600G和埋藏閘結構700G之中選擇的一種埋藏閘結構來代替。此外，單元電晶體830還可以包括鰭區104F。
記憶體元件850可以是電容器。記憶體元件850可以包括與第二接觸插塞851接觸的儲存節點。儲存節點可以是圓柱形或柱形。電容器電介質層可以形成在儲存節點的表面上。電容器電介質層可以包括選自氧化鋯、氧化鋁和氧化鉿中的至少一種。例如，電容器電介質層可以具有層疊有第一氧化鋯、氧化鋁和第二氧化鋯的ZAZ結構。板節點可以形成在電容器電介質層之上。儲存節點和板節點可以包括含金屬材料。
根據本發明的另一個實施例，記憶體元件850可以包括可變電阻器。可變電阻器可以包括相變材料。相變材料可以包括選自硫族元素的碲（Te）和硒（Se）之中的至少一種。根據本發明的另一個實施例，可變電阻器可以包括過渡金屬氧化物。根據本發明的又一個實施例，可變電阻器可以是磁隧道結（Magnetic Tunnel Junction, MTJ）。
如上所述，記憶體單元800的埋藏字元線BWL可以包括：未摻雜的高功函數層107H、摻雜的低功函數層107L’和閘導電層108。當記憶體單元800被應用於動態隨機存取記憶體（DRAM）裝置時，可以改善擺動和閘導致汲極洩漏（GIDL）。因此，可以防止單元電晶體830的關閉態洩漏。最終，可以改善DRAM的刷新特性。
根據本發明實施例的半導體裝置可以應用於電子設備。電子設備可以包括多個半導體裝置。例如，電子設備可以包括：根據本發明的上述實施例的半導體裝置100、半導體裝置100F、半導體裝置200、半導體裝置200F、半導體裝置300、半導體裝置300F、半導體裝置400、半導體裝置400F、半導體裝置500、半導體裝置500F、半導體裝置600、半導體裝置600F和半導體裝置700之中的至少一個或更多個以及記憶體單元800。
包括在電子設備中的半導體裝置之中的至少一個半導體裝置可以包括形成在閘溝槽內部的埋藏閘結構。埋藏閘結構可以包括高功函數層和低功函數層。高功函數層和低功函數層可以與本發明的上述實施方式中的那些高功函數層和低功函數層相同。底通道的閾值電壓可以透過高功函數層來增加。側通道的閾值電壓可以被低功函數層抑制。此外，透過低功函數層可以改善閘導致汲極洩漏（GIDL）。因此，即使電子設備較小，電子設備也能夠實現快速的操作速度。
圖10A至圖10F是示出了用於製造根據第一示例的半導體裝置的方法的截面圖。在下文中，參照圖10A至圖10F描述了用於製造圖1A的半導體裝置100和圖2A的半導體裝置100F的方法的示例。
參見10A，隔離層12可以形成在基底11中。隔離層12可以限定主動區14。隔離層12可以透過淺溝槽隔離（Shallow Trench Isolation, STI）工序形成。STI工序可以執行如下。可以透過刻蝕基底11來形成隔離溝槽13。隔離溝槽13可以填充有隔離材料，因此可以形成隔離層12。隔離層12可以包括：氧化矽、氮化矽或它們的組合。可以執行化學氣相沉積（Chemical Vapor Deposition, CVD）工序或其它沉積工序以用隔離材料來填充隔離溝槽13。在本文中，可以額外地執行諸如化學機械拋光（Chemical Mechanical Polishing, CMP）的平坦化工序。
可以在基底11之上形成硬掩模層15。硬掩模層15可以由相對於基底11具有刻蝕選擇性的材料形成。硬掩模層15可以包括氧化矽。硬掩模層15可以包括TEOS（四乙氧基矽烷）。
可以在基底11的內部形成閘溝槽16。閘溝槽16可以具有橫穿主動區14和隔離層12的線形狀。為了閘溝槽16，可以在基底11之上形成掩模圖案（未示出），並且可以透過將掩模圖案作為刻蝕掩模來執行刻蝕工序。閘溝槽16可以形成為比隔離溝槽13淺。閘溝槽16的深度可以足夠深以擴大將在隨後形成的埋藏閘電極的平均截面積。因此，埋藏閘電極的電阻可能會降低。閘溝槽16的底部邊緣可以具有彎曲的形狀。透過將閘溝槽16的底部形成為具有彎曲的形狀，可以最小化閘溝槽16的底部中的不均勻性，並且因此，可以容易地填充閘電極。此外，透過將閘溝槽16的底部形成為彎曲的形狀，可以從閘溝槽16的底部去除直角邊緣，從而減輕電場的集中。
可以形成鰭區14F。鰭區14F可以透過使隔離層12凹陷來形成。
隨後，可以沿著閘溝槽16的輪廓來限定通道區18。例如，側通道18S可以被限定在閘溝槽16的外側壁上，而底通道18B可以被限定在閘溝槽16的外側壁上。底通道18B可以被限定在鰭區14F的上部和內側壁上。
作為用於限定底通道18B和側通道18S的一種方法，可以執行通道摻雜工序。通道摻雜工序可以在閘溝槽16的底部和側壁上執行。另外，可以在閘溝槽16的底部上執行局部通道摻雜工序。在執行通道摻雜工序時，可以控制摻雜濃度。換言之，當隨後形成功函數層時，可以減少通道摻雜濃度或者可以省略通道摻雜工序。具體地，可以減小局部通道摻雜濃度或者可以省略局部通道摻雜工序。
閘電介質層17可以形成在閘溝槽16的底表面和內側壁之上。在形成閘電介質層17之前，可以對由刻蝕工序引起的閘溝槽16的表面上的損壞進行處理。例如，在經由熱氧化工序形成犧牲氧化物之後，可以去除犧牲氧化物。
閘電介質層17可以透過熱氧化工序來形成。根據本發明的另一個實施例，閘電介質層17可以經由化學氣相沉積（CVD）工序或原子層沉積（Atomic Layer Deposition, ALD）工序來形成。閘電介質層17可以包括：高電介質材料、氧化物、氮化物、氮氧化物或它們的組合。高電介質材料可以包括含鉿材料。含鉿材料可以包括：鉿氧化物、鉿矽氧化物、鉿矽氮氧化物、或它們的組合。根據本發明的另一個實施例，高電介質材料可以包括：鑭氧化物、鑭鋁氧化物、鋯氧化物、鋯矽氧化物、鋯矽氮氧化物、鋁氧化物及其組合。此外，可以選擇性地使用其它已知的高電介質材料來代替上述的高電介質材料。
根據本發明的另一個實施例，可以透過沉積然後自由基氧化內襯多晶矽層來形成閘電介質層17。
根據本發明的又一個實施例，可以透過沉積然後自由基氧化內襯氮化矽層來形成閘電介質層17。
參見圖10B，可以在閘電介質層17之上形成功函數層19A。功函數層19A可以保形地形成在閘電介質層17的表面之上。功函數層19A可以包括導電材料。功函數層19A可以經由化學氣相沉積（CVD）工序和原子層沉積（ALD）工序來形成。功函數層19A可以是薄層。例如，功函數層19A可以是沿著閘溝槽16的內側壁形成為均勻厚度的延續層。功函數層19A可以包括具有比多晶矽層更低電阻的材料。功函數層19A可以由金屬基的材料製成。功函數層19A可以作為用於防止隨後的閘導電層的雜質擴散到閘電介質層17中的阻擋層。功函數層19A可以是金屬氮化物層。功函數層19A可以包括氮化鈦（TiN）。功函數層19A可以包括具有化學計量組成比（stoichiometric composition ratio）的氮化鈦。此外，功函數層19A可以包括未摻雜的氮化鈦。
參見圖10C，可以執行低功函數調整元素摻雜工序20L。經由低功函數調整元素摻雜工序20L，功函數層19A可以局部地摻雜有低功函數調整元素。低功函數調整元素可以指的是用於將功函數層19A建構為低功函數的材料。低功函數調整元素可以包括碳、氫或它們的組合。
經由低功函數調整元素摻雜工序20L，功函數層19A可以局部地包括低功函數調整元素。例如，可以經由低功函數調整元素摻雜工序20L來形成低功函數層19L’。因此，功函數層19A可以被分成高功函數層19H和低功函數層19L’。高功函數層19H可以不摻雜有低功函數調整元素。此外，高功函數層19H可以不摻雜有高功函數調整元素。另外，高功函數層19H可以具有功函數層19A的固有功函數。因此，高功函數層19H可以指的是具有比低功函數層19L’高的功函數的層，並且可以不摻雜有高功函數調整元素。低功函數層19L’和高功函數層19H可以是延續層。低功函數層19L’可以形成在硬掩模層15的側壁和上表面上。
如上所述，低功函數層19L’可以經由低功函數調整元素摻雜工序20L來形成。總之，為了形成低功函數層19L’，低功函數調整元素可以被局部摻雜。例如，可以經由低功函數調整元素摻雜工序20L來將碳、氫或它們的組合摻雜到低功函數層19L’中。低功函數調整元素可以經由諸如傾斜注入工序的摻雜工序來摻雜。例如，低功函數層19L’可以經由低功函數調整元素的傾斜注入而局部地形成在功函數層19A上。在本文中，由於功函數層19A的其中不執行傾斜注入的一部分未摻雜有低功函數調整元素，所以該部分可以保留為高功函數層19H。低功函數層19L’可以包括摻雜的氮化鈦。換言之，低功函數層19L’可以包括：碳摻雜的氮化鈦、氫摻雜的氮化鈦或它們的組合。高功函數層19H可以包括未摻雜有碳或氫的未摻雜的氮化鈦（TiN）。在一些實施例中，低功函數調整元素可以以從大約3KeV至大約5KeV的注入能量來注入。在一些實施例中，低功函數調整元素可以以從大約1×1014 個原子/cm2 至大約5×1015 個原子/cm2 的劑量來注入。
低功函數層19L’可以經由傾斜注入工序來形成。傾斜注入工序中的傾斜角度可以以大部分的低功函數層19L’和側通道18S可以彼此重疊的方式進行調整。低功函數層19L’可以不與底通道18B重疊。高功函數層19H可以與底通道18B重疊。高功函數層19H可以不與側通道18S重疊。
參見圖10D，可以形成低電阻層21A。低電阻層21A可以在高功函數層19H和低功函數層19L’之上填充閘溝槽16。低電阻層21A可以由金屬基材料形成。低電阻層21A可以包括鎢層。
參見圖10E，可以形成埋藏閘電極BG10。為了形成埋藏閘電極BG10，低功函數層19L’和低電阻層21A可以經由回蝕工序而凹陷。埋藏閘電極BG10可以形成在比主動區14的上表面低的水平面處。因此，埋藏閘電極BG10可以定位於閘溝槽16的內部。在執行回蝕工序之前，可以預先執行諸如化學機械拋光（CMP）的平坦化工序。可以經由低電阻層21A的CMP工序和回蝕工序來形成閘導電層21。低功函數層19L’可以經由CMP工序和回蝕工序而僅保留在閘溝槽16的內部。高功函數層19H可以不被暴露於回蝕工序和CMP工序。
埋藏閘電極BG10可以包括：高功函數層19H、低功函數層19L’和閘導電層21。低功函數層19L’可以接觸閘導電層21的側壁。高功函數層19H可以與閘導電層21的底表面接觸。高功函數層19H和低功函數層19L’可以形成延續體。閘導電層21的上表面和低功函數層19L’的上表面可以形成在相同的水平處。
參見圖10F，可以在埋藏閘電極BG10之上形成覆蓋層22。覆蓋層22可以包括電介質材料。閘溝槽16可以在埋藏閘電極BG10之上填充有覆蓋層22。覆蓋層22可以包括氮化矽。隨後，覆蓋層22可以被平坦化以暴露出基底11的上表面。根據本發明的另一個實施例，覆蓋層22可以包括氧化矽。根據本發明的又一個實施例，覆蓋層22可以具有氮化物-氧化物-氮化物（NON）結構。
當形成覆蓋層22時，可以形成埋藏閘結構。埋藏閘結構可以包括：閘電介質層17、高功函數層19H、低功函數層19L’、閘導電層21和覆蓋層22。
隨後，可以形成第一摻雜區23和第二摻雜區24。第一摻雜區23和第二摻雜區24可以經由諸如注入工序的摻雜工序來形成。第一摻雜區23和第二摻雜區24可以具有相同的深度。根據本發明的另一個實施例，第一摻雜區23可以比第二摻雜區24深。通道區18可以限定在第一摻雜區23和第二摻雜區24之間。換言之，通道區18可以包括側通道18S和底通道18B。第一摻雜區23和第二摻雜區24可以使得側通道18S的高度比其初始高度低，所述初始高度是初始形成側通道18S時側通道18S的高度。
第一摻雜區23和第二摻雜區24可以具有與低功函數層19L’的上部水平地重疊的深度。此外，第一摻雜區23和第二摻雜區24可以設置在與高功函數層19H在垂直方向上充分間隔開的深度處。
低功函數層19L’和側通道18S可以在水平方向上彼此重疊。低功函數層19L’可以與側通道18S完全重疊。結果，側通道18S的閾值電壓可以由低功函數層19L’的低功函數主導控制。高功函數層19H和底通道18B可以彼此垂直地重疊。高功函數層19H可以與底通道18B完全重疊。結果，底通道18B的閾值電壓可以由高功函數層19H的高功函數主導控制。高功函數層19H可以具有大約高於4.5eV的高功函數。低功函數層19L可以具有大約低於4.5eV的功函數。
圖11A至圖11C是示出了用於製造根據第二示例的半導體裝置的方法的截面圖。在下文中，參照圖11A至圖11C描述了用於製造圖3A的半導體裝置200和圖3B的半導體裝置200F的方法的示例。
首先，經由圖10A和圖10B中描述的方法，可以形成功函數層19A。功函數層19A可以被保形地形成。功函數層19A可以包括氮化鈦。
隨後，參見圖11A，可以執行高功函數調整元素摻雜工序20H。經由高功函數調整元素摻雜工序20H，功函數層19A可以局部地摻雜有高功函數調整元素。高功函數調整元素可以將功函數層19A的功函數建構為比其固有的功函數高的功函數。高功函數調整元素可以指的是用於將功函數層19A的功函數建構為高功函數的材料。高功函數調整元素可以包括氧、氮、鋁或它們的組合。
經由高功函數調整元素摻雜工序20H，功函數層19A可以局部地包括高功函數調整元素。例如，可以經由高功函數調整元素摻雜工序20H來形成高功函數層19H’。因此，功函數層19A可以被分成高功函數層19H’和低功函數層19L。高功函數層19H’可以摻雜有高功函數調整元素。低功函數層19L可以不摻雜有高功函數調整元素。此外，低功函數層19L可以不摻雜有低功函數調整元素。另外，低功函數層19L可以具有功函數層19A的固有功函數。因此，低功函數層19L可以指的是具有比高功函數層19H’低的功函數的層，並且其可以不摻雜有低功函數調整元素。低功函數層19L和高功函數層19H’可以是延續層。
如上所述，高功函數層19H’可以經由高功函數調整元素摻雜工序20H來形成。簡言之，為了形成高功函數層19H’，可以局部地摻雜高功函數調整元素。例如，可以經由高功函數調整元素摻雜工序20H將氧、氮、鋁或它們的組合摻雜到高功函數層19H’中。高功函數調整元素可以經由諸如注入工序的摻雜工序來摻雜。例如，高功函數層19H’可以經由垂直注入高功函數調整元素而局部地形成在功函數層19A上。在本文中，由於功函數層19A的其中不執行注入的一部分未摻雜有高功函數調整元素，所以該部分可以保留為低功函數層19L。高功函數層19H’可以形成在硬掩模層15的側壁和上表面上。在一些實施例中，高功函數調整元素可以以從大約3KeV至大約5KeV的注入能量來注入。在一些實施例中，高功函數調整元素可以以大從約1×1014 個原子/cm2 至大約5×1015 個原子/cm2 的劑量來注入。在一些實施例中，高功函數調整元素摻雜工序20H可以使用等離子體摻雜（plasma doping, PLAD）來執行。例如，等離子摻雜可以以大約0.5KeV的能量和大約1×1016 個原子/cm2 的劑量來執行。
高功函數層19H’可以包括：氧摻雜的氮化鈦、氮摻雜的氮化鈦或鋁摻雜的氮化鈦。此外，高功函數層19H’可以包括摻雜的氮化鈦，其摻雜有選自氧、氮和鋁的組中的至少兩種或更多種元素。低功函數層19L可以包括未摻雜的氮化鈦（未摻雜的TiN），其未摻雜有氧、氮和鋁。
如上所述，高功函數層19H’可以經由垂直注入工序來形成。垂直注入工序的注入角度可以以大部分高功函數層19H’和底通道18B可以彼此重疊的方式進行調整。高功函數層19H’可以不與側通道18S重疊。低功函數層19L可以與底通道18B重疊。低功函數層19L可以不與側通道18S重疊。
參見圖11B，可以形成低電阻層21A。低電阻層21A可以在高功函數層19H’和低功函數層19L之上填充閘溝槽16。低電阻層21A可以由金屬基材料形成。低電阻層21A可以包括鎢層。
參見圖11C，可以形成埋藏閘電極BG20。為了形成埋藏閘電極BG20，低功函數層19L和低電阻層21A可以經由回蝕工序而凹陷。埋藏閘電極BG20可以形成在比主動區14的上表面低的水平處。因此，埋藏閘電極BG20可以定位於閘溝槽16的內部。在執行回蝕工序之前，可以預先執行諸如化學機械拋光（CMP）的平坦化工序。
經由低電阻層21A的CMP工序和回蝕工序，可以形成閘導電層21。低功函數層19L可以經由CMP工序和回蝕工序而僅保留在閘溝槽16的內部。高功函數層19H’可以不被暴露於回蝕工序和CMP工序中。
埋藏閘電極BG20可以包括：高功函數層19H’、低功函數層19L和閘導電層21。低功函數層19L可以與閘導電層21的側壁接觸。高功函數層19H’可以與閘導電層21的底表面接觸。高功函數層19H’和低功函數層19L可以形成延續體。閘導電層21的上表面和低功函數層19L的上表面可以形成在相同的水平處。
隨後，可以在埋藏閘電極BG20之上形成覆蓋層22。覆蓋層22可以包括電介質材料。閘溝槽16可以在埋藏閘電極BG20之上填充有覆蓋層22。覆蓋層22可以包括氮化矽。隨後，覆蓋層22可以被平坦化以暴露出基底11的上表面。根據本發明的另一個實施例，覆蓋層22可以包括氧化矽。根據本發明的又一個實施例，覆蓋層22可以具有氮化物-氧化物-氮化物（NON）結構。
當覆蓋層22形成時，可以形成埋藏閘結構。埋藏閘結構可以包括：閘電介質層17、高功函數層19H’、低功函數層19L、閘導電層21和覆蓋層22。
隨後，可以形成第一摻雜區23和第二摻雜區24。第一摻雜區23和第二摻雜區24可以透過諸如注入工序的摻雜工序來形成。第一摻雜區23和第二摻雜區24可以具有相同的深度。根據本發明的另一個實施例，第一摻雜區23可以比第二摻雜區24深。通道區18可以限定在第一摻雜區23和第二摻雜區24之間。換言之，通道區18可以包括側通道18S和底通道18B。第一摻雜區23和第二摻雜區24可以使得側通道18S的高度比其初始高度低，所述初始高度是初始形成側通道18S時的側通道18S的高度。
第一摻雜區23和第二摻雜區24可以具有與低功函數層19L的上部水平地重疊的深度。此外，第一摻雜區23和第二摻雜區24可以設置在與高功函數層19H’在垂直方向上充分間隔開的深度處。
低功函數層19L和側通道18S可以在水平方向上彼此重疊。低功函數層19L可以與側通道18S完全重疊。結果，側通道18S的閾值電壓可以由低功函數層19L的功函數主導控制。高功函數層19H’和底通道18B可以彼此垂直地重疊。高功函數層19H’可以與底通道18B完全重疊。結果，底通道18B的閾值電壓可以由高功函數層19H’的功函數主導控制。高功函數層19H’可以具有大約高於4.5eV的高功函數。低功函數層19L可以具有大約低於4.5eV的功函數。
圖12A至圖12C是示出了用於製造根據第三示例的半導體裝置的方法的截面圖。在下文中，參照圖12A至圖12C描述了製造圖4A的半導體裝置300和圖4B的半導體裝置300F的方法的示例。
首先，經由圖10A和圖10B中描述的方法，可以形成功函數層19A。可以保形地形成功函數層19A。功函數層19A可以包括氮化鈦。
隨後，參見圖12A，可以執行低功函數調整元素摻雜工序20L。經由低功函數調整元素摻雜工序20L，功函數層19A可以局部地摻雜有低功函數調整元素。低功函數調整元素可以將功函數層19A的功函數建構為比其固有的功函數低的功函數。低功函數調整元素可以包括碳、氫或它們的組合。
經由低功函數調整元素摻雜工序20L，低功函數層19L’可以局部地形成在功函數層19A中。低功函數調整元素可以經由諸如傾斜注入工序的摻雜工序來摻雜。在本文中，由於功函數層19A的其中不執行傾斜注入的一部分未摻雜有低功函數調整元素，所以該部分可以保留為未摻雜的功函數層19B。低功函數層19L’可以包括：碳摻雜的氮化鈦、氫摻雜的氮化鈦或它們的組合。未摻雜的功函數層19B可以包括未摻雜的氮化鈦（未摻雜的TiN）。
如上所述，低功函數層19L’可以經由傾斜注入工序來形成。傾斜注入工序的傾斜角度可以以大部分低功函數層19L’和側通道18S可以彼此重疊的方式進行調整。低功函數層19L’可以不與底通道18B重疊。未摻雜的功函數層19B可以與底通道18B重疊。未摻雜的功函數層19B可以不與側通道18S重疊。
參見圖12B，可以執行高功函數調整元素摻雜工序20H。經由高功函數調整元素摻雜工序20H，未摻雜的功函數層19B可以摻雜有高功函數調整元素。高功函數調整元素可以將未摻雜的功函數層19B的功函數建構為比其固有的功函數高的功函數。高功函數調整元素可以包括氧、氮、鋁或它們的組合。
未摻雜的功函數層19B可以被轉換成高功函數層19H’。高功函數層19H’可以摻雜有高功函數調整元素。高功函數層19H’可以具有比未摻雜的功函數層19B和低功函數層19L’高的功函數。低功函數層19L’可以未摻雜有高功函數調整元素。
低功函數層19L’和高功函數層19H’可以形成延續體。在硬掩模層15的側壁和上表面之上，可以形成包括低功函數調整元素和高功函數調整元素的混合物的混合的功函數層19M。混合的功函數層19M可以經由隨後執行的回蝕工序和化學機械拋光（CMP）工序來去除。
高功函數調整元素可以經由諸如注入工序的摻雜工序來摻雜。例如，可以經由高功函數調整元素的垂直注入工序來將未摻雜的功函數層19B轉換成高功函數層19H’。
高功函數層19H’可以包括：氧摻雜的氮化鈦、氮摻雜的氮化鈦或鋁摻雜的氮化鈦。此外，高功函數層19H’可以包括摻雜的氮化鈦，其摻雜有選自氧、氮和鋁的組之中的至少兩種或更多種元素。
如上所述，高功函數層19H’可以經由垂直注入工序來形成。垂直注入工序的注入角度可以以大部分高功函數層19H’和底通道18B可以彼此重疊的方式進行調整。高功函數層19H’可以不與側通道18S重疊。
如上所述，高功函數層19H’可以經由高功函數調整元素摻雜工序20H來形成。此外，低功函數層19L’可以經由低功函數調整元素摻雜工序20L來形成。高功函數層19H’和低功函數層19L’可以具有不同的功函數。
根據本發明的另一個實施例，高功函數調整元素摻雜工序20H和低功函數調整元素摻雜工序20L可以以相反的順序執行。例如，可以首先執行高功函數調整元素摻雜工序20H，然後可以執行低功函數調整元素摻雜工序20L。
隨後，可以執行參照圖10D至圖10F描述的一系列過程。參見圖12C，可以形成埋藏閘電極BG30、覆蓋層22、第一摻雜區23和第二摻雜區24。
埋藏閘電極BG30可以包括：高功函數層19H’、低功函數層19L’和閘導電層21。低功函數層19L’可以與閘導電層21的側壁接觸。高功函數層19H’可以與閘導電層21的底表面接觸。高功函數層19H’和低功函數層19L’可以形成延續體。閘導電層21的上表面和低功函數層19L’的上表面可以形成在相同的水平處。
低功函數層19L’和側通道18S可以在水平方向上彼此重疊。低功函數層19L’可以與側通道18S完全重疊。因此，側通道18S的閾值電壓可以由低功函數層19L’的低功函數主導控制。高功函數層19H’可以與底通道18B完全重疊。因此，底通道18B的閾值電壓可以由高功函數層19H’的高功函數主導控制。高功函數層19H’可以具有大約高於4.5eV的高功函數。低功函數層19L’可以具有大約低於4.5eV的功函數。
圖13A至圖13E是示出了用於製造根據第四示例的半導體裝置的方法的截面圖。在下文中，參照圖13A至圖13E描述了用於製造圖5A的半導體裝置400和圖5B的半導體裝置400F的方法的示例。
首先，經由參照圖10A至圖10F描述的方法，可以形成高功函數層19H、低功函數層19L’和閘導電層21。參見圖13A，閘導電層21和低功函數層19L’可以具有從主動區14的上表面起的第二凹陷深度R2。第二凹陷深度R2可以比第一凹陷深度R1長。根據第一示例的方法（參見圖10F），第一凹陷深度R1可以是閘導電層21和低功函數層19L’的凹陷深度。如上所述，在第四示例中，閘導電層21和低功函數層19L’的凹陷量可以增加。
參見圖13B，阻擋層31可以形成在閘導電層21和低功函數層19L’之上。阻擋層31可以包括氮化鈦。為了形成阻擋層31，可以在形成氮化鈦之後執行凹陷工序。
參見圖13C，可以在阻擋層31之上形成摻雜的多晶矽層32A。摻雜的多晶矽層32A可以摻雜有N型雜質。摻雜的多晶矽層32A可以在阻擋層31之上填充閘溝槽16。
參見圖13D，為了形成矽基低功函數層32，可以使摻雜多晶矽層32A凹陷。因此，矽基低功函數層32可以設置在阻擋層31之上。矽基低功函數層32的上表面可以定位於比基底11的表面低的水平處。
如上所述，當形成矽基低功函數層32時，可以形成埋藏閘電極BG11。埋藏閘電極BG11可以包括：未摻雜的高功函數層19H、摻雜的低功函數層19L’、閘導電層21、阻擋層31和矽基低功函數層32。
參見圖13E，可以在埋藏閘電極BG11之上形成覆蓋層22。覆蓋層22可以包括電介質材料。閘溝槽16可以在埋藏閘電極BG11之上填充有覆蓋層22。覆蓋層22可以包括氮化矽。隨後，覆蓋層22可以被平坦化以暴露出基底11的上表面。根據本發明的另一個實施例，覆蓋層22可以包括氧化矽。根據本發明的又一個實施例，覆蓋層22可以具有氮化物-氧化物-氮化物（NON）結構。
當覆蓋層22形成時，可以形成埋藏閘結構。埋藏閘結構可以包括：閘電介質層17、未摻雜的高功函數層19H、摻雜的低功函數層19L’、閘導電層21、阻擋層31、矽基低功函數層32和覆蓋層22。
隨後，可以形成第一摻雜區23和第二摻雜區24。第一摻雜區23和第二摻雜區24可以經由諸如注入工序的摻雜工序來形成。第一摻雜區23和第二摻雜區24可以具有相同的深度。根據本發明的另一個實施例，第一摻雜區23可以比第二摻雜區24深。通道區18可以限定在第一摻雜區23和第二摻雜區24之間。換言之，通道區18可以包括側通道18S和底通道18B。第一摻雜區23和第二摻雜區24可以使得側通道18S的高度比其初始高度低，所述初始高度是當初始形成側通道18S時側通道18S的高度。
第一摻雜區23和第二摻雜區24可以具有與矽基低功函數層32水平地重疊的深度。此外，第一摻雜區23和第二摻雜區24可以設置在與未摻雜的高功函數層19H在垂直方向上充分間隔開的深度處。
摻雜的低功函數層19L’和側通道18S可以在水平方向上彼此重疊。摻雜的低功函數層19L’可以與側通道18S完全重疊。因此，側通道18S的閾值電壓可以由低功函數層19L’的低功函數主導控制。未摻雜的高功函數層19H和底通道18B可以彼此垂直地重疊。未摻雜的高功函數層19H可以與底通道18B完全重疊。因此，底通道18B的閾值電壓可以由未摻雜的高功函數層19H的高功函數主導控制。未摻雜的高功函數層19H可以具有大約高於4.5eV的高功函數。摻雜的低功函數層19L’可以具有大約低於4.5eV的功函數。
儘管未示出，但是用於製造圖6A和圖6B的半導體裝置500和半導體裝置500F的方法類似於參照圖11A至圖11C和圖13A至圖13E描述的方法。用於製造圖7A和圖7B的半導體裝置600和半導體裝置600F的方法可以類似於參照圖12A至圖12C和圖13A至圖13E所述的方法。
根據上述的半導體裝置製造方法，低電阻層21A可以包括除了鎢以外的氮化鈦。因此，可以形成圖8A至圖8C所示的無阻擋層埋藏閘電極。
圖14A至圖14E是示出了用於製造根據第五示例的半導體裝置的方法的截面圖。在下文中，參照圖14A至圖14E描述了用於製造圖8D的半導體裝置700的方法的示例。
首先，經由圖10A和圖10B描述的方法，可以形成摻雜的低功函數層19L’和未摻雜的高功函數層19H。在下文中，未摻雜的高功函數層19H可以簡稱為「第一閘導電層19H」，而摻雜的低功函數層19L’可以簡稱為「第二閘導電層19L’」。
隨後，參見圖14A，可以形成未摻雜的氮化鈦層41A。未摻雜的氮化鈦層41A可以在高功函數層19H和低功函數層19L’之上填充閘溝槽16。
參見圖14B，低功函數層19L’和未摻雜的氮化鈦層41A可以經由回蝕工序而凹陷。因此，可以形成第三閘導電層41。第三閘導電層41可以定位於比主動區14的上表面低的水平處。在執行回蝕工序之前，可以預先執行使用化學機械拋光（CMP）的平坦化工序。經由CMP工序和回蝕工序，第二閘導電層19L’可以僅保留在閘溝槽16的內部。第一閘導電層19H可以不暴露於回蝕工序和CMP工序中。
參見圖14C，可以形成摻雜的多晶矽層32A。摻雜的多晶矽層32A可以摻雜有N型雜質。摻雜的多晶矽層32A可以在第三閘導電層41之上填充閘溝槽16。
參見圖14D，為了形成矽基低功函數層32，可以使摻雜的多晶矽層32A凹陷。因此，矽基低功函數層32可以設置在第三閘導電層41之上。矽基低功函數層32的上表面可以定位於比基底11的表面低的水平處。
如上所述，當形成矽基低功函數層32時，可以形成埋藏閘電極BG40。埋藏閘電極BG40可以包括：第一閘導電層19H、第二閘導電層19L’、第三閘導電層41和矽基低功函數層32。第一閘導電層19H、第二閘導電層19L’和第三閘導電層41可以全部是氮化鈦。第一閘導電層19H和第三閘導電層41可以由未摻雜的氮化鈦製成。第二閘導電層19L’可以包括：碳摻雜的氮化鈦、氫摻雜的氮化鈦或它們的組合。
參見圖14E，可以在埋藏閘電極BG40之上形成覆蓋層22。覆蓋層22可以包括電介質材料。閘溝槽16可以在埋藏閘電極BG40之上填充有覆蓋層22。覆蓋層22可以包括氮化矽。隨後，覆蓋層22可以被平坦化以暴露出基底11的上表面。根據本發明的另一個實施例，覆蓋層22可以包括氧化矽。根據本發明的又一個實施例，覆蓋層22可以具有氮化物-氧化物-氮化物（NON）結構。
當覆蓋層22形成時，可以形成埋藏閘結構。埋藏閘結構可以包括：閘電介質層17、第一閘導電層19H、第二閘導電層19L’、第三閘導電層41、矽基低功函數層32和覆蓋層22。
隨後，可以形成第一摻雜區23和第二摻雜區24。第一摻雜區23和第二摻雜區24可以經由諸如注入工序的摻雜工序來形成。第一摻雜區23和第二摻雜區24可以具有相同的深度。根據本發明的另一個實施例，第一摻雜區23可以比第二摻雜區24深。通道區18可以限定在第一摻雜區23和第二摻雜區24之間。換言之，通道區18可以包括側通道18S和底通道18B。第一摻雜區23和第二摻雜區24可以使得側通道18S的高度比其初始高度低，所述初始高度是當初始形成側通道18S時側通道18S的高度。
第一摻雜區23和第二摻雜區24可以具有與矽基低功函數層32水平地重疊的深度。此外，第一摻雜區23和第二摻雜區24可以設置在與第一閘導電層19H在垂直方向上充分間隔開的深度處。
第二閘導電層19L’和側通道18S可以在水平方向上彼此重疊。第二閘導電層19L’可以與側通道18S完全重疊。結果，側通道18S的閾值電壓可以由第二閘導電層19L’的低功函數主導控制。第一閘導電層19H和底通道18B可以彼此垂直地重疊。第一閘導電層19H可以與底通道18B完全重疊。因此，底通道18B的閾值電壓可以由第一閘導電層19H的高功函數主導控制。第一閘導電層19H可以具有大約高於4.5eV的高功函數。第二閘導電層19L’可以具有大約低於4.5eV的功函數。
根據本發明的實施例，透過基於功函數調整元素的選擇性摻雜來控制設置在側通道附近的阻擋層的功函數，可以抑制側電晶體效應。
此外，根據本發明的實施例，可以透過使用高功函數阻擋層來減小通道劑量而抑制結洩漏流。
此外，根據本發明的一個實施例，透過在埋藏閘電極和摻雜區之間形成低功函數阻擋層，可以減少閘導致汲極洩漏（GIDL）。
儘管已經參照特定的實施例描述了本發明，但是對於本領域技術人員來說顯而易見的是，在不脫離所附申請專利範圍所限定的本發明的精神和範圍的情況下，可以進行各種改變和修改。
11‧‧‧基底
12‧‧‧隔離層
13‧‧‧隔離溝槽
14‧‧‧主動區
14F‧‧‧鰭區
15‧‧‧硬掩模層
16‧‧‧閘溝槽
17‧‧‧閘電介質層
18‧‧‧通道區
18B‧‧‧底通道
18S‧‧‧側通道
19A‧‧‧功函數層
19B‧‧‧功函數層
19H‧‧‧高功函數層
19H’‧‧‧高功函數層
19L‧‧‧低功函數層
19L’‧‧‧低功函數層
19M‧‧‧混合的功函數層
20H‧‧‧高功函數調整元素摻雜工序
20L‧‧‧低功函數調整元素摻雜工序
21‧‧‧閘導電層
21A‧‧‧低電阻層
22‧‧‧覆蓋層
23‧‧‧第一摻雜區
24‧‧‧第二摻雜區
31‧‧‧阻擋層
32‧‧‧矽基低功函數層
32A‧‧‧多晶矽層
41‧‧‧第三閘導電層
41A‧‧‧氮化鈦層
100‧‧‧半導體裝置
100F‧‧‧半導體裝置
100G‧‧‧埋藏閘結構
101‧‧‧基底
102‧‧‧隔離層
102F‧‧‧隔離層
103‧‧‧隔離溝槽
104‧‧‧主動區
104F‧‧‧鰭區
105‧‧‧閘溝槽
105A‧‧‧第一溝槽
105B‧‧‧第二溝槽
106‧‧‧閘電介質層
107‧‧‧功函數層
107H‧‧‧高功函數層
107H’‧‧‧高功函數層
107L‧‧‧低功函數層
107L’‧‧‧低功函數層
108‧‧‧閘導電層
109‧‧‧覆蓋層
110‧‧‧通道區
110B‧‧‧底通道
110S‧‧‧側通道
111‧‧‧第一摻雜區
112‧‧‧第二摻雜區
113‧‧‧阻擋層
114‧‧‧矽基低功函數層
200‧‧‧半導體裝置
200G‧‧‧埋藏閘結構
200F‧‧‧半導體裝置
207‧‧‧功函數層
300‧‧‧半導體裝置
300F‧‧‧半導體裝置
300G‧‧‧埋藏閘結構
307‧‧‧功函數層
400‧‧‧半導體裝置
400F‧‧‧半導體裝置
400G‧‧‧埋藏閘結構
407‧‧‧功函數層
500‧‧‧半導體裝置
500F‧‧‧半導體裝置
500G‧‧‧埋藏閘結構
507‧‧‧功函數層
600‧‧‧半導體裝置
600F‧‧‧半導體裝置
600G‧‧‧埋藏閘結構
607‧‧‧功函數層
700‧‧‧半導體裝置
700F‧‧‧半導體裝置
700G‧‧‧埋藏閘結構
708‧‧‧第三閘導電層
707H‧‧‧第一閘導電層
707H’‧‧‧第一閘導電層
707L‧‧‧第二閘導電層
707L’‧‧‧第二閘導電層
708‧‧‧第三閘導電層
714‧‧‧矽基低功函數層
800‧‧‧記憶體單元
800G‧‧‧埋藏字元線結構
830‧‧‧單元電晶體
840‧‧‧位元線
841‧‧‧第一接觸插塞
850‧‧‧記憶體元件
851‧‧‧第二接觸插塞
BG1‧‧‧埋藏閘電極
BG2‧‧‧埋藏閘電極
BG3‧‧‧埋藏閘電極
BG4‧‧‧埋藏閘電極
BG5‧‧‧埋藏閘電極
BG6‧‧‧埋藏閘電極
BG7‧‧‧埋藏閘電極
BG10‧‧‧埋藏閘電極
BG11‧‧‧埋藏閘電極
BG20‧‧‧埋藏閘電極
BG30‧‧‧埋藏閘電極
BG40‧‧‧埋藏閘電極
BWL‧‧‧埋藏字元線
H1‧‧‧第一高度
H2‧‧‧第二高度
H11‧‧‧第一高度
H12‧‧‧第二高度
H21‧‧‧第一高度
H22‧‧‧第二高度
R‧‧‧凹陷區
R1‧‧‧第一凹陷深度
R2‧‧‧第二凹陷深度
圖1A示出了根據本發明的一個實施例的半導體裝置。 圖1B是圖1A的半導體裝置沿著線A-A’截取的截面圖。 圖1C是圖1A的半導體裝置沿著線B-B’截取的截面圖。 圖2A示出了根據本發明的一個實施例的半導體裝置。 圖2B是圖2A的半導體裝置沿著線A-A’截取的截面圖。 圖2C是圖2A的半導體裝置沿著線B-B’截取的截面圖。 圖3A是根據本發明的一個實施例的半導體裝置的截面圖。 圖3B是根據本發明的一個實施例的示例性半導體裝置的截面圖。 圖4A是根據本發明的一個實施例的示例性半導體裝置的截面圖。 圖4B是根據本發明的一個實施例的示例性半導體裝置的截面圖。 圖5A是根據本發明的一個實施例的示例性半導體裝置的截面圖。 圖5B是根據本發明的一個實施例的示例性半導體裝置的截面圖。 圖6A是根據本發明的一個實施例的示例性半導體裝置的截面圖。 圖6B是根據本發明的一個實施例的示例性半導體裝置的截面圖。 圖7A是根據本發明的一個實施例的示例性半導體裝置的截面圖。 圖7B是根據本發明的一個實施例的示例性半導體裝置的截面圖。 圖8A是根據本發明的一個實施例的示例性半導體裝置的截面圖。 圖8B至圖8F是示出了根據本發明的一個實施例的示例性半導體裝置的截面圖。 圖9示出了根據本發明的各種實施例的半導體裝置的應用示例。 圖10A至圖10F是示出了用於製造根據一個示例的半導體裝置的方法的截面圖。 圖11A至圖11C是示出了用於製造根據一個示例的半導體裝置的方法的截面圖。 圖12A至圖12C是示出了用於製造根據一個示例的半導體裝置的方法的截面圖。 圖13A至圖13E是示出了用於製造根據一個示例的半導體裝置的方法的截面圖。 圖14A至圖14E是示出了用於製造根據一個示例的半導體裝置的方法的截面圖。
無

Claims (32)

  1. 一種用於製造半導體裝置的方法，其包括： 在半導體基底中形成閘溝槽； 在閘溝槽的底表面和側壁之上形成閘電介質層； 在閘電介質層之上形成第一功函數層； 將功函數調整元素摻雜到第一功函數層的一部分中，以形成第二功函數層； 形成部分填充閘溝槽的閘導電層；以及 在閘溝槽的兩側上且在半導體基底的內部形成摻雜區。
  2. 如請求項1所述的方法，其中，第二功函數層被形成為與閘溝槽的側壁重疊。
  3. 如請求項1所述的方法，其中，第二功函數層具有比第一功函數層低的功函數。
  4. 如請求項1所述的方法，其中，功函數調整元素的摻雜是經由傾斜注入工序以相對於閘溝槽的側壁傾斜的角度執行的。
  5. 如請求項1所述的方法，其中，第一功函數層包括氮化鈦。
  6. 如請求項1所述的方法，其中，功函數調整元素包括碳、氫或它們的組合。
  7. 如請求項1所述的方法，其中，閘導電層包括鎢或氮化鈦。
  8. 如請求項1所述的方法，其中，摻雜區具有與第二功函數層部分重疊的深度。
  9. 如請求項1所述的方法，在形成部分填充閘溝槽的閘導電層之後，還包括： 在閘導電層之上形成阻擋層； 在阻擋層之上形成摻雜有N型雜質的多晶矽層；以及 在多晶矽層之上形成覆蓋層， 其中，多晶矽層與摻雜區重疊。
  10. 如請求項1所述的方法，其中，第二功函數層具有比第一功函數層高的功函數。
  11. 如請求項1所述的方法，其中，第二功函數層被形成為與閘溝槽的底表面重疊。
  12. 如請求項1所述的方法，其中，經由垂直注入工序，在相對於閘溝槽的底表面的垂直方向上執行功函數調整元素的摻雜。
  13. 如請求項1所述的方法，其中，功函數調整元素包括氧、氮、鋁或它們的組合。
  14. 如請求項1所述的方法，其中，摻雜區具有與設置在閘溝槽的側壁上的第一功函數層的未摻雜部分部分重疊的深度。
  15. 一種用於製造半導體裝置的方法，其包括： 在半導體基底中形成閘溝槽； 形成內襯於閘溝槽的表面的閘電介質層； 在閘電介質層之上形成第一功函數層； 將第一功函數調整元素摻雜到第一功函數層的一部分中，以形成與閘溝槽的側壁重疊的第二功函數層； 將第二功函數調整元素摻雜到第一功函數層的未摻雜部分中，以形成與閘溝槽的底表面重疊的第三功函數層； 在第三功函數層和第二功函數層之上形成部分填充閘溝槽的閘導電層；以及 在閘溝槽的兩側上且在半導體基底的內部形成摻雜區。
  16. 如請求項15所述的方法，其中，第三功函數層具有比第二功函數層高的功函數。
  17. 如請求項15所述的方法，其中，第一功函數層包括氮化鈦。
  18. 如請求項15所述的方法，其中，第一功函數調整元素包括碳、氫或它們的組合。
  19. 如請求項15所述的方法，其中，第二功函數調整元素包括氧、氮、鋁或它們的組合。
  20. 如請求項15所述的方法，在形成部分填充閘溝槽的閘導電層之後，還包括： 在閘導電層和第二功函數層之上形成阻擋層； 在阻擋層之上形成摻雜有N型雜質的多晶矽層；以及 在多晶矽層之上形成覆蓋層， 其中，多晶矽層與摻雜區重疊。
  21. 一種半導體裝置，其包括： 閘溝槽，其延伸到半導體基底中並包括底通道和側通道； 第一功函數層，其覆蓋閘溝槽的最下部分，以與底通道重疊； 第二功函數層，其從第一功函數層延續並與側通道重疊； 閘導電層，其覆蓋第一功函數層和第二功函數層並填充閘溝槽；以及 摻雜區，它們透過閘溝槽彼此隔離，並且與側通道的上部接觸。
  22. 如請求項21所述的半導體裝置，其中，第二功函數層與側通道完全重疊。
  23. 如請求項21所述的半導體裝置，其中，第一功函數層與底通道完全重疊。
  24. 如請求項21所述的半導體裝置，其中，第二功函數層包括摻雜有第一功函數調整元素的材料，而第一功函數層包括未摻雜有第一功函數調整元素的材料，並且 第一功函數調整元素包括碳、氫或它們的組合。
  25. 如請求項21所述的半導體裝置，其中，第一功函數層包括摻雜有第二功函數調整元素的材料，而第二功函數層包括未摻雜有第二功函數調整元素的材料，並且 第二功函數調整元素包括氧、氮、鋁或它們的組合。
  26. 如請求項21所述的半導體裝置，其中，第二功函數層包括摻雜有第一功函數調整元素的材料，而第一功函數層包括摻雜有第二功函數調整元素的材料，並且 第一功函數調整元素包括碳、氫或它們的組合，並且 第二功函數調整元素包括氧、氮、鋁或它們的組合。
  27. 如請求項21所述的半導體裝置，其中，第二功函數層包括碳摻雜的氮化鈦、氫摻雜的氮化鈦或它們的組合。
  28. 如請求項21所述的半導體裝置，其中，第一功函數層包括氧摻雜的氮化鈦、氮摻雜的氮化鈦、鋁摻雜的氮化鈦或它們的組合。
  29. 如請求項21所述的半導體裝置，還包括： 阻擋層，其在閘導電層之上； 多晶矽層，其在阻擋層之上摻雜有N型雜質；以及 覆蓋層，其在多晶矽層之上， 其中，多晶矽層與摻雜區重疊。
  30. 如請求項21所述的半導體裝置，其中，第二功函數層包括摻雜有第一功函數調整元素的氮化鈦，並且 第一功函數層包括未摻雜有第一功函數調整元素的氮化鈦，並且 閘導電層包括未摻雜有第一功函數調整元素的鎢或氮化鈦。
  31. 如請求項21所述的半導體裝置，其中，第一功函數層包括摻雜有第二功函數調整元素的氮化鈦，並且 第二功函數層包括未摻雜有第二功函數調整元素的氮化鈦，並且 閘導電層包括未摻雜有第二功函數調整元素的鎢或氮化鈦。
  32. 如請求項21所述的半導體裝置，其中，第二功函數層包括摻雜有第一功函數調整元素的氮化鈦，並且 第一功函數層包括摻雜有第二功函數調整元素的氮化鈦，並且 閘導電層包括未摻雜有第一功函數調整元素和第二功函數調整元素的鎢或氮化鈦。
TW106135850A 2016-12-16 2017-10-19 具有埋藏閘結構的半導體裝置之製造方法 TWI743234B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR1020160172646A KR102511942B1 (ko) 2016-12-16 2016-12-16 매립게이트구조를 구비한 반도체장치 및 그 제조 방법
??10-2016-0172646 2016-12-16
KR10-2016-0172646 2016-12-16

Publications (2)

Publication Number Publication Date
TW201834031A true TW201834031A (zh) 2018-09-16
TWI743234B TWI743234B (zh) 2021-10-21

Family

ID=62562733

Family Applications (3)

Application Number Title Priority Date Filing Date
TW106135850A TWI743234B (zh) 2016-12-16 2017-10-19 具有埋藏閘結構的半導體裝置之製造方法
TW110114917A TWI771998B (zh) 2016-12-16 2017-10-19 具有埋藏閘結構的半導體裝置
TW110114916A TWI744211B (zh) 2016-12-16 2017-10-19 具有埋藏閘結構的半導體裝置之製造方法

Family Applications After (2)

Application Number Title Priority Date Filing Date
TW110114917A TWI771998B (zh) 2016-12-16 2017-10-19 具有埋藏閘結構的半導體裝置
TW110114916A TWI744211B (zh) 2016-12-16 2017-10-19 具有埋藏閘結構的半導體裝置之製造方法

Country Status (4)

Country Link
US (3) US10304684B2 (zh)
KR (1) KR102511942B1 (zh)
CN (1) CN108206209B (zh)
TW (3) TWI743234B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI763567B (zh) * 2021-07-26 2022-05-01 華邦電子股份有限公司 半導體裝置及其形成方法
US11626409B2 (en) 2020-09-08 2023-04-11 Samsung Electronis Co., Ltd. Semiconductor devices having buried gates
TWI822898B (zh) * 2018-11-07 2023-11-21 美商應用材料股份有限公司 動態隨機存取記憶體及其製造方法
TWI825224B (zh) * 2018-11-29 2023-12-11 美商應用材料股份有限公司 減少dram字線中的閘極誘發的汲極洩漏

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102543181B1 (ko) * 2016-11-04 2023-06-15 삼성전자주식회사 반도체 소자
KR102404645B1 (ko) * 2017-08-28 2022-06-03 삼성전자주식회사 반도체 장치
US10607895B2 (en) * 2017-09-18 2020-03-31 Asm Ip Holdings B.V. Method for forming a semiconductor device structure comprising a gate fill metal
KR102377358B1 (ko) * 2017-10-16 2022-03-23 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
KR102515429B1 (ko) * 2017-11-29 2023-03-28 삼성전자주식회사 반도체 장치
CN108987282B (zh) * 2018-09-11 2023-07-21 长鑫存储技术有限公司 一种半导体器件及其制造方法
KR102657070B1 (ko) 2019-01-03 2024-04-16 삼성전자주식회사 반도체 소자 및 그의 제조 방법
CN111627819B (zh) * 2019-02-28 2023-10-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11081396B2 (en) * 2019-09-12 2021-08-03 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
CN112582413B (zh) * 2019-09-27 2024-03-22 华邦电子股份有限公司 半导体元件及其制造方法
US11367787B2 (en) 2019-11-12 2022-06-21 Winbond Electronics Corp. Semiconductor device and manufacturing method thereof
US11594644B2 (en) * 2019-11-13 2023-02-28 Micron Technology, Inc. Microelectronic devices including passivation materials, related electronic devices, and related methods
CN110867489A (zh) * 2019-11-19 2020-03-06 上海华力集成电路制造有限公司 P型半导体器件及其制造方法
CN112951981A (zh) * 2019-12-11 2021-06-11 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11690216B2 (en) * 2019-12-13 2023-06-27 Micron Technology, Inc. Structure to reduce bending in semiconductor devices
KR20210088827A (ko) 2020-01-07 2021-07-15 삼성전자주식회사 반도체 장치
KR20220014588A (ko) 2020-07-29 2022-02-07 삼성전자주식회사 반도체 소자
US11417744B2 (en) * 2020-09-24 2022-08-16 Nanya Technology Corporation Semiconductor structure having buried gate electrode with protruding member and method of manufacturing the same
US20230084548A1 (en) 2021-09-15 2023-03-16 Winbond Electronics Corp. Semiconductor structure and method of manufacturing the same
US11832432B2 (en) * 2021-12-16 2023-11-28 Nanya Technology Corporation Method of manufacturing memory device having word lines with reduced leakage
CN117529102B (zh) * 2024-01-03 2024-05-14 长鑫新桥存储技术有限公司 半导体结构及其制备方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7285829B2 (en) 2004-03-31 2007-10-23 Intel Corporation Semiconductor device having a laterally modulated gate workfunction and method of fabrication
KR100724563B1 (ko) * 2005-04-29 2007-06-04 삼성전자주식회사 다중 일함수 금속 질화물 게이트 전극을 갖는 모스트랜지스터들, 이를 채택하는 씨모스 집적회로 소자들 및그 제조방법들
US20070262395A1 (en) 2006-05-11 2007-11-15 Gibbons Jasper S Memory cell access devices and methods of making the same
KR101194973B1 (ko) * 2010-04-27 2012-10-25 에스케이하이닉스 주식회사 반도체 소자의 트랜지스터 및 그 형성방법
CN103311247B (zh) * 2012-03-14 2016-07-13 中国科学院微电子研究所 半导体器件及其制造方法
KR102008318B1 (ko) * 2012-12-06 2019-08-08 삼성전자주식회사 반도체 소자
KR20140106903A (ko) 2013-02-27 2014-09-04 에스케이하이닉스 주식회사 트랜지스터, 이를 구비하는 가변 저항 메모리 장치 및 그의 제조방법
KR20150090674A (ko) * 2014-01-29 2015-08-06 에스케이하이닉스 주식회사 듀얼일함수 매립게이트전극을 갖는 트랜지스터 및 그 제조 방법, 그를 구비한 전자장치
KR102055333B1 (ko) 2014-01-29 2020-01-22 에스케이하이닉스 주식회사 듀얼일함수 매립게이트형 트랜지스터 및 그 제조 방법, 그를 구비한 전자장치
KR102181609B1 (ko) * 2014-02-04 2020-11-23 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20150093384A (ko) * 2014-02-07 2015-08-18 에스케이하이닉스 주식회사 저저항 텅스텐계 매립게이트구조물을 갖는 트랜지스터 및 그 제조 방법, 그를 구비한 전자장치
KR102162733B1 (ko) * 2014-05-29 2020-10-07 에스케이하이닉스 주식회사 듀얼일함수 매립게이트형 트랜지스터 및 그 제조 방법, 그를 구비한 전자장치
KR102250583B1 (ko) * 2014-12-16 2021-05-12 에스케이하이닉스 주식회사 듀얼일함수 게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치
KR102242989B1 (ko) * 2014-12-16 2021-04-22 에스케이하이닉스 주식회사 듀얼일함수 게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치
KR102336033B1 (ko) * 2015-04-22 2021-12-08 에스케이하이닉스 주식회사 매립금속게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치
KR102396085B1 (ko) * 2015-10-28 2022-05-12 에스케이하이닉스 주식회사 매립금속게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치
KR102410919B1 (ko) * 2015-10-29 2022-06-21 에스케이하이닉스 주식회사 매립게이트구조를 구비한 반도체구조물 및 그 제조 방법, 그를 구비한 메모리셀
KR102455869B1 (ko) * 2015-12-23 2022-10-20 에스케이하이닉스 주식회사 매립게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI822898B (zh) * 2018-11-07 2023-11-21 美商應用材料股份有限公司 動態隨機存取記憶體及其製造方法
TWI825224B (zh) * 2018-11-29 2023-12-11 美商應用材料股份有限公司 減少dram字線中的閘極誘發的汲極洩漏
US11626409B2 (en) 2020-09-08 2023-04-11 Samsung Electronis Co., Ltd. Semiconductor devices having buried gates
TWI803874B (zh) * 2020-09-08 2023-06-01 南韓商三星電子股份有限公司 具有埋入式閘極的半導體裝置
TWI763567B (zh) * 2021-07-26 2022-05-01 華邦電子股份有限公司 半導體裝置及其形成方法

Also Published As

Publication number Publication date
KR102511942B1 (ko) 2023-03-23
US10304684B2 (en) 2019-05-28
TW202129725A (zh) 2021-08-01
KR20180070768A (ko) 2018-06-27
TWI743234B (zh) 2021-10-21
US20190244820A1 (en) 2019-08-08
US20180174845A1 (en) 2018-06-21
US10910224B2 (en) 2021-02-02
TWI771998B (zh) 2022-07-21
CN108206209A (zh) 2018-06-26
US10811260B2 (en) 2020-10-20
US20200411323A1 (en) 2020-12-31
TW202131514A (zh) 2021-08-16
CN108206209B (zh) 2022-09-27
TWI744211B (zh) 2021-10-21

Similar Documents

Publication Publication Date Title
TWI771998B (zh) 具有埋藏閘結構的半導體裝置
US11923416B2 (en) Semiconductor device having buried gate structure and method for fabricating the same
US11791390B2 (en) Semiconductor device having an air gap and method for fabricating the same
KR102396085B1 (ko) 매립금속게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치
KR102410919B1 (ko) 매립게이트구조를 구비한 반도체구조물 및 그 제조 방법, 그를 구비한 메모리셀
US11935792B2 (en) Semiconductor device having buried gate structure and method for fabricating the same
US11183579B2 (en) Semiconductor device having buried gate structure and method for fabricating the same
KR20170075885A (ko) 매립게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀
US20240032279A1 (en) Semiconductor structure and method for fabricating same
TW202224188A (zh) 半導體裝置
US20230095446A1 (en) Semiconductor device having buried gate structure and method for fabricating the same