TWI825224B - 減少dram字線中的閘極誘發的汲極洩漏 - Google Patents

減少dram字線中的閘極誘發的汲極洩漏 Download PDF

Info

Publication number
TWI825224B
TWI825224B TW108142110A TW108142110A TWI825224B TW I825224 B TWI825224 B TW I825224B TW 108142110 A TW108142110 A TW 108142110A TW 108142110 A TW108142110 A TW 108142110A TW I825224 B TWI825224 B TW I825224B
Authority
TW
Taiwan
Prior art keywords
metal layer
work function
function metal
substrate
conformal
Prior art date
Application number
TW108142110A
Other languages
English (en)
Other versions
TW202027233A (zh
Inventor
姜聲官
吉鏞 李
尚澔 柳
陳世忠
傑佛瑞Ｗ 安瑟斯
Original Assignee
美商應用材料股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商應用材料股份有限公司 filed Critical 美商應用材料股份有限公司
Publication of TW202027233A publication Critical patent/TW202027233A/zh
Application granted granted Critical
Publication of TWI825224B publication Critical patent/TWI825224B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28105—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor next to the insulator having a lateral composition or doping variation, or being formed laterally by more than one deposition step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

描述了記憶體元件和形成記憶體元件的方法。所述記憶體元件包括兩個功函數金屬層，其中一個功函數層具有比另一個功函數層低的功函數。低功函數層可以減少閘極誘發的汲極洩漏電流損耗。還描述了形成記憶體元件的方法。

Description

減少DRAM字線中的閘極誘發的汲極洩漏
本公開內容的實施例涉及電子元件和電子元件製造的領域。更具體地，本公開內容的實施例提供帶有減少了閘極誘發的汲極洩漏的埋置字線的動態隨機存取記憶體單元。
電子元件(諸如個人電腦、工作站、電腦伺服器、大型主機(mainframe))和其他電腦相關設備(諸如印表機、掃描器和硬碟驅動器)使用提供強大資料儲存能力而同時帶來低功耗的記憶體元件。存在兩種主要類型的隨機存取記憶體單元，即，動態和靜態，其非常適合用於電子元件。動態隨機存取記憶體(DRAM)可以被程式設計來儲存表示兩個二進位值中的一個的電壓，但是需要定期重新程式設計或「刷新」以將這個電壓維持得超過極短的時間段。靜態隨機存取記憶體(SRAM)之所以被如此命名是因為其不需要定期刷新。
DRAM記憶體電路是透過在單個半導體晶圓上複製數百萬個相同的電路元件(稱為DRAM單元)來製造的。每個DRAM單元都是可儲存資料中的一個位元(二進位數字)的可定址的位置。在DRAM單元的最常見的形式中，DRAM單元由兩個電路部件組成：場效應電晶體(FET)和電容器。
DRAM單元的製造包括電晶體、電容器和三個觸點的製造：三個觸點分別連到位元線、字線和參考電壓。DRAM製造是高度競爭性業務。減小單獨單元的大小和增大記憶體單元密度以允許將更多記憶體擠壓到單個記憶體晶圓上(尤其對密度大於256百萬位元的情況而言)的壓力持續存在。對單元大小減小的限制包括使有源字線和無源字線都穿過單元、單元電容器的大小和陣列元件與非陣列元件的相容性。
傳統上，DRAM字線利用高功函數材料作為閘電極，以便減少溝道雜質。DRAM元件中的一個重要洩漏組成是閘極誘發的汲極洩漏(GIDL)，這是由在電晶體的汲極的表面處(其中閘極與汲極重疊)的陷阱輔助的帶到帶隧穿導致的。在製造期間，基板中產生各種介面狀態。該等表面狀態增大電子-電洞成對產生的速率，從而增強GIDL。在DRAM字線中使用的高功函數材料可由於帶到帶隧穿而增加在源極/汲極區域附近的閘極誘發的汲極洩漏。因此，需要一種可在保持低電阻的同時保持閘極誘發的低程度汲極洩漏的DRAM單元。
本公開內容的實施例涉及記憶體元件和形成記憶體元件的方法。在一個或多個實施例中，一種記憶體元件包括：基板，所述基板具有基板表面，所述基板表面具有延伸到所述基板中某個深度的多個溝槽，每個溝槽包括底部和側壁；閘極氧化物層，所述閘極氧化物層在所述溝槽的所述底部和所述側壁上；凹陷的金屬層，所述凹陷的金屬層在所述閘極氧化物層上，所述凹陷的金屬層包括第一功函數金屬層和整塊金屬層，所述凹陷的金屬層具有在所述溝槽的所述深度內的頂表面；和第二功函數金屬層，所述第二功函數金屬層在所述凹陷的金屬層上。
在一個或多個實施例中，一種形成記憶體元件的方法包括：提供基板，所述基板上具有多個溝槽；在所述基板上沉積共形閘極氧化物層；在所述閘極氧化物層上形成金屬層；使所述金屬層凹陷以形成凹陷的金屬層；和在所述凹陷的金屬層上沉積第二功函數金屬層。
在一個或多個實施例中，一種記憶體單元包括：凹陷的存取元件；和字線，所述字線電耦接到所述凹陷的存取元件，所述字線包括基板，所述基板具有基板表面，所述基板表面具有延伸到所述基板中某個深度的多個溝槽，每個溝槽包括底部和側壁；閘極氧化物層，所述閘極氧化物層在所述溝槽的所述底部和所述側壁上；凹陷的金屬層，所述凹陷的金屬層在所述閘極氧化物層上，所述凹陷的金屬層包括第一功函數金屬層和整塊金屬層，所述凹陷的金屬層具有在所述溝槽的所述深度內的頂表面；和第二功函數金屬層，所述第二功函數金屬層在所述凹陷的金屬層上。
在描述本公開內容的若干示例性實施例之前，應當理解，本公開不限於以下描述中闡述的構造或製程步驟的細節。本公開內容能夠進行其他實施例並以各種方式實踐或實行。
如本說明書和所附專利申請範圍所使用的，術語「前驅物」、「反應物」、「反應性氣體」和類似物可互換地使用，以便指稱能夠與基板表面反應的任何氣體物種。
如本文所使用的，術語「動態隨機存取記憶體」或「DRAM」是指透過在電容器上儲存電荷包(packet of charge)(或在為零時，不儲存電荷包)來儲存資料位元的記憶體單元；電荷經由存取電晶體閘通到電容器上，並且透過接通相同的電晶體並查看透過將電荷包堆積在電晶體輸出上的互連線上產生的電壓擾動來進行感測。因此，單個DRAM單元由一個電晶體和一個電容器組成。如圖1所示，DRAM元件由DRAM單元的陣列形成。存取電晶體上的行透過字線52a、52b連結，並且電晶體輸入/輸出透過位元線54a、54b、54c連結。以往，DRAM電容器已經從平面多晶矽氧化物基板板電容器發展成3D結構，3D結構分為「堆疊」電容器(其中兩塊板都在基板上方)和在基板中使用蝕刻的腔作為公共板(common plate)的「溝槽」電容器。
傳統上，DRAM單元在埋置字線結構中具有凹陷的高功函數金屬結構。在DRAM元件中，在位於基板上方的金屬層級(level)中形成位元線，而在基板表面處的多晶矽閘極層級處形成字線。在埋置字線(bWL)中，使用金屬作為閘電極將字線埋置在半導體基板的表面下方。
在一個或多個實施例中，提供記憶體元件，例如DRAM單元，所述記憶體元件在高功函數材料頂上利用低功函數材料。此種記憶體元件有利地保持低電阻，同時也使閘極誘發的汲極洩漏(GIDL)保持較低程度。埋置字線單元陣列電晶體具有在結構中使用金屬作為閘電極埋置在半導體基板的表面下方的字線。
本文參考作為示例實施例(和中間結構)的示意圖的剖視圖來描述示例實施例。因此，預期有例如由於製造技術和/或公差造成的圖示的形狀的變化。因此，示例實施例不應被解釋為限於本文所示的區域的特定形狀，而是可以包括例如因製造而造成的形狀的偏差。例如，被示出為矩形的佈植區域典型地可以在所述佈植區域的邊緣處具有圓形或彎曲的特徵和/或佈植濃度梯度，而不是從佈植區域到非佈植區域的二元變化。同樣地，透過佈植形成的埋置區域可能造成在埋置區域與佈植從中穿過發生的表面之間的區域中的一些佈植。因此，圖中所示的區域本質上是示意性的，並且該等區域的形狀可以不意欲示出元件的區域的實際形狀，並且不意欲限制示例實施例的範圍。
圖2至圖9是示出根據一個或多個實施例的記憶體元件100的剖視圖。參考圖2，形成具有多個溝槽104的基板102，該等溝槽形成凹陷的溝道。溝槽具有底部106和側壁108。多個溝槽104可以形成為以便於具有在約10至約100nm的範圍內的寬度，包括但不限於在約10nm至約80nm的範圍內、在約10nm至約70nm的範圍內、在約10nm至約60nm的範圍內、在約10nm至約50nm的範圍內或在約10nm至約40nm的範圍內。如本領域的技術人員將認識到的，多個溝槽104的寬度由從一個側壁108到另一個側壁108的距離W1 限定。如本領域的技術人員將認識到的，多個溝槽104的深度由從基板表面103到多個溝槽104的底部106的距離D1 限定。
如本文所使用的「基板」是指任何基板或形成在基板上的材料表面，在製造製程期間在所述基板或形成在基板上的材料表面上執行薄膜處理。例如，可在基板上執行處理的基板表面包括諸如以下項的材料：矽、氧化矽、應變矽、絕緣體上矽(SOI)、碳摻雜的氧化矽、非晶矽、摻雜矽、鍺、砷化鎵、玻璃、藍寶石和任何其他材料(諸如金屬、金屬氮化物、金屬合金和其他導電材料)，這取決於應用。基板包括但不限於半導體晶圓。基板可以被暴露於預處理製程以拋光、蝕刻、還原、氧化、羥基化、退火和/或烘烤基板表面。除了直接在基板本身的表面上進行的薄膜處理之外，在本公開內容中，所公開的薄膜處理步驟中的任一個也可以在如以下更詳細公開的形成在基板上的下層上執行，並且術語「基板表面」意欲包括如上下文指出的此種下層。因此，例如，在薄膜/層或部分的薄膜/層已經沉積到基板表面上時，新沉積的薄膜/層的暴露表面成為基板表面。
為了形成多個溝槽104，可以在基板表面103上形成緩衝絕緣層(例如，氧化矽層，未示出)，並且/或者可以形成硬遮罩層(例如，氮化物層，未示出)。此種技術對於技術人員和本領域是熟知的，因此未被示出。
參考圖3，閘極氧化物層110在基板102上、在基板表面103上和沿著多個溝槽104的側壁108和底部106共形地沉積。在一個或多個實施例中，閘極氧化物層110包括氮氧化矽(SiON)、氧化矽或高ĸ介電材料中的一種或多種。儘管可以使用術語「氧化矽」來描述閘極氧化物層110，但是技術人員將認識到，本公開內容不限於特定化學計量。例如，術語「氧化矽」和「二氧化矽」都可以用於描述具有任何合適的化學計量比的矽和氧原子的材料。對於本公開內容中列出的其他材料，例如氮化矽、氮氧化矽、氧化鎢、氧化鋯、氧化鋁、氧化鉿和類似物，也是如此。
在一個或多個實施例中，術語「高ĸ電介質」是指具有高介電常數的材料(與例如二氧化矽相比)。在一個或多個實施例中，高ĸ介電材料選自氧化鉿(HfO2 )、氧化鋯(ZrO2 )、氧化釩(VO2 )、氧化鈦(TiO2 )、氧化錫(SnO2 )、氧化鋁(Al2 O3 )、氧化鋅(ZnO)、氧化鉿矽(HfSiO)或氧化鋯矽(ZrSiO)中的一種或多種。
在一個或多個實施例中，閘極氧化物層110具有在約1nm至約7nm的範圍內的厚度，包括約1nm、約2nm、約3nm、約4nm、約5nm、約6nm或約7nm。
參考圖4和圖5，在閘極氧化物層110上形成金屬層113。在一個或多個實施例中，透過在共形閘極氧化物層110上沉積共形第一功函數金屬層112(參見圖4)、接著在第一功函數金屬層112上沉積整塊金屬層114(參見圖5)來形成金屬層113。使用本領域技術人員已知的數種方法中的任一種來沉積整塊金屬層114，所述方法包括但不限於化學氣相沉積、物理氣相沉積或原子層沉積。
如本文所使用的「原子層沉積」或「循環沉積」是指順序地暴露兩種或更多種反應性化合物以在基板表面上沉積材料層。基板、或基板的部分分別地暴露於被引入處理腔室的反應區中的兩種或更多種反應性化合物。在時域ALD製程中，暴露於每種反應性化合物透過某個時間延遲隔開，以允許每種化合物能夠黏附在基板表面上和/或在基板表面上反應，並且隨後被從處理腔室中清除。該等反應性化合物被認為順序地暴露於基板。在空間ALD製程中，基板表面或基板表面上的材料的不同部分同時地暴露於兩種或更多種反應性化合物，使得在基板上的任何給定點大體上不同時地暴露於多於一種反應性化合物。如本說明書和所附專利申請範圍所使用，在這方面使用的術語「大體上」，如本領域的技術人員將理解，意味著存在基板的一小部分可能因擴散而同時暴露於多種反應性氣體的可能性，並且同時暴露不是刻意為之的。
在時域ALD製程的一個態樣中，將第一反應性氣體(即，第一前驅物或化合物A，例如鋁前驅物)以脈衝輸送到反應區中，接著的是第一時間延遲。接著，將第二前驅物或化合物B(例如氧化劑)以脈衝輸送到反應區中，接著的是第二延遲。在每個時間延遲期間，將淨化氣體(諸如氬)引入處理腔室中以淨化反應區或以其他方式從反應區去除任何殘餘反應性化合物或反應副產物。或者，淨化氣體可以在整個沉積製程中持續地流動，使得在反應性化合物的脈衝之間的時間延遲期間僅淨化氣體流動。交替地以脈衝輸送反應性化合物，直到在基板表面上形成期望的薄膜或薄膜厚度。在任一種情況下，以脈衝輸送化合物A、淨化氣體、化合物B和淨化氣體的ALD製程是一個循環。循環可以從化合物A或化合物B開始，並且繼續所述循環的相應順序，直到獲得具有預定厚度的薄膜為止。
在空間ALD製程的實施例中，第一反應性氣體和第二反應性氣體(例如氮氣)被同時地輸送到反應區，但是被惰性氣幕和/或真空幕隔開。基板相對於氣體輸送設備移動，使得在基板上的任何給定點暴露於第一反應性氣體和第二反應性氣體。
如本文所使用，「化學氣相沉積」是指其中基板表面同時地或大體上同時地暴露於前驅物和/或共反應物的製程。如本文所使用，「大體上同時地」是指共流動或在其中前驅物的大部分暴露重疊的情況。
由於成本效益和薄膜性質通用性(film property versatility)，電漿增強化學氣相沉積(PECVD)廣泛用於沉積薄膜。在PECVD製程中，例如，將已經夾帶在載氣中的烴源(諸如氣相烴或液相烴的蒸氣)引入PECVD腔室中。引發電漿體的氣體(典型地是氦)也被引入腔室中。隨後在腔室中引發電漿體以產生激發的CH自由基。激發的CH自由基化學地結合到定位在腔室內的基板的表面，從而在所述表面上形成期望的薄膜。可以使用任何合適的薄膜沉積系統來實施本文參考PECVD製程描述的實施例。本文所述的任何設備描述是說明性的，而不應被理解或解釋為限制本文所述的實施例的範圍。
如本文所使用，術語「功函數」是指材料(例如，金屬)相對於真空層級的整體化學勢(bulk chemical potential)。在一個或多個實施例中，第一功函數金屬層具有大於或等於4.3eV的功函數。在一些實施例中，第一功函數金屬層具有大於或等於4.5eV的功函數。在其他實施例中，第一功函數金屬層具有大於或等於4.3eV的功函數，包括大於或等於4.4eV、大於或等於4.5eV、大於或等於4.6eV、大於或等於4.7eV、大於或等於4.8eV、大於或等於4.9eV、大於或等於5.0eV、大於或等於5.1eV或大於或等於5.2eV。
在一個或多個實施例中，第一功函數金屬層包括金屬氮化物。在另一個實施例中，第一功函數金屬層包括氮化鈦(TiN)、氮化鎢(WN)、氮化鉭(TaN)、氮化鉬(MoN)、TaN/TiN或WN/TiN中的一種或多種。在另一個實施例中，第一功函數金屬層選自由以下項組成的組：氮化鈦(TiN)、氮化鎢(WN)、氮化鉭(TaN)、氮化鉬(MoN)、TaN/TiN、WN/TiN和以上項的組合。在一個或多個實施例中，第一功函數金屬層包括氮化鈦。在一個或多個實施例中，第一功函數金屬層也可以被稱為高/中功函數金屬層。
在一個或多個實施例中，第一功函數金屬層112具有在約1nm至約5nm的範圍內的厚度，包括約1nm、約2nm、約3nm、約4nm或約5nm。
在一個或多個實施例中，整塊金屬層114也被稱為字線。參考圖6，整塊金屬層114(即，字線)透過化學機械拋光(CMP)和回蝕(etch back)來埋置(凹陷)，使得整塊金屬層114和第一功函數金屬層112不突出超過基板表面103(例如，使得整塊金屬層114完全地埋置在基板102內)。
在一個或多個實施例中，埋置字線115(即，凹陷的整塊金屬層115)可以透過在基板102上形成字線層114(即，整塊金屬層114)以便埋置溝槽104來形成。字線層114隨後可以使用化學機械拋光(CMP)方法來進行拋光並使用乾法蝕刻製程來進行回蝕以暴露基板表面103。埋置字線115可以透過使用部分蝕刻製程使拋光的字線層114凹陷到基板102中來形成。如圖6所示，第一功函數金屬層112凹陷到與埋置字線115相同的位準。埋置字線115和第一功函數金屬層112的頂表面117是多個溝槽104中距基板表面103的凹陷深度或距離D2 。在一個或多個實施例中，埋置字線115具有在溝槽104的深度D1 內的頂表面117。因此，在一個或多個實施例中，D2 小於D1 。
在一個或多個實施例中，整塊金屬層114(即，字線)包括銅(Cu)、鈷(Co)、鎢(W)、鋁(Al)、釕(Ru)、銥(Ir)、鉬(Mo)、鉑(Pt)、鉭(Ta)、鈦(Ti)或銠(Rh)中的一種或多種。在一個或多個實施例中，整塊金屬層114包括鎢(W)。在其他實施例中，整塊金屬層114包括釕(Ru)。在一個或多個實施例中，埋置字線115(即，凹陷的整塊金屬層115)包括銅(Cu)、鈷(Co)、鎢(W)、鋁(Al)、釕(Ru)、銥(Ir)、鉬(Mo)、鉑(Pt)、鉭(Ta)、鈦(Ti)或銠(Rh)中的一種或多種。在一個或多個實施例中，埋置字線115包括鎢(W)。在其他實施例中，埋置字線115包括釕(Ru)。
參考圖7，在一個或多個實施例中，第二功函數金屬層116沉積在處於凹陷的整塊金屬層115上的(即，處於埋置字線上的)基板102上。參考圖8，第二功函數金屬層116隨後使用化學機械拋光(CMP)方法進行拋光並進行回蝕以暴露基板表面103。第二功函數金屬層116的頂表面118在多個溝槽104中距基板表面103的距離為D3 。在一個或多個實施例中，第二功函數金屬層116具有在溝槽104的深度D1 內的頂表面118。因此，在一個或多個實施例中，D3 小於D1 。
在一個或多個實施例中，第二功函數金屬層116具有小於第一功函數層的功函數的功函數。在一個或多個實施例中，第二功函數金屬層116具有小於約4.3eV的功函數。在一些實施例中，第二功函數金屬層116具有小於或等於約4.2eV的功函數。在一些實施例中，第二功函數金屬層116的功函數小於或等於約4.25eV、小於或等於約4.2eV、小於或等於約4.15eV、小於或等於 約4.1eV、小於或等於約4.05eV、小於或等於約4eV、小於或等於約3.5eV或者小於或等於約3.0eV。
在一個或多個實施例中，第二功函數金屬層116也可以被稱為低功函數層。電阻率是材料的量化所述材料抵抗電流流動有多強的性質。低電阻率表示材料易於准許電流流動。高電阻率材料不易於准許電流流動。如本文所使用，術語「高電阻率材料」是指具有大於約500μΩ•cm的電阻率的材料或物種。在一個或多個實施例中，第二功函數金屬層116具有小於約500μΩ•cm的電阻率，包括小於約400μΩ•cm、小於約300μΩ•cm、小於約200μΩ•cm或小於約100μΩ•cm。在一個或多個具體的實施例中，第二功函數金屬層116大體上不含多晶矽和/或摻雜的多晶矽。如本文所使用，術語「大體上不含」意味著在第二功函數金屬層116中存在少於5%的多晶矽和/或摻雜的多晶矽，包括少於4%、少於3%、少於2%、少於1%和少於0.5%。如本文所使用，術語「多晶矽」或「多晶Si」是指多晶的矽的形式。
在一個或多個實施例中，第二功函數金屬層116包括具有選自鋁(Al)、鎵(Ga)、銦(In)或鉈(Tl)中的一種或多種金屬的金屬碳化物或金屬矽化物。如本文所使用，術語「金屬碳化物」是指由碳和一般不太負電性的金屬組成的複合材料。如本文所使用，術語「金屬矽化物」是指由矽和一般較正電性的金屬組成的複合材料。如技術人員所認識到的，作為複合材料的金屬矽化物不同於多晶矽和摻雜的多晶矽。
在其他實施例中，第二功函數金屬層116包括具有選自鎵(Ga)、銦(In)或鉈(Tl)中的一種或多種金屬的金屬碳化物或金屬矽化物。在一個或多個實施例中，第二功函數金屬層116包括碳化鋁或矽化鋁。在一個或多個實施例中，第二功函數金屬層116包括碳化鎵或矽化鎵。在一個或多個實施例中，第二功函數金屬層116包括碳化銦或矽化銦。在一個或多個實施例中，第二功函數金屬層116包括碳化鉈或矽化鉈。在一個或多個實施例中，第二功函數金屬層116包括選自鋁(Al)、鎵(Ga)、銦(In)或鉈(Tl)中的一種或多種金屬。在其他實施例中，第二功函數金屬層116包括選自鎵(Ga)、銦(In)或鉈(Tl)的一種或多種金屬。在一個或多個實施例中，第二功函數金屬層116包括鋁。在一個或多個實施例中，第二功函數金屬層116包括鎵。在一個或多個實施例中，第二功函數金屬層116包括銦。在一個或多個實施例中，第二功函數金屬層116包括鉈。
在一個或多個實施例中，第二功函數金屬層116具有在約10nm至約50nm的範圍內的厚度T1 ，包括約10nm、約15nm、約20nm、約25nm、約30nm、約35nm、約40nm、約45nm或約50nm。
參考圖9，絕緣層120沉積在第二功函數金屬層116上。在一個或多個實施例中，絕緣層具有與基板表面103大體上共面頂表面122。
在一個或多個實施例中，絕緣層120包括介電材料。如本文所使用，術語「電介質」是指能夠透過施加的電場極化的電絕緣體材料。在一個或多個實施例中，介電材料包括但不限於氧化物(例如，SiO2 、Al2 O3 )、氮化物(例如，Si3 N4 )。在一個或多個實施例中，介電材料包括氮化矽(Si3 N4 )。在一些實施例中，絕緣層組成相對於理想分子式是非化學計量的。例如，在一些實施例中，介電材料包括但不限於氧化物(例如，氧化矽、氧化鋁)、氮化物(例如，氮化矽(SiN))、碳氧化物(例如，碳氧化矽(SiOC))和碳氮氧化物(例如，碳氮氧化矽(SiNCO))。
一個或多個實施例針對的是記憶體單元。在一個或多個實施例中，一種記憶體單元包括：凹陷的存取元件；和字線，所述字線電耦接到所述凹陷的存取元件，所述字線包括基板，所述基板具有基板表面，所述基板表面具有延伸到所述基板中某個深度的多個溝槽，每個溝槽包括底部和側壁；閘極氧化物層，所述閘極氧化物層在所述溝槽的所述底部和所述側壁上；凹陷的金屬層，所述凹陷的金屬層在所述閘極氧化物層上，所述凹陷的金屬層包括第一功函數金屬層和整塊金屬層，所述凹陷的金屬層具有在所述溝槽的所述深度內的頂表面；和第二功函數金屬層，所述第二功函數金屬層在所述凹陷的金屬層上。
在本文中可以使用空間相對術語諸如「下面」、「下方」、「下部」、「上方」、「上部」和類似物以便於進行說明來描述對如圖所示的一個元件或特徵與另一個元件或特徵的關係。應當理解，該等空間相對術語意欲涵蓋在使用或操作中元件的除了圖中所示的取向之外的不同取向。舉例而言，如果圖中的元件倒轉，那麼被描述為在其他元件或特徵「下方」或「下方」的組件就將取向為在其他元件或特徵「上方」。因此，示例性術語「下方」可以涵蓋在……上方和在……下方的取向兩者。元件可以以其他方式取向(旋轉90度或以其他取向)並相應地解釋本文使用的空間相對描述語。
在描述本文討論的材料和方法的上下文中(尤其在所附專利申請範圍的上下文中)使用術語「某個」和「所述」和類似的物件應當理解為涵蓋單數和複數兩者，除非本文另有指明或明顯地與上下文矛盾。在本文中對值的範圍的陳述僅意欲用作單獨地提及落在範圍內的每個單獨值的簡寫方法，除非本文另有指明，並且每個單獨值併入本說明書中，如同在本文中單獨地陳述一樣。本文所述的所有方法可以以任何合適的循序執行，除非本文另有指明或明顯地與上下文矛盾。本文提供的任何和所有實例、或示例性語言(例如，「諸如」)的使用僅意欲更好地說明材料和方法，而不對範圍構成限制，除非另有指明。本說明書中的語言不應被理解為指示任何未要求保護的要素對所公開的材料和方法的實踐是必要的。
在本說明書的全文提到「一個實施例」、「某些實施例」、「一個或多個實施例」或「實施例」意味著結合實施例描述的特定特徵、結構、材料或特性包括在本公開內容的至少一個實施例中。因此，在本說明書的全文各處出現短語諸如「在一個或多個實施例中」、「在某些實施例中」、「在一個實施例中」或「在實施例中」不一定指本公開內容的相同實施例。在一個或多個實施例中，特定特徵、結構、材料或特性可以任何合適的方式組合。
儘管已經參考特定實施例描述本文的公開內容，但是應當理解，該等實施例對本公開內容的原理和應用僅是說明性的。本領域的技術人員將清楚，在不脫離本公開內容的精神和範圍的情況下，可以對本公開內容的方法和設備做各種修改和變化。因此，本公開內容意欲包括在所附專利申請範圍和請求項的等效物的範圍內的修改和變化。
52a:字線 52b:字線 54a:位元線 54b:位元線 54c:位元線 100:記憶體元件 102:基板 103:基板表面 104:溝槽 106:底部 108:側壁 110:閘極氧化物層 112:共形第一功函數金屬層 113:金屬層 114:整塊金屬層 115:凹陷的整塊金屬層 116:第二功函數金屬層 117:頂表面 118:頂表面 120:絕緣層 122:頂表面 D1:深度 D2:深度 D3:距離 W1:距離 T1:厚度
為了能夠詳細地理解本公開內容的上述特徵的方式，可以透過參考實施例而得到上面簡要概述的本公開內容的更特定的描述，其中一些實施例在附圖中示出。然而，應當注意，附圖僅示出本公開內容的典型實施例，並且因此不視為對本公開內容的範圍的限制，因為本公開內容可以允許其他等效實施例。如本文所述的實施例以示例而非限制的方式在附圖的圖中示出，其中相同的元件符號指示類似的元件。
圖1示出根據先前技術的DRAM單元區塊的電路圖；
圖2示出根據本公開內容的一個或多個實施例的元件的剖視圖；
圖3示出根據本公開內容的一個或多個實施例的元件的剖視圖；
圖4示出根據本公開內容的一個或多個實施例的元件的剖視圖；
圖5示出根據本公開內容的一個或多個實施例的元件的剖視圖；
圖6示出根據本公開內容的一個或多個實施例的元件的剖視圖；
圖7示出根據本公開內容的一個或多個實施例的元件的剖視圖；
圖8示出根據本公開內容的一個或多個實施例的元件的剖視圖；並且
圖9示出根據本公開內容的一個或多個實施例的元件的剖視圖。
國內寄存資訊 (請依寄存機構、日期、號碼順序註記) 無
國外寄存資訊 (請依寄存國家、機構、日期、號碼順序註記) 無
100:記憶體元件
102:基板
103:基板表面
110:閘極氧化物層
112:共形第一功函數金屬層
115:凹陷的整塊金屬層
116:第二功函數金屬層
120:絕緣層
122:頂表面

Claims (20)

  1. 一種記憶體元件，包括：一基板，該基板具有一基板表面，該基板表面具有延伸到該基板中一深度的多個溝槽，每個溝槽包括一底部和一側壁；一閘極氧化物層，該閘極氧化物層在該等溝槽的該底部和該側壁上；一凹陷的金屬層，該凹陷的金屬層在該閘極氧化物層上，該凹陷的金屬層包括一第一功函數金屬層和一整塊金屬層，該凹陷的金屬層具有在該溝槽的該深度內的一頂表面；和一第二功函數金屬層，該第二功函數金屬層在該凹陷的金屬層上，該第二功函數金屬層大體上不含多晶矽和/或摻雜的多晶矽，且該第二功函數金屬層包括具有小於4.3eV的一功函數的一材料。
  2. 如請求項1所述的記憶體元件，其中該第一功函數金屬層形成在該多個溝槽的該側壁和該底部上的該閘極氧化物層上，並且該整塊金屬層形成在該第一功函數金屬層上。
  3. 如請求項1所述的記憶體元件，其中該第一功函數金屬層包括一金屬氮化物。
  4. 如請求項1所述的記憶體元件，其中該第一 功函數金屬層包括氮化鈦(TiN)、氮化鎢(WN)、氮化鉭(TaN)、氮化鉬(MoN)、TaN/TiN或WN/TiN中的一種或多種。
  5. 如請求項1所述的記憶體元件，其中該整塊金屬層包括銅(Cu)、鈷(Co)、鎢(W)、鋁(Al)、釕(Ru)、銥(Ir)、鉬(Mo)、鉑(Pt)、鉭(Ta)、鈦(Ti)或銠(Rh)中的一種或多種。
  6. 如請求項1所述的記憶體元件，其中該第一功函數金屬層包括具有大於或等於4.3eV的一功函數的一材料。
  7. 如請求項1所述的記憶體元件，其中該第二功函數金屬層包括具有選自鋁(Al)、鎵(Ga)、銦(In)或鉈(Tl)中的一種或多種金屬的一金屬碳化物或金屬矽化物。
  8. 如請求項1所述的記憶體元件，其中該第二功函數金屬層具有在該多個溝槽的該深度內的一頂表面。
  9. 如請求項8所述的記憶體元件，進一步包括在該第二功函數金屬層上的該多個溝槽中的一絕緣層，該絕緣層具有與該基板表面大體上共面的一頂表面。
  10. 一種形成一記憶體元件的方法，該方法包括： 在一基板上沉積一共形閘極氧化物層，該基板具有延伸到該基板中一深度的多個溝槽，每個溝槽包括一底部和一側壁，該共形閘極氧化物層形成於該基板的一表面上並沿著該多個溝槽的每一溝槽的該側壁與該底部；在該共形閘極氧化物層上沉積一共形第一功函數金屬層並在該共形第一功函數金屬層上沉積一整塊金屬層以形成一金屬層，該金屬層包括該共形第一功函數金屬層與該整塊金屬層；使該金屬層凹陷以形成一凹陷的金屬層；且在該凹陷的金屬層上沉積一第二功函數金屬層，其中該共形第一功函數金屬層包括具有一功函數的一材料，該第二功函數金屬層包括一具有一功函數的一材料，該第二功函數金屬層的該材料包括具有選自鎵(Ga)、銦(In)或鉈(Tl)中的一種或多種金屬的一金屬碳化物或具有選自鋁(Al)、鎵(Ga)、銦(In)或鉈(Tl)中的一種或多種金屬的一金屬矽化物，且該第二功函數金屬層的該材料的該功函數小於該共形第一功函數金屬層的該材料的該功函數至少0.5eV，該第二功函數金屬層大體上不含多晶矽和/或摻雜的多晶矽。
  11. 如請求項10所述的方法，其中使該金屬層 凹陷將該共形第一功函數金屬層的一頂表面和該整塊金屬層的一頂表面移動到該多個溝槽中的一凹陷的深度。
  12. 如請求項10所述的方法，其中該第二功函數金屬層具有在約10nm至約50nm的一範圍內的一厚度。
  13. 如請求項10所述的方法，其中該共形閘極氧化物層包括氮氧化矽(SiON)、氧化矽(SiO)或高K介電材料中的一種或多種。
  14. 如請求項10所述的方法，其中該共形第一功函數金屬層包括具有大於或等於4.6eV的一功函數的一材料，並且該第二功函數金屬層包括具有小於或等於4.05eV的一功函數的一材料。
  15. 如請求項10所述的方法，其中該共形第一功函數金屬層包括一具有大於約500μΩ‧cm的一電阻率的材料，且該第二功函數金屬層包括一具有小於約500μΩ‧cm的一電阻率的材料。
  16. 如請求項10所述的方法，進一步包括蝕刻該第二功函數金屬層。
  17. 如請求項16所述的方法，進一步包括在該第二功函數金屬層上沉積一絕緣層。
  18. 一種形成一記憶體單元的方法，該方法包 括：在一基板上沉積一共形閘極氧化物層，該基板具有延伸到該基板中一深度的多個溝槽，每個溝槽包括一底部和一側壁，該共形閘極氧化物層形成於該基板的一表面上並沿著該多個溝槽的每一溝槽的該側壁與該底部；在該共形閘極氧化物層上沉積一共形第一功函數金屬層並在該共形第一功函數金屬層上沉積一整塊金屬層以形成一金屬層，該金屬層包括該共形第一功函數金屬層與該整塊金屬層；使該金屬層凹陷以形成一凹陷的金屬層；且在該凹陷的金屬層上沉積一第二功函數金屬層，其中該共形第一功函數金屬層包括具有一功函數的一材料，該第二功函數金屬層包括一具有一功函數的一材料，該第二功函數金屬層的該材料包括具有選自鋁(Al)、鎵(Ga)、銦(In)或鉈(Tl)中的一種或多種金屬的一金屬矽化物，且該第二功函數金屬層的該材料的該功函數小於該共形第一功函數金屬層的該材料的該功函數至少0.5eV。
  19. 如請求項18所述的方法，其中該第二功函數金屬層大體上不含多晶矽和/或摻雜的多晶矽。
  20. 一種記憶體單元，包括： 一凹陷的存取元件；和一字線，該字線電耦接到該凹陷的存取元件，該字線包括一基板，該基板具有一基板表面，該基板表面具有延伸到該基板中一深度的多個溝槽，每個溝槽包括一底部和一側壁；一閘極氧化物層，該閘極氧化物層在該等溝槽的該底部和該側壁上；一凹陷的金屬層，該凹陷的金屬層在該閘極氧化物層上，該凹陷的金屬層包括一第一功函數金屬層和一整塊金屬層，該凹陷的金屬層具有在該等溝槽的該深度內的一頂表面；和一第二功函數金屬層，該第二功函數金屬層在該凹陷的金屬層上，該第二功函數金屬層大體上不含多晶矽和/或摻雜的多晶矽，且該第二功函數金屬層包括具有小於4.3eV的一功函數的一材料。
TW108142110A 2018-11-29 2019-11-20 減少dram字線中的閘極誘發的汲極洩漏 TWI825224B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/204,300 2018-11-29
US16/204,300 US10790287B2 (en) 2018-11-29 2018-11-29 Reducing gate induced drain leakage in DRAM wordline

Publications (2)

Publication Number Publication Date
TW202027233A TW202027233A (zh) 2020-07-16
TWI825224B true TWI825224B (zh) 2023-12-11

Family

ID=70849387

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108142110A TWI825224B (zh) 2018-11-29 2019-11-20 減少dram字線中的閘極誘發的汲極洩漏

Country Status (5)

Country Link
US (2) US10790287B2 (zh)
JP (1) JP2020107883A (zh)
KR (1) KR20200064925A (zh)
CN (1) CN111244093A (zh)
TW (1) TWI825224B (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11690216B2 (en) * 2019-12-13 2023-06-27 Micron Technology, Inc. Structure to reduce bending in semiconductor devices
US11594537B2 (en) 2020-07-06 2023-02-28 Applied Materials, Inc. 3-d dram cell with mechanical stability
US11574870B2 (en) * 2020-08-11 2023-02-07 Micron Technology, Inc. Microelectronic devices including conductive structures, and related methods
US11456208B2 (en) 2020-08-11 2022-09-27 Micron Technology, Inc. Methods of forming apparatuses including air gaps between conductive lines and related apparatuses, memory devices, and electronic systems
US11715692B2 (en) 2020-08-11 2023-08-01 Micron Technology, Inc. Microelectronic devices including conductive rails, and related methods
TWI750858B (zh) * 2020-10-22 2021-12-21 華邦電子股份有限公司 半導體結構及其形成方法
US11424360B1 (en) * 2021-02-04 2022-08-23 Nanya Technology Corporation Semiconductor device and method for manufacturing the same
US20220277961A1 (en) 2021-02-26 2022-09-01 Applied Materials, Inc. Low Resistivity Metal Contact Stack
KR20220145589A (ko) * 2021-04-22 2022-10-31 삼성전자주식회사 게이트 구조체를 포함하는 반도체 장치 및 이의 제조 방법
CN116133363A (zh) * 2021-08-06 2023-05-16 长鑫存储技术有限公司 半导体结构及其制作方法
US20230083577A1 (en) * 2021-09-13 2023-03-16 Applied Materials, Inc. Recessed metal etching methods
KR20230134287A (ko) * 2022-03-14 2023-09-21 삼성전자주식회사 반도체 소자 및 그의 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9704961B2 (en) * 2015-10-29 2017-07-11 SK Hynix Inc. Semiconductor structure having buried gate structure, method for manufacturing the same, and memory cell having the same
US20170365608A1 (en) * 2016-06-16 2017-12-21 Samsung Electronics Co., Ltd. Semiconductor devices and methods of forming the same
TW201834031A (zh) * 2016-12-16 2018-09-16 韓商愛思開海力士有限公司 具有埋藏閘結構的半導體裝置及其製造方法
US20180308850A1 (en) * 2015-04-22 2018-10-25 SK Hynix Inc. Semiconductor device having buried gate structure and method for manufacturing the same, memory cell having the same and electronic device having the same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6090671A (en) 1997-09-30 2000-07-18 Siemens Aktiengesellschaft Reduction of gate-induced drain leakage in semiconductor devices
US5977579A (en) 1998-12-03 1999-11-02 Micron Technology, Inc. Trench dram cell with vertical device and buried word lines
JP2003273350A (ja) * 2002-03-15 2003-09-26 Nec Corp 半導体装置及びその製造方法
US8008144B2 (en) 2006-05-11 2011-08-30 Micron Technology, Inc. Dual work function recessed access device and methods of forming
KR100855967B1 (ko) 2007-01-04 2008-09-02 삼성전자주식회사 매립형 워드라인 구조를 갖는 반도체 소자 및 그 제조방법
US8865594B2 (en) * 2011-03-10 2014-10-21 Applied Materials, Inc. Formation of liner and barrier for tungsten as gate electrode and as contact plug to reduce resistance and enhance device performance
WO2015047731A1 (en) * 2013-09-27 2015-04-02 Applied Materials, Inc. Method of enabling seamless cobalt gap-fill
KR20150090669A (ko) * 2014-01-29 2015-08-06 에스케이하이닉스 주식회사 듀얼일함수 매립게이트형 트랜지스터 및 그 제조 방법, 그를 구비한 전자장치
KR102286112B1 (ko) * 2015-10-21 2021-08-04 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9748350B2 (en) * 2015-10-30 2017-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with enlarged gate electrode structure and method for forming the same
KR102455869B1 (ko) * 2015-12-23 2022-10-20 에스케이하이닉스 주식회사 매립게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀
KR102377358B1 (ko) * 2017-10-16 2022-03-23 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
US10403552B1 (en) * 2018-04-02 2019-09-03 Varian Semiconductor Equipment Associates, Inc. Replacement gate formation with angled etch and deposition

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180308850A1 (en) * 2015-04-22 2018-10-25 SK Hynix Inc. Semiconductor device having buried gate structure and method for manufacturing the same, memory cell having the same and electronic device having the same
US9704961B2 (en) * 2015-10-29 2017-07-11 SK Hynix Inc. Semiconductor structure having buried gate structure, method for manufacturing the same, and memory cell having the same
US20170365608A1 (en) * 2016-06-16 2017-12-21 Samsung Electronics Co., Ltd. Semiconductor devices and methods of forming the same
TW201834031A (zh) * 2016-12-16 2018-09-16 韓商愛思開海力士有限公司 具有埋藏閘結構的半導體裝置及其製造方法

Also Published As

Publication number Publication date
US11552082B2 (en) 2023-01-10
KR20200064925A (ko) 2020-06-08
US10790287B2 (en) 2020-09-29
CN111244093A (zh) 2020-06-05
JP2020107883A (ja) 2020-07-09
US20200388621A1 (en) 2020-12-10
TW202027233A (zh) 2020-07-16
US20200176451A1 (en) 2020-06-04

Similar Documents

Publication Publication Date Title
TWI825224B (zh) 減少dram字線中的閘極誘發的汲極洩漏
US9502256B2 (en) ZrAION films
JP6218384B2 (ja) タングステンゲート電極を備えた半導体装置の製造方法
US11763856B2 (en) 3-D DRAM structure with vertical bit-line
US11621266B2 (en) Method of testing a gap fill for DRAM
TW202349675A (zh) 3d dram結構及製造方法
KR20230163587A (ko) V-nand 워드라인 스택을 위한 라이너
CN107689393B (zh) 一种半导体器件及其制造方法
US20220359532A1 (en) Enhancing gapfill performance of dram word line
US20240074162A1 (en) Lanthanum nitride as a dram molybdenum liner
TWI716245B (zh) 具有減少的邊緣缺陷的鐵電記憶體單元及其製造方法
US20230044391A1 (en) Selective silicide deposition for 3-d dram
TW202411450A (zh) 氮化鑭作為dram鉬襯墊
TW202410405A (zh) 用於3d記憶體之直接字元線觸點與製造方法
TW202412185A (zh) 防止鋁擴散之阻障層
TW202249252A (zh) 低電阻率dram埋入式字元線堆疊