JP2020107883A - Ｄｒａｍのワード線におけるゲート誘起ドレインリークを低減させること - Google Patents

Ｄｒａｍのワード線におけるゲート誘起ドレインリークを低減させること Download PDF

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Abstract

【課題】ゲート誘起ドレインリークが低減された埋め込みワード線を備えるダイナミックランダムアクセスメモリセルを提供する。【解決手段】メモリデバイス１００において、２つの仕事関数金属層１１２、１１６を含む。絶縁層１２０が、第２の仕事関数金属層１１６上に堆積されている。絶縁層は、基板表面１０３と実質的に同一平面上にある上面１２２を有する。、メモリデバイスの第２の仕事関数金属層１１６は、第１の仕事関数層より低い仕事関数を有する。低い仕事関数金属層は、ゲート誘起ドレインリーク電流損失を低減させる。【選択図】図９

Description

[0001] 本開示の実施形態は、電子デバイス及び電子デバイス製造の分野に関する。特に、本開示の実施形態は、ゲート誘起ドレインリークが低減された埋め込みワード線を備えるダイナミックランダムアクセスメモリセルを提供する。
[0002] パーソナルコンピュータ、ワークステーション、コンピュータサーバ、メインフレーム、並びに、プリンター、スキャナー、及びハードディスクドライブなどの、他のコンピュータに関連した装備などの、電子デバイスは、低電力消費でありながらかなりのデータ記憶性能を提供するメモリデバイスを使用する。電子デバイスの使用に適切なランダムアクセスメモリセルの２つの主要な種類、すなわち、ダイナミックとスタティックが存在する。ダイナミックランダムアクセスメモリ（DRAM）は、２つの二進値のうちの１つを表す電圧を記憶するようにプログラムをされ得るが、非常に短い期間を超えてこの電圧を維持するために、定期的な再プログラミング又は「リフレッシング」を必要とし得る。スタティックランダムアクセスメモリ（SRAM）は、それらが定期的なリフレッシングを必要としないので、そのように名付けられている。
[0003] DRAMメモリ回路は、単一の半導体ウエハ上に、DRAMセルとして知られる、数百万の同一な回路要素を複製することによって製造される。各DRAMセルは、１ビット（二進数字）のデータを記憶することができるアドレス可能位置である。その最も一般的な形態において、DRAMセルは、２つの回路構成要素から成る。すなわち、電界効果トランジスタ（FET）とキャパシタである。
[0004] DRAMセルの製造は、トランジスタ、キャパシタ、及び３つの接点の製作を含む。その３つのそれぞれは、ビット線、ワード線、及び基準電圧に対するものである。DRAMの製造は、競争の激しいビジネスである。単一のメモリチップ上により多くのメモリを詰め込むことを可能にするために、個々のセルのサイズを低減させ、殊に、２５６メガビットを超える密度に、メモリセル密度を高めることが絶えず求められている。セルサイズの減少に対する制限は、セルを通るアクティブとパッシブの両方のワード線の通過、セルキャパシタのサイズ、及びアレイデバイスの非アレイデバイスとの互換性である。
[0005] 従来、DRAMのワード線は、チャネル不純物を減らすために、高い仕事関数の材料をゲート電極として使用している。DRAMデバイスにおける重要なリーク成分は、ゲート誘起ドレインリーク（GIDL）である。それは、ゲートがドレインとオーバーラップする、トランジスタのドレインの表面でのトラップ支援バンド間トンネリング（trap assisted band-to-band tunneling）によって引き起こされる。製作中に、基板内で界面状態が生成される。これらの表面状態は、電子‐正孔ペアの生成速度を増加させ、GIDLを増進する。DRAMのワード線内で使用される高い仕事関数の材料は、バンド間トンネリングのために、ソース／ドレインエリアの近くでゲート誘起ドレインリークを増加させることがある。したがって、ゲート誘起ドレインリークも低く維持しながら、抵抗を低く維持することができる、DRAMセルが必要とされている。
[0006] 本開示の実施形態は、メモリデバイス、及びメモリデバイスを形成する方法を対象とする。１以上の実施形態では、メモリデバイスが、複数のトレンチが基板表面から基板内にある深さだけ延在する基板であって、各トレンチが底部と側壁を含む、基板、トレンチの底部と側壁上のゲート酸化物層、ゲート酸化物層上の引っ込んだ金属層であって、第１の仕事関数金属層とバルク金属層を備え、トレンチの深さの範囲内に上面を有する、引っ込んだ金属層、及び引っ込んだ金属層上の第２の仕事関数金属層を備える。
[0007] １以上の実施形態では、メモリデバイスを形成する方法が、複数のトレンチを有する基板を提供すること、基板上に共形の（conformal）ゲート酸化物層を堆積させること、ゲート酸化物層上に金属層を形成すること、引っ込んだ金属層を形成するために金属層を引っ込めること、及び引っ込んだ金属層上に第２の仕事関数金属層を堆積させることを含む。
[0008] １以上の実施形態では、メモリセルが、凹部アクセスデバイス、並びに、凹部アクセスデバイスに電気的に接続されたワード線であって、複数のトレンチが基板表面から基板内にある深さだけ延在する基板であって、各トレンチが底部と側壁を含む、基板、トレンチの底部と側壁上のゲート酸化物層、ゲート酸化物層上の引っ込んだ金属層であって、第１の仕事関数金属層とバルク金属層を備え、トレンチの深さの範囲内に上面を有する、引っ込んだ金属層、及び引っ込んだ金属層上の第２の仕事関数金属層を備える、ワード線を備える。
[0009] 上述の本開示の特徴を詳細に理解することができるように、上記で簡単に要約された本開示のより具体的な説明が、実施形態を参照することによって得られ、一部の実施形態は、付随する図面に例示されている。しかし、添付の図面は本開示の典型的な実施形態のみを示すものであり、したがって、本開示の範囲を限定するものと見なすべきではなく、本開示は他の等しく有効な実施形態も許容し得ることに留意されたい。本明細書に記載の実施形態では、限定ではなく例示のために添付図面を用いて記載されており、図面においては同様の要素は類似の参照符号で示されている。
[0010] 先行技術による、DRAMセルブロックの回路図を示す。 [0011] 本開示の１以上の実施形態によるデバイスの断面図を示す。 [0012] 本開示の１以上の実施形態によるデバイスの断面図を示す。 [0013] 本開示の１以上の実施形態によるデバイスの断面図を示す。 [0014] 本開示の１以上の実施形態によるデバイスの断面図を示す。 [0015] 本開示の１以上の実施形態によるデバイスの断面図を示す。 [0016] 本開示の１以上の実施形態によるデバイスの断面図を示す。 [0017] 本開示の１以上の実施形態によるデバイスの断面図を示す。 [0018] 本開示の１以上の実施形態によるデバイスの断面図を示す。
[0019] 本開示の幾つかの例示的な実施形態が説明される前に理解するべきことは、本開示が以下の説明で提示される構成又は処理ステップの詳細に限定されないということである。本開示は、他の実施形態も可能であり、様々な方法で実施又は実行することができる。
[0020] 本明細書及び添付の特許請求の範囲で使用する場合、「前駆体」、「反応物質」、「反応性ガス」などの用語は、基板表面と反応することができる任意のガス種を指すために、交換可能に使用される。
[0021] 本明細書で使用される際に、「ダイナミックランダムアクセスメモリ」又は「DRAM」という用語は、キャパシタ上に電荷のパケットを記憶する（又はゼロに対してはそうしない）ことによって、データビットを保存するメモリセルであって、その電荷が、アクセストランジスタを介してキャパシタ上にゲートされ、同じトランジスタをオンにして、トランジスタ出力の相互接続ラインに電荷パケットをダンプすることによって生じる電圧摂動を調べることで検知される、メモリセルを指す。したがって、単一のDRAMセルは、１つのトランジスタと１つのキャパシタから作製される。図１で示されているように、DRAMデバイスは、DRAMセルのアレイから形成される。アクセストランジスタ上の列は、ワード線５２ａ、５２ｂによってリンクされ、トランジスタ入力／出力は、ビット線５４ａ、５４ｂ、５４ｃによってリンクされる。歴史的に、DRAMキャパシタは、平坦なポリシリコン酸化物基板プレートキャパシタから、基板上に両方のプレートを有する「スタック」キャパシタ、及び共通のプレートとしての基板内でエッチングされた空洞を使用する「トレンチ」キャパシタに分岐した、３Ｄ構造に進化してきた。
[0022] 従来、DRAMセルは、埋め込みワード線構造内に、高い仕事関数金属構造を置いてきた。DRAMデバイス内では、ビット線が基板上に載置された金属レベル内に形成され、一方で、ワード線は、基板の表面におけるポリシリコンゲートレベルにおいて形成される。埋め込みワード線（bWL）では、ワード線が、金属をゲート電極として使用して、半導体基板の表面下に埋め込まれる。
[0023] １以上の実施形態では、高い仕事関数材料上で低い仕事関数材料を使用する、メモリデバイス、例えばDRAMセルが、設けられる。そのようなメモリデバイスは、有利なことに、抵抗を低く維持しながら、ゲート誘起ドレインリーク（GIDL）も低く維持する。埋め込みワード線セルアレイトランジスタは、構造内で金属をゲート電極として使用して、半導体基板の表面下に埋め込まれたワード線を有する。
[0024] 本明細書では、例示的な実施形態（及び中間構造）の概略図である断面図を参照しながら、例示的な実施形態が説明される。したがって、例えば、製造技術及び／又は許容誤差の結果としての図の形状からの変形が予想される。したがって、例示的な実施形態は、本明細書で示された領域の特定の形状に限定されると解釈されるべきではないが、例えば、製造からもたらされた形状におけるばらつきを含むものであってよい。例えば、矩形として図示されている注入領域は、通常、注入領域から非注入領域へのバイナリ変化ではなく、むしろ丸みを帯びた又は湾曲した特徴、及び／又はその縁部での注入濃度の勾配を有してよい。同様に、注入によって形成された埋め込み領域は、埋め込み領域とそこを通って注入が生じるところの表面との間の領域内に何らかの注入をもたらしてよい。したがって、図面において示される領域は、その性質上概略的なものであり、それらの形状は、デバイスの領域の実際の形状を示すことを意図せず、例示的な実施形態の範囲を限定することを意図しない。
[0025] 図２から図９は、１以上の実施形態による、メモリデバイス１００を示す断面図である。図２を参照すると、基板１０２は、引っ込んだチャネルを形成する複数のトレンチ１０４を有するように形成されている。トレンチは、底部１０６と側壁１０８を有する。複数のトレンチ１０４は、約１０nmから約８０nm、約１０nmから約７０nm、約１０nmから約６０nm、約１０nmから約５０nm、又は約１０nmから約４０nmを含む、約１０nmから約１００nmの範囲内の幅を有するように形成されてよいが、それらに限定されるものではない。当業者によって認識されることとなるように、複数のトレンチ１０４の幅は、一方の側壁１０８から他方の側壁１０８までの距離Ｗ１によって規定される。当業者によって認識されることとなるように、複数のトレンチ１０４の深さは、基板表面１０３から複数のトレンチ１０４の底部１０６までの距離Ｄ１によって規定される。
[0026] 本明細書で使用される「基板」とは、その上で製造処理中に膜処理が実行されるところの、任意の基板又は基板上に形成された材料表面のことを指す。例えば、その上で処理が実行され得るところの基板表面には、用途に応じて、シリコン、酸化シリコン、歪シリコン、シリコン・オン・インシュレータ（SOI）、炭素がドープされた酸化シリコン、アモルファスシリコン、ドープされたシリコン、ゲルマニウム、ヒ化ガリウム、ガラス、サファイアなどの材料、並びに金属、金属窒化物、金属合金、及びその他の導電材料などの任意の他の材料が含まれる。基板は、半導体ウエハを含むが、それに限定されるものではない。基板表面を、研磨、エッチング、還元、酸化、ヒドロキシル化、アニーリング、及び／又はベークするために、基板を前処理プロセスに曝してもよい。基板自体の表面上で直接膜処理することに加えて、本開示では、開示される任意の膜処理ステップが、以下でより詳細に開示されるように基板上に形成された下層上で実行されてもよい。「基板表面」という用語は、文脈が示すように、そのような下層を含むことが意図されている。したがって、例えば、膜／層又は部分的な膜／層が、基板表面の上へ堆積された場合、新しく堆積された膜／層の露出面が、基板表面となる。
[0027] 複数のトレンチ１０４を形成するために、バッファ絶縁層（例えば、シリコン酸化物層、図示せず）が、基板表面１０３上に形成されてよく、且つ／又は、ハードマスク層（例えば、窒化物層、図示せず）が形成されてよい。そのような技法は、当業者によく知られており、したがって、説明されない。
[0028] 図３を参照すると、ゲート酸化物層１１０が、基板１０２上で、基板表面１０３上に、且つ複数のトレンチ１０４の側壁１０８と底部１０６に沿って、共形に（conformally）堆積されている。１以上の実施形態では、ゲート酸化物層１１０が、酸窒化ケイ素（SiON）、酸化ケイ素、又は高誘電率材料のうちの１以上を含む。「酸化ケイ素」という用語が、ゲート酸化物層１１０を説明するために使用され得るが、当業者は、本開示が特定の化学量論に限定されないことを認識するだろう。例えば、「酸化ケイ素」と「二酸化ケイ素」という用語は、両方とも、任意の適切な化学量論的比率にあるシリコンと酸素を有する材料を説明するために使用されてよい。本開示で挙げられる他の材料、例えば、窒化ケイ素、酸窒化ケイ素、酸化タングステン、酸化ジルコニウム、酸化アルミニウム、酸化ハフニウムなどについても、同じことが言える。
[0029] １以上の実施形態では、「高誘電体」という用語が、（例えば、二酸化ケイ素と比較して）高い誘電率を有する材料を指す。１以上の実施形態では、高誘電率材料が、酸化ハフニウム（HfO2）、酸化ジルコニウム（ZrO2）、酸化バナジウム（VO2）、酸化チタン（TiO2）、酸化スズ（SnO2）、酸化アルミニウム（Al2O3）、酸化亜鉛（ZnO）、ケイ酸ハフニウム（hafnium silicon oxide；HfSiO）、又はケイ酸ジルコニウム（zirconium silicon oxide；ZrSiO）のうちの１以上から選択される。
[0030] １以上の実施形態では、ゲート酸化物層１１０が、約１nm、約２nm、約３nm、約４nm、約５nm、約６nm、又は約７nmを含む、約１nmから約７nmまでの範囲内の厚さを有する。
[0031] 図４及び図５を参照すると、ゲート酸化物層１１０上に金属層１１３が形成されている。１以上の実施形態では、共形のゲート酸化物層１１０上に共形の第１の仕事関数金属層１１２（図４参照）を堆積させ、その後で、第１の仕事関数金属層１１２上にバルク金属層１１４（図５参照）を堆積させることによって、金属層１１３が形成されている。バルク金属層１１４は、化学気相堆積、物理的気相堆積、又は原子層堆積を含む、当業者に良く知られている幾つかの方法のうちの何れか１つを使用して堆積されるが、それらに限定されるものではない。
[0032] 本明細書で使用される際に、「原子層堆積」又は「周期的堆積（cyclical deposition）」は、基板表面上に材料の層を堆積させるための、２つ以上の反応性化合物の連続的な曝露を指す。基板又は基板の部分が、処理チャンバの反応区域の中に導入された２つ以上の反応性化合物に、個別に曝露される。時間領域ALDプロセスでは、各反応性化合物への曝露が、各化合物が基板表面上に付着及び／又は反応し次いで処理チャンバからパージされることを可能にするように、時間遅延によって分離される。これらの反応性化合物は、連続的に基板に曝露されると言われている。空間ALDでは、基板上の任意の所与のポイントが、実質的に、同時に２つ以上の反応性化合物に曝露されないように、基板表面の種々の部分又は基板表面上の材料が、２つ以上の反応性化合物に同時に曝露される。この明細書及び添付の特許請求の範囲で使用される際に、これに関して使用される「実質的に」という用語は、当業者によって理解されることとなるように、拡散のために基板の小さな一部が同時に複数の反応性ガスに曝露され得る可能性が存在し、同時の曝露は意図されたものではないことを意味する。
[0033] 時間領域ALDプロセスの一態様では、第１の反応性ガス（すなわち、第１の前駆体又は化合物Ａ、例えばアルミニウム前駆体）が、反応区域の中に入った（pulse）後で、第１の時間だけ遅延する。次に、第２の前駆体又は化合物Ｂ（例えば、酸化剤）が、反応区域の中に入った（pulse）後で、第２の時間だけ遅延する。各時間遅延の間に、アルゴンなどのパージガスが、処理チャンバの中に導入され、反応区域をパージし、又は他の方法で任意の残留反応性化合物若しくは反応副産物を反応区域から除去する。代替的に、反応性化合物のパルス（pluse）の間で時間遅延中に、パージガスのみが流れるように、パージガスが堆積プロセスの全体を通して連続的に流れてもよい。反応性化合物は、基板表面上に所望の膜又は膜厚が形成されるまで交互に入る（pulsed）。何れのシナリオでも、化合物Ａ、パージガス、化合物Ｂ、及びパージガスを入れる（pulsing）ALDプロセスは、サイクルである。サイクルは、化合物Ａ又は化合物Ｂの何れかで開始してよく、所定の厚さの膜が得られるまで、サイクルのそれぞれの順序を継続することができる。
[0034] 空間的ALDプロセスの一実施形態では、第１の反応性ガスと第２の反応性ガス（例えば、窒素ガス）が、同時に反応区域に供給されるが、不活性ガスのカーテン及び／又は真空のカーテンによって分離される。基板は、ガス供給装置に対して移動される。それによって、基板の任意の所与のポイントが、第１の反応性ガスと第２の反応性ガスに曝露される。
[0035] 本明細書で使用される際に、「化学気相堆積」は、基板表面が、前駆体及び／又は共試薬（co-reagent）に同時に又は実質的に同時に曝露されるプロセスを指す。本明細書で使用される際に、「実質的に同時に」は、同時に流れるか、又は前駆体の曝露の大部分が重なっているかの何れかを指す。
[0036] プラズマ化学気相堆積（PECVD）は、費用効率及び膜特性の多用途性のために、薄膜を堆積させるものとして広く知られている。PECVDでは、例えば、キャリアガス内に同伴された気相炭化水素や液相炭化水素の蒸気などの、炭化水素源が、PECVDチャンバの中に導入される。プラズマ開始ガス、通常はヘリウムも、チャンバの中に導入される。次いで、プラズマが、チャンバ内で開始されて、励起されたCHラディカルを生成する。励起されたCHラディカルは、チャンバ内に位置決めされた基板の表面に化学的に結合し、その上に所望の膜を形成する。PECVDを参照しながら本明細書で説明される実施形態は、任意の適切な薄膜堆積システムを使用して実行されてよい。本明細書で説明される任意の装置は、例示的なものであって、本明細書に記載された実施形態の範囲を限定するものとして理解又は解釈するべきではない。
[0037] 本明細書で使用される際に、「仕事関数」という用語は、真空レベルに対する材料（例えば、金属）のバルク化学ポテンシャルを指す。１以上の実施形態では、第１の仕事関数金属層が、４．３eV以上の仕事関数を有する。ある実施形態では、第１の仕事関数金属層が、４．５eV以上の仕事関数を有する。他の実施形態では、第１の仕事関数金属層が、４．４eV以上、４．５eV以上、４．６eV以上、４．７eV以上、４．８eV以上、４．９eV以上、５．０eV以上、５．１eV以上、又は５．２eV以上を含む、４．３eV以上の仕事関数を有する。
[0038] １以上の実施形態では、第１の仕事関数金属層が、金属窒化物を含む。１以上の実施形態では、第１の仕事関数金属層が、窒化チタン（TiN）、窒化タングステン（WN）、窒化タンタル（TaN）、窒化モリブデン（MoN）、TaN／TiN、又はWN／TiNのうちの１以上を含む。１以上の実施形態では、第１の仕事関数金属層が、窒化チタン（TiN）、窒化タングステン（WN）、窒化タンタル（TaN）、窒化モリブデン（MoN）、TaN／TiN、WN／TiN、及びそれらの組み合わせから成る群から選択される。１以上の実施形態では、第１の仕事関数金属層が、窒化チタンを含む。１以上の実施形態では、第１の仕事関数金属層が、高い／中ぐらいの仕事関数金属層とも呼ばれ得る。
[0039] １以上の実施形態では、第１の仕事関数金属層１１２が、約１nm、約２nm、約３nm、約４nm、又は約５nmを含む、約１nmから約５nmまでの範囲内の厚さを有する。
[0040] １以上の実施形態では、バルク金属層１１４が、ワード線としても知られる。図６を参照すると、バルク金属層１１４（すなわち、ワード線）は、化学機械研磨（CMP）によって埋め込まれ（引っ込められ）、エッチングバックされる。それによって、バルク金属層１１４と第１の仕事関数金属層１１２は、基板表面１０３を越えて突出しない（例えば、それによって、バルク金属層１１４は、基板１０２内に完全に埋め込まれる）。
[0041] １以上の実施形態では、埋め込みワード線１１５（すなわち、引っ込んだバルク金属層１１５）が、トレンチ１０４を埋めるように基板１０２上にワード線層１１４（すなわち、バルク金属層１１４）を形成することによって、形成されてよい。次いで、ワード線層１１４は、化学機械研磨（CMP）法を使用して研磨され、ドライエッチングプロセスを使用してエッチングバックされ、基板表面１０３を露出してよい。埋め込みワード線１１５は、部分的なエッチングプロセスを使用して、埋め込みワード線１１４を基板１０２の中に引っ込めることによって形成されてよい。図６で示されているように、第１の仕事関数金属層１１２が、埋め込みワード線１１５と同じ高さに置かれている。埋め込みワード線１１５及び第１の仕事関数金属層１１２の上面１１７は、複数のトレンチ１０４内で基板表面１０３から引っ込み深さ又は距離Ｄ２にある。１以上の実施形態では、埋め込みワード線１１５が、トレンチ１０４の深さＤ１内に上面１１７を有する。したがって、１以上の実施形態では、Ｄ２がＤ１未満である。
[0042] １以上の実施形態では、バルク金属層１１４（すなわち、ワード線）が、銅（Cu）、コバルト（Co）、タングステン（W）、アルミニウム（Al）、ルテニウム（Ru）、イリジウム（Ir）、モリブデン（Mo）、プラチナ（Pt）、タンタル（Ta）、チタン（Ti）、又はロジウム（Rh）のうちの１以上を含む。１以上の実施形態では、バルク金属層１１４がタングステン（W）を含む。他の実施形態では、バルク金属層１１４がルテニウム（Ru）を含む。１以上の実施形態では、埋め込みワード線１１５（すなわち、引っ込んだバルク金属層１１５）が、銅（Cu）、コバルト（Co）、タングステン（W）、アルミニウム（Al）、ルテニウム（Ru）、イリジウム（Ir）、モリブデン（Mo）、プラチナ（Pt）、タンタル（Ta）、チタン（Ti）、又はロジウム（Rh）のうちの１以上を含む。１以上の実施形態では、埋め込みワード線１１５がタングステン（W）を含む。他の実施形態では、埋め込みワード線１１５がルテニウム（Ru）を含む。
[0043] 図７を参照すると、１以上の実施形態では、第２の仕事関数金属層１１６が、引っ込んだバルク金属層１１５上（すなわち、埋め込みワード線上）で、基板１０２上に堆積される。図８を参照すると、次いで、第２の仕事関数金属層１１６が、化学機械研磨（CMP）法を使用して研磨され、エッチングバックされて、基板表面１０３を露出する。第２の仕事関数金属層１１６の上面１１８は、複数のトレンチ１０４内で基板表面１０３から距離Ｄ３にある。１以上の実施形態では、第２の仕事関数金属層１１６が、トレンチ１０４の深さＤ１内に上面１１８を有する。したがって、１以上の実施形態では、Ｄ３がＤ１未満である。
[0044] １以上の実施形態では、第２の仕事関数金属層１１６が、第１の仕事関数金属層の仕事関数未満の仕事関数を有する。１以上の実施形態では、第２の仕事関数金属層１１６が、約４．３eV未満の仕事関数を有する。ある実施形態では、第２の仕事関数金属層１１６が、４．２eV以下の仕事関数を有する。ある実施形態では、第２の仕事関数金属層１１６の仕事関数が、約４．２５eV以下、約４．２eV以下、約４．１５eV以下、約４．１eV以下、約４．０５eV以下、約４eV以下、約３．５eV以下、又は約３．０eV以下である。
[0045] １以上の実施形態では、第２の仕事関数金属層１１６が、低い仕事関数金属層とも呼ばれ得る。抵抗は、材料が電流の流れにどれだけ強く抵抗するかを定量化する材料の特性である。低い抵抗は、材料が電流の流れをかなり許容することを示す。高い抵抗の材料は、電流の流れをたやすく許容しない。本明細書で使用される際に、「高い抵抗の材料」は、約５００μΩcmを上回る抵抗を有する材料又は物質を指す。１以上の実施形態では、第１の仕事関数金属層１１６が、約４００μΩcm未満、約３００μΩcm未満、約２００μΩcm、又は約１００μΩcmを含む、約５００μΩcm未満の抵抗を有する。１以上の特定の実施形態では、第２の仕事関数金属層１１６が、ポリシリコン及び／又はドープされたポリシリコンを実質的に含まない。本明細書で使用される際に、「実質的に含まない」という用語は、第２の仕事関数金属層１１６内に、４％未満、３％未満、２％未満、１％未満、０．５％未満を含む、５％未満のポリシリコン及び／又はドープされたポリシリコンが存在することを意味する。本明細書で使用される際に、「ポリシリコン」又は「ポリSi」は、多結晶シリコンを指す。
[0046] １以上の実施形態では、第２の仕事関数金属層１１６が、アルミニウム（Al）、ガリウム（Ga）、インジウム（In）、又はタリウム（Tl）から選択された１以上の金属を有する、金属炭化物又は金属シリサイドを含む。本明細書で使用される際に、「金属炭化物」という用語は、炭素と、概してより少ない負の電荷を持つ金属とから、構成された複合材料を指す。本明細書で使用される際に、「金属シリサイド」という用語は、ケイ素と、概してより少ない正の電荷を持つ金属とから、構成された複合材料を指す。技能工によって認識されるように、複合材料である金属シリサイドは、ポリシリコン及びドープされたポリシリコンとは区別される。
[0047] 他の実施形態では、第２の仕事関数金属層１１６が、ガリウム（Ga）、インジウム（In）、又はタリウム（Tl）から選択された１以上の金属を有する、金属炭化物又は金属シリサイドを含む。１以上の実施形態では、第２の仕事関数金属層１１６が、炭化アルミニウム又はアルミニウムシリサイドを含む。１以上の実施形態では、第２の仕事関数金属層１１６が、炭化ガリウム又はガリウムシリサイドを含む。１以上の実施形態では、第２の仕事関数金属層１１６が、炭化インジウム又はインジウムシリサイドを含む。１以上の実施形態では、第２の仕事関数金属層１１６が、炭化タリウム又はタリウムシリサイドを含む。１以上の実施形態では、第２の仕事関数金属層１１６が、アルミニウム（Al）、ガリウム（Ga）、インジウム（In）、又はタリウム（Tl）から選択された１以上の金属を含む。他の実施形態では、第２の仕事関数金属層１１６が、ガリウム（Ga）、インジウム（In）、又はタリウム（Tl）から選択された１以上の金属を含む。１以上の実施形態では、第２の仕事関数金属層１１６が、アルミニウムを含む。１以上の実施形態では、第２の仕事関数金属層１１６が、ガリウムを含む。１以上の実施形態では、第２の仕事関数金属層１１６が、インジウムを含む。１以上の実施形態では、第２の仕事関数金属層１１６が、タリウムを含む。
[0048] １以上の実施形態では、第２の仕事関数金属層１１６が、約１０nm、約１５nm、約２０nm、約２５nm、約３０nm、約３５nm、約４０nm、約４５nm、又は約５０nmを含む、約１０nmから約５０nmの範囲内の厚さＴ１を有する。
[0049] 図９を参照すると、絶縁層１２０が、第２の仕事関数金属層１１６上に堆積されている。１以上の実施形態では、絶縁層が、基板表面１０３と実質的に同一平面上にある、上面１２２を有する。
[0050] １以上の実施形態では、絶縁層１２０が、誘電材料を含む。本明細書で使用される際に、「誘電体」という用語は、印加された電界によって分極され得る、電気絶縁材料を指す。１以上の実施形態では、誘電材料が、酸化物（例えば、SiO2、Al2O3）、窒化物（例えば、Si3N4）を含むが、それらに限定されるものではない。１以上の実施形態では、誘電材料が、窒化ケイ素（Si3N4）を含む。ある実施形態では、絶縁層の組成が、理想的な分子式に対して非化学量論的である。例えば、ある実施形態では、誘電材料が、酸化物（例えば、酸化ケイ素、酸化アルミニウム）、窒化物（例えば、窒化ケイ素（SiN））、オキシカーバイド（例えば、シリコンオキシカーバイド（SiOC））、及び炭酸窒化物（oxynitrocarbide）（例えば、炭酸窒化ケイ素（silicon oxycarbonitride；SiNCO））を含むが、それらに限定されるものではない。
[0051] １以上の実施形態は、メモリセルを対象とする。１以上の実施形態では、メモリセルが、凹部アクセスデバイス、並びに、凹部アクセスデバイスに電気的に接続されたワード線であって、複数のトレンチが基板表面から基板内にある深さだけ延在する基板であって、各トレンチが底部と側壁を含む、基板、トレンチの底部と側壁上のゲート酸化物層、ゲート酸化物層上の引っ込んだ金属層であって、第１の仕事関数金属層とバルク金属層を備え、トレンチの深さの範囲内に上面を有する、引っ込んだ金属層、及び引っ込んだ金属層上の第２の仕事関数金属層を備える、ワード線を備える。
[0052] 「下」、「下方」、「下側」、「上」、「上方」、「上側」などの、空間的な相対語は、図面中で示されているように、１つの要素又は特徴の、別の（１以上の）要素又は（１以上の）特徴に対する関係を説明することを容易にするために、本明細書で使用されてよい。空間的な相対語は、図面中で描かれている配向に加えて、使用中又は動作中のデバイスの種々の配向を包含することが意図されていることを理解されたい。例えば、図面内のデバイスがひっくり返された場合、他の要素又は特徴の「下方」又は「下」として説明された要素は、他の要素又は特徴の「上」に配向されることになる。したがって、例示的な用語「下」は、上と下の両方の配向を包含し得る。デバイスは、他の方法で配向され（９０度又は他の配向に回転され）てよく、本明細書で使用される空間的な相対記述語がそれに応じて解釈され得る。
[0053] 本明細書で説明される材料及び方法を説明する文脈において（殊に、以下の特許請求の範囲の文脈において）、用語「１つの（ａ）」及び「１つの（ａｎ）」並びに「その（ｔｈｅ）」と、類似の指示語の使用は、本明細書でその逆が示されているか又は明らかに文脈から矛盾する場合を除いて、単数と複数の両方をカバーすると解釈される。本明細書での値の範囲の列挙は、本明細書で特に明記しない限り、範囲内に入る各個別の値を個別に参照する略記法として機能することを単に意図しており、各個別の値は、本明細書で個別に引用されているかのように明細書に組み込まれる。本明細書で説明される全ての方法は、本明細書でその逆が示されているか又はさもなければ文脈から明らかに矛盾しない限り、任意の適切な順序で実行されてよい。本明細書で提供されている任意の及び全ての実施例又は例示的な言葉（例えば、「などの」）の使用は、単に材料及び方法をより良く説明することを意図したものであり、特に請求されない限り、範囲を限定しない。明細書中の言葉は、開示された材料及び方法の実施に不可欠であると主張されていない要素を示すと解釈されるべきではない。
[0054] この明細書全体を通じての、「一実施形態（one embodiment）」、「ある種の実施形態（certain embodiments）」、「１以上の実施形態（one or more embodiments）」、又は、「実施形態（an embodiment）」に対する言及は、実施形態に関連して説明されている特定の特徴、構造、材料、又は特性が、本開示の少なくとも1つの実施形態に含まれることを意味する。故に、この明細書全体の様々な箇所での「１以上の実施形態で」、「特定の実施形態で」、「一実施形態で」、又は「実施形態で」などの表現は、必ずしも、本開示の同一の実施形態に言及するものではない。１以上の実施形態では、特定の特徴、構造、材料、又は特質が、任意の適切なやり方で組み合わされ得る。
本明細書の開示が、特定の実施形態を参照しながら説明されたが、これらの実施形態は本開示の原理及び用途の単なる例示であることを理解されたい。本発明の精神及び範囲から逸脱することなく、本開示の方法及び装置に対して、様々な修正及び変形を行い得ることが当業者には明らかであろう。したがって、本発明は、添付の特許請求の範囲及びその均等物の範囲内にある修正及び変形を含むことが意図されている。

Claims (20)

  1. 複数のトレンチが基板表面から基板内にある深さだけ延在する基板であって、各トレンチが底部と側壁を含む、基板、
    前記トレンチの前記底部と前記側壁上のゲート酸化物層、
    前記ゲート酸化物層上の引っ込んだ金属層であって、第１の仕事関数金属層とバルク金属層を備え、前記トレンチの前記深さの範囲内に上面を有する、引っ込んだ金属層、及び
    前記引っ込んだ金属層上の第２の仕事関数金属層を備える、メモリデバイス。
  2. 前記第１の仕事関数金属層が、前記複数のトレンチの前記側壁と前記底部上の前記ゲート酸化物層上に形成され、前記バルク金属層が、前記第１の仕事関数金属層上に形成されている、請求項１に記載のメモリデバイス。
  3. 前記第１の仕事関数金属層が、金属窒化物を含む、請求項１に記載のメモリデバイス。
  4. 前記第１の仕事関数金属層が、窒化チタン（TiN）、窒化タングステン（WN）、窒化タンタル（TaN）、窒化モリブデン（MoN）、TaN／TiN、又はWN／TiNのうちの１以上を含む、請求項１に記載のメモリデバイス。
  5. 前記バルク金属層が、銅（Cu）、コバルト（Co）、タングステン（W）、アルミニウム（Al）、ルテニウム（Ru）、イリジウム（Ir）、モリブデン（Mo）、プラチナ（Pt）、タンタル（Ta）、チタン（Ti）、又はロジウム（Rh）のうちの１以上を含む、請求項１に記載のメモリデバイス。
  6. 前記第１の仕事関数金属層が、４．３eV以上の仕事関数を有する材料を含む、請求項１に記載のメモリデバイス。
  7. 前記第２の仕事関数金属層が、４．３eV未満の仕事関数を有する材料を含む、請求項１に記載のメモリデバイス。
  8. 前記第２の仕事関数金属層が、アルミニウム（Al）、ガリウム（Ga）、インジウム（In）、又はタリウム（Tl）から選択された１以上の金属を有する、金属炭化物又は金属シリサイドを含む、請求項７に記載のメモリデバイス。
  9. 前記第２の仕事関数金属層が、前記複数のトレンチの前記深さの範囲内に上面を有する、請求項１に記載のメモリデバイス。
  10. 前記複数のトレンチ内の前記第２の仕事関数金属層上の絶縁層であって、前記基板表面と実質的に同一平面上にある上面を有する絶縁層を更に含む、請求項９に記載のメモリデバイス。
  11. メモリデバイスを形成する方法であって、
    複数のトレンチを有する基板を提供すること、
    前記基板上に共形のゲート酸化物層を堆積させること、
    前記共形のゲート酸化物層上に金属層を形成すること、
    引っ込んだ金属層を形成するために前記金属層を引っ込めること、及び
    前記引っ込んだ金属層上に第２の仕事関数金属層を堆積させることを含む、方法。
  12. 前記金属層を形成することが、前記共形のゲート酸化物層上に共形の第１の仕事関数金属層を堆積させること、及び前記共形の第１の仕事関数金属層上にバルク金属層を堆積させることを含む、請求項１１に記載の方法。
  13. 前記金属層を引っ込めることが、前記共形の第１の仕事関数金属層の上面及び前記バルク金属層の上面を、前記複数のトレンチ内の引っ込み深さまで移動させる、請求項１２に記載の方法。
  14. 前記第２の仕事関数金属層が、約１０nmから約５０nmまでの範囲内の厚さを有する、請求項１２に記載の方法。
  15. 前記ゲート酸化物層が、酸窒化ケイ素（SiON）、酸化ケイ素、又は高誘電率材料のうちの１以上を含む、請求項１２に記載の方法。
  16. 前記共形の第１の仕事関数金属層が、４．３eV以上の仕事関数を有する材料を含み、前記第２の仕事関数金属層が、４．３eV未満の仕事関数を有する材料を含む、請求項１２に記載の方法。
  17. 前記第２の仕事関数金属層が、アルミニウム（Al）、ガリウム（Ga）、インジウム（In）、又はタリウム（Tl）から選択された１以上の金属を有する、金属炭化物又は金属シリサイドを含む、請求項１６に記載の方法。
  18. 前記第２の仕事関数金属層をエッチングすることを更に含む、請求項１１に記載の方法。
  19. 前記第２の仕事関数金属層上に絶縁層を堆積させることを更に含む、請求項１８に記載の方法。
  20. 凹部アクセスデバイス、並びに
    前記凹部アクセスデバイスに電気的に接続されたワード線であって、複数のトレンチが基板表面から基板内にある深さだけ延在する基板であって、各トレンチが底部と側壁を含む、基板、前記トレンチの前記底部と前記側壁上のゲート酸化物層、前記ゲート酸化物層上の引っ込んだ金属層であって、第１の仕事関数金属層とバルク金属層を備え、前記トレンチの前記深さの範囲内に上面を有する、引っ込んだ金属層、及び前記引っ込んだ金属層上の第２の仕事関数金属層を備える、ワード線を備える、メモリセル。
JP2019205992A 2018-11-29 2019-11-14 Ｄｒａｍのワード線におけるゲート誘起ドレインリークを低減させること Pending JP2020107883A (ja)

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