TW202249252A - 低電阻率dram埋入式字元線堆疊 - Google Patents

低電阻率dram埋入式字元線堆疊 Download PDF

Info

Publication number
TW202249252A
TW202249252A TW111105563A TW111105563A TW202249252A TW 202249252 A TW202249252 A TW 202249252A TW 111105563 A TW111105563 A TW 111105563A TW 111105563 A TW111105563 A TW 111105563A TW 202249252 A TW202249252 A TW 202249252A
Authority
TW
Taiwan
Prior art keywords
molybdenum
substrate
layer
capping layer
metal capping
Prior art date
Application number
TW111105563A
Other languages
English (en)
Inventor
楊逸雄
賈桂琳Ｓ 倫區
楊勇
史林尼維斯 干德可塔
安娜瑪萊 雷克須瑪南
李正周
王飛虎
沙謝德利 甘古利
Original Assignee
美商應用材料股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商應用材料股份有限公司 filed Critical 美商應用材料股份有限公司
Publication of TW202249252A publication Critical patent/TW202249252A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C23C16/45553—Atomic layer deposition [ALD] characterized by the use of precursors specially adapted for ALD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02491—Conductive materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising transition metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Composite Materials (AREA)
  • Chemical Vapour Deposition (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Physical Vapour Deposition (AREA)

Abstract

描述用於具有埋入式字元線的DRAM裝置的方法。此方法包含在基板上在特徵中形成金屬覆蓋層及鉬導體層。此方法包含藉由物理氣相沉積（PVD）在基板上沉積金屬覆蓋層以及在金屬覆蓋層上藉由原子層沉積（ALD）沉積鉬導體層。

Description

低電阻率DRAM埋入式字元線堆疊
[相關申請案的交互參照] 此申請案主張於2021年2月26日申請的美國臨時申請案序號63/154,589的優先權，其全部揭示內容藉由引用併入本文。
本揭示案之實施例屬於半導體裝置及半導體裝置製造之領域。更具體地，本揭示案之實施例針對包括在基板上沉積金屬覆蓋層及在金屬覆蓋層上沉積鉬導體層的方法。
電子裝置，例如個人電腦、工作站、電腦伺服器、主機及其他電腦相關設備，例如印表機、掃描器及硬碟驅動器，使用提供大量資料儲存能力的記憶體裝置，而同時帶來低功率消耗。有兩種主要類型的隨機存取記憶單元，動態的及靜態的，他們非常適合用於電子裝置。動態隨機存取記憶體（DRAM）可經程式化以儲存代表兩個二進位值中之一者的電壓，但需要週期性再程式化或「更新」以維持此電壓超過非常短的時間段。靜態隨機存取記憶體（SRAM）因為不需要週期性更新所以如此命名。
DRAM記憶體電路為藉由在單一半導體晶圓上複製數百萬個相同的電路元件（稱為DRAM單元）來製造。每個DRAM單元皆為可定址位置，其可儲存一位元（二進位元）資料。在其最常見的形式中，DRAM單元由兩個電路部件組成：場效電晶體（FET）及電容器。
DRAM單元之製造包含電晶體、電容器及三個觸點之製造：觸點各一個至位元線、字元線及參考電壓。DRAM製造為高度競爭的商業。減小個別單元之尺寸以及增加記憶體單元密度以允許將更多記憶體壓縮至單一記憶體晶片上的壓力持續存在，尤其是對於大於256百萬位元的密度。單元尺寸減小的限制包含穿過單元的主動及被動字元線兩者之通路、單元電容器之尺寸，以及陣列裝置與非陣列裝置之相容性。
在製造中，DRAM字元線由氮化鈦（TiN）與鎢（W）堆疊之原子層沉積製成。由於埋入式字元線尺寸之進一步縮小，這些堆疊具有縮放問題。因此，本領域需要在埋入式字元線製造中展示低電阻率的金屬堆疊。
本揭示案之一或更多個實施例針對形成埋入式字元線之方法。在一些實施例中，此方法包括藉由物理氣相沉積（physical vapor deposition; PVD）在基板上沉積金屬覆蓋層，此基板包括至少一個特徵並且此特徵具有沉積於其上的閘極氧化物層及功函數金屬層中之一或更多者；以及在金屬覆蓋層上藉由原子層沉積（atomic layer deposition; ALD）沉積鉬導體層。
本揭示案之另一種態樣針對形成DRAM埋入式字元線之方法，DRAM埋入式字元線具有在從10 µΩ-cm至20 µΩ-cm的範圍中的電阻。在一或更多個實施例中，此方法包括藉由DC物理氣相沉積（PVD）在基板上沉積金屬覆蓋層，其中使基板在35 kW的直流、1160 W的偏壓下暴露於包括鎢的金屬前驅物，以及在金屬覆蓋層上藉由熱原子層沉積來沉積鉬導體層，其中使金屬覆蓋層暴露於鉬前驅物。在一或更多個實施例中，此方法包括藉由RF物理氣相沉積（PVD）在基板上沉積金屬覆蓋層，其中使基板在3 kW的射頻、50 W的偏壓及230毫托的壓力下暴露於包括鎢的金屬前驅物，以及在金屬覆蓋層上藉由熱原子層沉積來沉積鉬導體層，其中使金屬覆蓋層暴露於鉬前驅物。在一或更多個實施例中，此方法包括藉由RF物理氣相沉積（PVD）在基板上沉積金屬覆蓋層，其中使基板在3 kW的射頻、50 W的偏壓及100毫托的壓力下暴露於包括鉬的金屬前驅物，以及在金屬覆蓋層上藉由熱原子層沉積來沉積鉬導體層，其中使金屬覆蓋層暴露於鉬前驅物。
在描述本發明之幾個示例性實施例之前，應理解，本發明不限於以下描述中記載的構造或製程步驟之細節。本發明能夠有其他實施例並且能夠以各種方式來實踐或執行。
如在此說明書及所附申請專利範圍中所使用，用語「基板」指製程作用於其上的表面或表面之一部分。本領域具有通常知識者亦將理解，對基板的參照亦可僅指基板之一部分，除非上下文另有明確指示。另外，參照在基板上沉積的步驟可意謂裸基板以及具有沉積或形成在其上的一或更多個膜或特徵的基板兩者。
如本文所使用的「基板」指在製造過程期間在其上執行膜處理的任何基板或形成在基板上的材料表面。舉例而言，可在其上執行處理的基板表面取決於應用包含材料例如矽、氧化矽、應變矽、絕緣體上矽（SOI）、碳摻雜氧化矽、非晶矽、摻雜矽、鍺、砷化鎵、玻璃、藍寶石，及任何其他材料例如金屬、金屬氮化物、金屬合金，以及其他導電材料。基板包含但不限於半導體晶圓。可使基板暴露於預處理製程以將基板表面拋光、蝕刻、還原、氧化、羥基化、退火、UV固化、電子束固化及/或烘烤。除了直接在基板本身之表面上進行膜處理之外，在本揭示案中，所揭示的任何膜處理步驟亦可在如以下更詳細揭示的基板上形成的底層上執行，並且用語「基板表面」旨在包含如上下文所指示的此底層。
根據一或更多個實施例，關於膜或膜之層的用語「在……上(on)」包含直接在表面（舉例而言，基板表面）上的膜或層，以及在膜或層與表面（舉例而言，基板表面）之間具有一或更多個底層。因此，在一或更多個實施例中，短語「在基板表面上」旨在包含一或更多個底層。在其他實施例中，短語「直接在……上」指與表面（舉例而言，基板表面）接觸的層或膜，而沒有中間層。因此，短語「直接在基板表面上的層」指與基板表面直接接觸的層且其間沒有層。
如在此說明書及所附申請專利範圍中所使用，用語「前驅物」、「反應物」、「反應性氣體」等可互換使用以指可與基板表面反應的任何氣態物種。
如本文所使用的「原子層沉積」或「循環沉積」指依序暴露兩種或更多種反應性化合物以在基板表面上沉積材料之層。使基板或基板之一部分分別暴露於被引入處理腔室之反應區中的兩種或更多種反應性化合物。在時域ALD製程中，對每種反應性化合物的暴露由時間延遲分隔，以允許每種化合物在基板表面上黏著及/或反應，然後從處理腔室淨化。稱這些反應性化合物依序暴露於基板。在空間ALD製程中，基板表面或基板表面上的材料之不同部分同時暴露於兩種或更多種反應性化合物，使得基板上的任何給定點實質上不會同時暴露於多於一種的反應性化合物。如在此說明書及所附申請專利範圍中所使用，在此態樣所使用的用語「實質上」意謂，如本領域具有通常知識者將理解，由於擴散，基板之小部分可能同時暴露於多種反應性氣體，而同時暴露為非故意的。
在時域ALD製程之一種態樣中，將第一反應性氣體（亦即，第一前驅物或化合物A，例如，鋁前驅物）脈衝化至反應區中，隨後為第一時間延遲。接著，將第二前驅物或化合物B（例如，氧化劑）脈衝化至反應區中，隨後為第二次延遲。在每個時間延遲期間，將例如氬的淨化氣體引入處理腔室中，以淨化反應區或以其他方式從反應區移除任何殘留的反應性化合物或反應副產物。或者，淨化氣體可在整個沉積製程中連續地流動，使得在反應性化合物之脈衝之間的時間延遲期間只有淨化氣體流動。將反應性化合物交替脈衝直到在基板表面上形成期望的膜或膜厚度。在任一方案下，脈衝化合物A、淨化氣體、化合物B及淨化氣體之ALD製程為一個循環。一個循環可從化合物A或化合物B任一開始，並且繼續循環之個別順序直到達成具有預定厚度的膜。
在空間ALD製程之實施例中，將第一反應性氣體及第二反應性氣體（例如，氮氣）同時輸送至反應區，但被惰性氣體幕(curtain)及/或真空幕隔開。使基板相對於氣體輸送設備移動，使得基板上的任何給定點暴露於第一反應性氣體及第二反應性氣體。
如本文所使用，「化學氣相沉積」指其中使基板表面同時或實質上同時暴露於前驅物及/或共同試劑的製程。如本文所使用，「實質上同時」指共同流動或者前驅物之大部分暴露存在重疊的情況。
如本文在整個說明書中所使用，「實質上同時」意謂第一反應性化合物暴露之大部分持續時間與第二反應性化合物暴露重疊。
如本文所使用，用語「淨化」包含從製程區域移除未反應的前驅物、反應產物及副產物的任何適合的淨化製程。適合的淨化製程包含使基板移動穿過氣幕至處理區域之不含有或實質上不含有反應物的部分或分區。在一或更多個實施例中，將處理腔室淨化包括施加真空。在一些實施例中，將處理區域淨化包括使淨化氣體在基板上方流動。在一些實施例中，淨化製程包括使惰性氣體流動。在一或更多個實施例中，淨化氣體選自氮（N 2）、氦（He）及氬（Ar）中之一或更多者。在一些實施例中，將基板表面或反應腔室淨化可進行一段持續時間，持續時間在從0.2秒至30秒、從0.2秒至10秒、從0.2秒至5秒、從0.5秒至30秒、從0.5秒至10秒、從0.5秒至5秒、從1秒至30秒、從1秒至10秒、從1秒至5秒、從5秒至30秒、從5秒至10秒或從10秒至30秒的範圍中。
如本文所使用，用語「動態隨機存取記憶體」或「DRAM」指記憶體單元，其藉由在電容器上儲存電荷包（亦即，二進制的一）或無電荷（亦即，二進制的零）來儲存資料位元。電荷經由存取電晶體被閘控至電容器上，並且藉由導通同一電晶體並且查看藉由將電荷包傾倒在電晶體輸出上的互連線上所產生的電壓擾動來感測。因此，單一DRAM單元由一個電晶體及一個電容器製成。DRAM裝置由DRAM單元之陣列形成。存取電晶體上的列由字元線連接，電晶體輸入/輸出由位元線連接。在歷史上，DRAM電容器已從平面多晶矽氧化物基板平板電容器發展為3D結構，這些結構已分歧為兩個板皆在基板上方的「堆疊(stack)」電容器，以及使用基板中的蝕刻腔作為共用板的「溝槽(trench)」電容器。目前的DRAM埋入式字元線堆疊（bWL）製程涉及氮化鈦（TiN）及鎢（W）堆疊。隨著bWL尺寸的進一步縮小，一個重點為從堆疊移除氮化鈦阻障，以在溝槽結構中形成無阻障金屬填充物。然而，由於金屬與溝槽結構之間的黏著性差，在高溫後退火處理期間經常觀察到金屬填充物之孔洞(voiding)及分層(delamination)。這種孔洞及分層為不期望的，因為其將對於後續的平坦化或蝕刻製程導致問題。孔洞及分層亦造成堆疊電阻增加。因此，本揭示案之實施例關於提供用於在基板上的DRAM埋入式字元線（bWL）中製作堆疊的製程，這有利地減少DRAM裝置中的電阻。藉由消除基於氮的層（例如，氮化物覆蓋層及/或氮化物襯墊層）來減少電阻。
傳統上，DRAM單元在埋入式字元線結構中具有凹陷的高功函數金屬結構。在DRAM裝置中，位元線形成在位於基板上方的金屬層中，而字元線形成在基板之表面處的多晶矽閘極層處。在埋入式字元線（bWL）裝置中，字元線被埋入在使用金屬作為閘極電極的半導體基板之表面下方。
用作閘極電極的金屬之選擇可極大地影響裝置之效能。不欲受理論束縛，據信使用具有低電阻的低熔點金屬有利地提供具有減少的電阻的bWL DRAM。然而，當暴露於製造bWL DRAM所使用的熱製程要求時，經常發現這些材料從表面分層。分層可影響最終陣列電阻並且導致可靠性問題。
在一或更多個實施例中，量測具有100 Å的總厚度的埋入式字元線的電阻（µΩ-cm）。在一或更多個實施例中，埋入式字元線在100 Å的總厚度下具有小於或等於40 µΩ-cm、小於或等於30 µΩ-cm、小於或等於25 µΩ-cm或小於或等於20 µΩ-cm或小於或等於15 µΩ-cm的電阻。在一些實施例中，埋入式字元線在100 Å的總厚度下具有小於或等於20 µΩ-cm的電阻。在一或更多個實施例中，由方法100形成的埋入式字元線在100 Å的總厚度下具有在從50 µΩ-cm至5 µΩ-cm、從40 µΩ-cm至10 µΩ-cm、從30 µΩ-cm至10 µΩ-cm、從25 µΩ-cm至10 µΩ-cm、從20 µΩ-cm至10 µΩ-cm的範圍中的電阻。
第1圖繪示根據本揭示案之一或更多個實施例的方法之製程流程圖。第2圖至第8圖為繪示根據一或更多個實施例在形成埋入式字元線（bWL）的各個處理階段中記憶體裝置200的橫截面視圖。
參照第1圖至第8圖，本揭示案之一或更多個實施例針對在基板表面202上形成埋入式字元線（bWL）215之方法100。
參照第2圖，提供基板202，基板202其中具有複數個溝槽204。溝槽204形成凹陷通道。溝槽具有底部206及至少一個側壁208。複數個溝槽204可形成為以便具有在約10 nm至約100 nm的範圍中的寬度，包含但不限於約10 nm至約80 nm、約10 nm至約70 nm、約10 nm至約60 nm、約10 nm至約50 nm或約10 nm至約40 nm的範圍。如本領域具有通常知識者將認知，複數個溝槽204之寬度由從一個側壁208至另一個側壁208的距離W 1來界定。複數個溝槽204可形成為以便具有在約120 nm至約250 nm的範圍中的深度，包含但不限於約120 nm至約150 nm、約150 nm至約200 nm、約200 nm至約250 nm、約120 nm至約200 nm或約150 nm至約250 nm的範圍。如本領域具有通常知識者將認知，複數個溝槽204之深度由從基板表面203至複數個溝槽204之底部206的距離D 1來界定。
本揭示案之一或更多個實施例針對在高深寬比(aspect ratio)特徵中沉積膜之方法。高深寬比特徵為具有大於或等於約10、20或50或更大的高度：寬度比的溝槽、通孔或柱。在一些實施例中，膜共形地沉積在高深寬比特徵上/中。如以此方式所使用，共形膜在特徵之頂部附近的厚度為在特徵之底部處的厚度的約80~120%的範圍中。
為了形成複數個溝槽204，可在基板表面203上形成緩衝絕緣層（例如，氧化矽層，未繪示），及/或可形成硬遮罩層（例如，氮化物層，未繪示）。這樣的技術對於本領域具有通常知識者而言為已知的，因此，並未繪示。
參照第3圖，閘極氧化物層210共形地沉積在基板202上、在基板表面203上並且沿著複數個溝槽204之一（或更多）個側壁208及底部206。在一或更多個實施例中，閘極氧化物層210包括氮氧化矽（SiON）、氧化矽或高介電常數(ĸ)介電材料中之一或更多者。
儘管可使用用語「氧化矽」來描述閘極氧化物層210，但具有通常知識者將認知本揭示案不限於特定的化學計量。舉例而言，用語「氧化矽」及「二氧化矽」兩者皆可用於描述具有任何適合的化學計量比的矽及氧原子的材料。對於此揭示案中列出的其他材料亦為如此，例如，氮化矽、氮氧化矽、氧化鎢、氧化鋯、氧化鋁、氧化鉿等。
在一或更多個實施例中，用語「高介電常數介電質」指具有高介電常數的材料（與例如二氧化矽相比）。在一或更多個實施例中，高介電常數介電材料選自二氧化鉿（HfO 2）、二氧化鋯（ZrO 2）、二氧化釩（VO 2）、二氧化鈦（TiO 2）、二氧化錫（SnO 2）、氧化鋁（Al 2O 3）、氧化鋅（ZnO）、矽氧化鉿（HfSiO）或矽氧化鋯（ZrSiO）中之一或更多者。
在一或更多個實施例中，閘極氧化物層210具有在約1 nm至約7 nm的範圍中的厚度，包含約1 nm、約2 nm、約3 nm、約4 nm、約5 nm、約6 nm或約7 nm。
參照第4圖，在一些實施例中，在閘極氧化物層210上形成功函數金屬層212。如本文所使用，用語「功函數」指材料（例如，金屬）之相對於真空能階的主體化學位能。在一或更多個實施例中，功函數金屬層具有大於或等於4.3 eV的功函數。在一些實施例中，功函數金屬層212具有大於或等於4.5 eV的功函數。在其他實施例中，功函數金屬層212具有大於或等於4.3 eV的功函數，包含大於或等於4.4 eV、大於或等於4.5 eV、大於或等於4.6 eV、大於或等於4.7 eV、大於或等於4.8 eV、大於或等於4.9 eV、大於或等於5.0 eV、大於或等於5.1 eV或大於或等於5.2 eV。
在一或更多個實施例中，功函數金屬層212包括金屬氮化物。在一或更多個實施例中，功函數金屬層212包括氮化鈦（TiN）、氮化鎢（WN）、氮化鉭（TaN）、氮化鉬（MoN）、TaN/TiN或WN/TiN中之一或更多者。在一或更多個實施例中，功函數金屬層212選自由氮化鈦（TiN）、氮化鎢（WN）、氮化鉭（TaN）、氮化鉬（MoN）、TaN/TiN、WN/TiN及其組合所組成的群組。在一或更多個實施例中，功函數金屬層212包括氮化鈦。
在一或更多個實施例中，功函數金屬層212具有在約1 nm至約5 nm的範圍中的厚度，包含約1 nm、約2 nm、約3 nm、約4 nm或約5 nm。
參照第1圖，在一些實施例中，方法100包含任選的預處理操作105。預處理可為具有通常知識者已知的任何適合的預處理。適合的預處理包含但不限於預加熱、清潔、浸泡、原生氧化物移除或黏著層之沉積。在一些實施例中，預處理包括拋光、蝕刻、還原、氧化、鹵化、羥基化、退火、烘烤等。
在一些實施例中，方法100於沉積操作110開始。參照第1圖及第5圖，於物理氣相沉積（PVD）操作110，執行製程以在閘極氧化物層210及功函數金屬層212上在複數個溝槽204中形成金屬覆蓋層213。具有通常知識者熟悉PVD處理。在一些實施例中，金屬覆蓋層213包括含鎢或鉬的物種。第5圖繪示在閘極氧化物層210上在複數個溝槽204中形成的金屬覆蓋層213。金屬覆蓋層213具有面向溝槽204的第三表面270（或頂表面）。
在一些實施例中，金屬覆蓋層213直接沉積在閘極氧化物層210上。在其他實施例中，金屬覆蓋層213直接沉積在功函數金屬層212上。
在一些實施例中，物理氣相沉積（PVD）製程包括直流（DC）或射頻（RF）PVD中之一或更多者。在一些實施例中，PVD製程包括RF及DC。在一些實施例中，將DC供應至基板並且將RF供應至金屬靶材。在一或更多個實施例中，DC成分具有在從0千瓦（kW）至100 kW、從10 kW至80 kW、從20 kW至60 kW、從30 kW至50 kW、從40 kW至50 kW的範圍中的功率。在一或更多個實施例中，射頻成分具有在從1 kW至10 kW、從3 kW至10 kW、從5 kW至10 kW、從7 kW至10 kW、從1 kW至7 kW、從3 kW至7 kW、從5 kW至7 kW、從1 kW至5 kW、從3 kW至5 kW或從1 kW至3 kW的範圍中的功率。
在一些實施例中，PVD製程包括將基板偏壓以提供方向性(directional)沉積。在一或更多個實施例中，偏壓在從0 W至1200 W、從0 W至1000 W、從0 W至800 W、從0 W至600 W、從0 W至400 W、從0 W至200 W、從0 W至1200 W、從200 W至1000 W、從200 W至800 W、從200 W至600 W、從200 W至400 W、從400 W至1200 W、從400 W至1000 W、從400 W至800 W、從400 W至600 W、從600 W至1200 W、從600 W至1000 W、從600 W至800 W、從800 W至1200 W、從800 W至1000 W或從1000 W至1200 W的範圍中。
在一些實施例中，PVD製程在從200℃至450℃、從250℃至450℃、從300℃至450℃、從350℃至450℃、從400℃至450℃、從200℃至400℃、從250℃至400℃、從300℃至400℃、從350℃至400℃、從200℃至350℃、從250℃至350℃、從300℃至350℃、從200℃至300℃、從250℃至300℃或從200℃至250℃的範圍中的溫度下發生。
在一些實施例中，PVD製程在從0.5毫托至500毫托的範圍中、或在10毫托至500毫托的範圍中、或在25毫托至250毫托的範圍中、或在50毫托至150毫托的範圍中的壓力下發生。
在一些實施例中，金屬覆蓋層213包括元素金屬。在一些實施例中，金屬覆蓋層213本質上由金屬組成。如以此方式所使用，用語「本質上由金屬組成」意謂膜中金屬之含量以原子百分比計為大於或等於約80%、85%、90%、95%、98%、99%或99.5%金屬。金屬覆蓋層213之組成之量測指金屬覆蓋層213之主體部分，不包含其中可發生來自相鄰膜的元素之擴散的界面區域。
在一些實施例中，金屬覆蓋層213有效地抑制及/或消除不期望的元素擴散進入底層中及/或矽擴散出底層。在一些實施例中，金屬覆蓋層213實質上僅沉積在特徵之底部206上。如以此方式所使用，用語「實質上僅」意謂小於或等於5%、2%或1%的金屬覆蓋層形成在特徵之側壁上。
在一或更多個實施例中，金屬覆蓋層213可具有任何適合的厚度。舉例而言，金屬覆蓋層213可具有在從10 Å至200Å、從20 Å至200 Å、從50 Å至200 Å、從100 Å至200 Å、從150 Å至200 Å、從10 Å至150 Å、從50 Å至150 Å、從100 Å至150 Å、從10 Å至100 Å、從50 Å至100 Å、從10 Å至50 Å或從10 Å至30 Å的範圍中的厚度。
一旦已形成金屬覆蓋層之預定厚度，方法100移動至原子層沉積130製程，如第1圖所繪示。參照第1圖及第6圖，在沉積130處，執行製程以在基板202（基板表面）上沉積鉬導體層214。沉積製程130可包含一或更多個操作以在基板202上形成鉬導體層214。在一些實施例中，沉積製程130對於在金屬覆蓋層213上的沉積為選擇性的。
一些實施例之原子層沉積130製程包括依序暴露於前驅物及反應物。在操作132，使基板202（或基板表面）任選地暴露於反應物。在一些實施例中，使第三表面270暴露於反應物。在一些實施例中，反應物包括還原劑。還原劑可為本領域具有通常知識者已知的任何適合的化合物。在一些實施例中，還原劑包括氫（H 2）。
在一些實施例中，使基板202（或基板表面）在從350℃至550℃、從400℃至550℃、從450℃至550℃、從500℃至550℃、從350℃至500℃、從400℃至500℃、從450℃至500℃、從350℃至450℃、從400℃至450℃或從350℃至400℃的範圍中的溫度下暴露於還原劑。
在一些實施例中，使基板202（或基板表面）暴露於還原劑長達在從5秒至60分鐘、從1分鐘至60分鐘、從5分鐘至60分鐘、從10分鐘至60分鐘、從20分鐘至60分鐘、從40分鐘至60分鐘、從5秒至40分鐘、從1分鐘至40分鐘、從5分鐘至40分鐘、從10分鐘至40分鐘、從20分鐘至40分鐘、從5秒至20分鐘、從1分鐘至20分鐘、從5分鐘至20分鐘、從10分鐘至20分鐘、從5秒至10分鐘、從1分鐘至10分鐘或從5分鐘至10分鐘的範圍中的持續時間。
在一些實施例中，使基板202（或基板表面）在從100 sccm至7000 sccm、從500 sccm至7000 sccm、從1000 sccm至7000 sccm、從3000 sccm至7000 sccm、從5000 sccm至7000 sccm、從100 sccm至5000 sccm、從500 sccm至5000 sccm、從1000 sccm至5000 sccm、從3000 sccm至5000 sccm、從100 sccm至3000 sccm、從500 sccm至3000 sccm、從1000 sccm至3000 sccm、從100 sccm至1000 sccm、從500 sccm至1000 sccm或從100 sccm至500 sccm的範圍中的劑量下暴露於還原劑。
在一些實施例中，使基板202（或基板表面）在從5托至50托、從10托至50托、從25托至50托、從5托至25托、從10托至25托或從5托至10托的範圍中的壓力下暴露於還原劑。
參照第1圖，於操作134，任選地將處理腔室淨化以移除未反應的反應物、反應產物及副產物。如以此方式所使用，用語「處理腔室」亦包含與基板表面相鄰的處理腔室之部分，而不涵蓋處理腔室之整個內部容積。舉例而言，在空間分隔的處理腔室之分區中，處理腔室之鄰近基板表面的部分藉由任何適合的技術來清除金屬前驅物，技術包含但不限於使基板穿過氣幕移動至不含有或實質上不含有金屬前驅物的處理腔室之一部分或分區。在一或更多個實施例中，將處理腔室淨化包括施加真空。在一些實施例中，將處理腔室淨化包括使淨化氣體在基板上方流動。在一些實施例中，處理腔室之部分指處理腔室內的微容積或小容積製程站。參照基板表面的用語「相鄰」意謂緊鄰基板之表面的物理空間，其可為表面反應（例如，前驅物吸附）的發生提供足夠的空間。在一或更多個實施例中，淨化氣體選自氬（Ar）、氮（N 2）、氫（H 2）及氦（He）中之一或更多者。
參照第1圖及第6圖，在操作136中，使基板202（或基板表面）暴露於鉬前驅物以在基板202（或基板表面）上沉積鉬導體層214。在操作136中，使基板202（或基板表面）暴露於鉬前驅物以在金屬覆蓋層213上沉積鉬導體層214。在操作136中，使基板202（或基板表面）暴露於鉬前驅物以在還原金屬覆蓋層上沉積鉬導體層214。
鉬前驅物可為任何適合的含鉬化合物，其可與基板表面反應（亦即，吸附基板表面或化學吸附至基板表面上）以在基板表面上留下含鉬物種。
第6圖圖示沉積在金屬覆蓋層213上的鉬導體層214。在一些實施例中，鉬導體層214包括含鉬物種。一些實施例之鉬導體層214包括多個層之組合以提供主動觸點及/或金屬觸點。
在一些實施例中，在沒有空氣中斷的情況下，將鉬導體層214直接沉積在金屬覆蓋層213上。這種製程亦稱為原位製程。在原位處理之一些實施例中，原子層沉積130製程於操作136開始，使基板暴露於鉬前驅物。
在一或更多個實施例中，鉬前驅物包括具有通常知識者已知的任何適合的前驅物。一或更多個實施例之鉬前驅物為揮發性的且熱穩定的，因此，適合用於氣相沉積。在一些實施例中，鉬前驅物包括鹵化鉬。
如本文所使用，用語「鹵化物」指二元相，其中一部分為鹵原子，另一部分為負電性低於鹵素的元素或自由基，以製備氟化物、氯化物、溴化物、碘化物，或砈化合物。鹵離子為帶負電荷的鹵原子。如本領域具有通常知識者所知，鹵化物負離子包含氟離子（F-）、氯離子（Cl-）、溴離子（Br-）、碘離子（I-）及砈離子（At-）。因此，如本文所使用，用語「鹵化鉬」指鉬與一或更多種鹵素或鹵化物配位基的任何配位錯合物。用語鹵化鉬包含具有至少兩個不同鹵原子的鉬混合鹵化物。
在一或更多個實施例中，鹵化鉬選自氯化鉬(molybdenum chloride)、五氯化鉬(molybdenum pentachloride)、溴化鉬(molybdenum bromide)、碘化鉬(molybdenum iodide)、溴氯化鉬(molybdenum bromochloride)、溴碘化鉬(molybdenum bromoiodide)、氯溴化鉬(molybdenum chlorobromide)、氯碘化鉬(molybdenum chloroiodide)、碘溴化鉬(molybdenum iodobromide)、碘氯化鉬(molybdenum iodochloride)中之一或更多者。
在一些實施例中，鉬前驅物包括鹵氧化鉬物種。在一些實施例中，鹵氧化鉬物種包括四氯氧化鉬（molybdenum tetrachloride oxide; MoCl 4O）、四溴氧化鉬（molybdenum tetrabromide oxide; MoBr 4O）、四碘氧化鉬（molybdenum tetraiodide oxide; MoI 4O）、二溴二氧化鉬（molybdenum dibromide dioxide; MoO 2Br 2）、二氯二氧化鉬（molybdenum dichloride dioxide; MoCl 2O 2）及/或二碘二氧化鉬（molybdenum diiodide dioxide; MoI 2O 2）中之一或更多者。
在一或更多個具體實施例中，鉬前驅物包括五氯化鉬（molybdenum chloride; MoCl 5）、六氟化鉬（molybdenum fluoride; MoF 6）、六碘化鉬（molybdenum iodide; MoI 6）、三溴化鉬（molybdenum bromide; MoBr 3）、六羰基鉬（molybdenum hexacarbonyl; Mo(CO) 6）、二氯二氧化鉬（molybdenum dichloride dioxide; MoO 2Cl 2）、四氯氧化鉬（molybdenum oxytetrachloride; MoOCl 4）、四(二甲胺基)鉬（IV）（tetrakis(dimethylamino)molybdenum(IV)）及雙(三級丁基亞胺基)-雙(二甲基胺基)鉬（bis(tert-butylimido)-bis(dimethylamido)molybdenum）中之一或更多者。
在一些實施例中，使基板202（或基板表面）在從350℃至550℃、從400℃至550℃、從450℃至550℃、從500℃至550℃、從350℃至500℃、從400℃至500℃、從450℃至500℃、從350℃至450℃、從400℃至450℃或從350℃至400℃的範圍中的溫度下暴露於鉬前驅物。
在一些實施例中，使基板202（或基板表面）暴露於鉬前驅物長達在從0.25秒至20分鐘、從10秒至20分鐘、從1分鐘至20分鐘、從5分鐘至20分鐘、從10分鐘至20分鐘、從0.25秒至10分鐘、從10秒至10分鐘、從1分鐘至10分鐘、從5分鐘至10分鐘、從0.25秒至5分鐘、從10秒至5分鐘、從1分鐘至5分鐘、從0.25秒至1分鐘或從10秒至1分鐘的範圍中的持續時間。
在一些實施例中，使基板202（或基板表面）在從50 sccm至700 sccm、從100 sccm至700 sccm、從300 sccm至700 sccm、從500 sccm至700 sccm、從50 sccm至500 sccm、從100 sccm至500 sccm、從300 sccm至500 sccm、從50 sccm至300 sccm、從100 sccm至300 sccm或從50 sccm至100 sccm的範圍中的劑量下暴露於鉬前驅物。
在一些實施例中，使基板202（或基板表面）在從5托至50托、從10托至50托、從25托至50托、從5托至25托、從10托至25托或從5托至10托的範圍中的壓力下暴露於鉬前驅物。
在一些實施例中，形成的鉬導體層214包括元素鉬。在一些實施例中，鉬導體層214本質上由鉬組成。如以此方式所使用，用語「本質上由鉬組成」意謂膜中鉬之含量以原子百分比計為大於或等於約80%、85%、90%、95%、98%、99%或99.5%鉬。鉬導體層214之組成之量測指鉬導體層214之主體部分，不包含其中可發生來自相鄰膜的元素之擴散的界面區域。
可重複沉積操作130以沉積具有預定厚度的鉬導體層214。在一些實施例中，控制鉬導體層214之厚度T 1。在一些實施例中，參照第6圖，鉬導體層214之厚度T 1相對於複數個溝槽204之深度D 1被控制。在一些實施例中，厚度T 1大於或等於複數個溝槽204之深度D 1的約90%。
參照第7圖，在一些實施例中，鉬導體層214之厚度T 1超過溝槽204之深度D 1，可在基板上形成鉬導體層214之過載層(overburden)。在一些實施例中，重複沉積操作130以提供具有在從1 nm至50 nm、從5 nm至50 nm、從10 nm至50 nm、從25 nm至50 nm、從1 nm至25 nm、從5 nm至25 nm、從10 nm至25 nm、從1 nm至10 nm、從5 nm至10 nm或從1 nm至5 nm的範圍中的厚度的鉬導體層214。
在一些實施例中，鉬前驅物進一步包括共反應物(co-reactant)。在一些實施例中，共反應物為還原劑。在一些實施例中，共反應物為氫（H 2）。
在一些實施例中，鉬前驅物用於在沉積鉬導體層214之前將金屬覆蓋層213預處理。在一些實施例中，預處理包括蝕刻。在一些實施例中，執行蝕刻長達在從5秒至20分鐘、從10秒至20分鐘、從1分鐘至20分鐘、從5分鐘至20分鐘、從10分鐘至20分鐘、從5秒至10分鐘、從10秒至10分鐘、從1分鐘至10分鐘、從5分鐘至10分鐘、從5秒至5分鐘、從10秒至5分鐘、從1分鐘至5分鐘、從5秒至1分鐘或從10秒至1分鐘的範圍中的持續時間。在一些實施例中，蝕刻由鉬前驅物在從5 sccm至700 sccm、從50 sccm至700 sccm、從100 sccm至700 sccm、從300 sccm至700 sccm、從5 sccm至500 sccm、從50 sccm至500 sccm、從100 sccm至500 sccm、從300 sccm至500 sccm、從5 sccm至300 sccm、從50 sccm至300 sccm、從100 sccm至300 sccm、從5 sccm至100 sccm、從50 sccm至100 sccm或從5 sccm至50 sccm的範圍中的劑量下執行。
參照第1圖，於操作138，任選地將處理腔室淨化以移除未反應的鉬前驅物、反應產物及副產物。在操作138中將處理腔室淨化可為與在操作134中的淨化相同的製程或不同的製程。將處理腔室、處理腔室之部分、鄰近基板表面的區域等淨化移除未反應的鉬前驅物、反應產物及鄰近基板表面的區域的副產物。
在第1圖繪示的實施例中，於沉積操作130，使基板（或基板表面）202依序暴露於反應物及鉬前驅物。在一些實施例中，使基板（或基板表面）首先暴露於鉬前驅物，然後暴露於反應物。在其他實施例中，使基板（或基板表面）首先暴露於反應物，然後暴露於鉬前驅物。在另一個未繪示的實施例中，使基板（或基板表面）實質上同時暴露於鉬前驅物及反應物。
在一些實施例中，鉬導體層214形成在特徵204內部在金屬覆蓋層213之第三表面270上。一些實施例之鉬導體層214以自下而上(bottom-up)的方式填充由特徵形成的間隙。如以此方式所使用，「自下而上」意謂沉積實質上發生在特徵之相對於側壁的底部上。
於決定140，考量鉬導體層214之厚度。若鉬導體層214已達到預定厚度，則方法100移動至任選的後處理操作150。若鉬導體層214之厚度或製程循環之數量沒有達到預定閾值，則方法100返回操作130並且繼續。
任選的後處理操作150可為，舉例而言，修改膜性質的製程（例如，退火）或進一步的膜沉積製程（例如，另外的ALD或CVD製程）以生長另外的膜。在一些實施例中，任選的後處理操作150可為修改沉積的膜之性質的製程。在一些實施例中，任選的後處理操作150包括將所沉積的膜退火。在一些實施例中，退火在約300℃、400℃、500℃、600℃、700℃、800℃、900℃或1000℃的範圍中的溫度下進行。一些實施例之退火環境包括惰性氣體（例如，分子氮（N 2）、氬（Ar））或還原氣體（例如，分子氫（H 2）或氨（NH 3））或氧化劑中之一或更多者，氧化劑例如但不限於氧（O 2）、臭氧（O 3）或過氧化物。可執行退火長達任何適合的時間長。在一些實施例中，將膜退火長達在約15秒至約90分鐘的範圍中或在約1分鐘至約60分鐘的範圍中的預定時間。在一些實施例中，將所沉積的膜退火增加膜之密度、降低膜之電阻率及/或增加膜之純度。在一或更多個實施例中，亦可在電漿下由氣體執行退火。在一或更多個實施例中，使用電漿的退火溫度可較低。
在一或更多個實施例中，電漿包括氮（N 2）、氬（Ar）、氦（He）、氫（H 2）、一氧化碳（CO）、二氧化碳（CO 2）、甲烷（CH 4）及氨（NH 3）中之一或更多者。在一些實施例中，電漿為遠端電漿。在其他實施例中，電漿為直接電漿。
在一或更多個實施例中，電漿可遠端產生或在處理腔室內產生。在一或更多個實施例中，電漿為電感式耦合電漿（ICP）或電容式耦合電漿（CCP）。在其他實施例中，電漿為微波電漿。取決於舉例而言反應物或其他製程條件，可使用任何適合的功率。在一些實施例中，電漿以在約10 W至約3000 W的範圍中的電漿功率來產生。在一些實施例中，電漿以小於或等於約3000 W、小於或等於約2000 W、小於或等於約1000 W、小於或等於約500 W或小於或等於約250 W的電漿功率來產生。
參照第8圖，在一些實施例中，藉由化學機械研磨（CMP）及回蝕(etch back)使鉬導體層214凹陷（埋入），使得鉬導體層214及功函數金屬層212不突出超過基板表面203（例如，使得鉬導體層214完全埋入基板202內）。
在一或更多個實施例中，可形成埋入式字元線215（亦即，凹陷的鉬導體層214）。在一些實施例中，如第8圖所繪示，使功函數金屬層212凹陷至與埋入式字元線215相同的位準。埋入式字元線215及功函數金屬層212之頂表面217為在複數個溝槽204中距基板表面203的凹陷深度或距離D 2。
在形成埋入式字元線215之後，可繼續處理基板以形成記憶體裝置。上述製程為具有通常知識者已知的。
在一或更多個實施例中，此方法包括：在第一處理腔室中在基板之特徵中沉積金屬覆蓋層；將基板移動至與第一處理腔室整合的第二處理腔室，使得第一與第二處理腔室之間沒有空氣中斷；及在金屬覆蓋層上沉積鉬導體層。在一或更多個實施例中，此方法包括：在第一處理腔室中在基板之特徵中沉積金屬覆蓋層；將基板移動至與第一處理腔室整合的第二處理腔室，使得第一與第二處理腔室之間沒有空氣中斷；使金屬覆蓋層暴露於反應物；將基板移動至與第二處理腔室整合的第三處理腔室，使得第二與第三處理腔室之間沒有空氣中斷；以及在經還原劑處理的金屬覆蓋層上沉積鉬導體層。
本揭示案之一些實施例針對用於特徵之自下而上間隙填充的方法。自下而上間隙填充製程從底部填充特徵，相對地，共形製程從底部及側面填充特徵。在一些實施例中，此特徵在底部具有第一材料並且在側壁具有第二材料。在一些實施例中，金屬覆蓋層相對於第二材料選擇性地沉積在第一材料上，使得金屬覆蓋層以自下而上的方式填充特徵。在一些實施例中，鉬導體層相對於第二材料選擇性地沉積在第一材料上，使得鉬導體層以自下而上的方式填充特徵。
根據一或更多個實施例，可在形成層之前及/或之後使基板承受處理。此處理可在相同的腔室或在一或更多個分別的處理腔室中執行。在一些實施例中，將基板從第一腔室移動至分別的第二腔室用於進一步處理。基板可直接從第一腔室移動至分別的處理腔室，或基板可從第一腔室移動至一或更多個傳送腔室，然後移動至分別的處理腔室。因此，處理設備可包括與傳送站連通的多個腔室。這種設備可稱為「群集工具(cluster tool)」或「群集系統」等。
一般而言，群集工具為包括多個腔室的模組化系統，這些腔室執行各種功能，包含基板中心尋找及定向、脫氣、退火、沉積及/或蝕刻。根據一或更多個實施例，群集工具至少包含第一腔室及中央傳送腔室。中央傳送腔室可容納機器人，此機器人可在處理腔室及裝載閘(load lock)腔室之間接送基板。傳送腔室通常維持在真空條件下並且提供用於將基板從一個腔室接送至另一個腔室及/或至位於群集工具之前端處的裝載閘腔室的中間階段。可適用於本揭示案的兩個眾所周知的群集工具為Centura®及Endura®，兩者皆可從加利福尼亞州聖塔克拉拉之應用材料公司獲得。然而，為了執行本文所述的製程之具體步驟之目的可改變腔室之確切佈置及組合。可使用的其他處理腔室包含但不限於循環層沉積（CLD）、原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）、蝕刻、預清潔、化學清潔、熱處理例如RTP、電漿氮化、脫氣、定向、羥基化及其他基板製程。藉由在群集工具上的腔室中執行製程，在沉積後續膜之前不氧化可避免基板之表面被大氣雜質污染。
根據一或更多個實施例，基板持續處於真空下或「裝載閘」條件下，並且在從一個腔室移動至下一個腔室時不暴露於周圍空氣。傳送腔室因此處於真空下並且在真空壓力下被「抽空(pumped down)」。惰性氣體可存在於處理腔室或傳送腔室中。在一些實施例中，惰性氣體用作淨化氣體以移除一些或所有反應物(reactants)（例如，反應物(reactant)）。根據一或更多個實施例，在沉積腔室之出口處注入淨化氣體以防止反應物(reactants)（例如，反應物(reactant)）從沉積腔室移動至傳送腔室及/或另外的處理腔室。因此，惰性氣體的流動在腔室之出口處形成幕。
可在單一基板沉積腔室中處理基板，其中在處理另一個基板之前加載、處理及卸載單一基板。亦可以連續方式處理基板，類似於輸送帶系統，其中多個基板被個別裝載至腔室之第一部分中，移動穿過腔室，並且從腔室之第二部分卸載。腔室之形狀及相關的輸送帶系統可形成直線路徑或彎曲路徑。另外，處理腔室可為旋轉料架(carousel)，其中多個基板繞中心軸移動並且在整個旋轉料架路徑中暴露於沉積、蝕刻、退火、清潔等製程。
在處理期間，可將基板加熱或冷卻。上述加熱或冷卻可藉由任何適合的手段來完成，包含但不限於改變基板支撐件之溫度，以及使加熱或冷卻的氣體流至基板表面。在一些實施例中，基板支撐件包含加熱器/冷卻器，其可經控制以傳導方式改變基板溫度。在一或更多個實施例中，所採用的氣體（無論反應性氣體或惰性氣體）被加熱或冷卻以局部改變基板溫度。在一些實施例中，加熱器/冷卻器位於腔室內鄰近基板表面處以對流方式改變基板溫度。
在處理期間，基板亦可為靜止的或旋轉的。旋轉基板可連續地或以離散步驟（繞基板軸）旋轉。舉例而言，基板可在整個製程中旋轉，或基板可在暴露於不同反應性氣體或淨化氣體之間少量旋轉。在處理期間（無論連續地或以多個步驟）旋轉基板可藉由使舉例而言氣流幾何形狀的局部變化之效應最小化來幫助產生更均勻的沉積或蝕刻。
現參照以下示例描述本揭示案。在描述本揭示案之若干示例性實施例之前，應理解本揭示案不限於以下描述中記載的構造或製程步驟之細節。本揭示案能夠具有其他實施例並且能夠以各種方式實踐或執行。
為了方便描述如圖式中繪示的一個元件或特徵與另一個（或多個）元件或特徵的關係，本文可使用空間相對用語，例如「在……下(beneath)」、「下方(below)」、「較低(lower)」、「上方(above)」、「較高(upper)」等。應理解，除了圖式中描繪的定向之外，空間相對用語旨在涵蓋裝置在使用或操作中的不同定向。舉例而言，若圖式中的裝置被翻轉，則描述為在其他元件或特徵「下方」或其他元件或特徵「下」的元件將被定向為在其他元件或特徵「上方」。因此，示例性用語「下方」可涵蓋上方與下方之定向兩者。裝置可以其他方式定向（旋轉90度或於其他定向），並且本文使用的空間相對描述符相應地解釋。
在描述本文論述的材料及方法的上下文中（尤其是在以下申請專利範圍之上下文中）使用用語「一」及「一個」及「該」以及類似的指稱將被解釋為涵蓋單數與複數兩者，除非本文另有指示或與上下文明顯矛盾。除非本文另有指示，否則本文中數值之範圍之列舉僅旨在用作個別提及落入該範圍內的每個單獨值的速記方法，並且每個單獨值被併入說明書中，就如同該值在本文中個別列舉一樣。除非本文另有指示或以其他方式與上下文明顯矛盾，否則本文所述的所有方法皆可以任何適合的順序來執行。本文提供的任何及所有示例或示例性語言（例如，「例如(such as)」）的使用僅旨在更好地闡明材料及方法，並且不構成對範疇的限制，除非另有聲明。說明書中的任何語言都不應被解釋為指示任何未請求的元件對於所揭示的材料及方法之實踐為必要的。
貫穿此說明書對「一個實施例」、「某些實施例」、「一或更多個實施例」或「實施例」的參照意謂結合此實施例描述的特定特徵、結構、材料或特性被包含在本揭示案之至少一個實施例中。因此，貫穿此說明書在各處出現的短語例如「在一或更多個實施例中」、「在某些實施例中」、「在一個實施例中」或「在實施例中」未必參照本揭示案之相同的實施例。在一或更多個實施例中，特定特徵、結構、材料或特性以任何適合的方式來組合。
儘管已參照特定實施例描述了本文揭示案，但應理解，這些實施例僅為對本揭示案之原理及應用的說明。對於本領域具有通常知識者而言顯而易見的是，在不脫離本揭示案之精神及範疇的情況下，可對本揭示案之方法及設備進行各種修改及變化。因此，預期本揭示案包含在所附申請專利範圍及其均等物之範疇內的修改及變化。
100:方法 105:操作 110:操作 130:原子層沉積製程/沉積操作 132:操作 134:操作 136:操作 138:操作 140:決定 150:操作 200:記憶體裝置 202:基板 203:基板表面 204:溝槽 206:底部 208:側壁 210:閘極氧化物層 212:功函數金屬層 213:金屬覆蓋層 214:鉬導體層 215:埋入式字元線 217:頂表面 270:第三表面 D 1:溝槽之深度 D 2:凹陷深度或距離 T 1:鉬導體層之厚度 W 1:溝槽之寬度
為了能夠詳細理解本揭示案之上述特徵的方式，藉由參照實施例可具有以上簡要總結的本揭示案之更特定描述，實施例中之一些實施例繪示於附圖中。然而，應注意，附圖僅繪示本揭示案之典型實施例，因此不應視為限制本揭示案的範疇，因為本揭示案可允許其他等效實施例。
第1圖繪示根據本揭示案之一或更多個實施例的方法之製程流程圖；
第2圖為根據一或更多個實施例的裝置之橫截面視圖；
第3圖為根據一或更多個實施例的裝置之橫截面視圖；
第4圖為根據一或更多個實施例的裝置之橫截面視圖；
第5圖為根據一或更多個實施例的裝置之橫截面視圖；
第6圖為根據一或更多個實施例的裝置之橫截面視圖；
第7圖為根據一或更多個實施例的裝置之橫截面視圖；及
第8圖為根據一或更多個實施例的裝置之橫截面視圖。
本文參照作為示例實施例（及中間結構）之示意圖的橫截面繪圖來描述示例實施例。因此，可預期由於舉例而言製造技術及/或公差而造成的繪圖之形狀的變化。因此，示例實施例不應被解釋為限於本文繪示的區域之特定形狀，而是可包含舉例而言由製造造成的形狀偏差。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:方法
105:操作
110:操作
130:原子層沉積製程/沉積操作
132:操作
134:操作
136:操作
138:操作
140:決定
150:操作

Claims (20)

  1. 一種形成一埋入式字元線之方法，該方法包括以下步驟： 藉由物理氣相沉積（physical vapor deposition; PVD）在一基板上沉積一金屬覆蓋層，該基板包括至少一個特徵並且該特徵具有沉積於其上的一閘極氧化物層及一功函數金屬層中之一或更多者；及 在該金屬覆蓋層上藉由原子層沉積（atomic layer deposition; ALD）沉積一鉬導體層。
  2. 如請求項1所述之方法，其中該金屬覆蓋層包括鎢或鉬中之一或更多者。
  3. 如請求項1所述之方法，其中該金屬覆蓋層為藉由一DC PVD製程來沉積。
  4. 如請求項1所述之方法，其中該金屬覆蓋層為藉由一RF PVD製程來沉積。
  5. 如請求項1所述之方法，其中該PVD製程包括將該基板偏壓以提供一方向性沉積。
  6. 如請求項1所述之方法，其中該金屬覆蓋層為在300℃至350℃的範圍中的一溫度下沉積。
  7. 如請求項1所述之方法，其中該金屬覆蓋層經沉積至一厚度，該厚度在從10 Å至200 Å的範圍中。
  8. 如請求項1所述之方法，其中該ALD製程為一熱(thermal)製程。
  9. 如請求項1所述之方法，其中該鉬導體層選擇性地沉積在該金屬覆蓋層上。
  10. 如請求項1所述之方法，其中該ALD製程包括使該基板依序暴露於一反應物及一鉬前驅物。
  11. 如請求項10所述之方法，其中該鉬前驅物包括鹵化鉬或鹵氧化鉬。
  12. 如請求項11所述之方法，其中該鉬前驅物包括五氯化鉬(molybdenum pentachloride)或二氯二氧化鉬(molybdenum dichloride dioxide)中之一或更多者。
  13. 如請求項10所述之方法，其中該反應物包括氫（H 2）。
  14. 如請求項10所述之方法，其中該鉬導體層經沉積至一厚度，該厚度在從1 nm至50 nm的範圍中。
  15. 如請求項10所述之方法，其中該ALD製程在450℃至500℃的範圍中的一溫度下發生。
  16. 如請求項1所述之方法，其中該埋入式字元線在100 Å的一總厚度下具有小於或等於20 µΩ-cm的一電阻。
  17. 如請求項1所述之方法，其中該至少一個特徵具有至少一個側壁及一底部，該金屬覆蓋層沉積在該至少一個特徵之該底部上。
  18. 如請求項16所述之方法，其中該至少一個特徵具有在10 nm至12 nm的範圍中的一寬度。
  19. 如請求項16所述之方法，其中該至少一個特徵以自下而上(bottom-up)的方式被填充。
  20. 一種形成一埋入式字元線之方法，該埋入式字元線具有在從10 µΩ-cm至20 µΩ-cm的範圍中的一電阻，該方法包括以下步驟： a. 藉由DC物理氣相沉積（PVD）在一基板上沉積一金屬覆蓋層，其中使該基板在35 kW的一直流、1160 W的一偏壓下暴露於包括鎢的一金屬前驅物，及 在該金屬覆蓋層上藉由一熱原子層沉積來沉積一鉬導體層，其中使該金屬覆蓋層暴露於一鉬前驅物； b. 藉由RF物理氣相沉積（PVD）在一基板上沉積一金屬覆蓋層，其中使該基板在3 kW的一射頻、50 W的一偏壓及230毫托的一壓力下暴露於包括鎢的一金屬前驅物，及 在該金屬覆蓋層上藉由一熱原子層沉積來沉積一鉬導體層，其中使該金屬覆蓋層暴露於該鉬前驅物；或 c. 藉由RF物理氣相沉積（PVD）在一基板上沉積一金屬覆蓋層，其中使該基板在3 kW的一射頻、50 W的一偏壓及100毫托的一壓力下暴露於包括鉬的一金屬前驅物，及 在該金屬覆蓋層上藉由一熱原子層沉積來沉積一鉬導體層，其中使該金屬覆蓋層暴露於該鉬前驅物。
TW111105563A 2021-02-26 2022-02-16 低電阻率dram埋入式字元線堆疊 TW202249252A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163154589P 2021-02-26 2021-02-26
US63/154,589 2021-02-26
US17/335,287 US11587936B2 (en) 2021-02-26 2021-06-01 Low resistivity DRAM buried word line stack
US17/335,287 2021-06-01

Publications (1)

Publication Number Publication Date
TW202249252A true TW202249252A (zh) 2022-12-16

Family

ID=83006541

Family Applications (2)

Application Number Title Priority Date Filing Date
TW111105563A TW202249252A (zh) 2021-02-26 2022-02-16 低電阻率dram埋入式字元線堆疊
TW111105987A TW202240694A (zh) 2021-02-26 2022-02-18 低電阻率之金屬觸點堆疊

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW111105987A TW202240694A (zh) 2021-02-26 2022-02-18 低電阻率之金屬觸點堆疊

Country Status (6)

Country Link
US (3) US20220277961A1 (zh)
JP (1) JP2024508786A (zh)
KR (2) KR20230149313A (zh)
CN (1) CN116888709A (zh)
TW (2) TW202249252A (zh)
WO (2) WO2022182994A1 (zh)

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5008730A (en) * 1988-10-03 1991-04-16 International Business Machines Corporation Contact stud structure for semiconductor devices
WO2007049939A1 (en) 2005-10-29 2007-05-03 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
KR20130103942A (ko) 2012-03-12 2013-09-25 에스케이하이닉스 주식회사 무접합 수직 게이트 트랜지스터를 갖는 반도체 소자 및 그 제조 방법
US10573522B2 (en) 2016-08-16 2020-02-25 Lam Research Corporation Method for preventing line bending during metal fill process
CN109037217B (zh) 2017-06-09 2021-05-18 华邦电子股份有限公司 存储器装置
TWI741007B (zh) 2017-08-16 2021-10-01 聯華電子股份有限公司 內連線結構的製造方法
US11295980B2 (en) 2017-08-30 2022-04-05 Asm Ip Holding B.V. Methods for depositing a molybdenum metal film over a dielectric surface of a substrate by a cyclical deposition process and related semiconductor device structures
TW202203305A (zh) 2018-05-04 2022-01-16 美商應用材料股份有限公司 金屬膜沉積
US10833087B2 (en) 2018-08-21 2020-11-10 Micron Technology, Inc. Semiconductor devices including transistors comprising a charge trapping material, and related systems and methods
CN110875391A (zh) 2018-09-03 2020-03-10 长鑫存储技术有限公司 晶体管及其形成方法、集成电路存储器
KR20210081436A (ko) 2018-11-19 2021-07-01 램 리써치 코포레이션 텅스텐을 위한 몰리브덴 템플릿들
US10790287B2 (en) 2018-11-29 2020-09-29 Applied Materials, Inc. Reducing gate induced drain leakage in DRAM wordline
US11043454B2 (en) 2019-01-17 2021-06-22 Samsung Electronics Co., Ltd. Low resistivity interconnects with doped barrier layer for integrated circuits
US11171141B2 (en) 2019-03-04 2021-11-09 Applied Materials, Inc. Gap fill methods of forming buried word lines in DRAM without forming bottom voids
KR20210127262A (ko) 2019-03-11 2021-10-21 램 리써치 코포레이션 몰리브덴-함유 막들의 증착을 위한 전구체들

Also Published As

Publication number Publication date
WO2022182994A1 (en) 2022-09-01
KR20230149313A (ko) 2023-10-26
US20220278108A1 (en) 2022-09-01
US11587936B2 (en) 2023-02-21
US20220277961A1 (en) 2022-09-01
WO2022182926A1 (en) 2022-09-01
KR20230146652A (ko) 2023-10-19
TW202240694A (zh) 2022-10-16
JP2024508786A (ja) 2024-02-28
US20230141748A1 (en) 2023-05-11
CN116888709A (zh) 2023-10-13

Similar Documents

Publication Publication Date Title
US11552082B2 (en) Reducing gate induced drain leakage in DRAM wordline
US9236245B2 (en) ZrA1ON films
US11171141B2 (en) Gap fill methods of forming buried word lines in DRAM without forming bottom voids
US11587936B2 (en) Low resistivity DRAM buried word line stack
US11133178B2 (en) Seamless gapfill with dielectric ALD films
US11437271B2 (en) Seamless gap fill
US20220359532A1 (en) Enhancing gapfill performance of dram word line
US20240074162A1 (en) Lanthanum nitride as a dram molybdenum liner
US20230309295A1 (en) Support layer for small pitch fill
US20220389568A1 (en) Seamless Gapfill Of Metal Nitrides
JP2024521251A (ja) Ｄｒａｍワード線の間隙充填性能を向上させること
US20230307491A1 (en) Liner to form composite high-k dielectric
TW202411450A (zh) 氮化鑭作為dram鉬襯墊
TW202301653A (zh) 具有雙極區域之v-nand堆疊
TW202225445A (zh) 用於金屬閘極堆疊中之金屬填充之方法及設備
TW202226596A (zh) Ｐｍｏｓ的高ｋ金屬閘極