TW202240694A - 低電阻率之金屬觸點堆疊 - Google Patents

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Abstract

敘述在基板上沉積金屬觸點堆疊的方法。此方法堆疊包括金屬蓋層與鉬導體層。此方法包括藉由物理氣相沉積(PVD)在基板上沉積金屬蓋層及藉由原子層沉積(ALD)在金屬蓋層上沉積鉬導體層。

Description

低電阻率之金屬觸點堆疊
本發明主張2021年2月26日提出之美國臨時申請案第63/154,589號的優先權，其全部揭示內容藉由引用方式在此併入。
本發明的實施例關於沉積金屬觸點堆疊的方法。更具體地，本發明的實施例關於包含在基板上沉積金屬蓋層及在金屬蓋層上沉積鉬導體層的方法。
積體電路已經進化成在單一晶片上可包括數百萬個電晶體、電容、及電阻的複雜裝置。在積體電路的進化過程中，功能性密度(即，每個晶片面積之互連裝置的數目)大體上已經增加，而幾何尺寸(即，使用製造處理可創造的最小部件(或線段))已經減少。
微電子裝置製造在半導體基板上作為積體電路，其中各種導電層彼此互連以允許電子訊號在裝置內傳播。此種裝置的一實例為互補式金屬氧化物半導體(CMOS)場效電晶體(FET)或MOSFET，包括平面與三維結構兩者。三維結構的一實例為FinFET裝置。
電晶體的驅動電流及因此其速度與電晶體的閘極寬度成比例。較快的電晶體更常需要較大的閘極寬度。在電晶體尺寸與速度之間有著權衡，及「鰭式」場效電晶體(finFET)已經被發展以解決具有最大驅動電流與最小尺寸的電晶體的衝突目標。FinFET以鰭形通道區為特徵，鰭形通道區大幅增加電晶體的尺寸而不顯著地增加電晶體的佔地面積。
範例finFET或MOSFET包括在半導體基樣的表面上的閘極介電層上的閘極電極。沿著閘極電極的相對側部提供源極/汲極區。源極與汲極區大體上是半導體基板的重度摻雜區。通常例如被氮化鈦加蓋的矽化鈦之加蓋矽化物層用以將例如主動及/或金屬觸點的觸點耦接至源極與汲極區。然而，包括含氮蓋層會不期望地貢獻觸點電阻。
此外，在中段(middle-of-line；MOL)處理期間，目標是用於MOL結構的最小通孔電阻。通常需要襯墊材料(例如，氮化鈦)以改善金屬至介電材料的黏附，以通過後處理步驟，諸如化學機械平坦化(CMP)，及以增強CVD成核。然而，襯墊的存在添加通孔電阻。
因此，本領域中有著對於具有降低電阻之電晶體及MOL應用的需求。
本發明的一或多個實施例關於沉積金屬觸點堆疊的方法。在一些實施例中，此方法包含藉由物理氣相沉積(PVD)在基板上沉積金屬蓋層及藉由原子層沉積(ALD)在金屬蓋上沉積鉬導體層。
本發明的另一態樣關於沉積金屬觸點堆疊的方法，此金屬觸點堆疊具有從10 µΩ-cm至20 µΩ-cm範圍中的片電阻。在一或多個實施例中，此方法包含藉由DC物理氣相沉積(PVD)在基板上沉積金屬蓋層，其中基板在35 kW的直流電流、1160 W的偏壓暴露至包含鎢的金屬前驅物，及藉由熱原子層沉積在金屬蓋層上沉積鉬導體層，其中金屬蓋層暴露至鉬前驅物。在一或多個實施例中，此方法包含藉由RF物理氣相沉積(PVD)在基板上沉積金屬蓋層，其中基板在3 kW的射頻、50 W的偏壓及230毫托的壓力暴露至包含鎢的金屬前驅物，及藉由熱原子層沉積在金屬蓋層上沉積鉬導體層，其中金屬蓋層暴露至鉬前驅物。在一或多個實施例中，此方法包含藉由RF物理氣相沉積(PVD)在基板上沉積金屬蓋層，其中基板在3 kW的射頻、50 W的偏壓及100毫托的壓力暴露至包含鉬的金屬前驅物，及藉由熱原子層沉積在金屬蓋層上沉積鉬導體層，其中金屬蓋層暴露至鉬前驅物。
在說明本發明的數個範例實施例之前，將理解到本發明不侷限於在接下來的說明書中所述的架構或處理步驟的細節。本發明能夠是其他的實施例且以各種方式實行或執行。
在此使用時，用語「鰭式場效電晶體(FinFET)」指稱建構在基板上的MOSFET電晶體，其中閘極放置在通道的兩個或三個側部上，形成雙閘極或三閘極結構。因為通道區在基板上形成「鰭」，FinFET裝置已被給出通稱名稱FinFET。FinFET裝置具有快速切換時間及高電流密度。
本發明的一或多個實施例有利地提供物理氣相沉積(PVD)金屬襯墊/成核層與原子層沉積(ALD)金屬(例如，鉬)填充的組合。一些實施例有利地提供低電阻率堆疊。一些實施例提供具有改善間隙填充的方法。一些實施例提供可執行在用於堆疊的原位沉積之完全整合系統上的方法。
本發明的實施例提供在基板上製造金屬觸點堆疊的處理，其有利地降低邏輯裝置或記憶體裝置觸點中的電阻。藉由消除氮基層，例如，氮化物蓋層及/或氮化物襯墊層，以降低電阻。
在一或多個實施例中，具有100 Å的總厚度之金屬觸點堆疊的片電阻(µΩ-cm)被測量。在一或多個實施例中，根據一或多個實施例製成的金屬觸點堆疊於100 Å的總厚度具有片電阻小於或等於40 µΩ-cm、小於或等於30 µΩ-cm、小於或等於25 µΩ-cm、或小於或等於20 µΩ-cm、或小於或等於15 µΩ-cm。在一些實施例中，金屬觸點堆疊於100 Å的總厚度具有片電阻小於或等於20 µΩ-cm。在一或多個實施例中，藉由方法100形成的金屬觸點堆疊於100 Å的總厚度具有片電阻在範圍從50 µΩ-cm至5 µΩ-cm、從40 µΩ-cm至10 µΩ-cm、從30 µΩ-cm至10 µΩ-cm、從25 µΩ-cm至10 µΩ-cm、從20 µΩ-cm至10 µΩ-cm。
在本說明書與隨附申請專利範圍中使用時，用語「前驅物」、「反應物」、「反應氣體」及類似物可被互換地使用，以指稱可與基板表面反應的任何氣態物種。
參照第1圖與第2圖，本發明的一或多個實施例關於在基板表面上沉積金屬觸點堆疊的方法100。
在此使用時，「基板表面」指稱在其上方可形成層的任何基板表面。基板可為能夠使得材料沉積在基板上的任何基板，諸如矽基板、III-V族化合物基板、矽鍺(SiGe)基板、磊晶基板、絕緣體上矽(SOI)基板、諸如液晶顯示器(LCD)、電漿顯示器、電激發光(EL)燈顯示器的顯示器基板、太陽能陣列、太陽能板、發光二極體(LED)基板、半導體晶圓、或類似物。
基板表面可具有形成在基板表面中的一或多個特徵、形成在基板表面上的一或多層、及前述物的組合。第2圖顯示具有特徵220形成在其上的基板205。特徵220被繪示為溝槽。此溝槽具有底部222，其帶有第一表面240及帶有第二表面250的側壁224。在一些實施例中，第一表面240與第二表面250包含相同材料。一些實施例的第一表面240包含第一材料，而第二表面包含與第一材料不同的第二材料。例如，此等表面中的一者可為金屬而另一者可為介電質。在一些實施例中，第一表面240與第二表面250具有相同化學組成但有不同的物理性質(例如，結晶性)。在說明之後的方法中，關於基板100意指第一表面240與第二表面250或特徵220形成在其中的單一表面。在一些實施例中，特徵具有寬度在範圍從8 nm至16 nm、從10 nm至16 nm、從12 nm至16 nm、從14 nm至16 nm、從8 nm至14 nm、從10 nm至14 nm、從12 nm至14 nm、從8 nm至12 nm、從10 nm至12 nm或從8 nm至10 nm。
回頭參照第1圖，在一些實施例中，方法100包括任選的預處理操作105。預處理可為通常知識者所知的任何合適預處理。合適預處理包括但不限於預加熱、清洗、浸泡、原生氧化物移除、或黏附層的沉積。在一些實施例中，預處理包含拋光、蝕刻、還原、氧化、鹵化、羥基化、退火、烘烤、或類似處理。
在一些實施例中，方法100開始於沉積操作110。在物理氣相沉積(PVD)操作110，執行處理以在基板205(或基板表面)上沉積金屬蓋層。通常知識者熟悉PVD處理。在一些實施例中，金屬蓋層包含含鎢物種或含鉬物種。第2圖繪示具有金屬蓋層260的基板205。金屬蓋層260具有面向溝槽的第三表面270。
在一些實施例中，金屬蓋層260直接地沉積在基板上。在一些實施例中，金屬蓋層260直接地沉積在金屬矽化物膜上。
在一些實施例中，物理氣相沉積(PVD)處理包含直流(DC)或射頻(RF)PVD中的一者或多者。在一些實施例中，PVD處理包含RF與DC。在一些實施例中，DC被供給至基板而RF被供給至金屬靶材。在一或多個實施例中，DC部件具有功率在範圍從0千瓦(kW)至100 kW、從10 kW至80kW、從20 kW至60 kW、從30 kW至50 kW、從40 kW至50 kW。在一或多個實施例中，射頻部件具有功率在範圍從1 kW至10 kW、從3 kW至10 kW、從5 kW至10 kW、從7 kW至10 kW、從1 kW至7 kW、從3 kW至7 kW、從5 kW至7 kW、從1 kW至5 kW、從3 kW至5 kW、或從1 kW至3 kW。
在一些實施例中，PVD處理包含偏壓基板以提供定向沉積。在一或多個實施例中，偏壓是在範圍從0 W至1200 W、從0 W至1000 W、從0 W至800 W、從0 W至600 W、從0 W至400 W、從0 W至200 W、從0 W至1200 W、從200 W至1000 W、從200 W至800 W、從200 W至600 W、從200 W至400 W、從400 W至1200 W、從400 W至1000 W、從400 W至800 W、從400 W至600 W、從600 W至1200 W、從600 W至1000 W、從600 W至800 W、從800 W至1200 W、從800 W至1000 W或從1000 W至1200 W。
在一些實施例中，PVD處理發生在溫度於範圍從200 ºC至450 ºC、從250 ºC至450 ºC、從300 ºC至450 ºC、從350 ºC至450 ºC、從400 ºC至450 ºC、200 ºC至400 ºC、從250 ºC至400 ºC、從300 ºC至400 ºC、從350 ºC至400 ºC、200 ºC至350 ºC、從250 ºC至350 ºC、從300 ºC至350 ºC、200 ºC至300 ºC、從250 ºC至300 ºC或從200 ºC至250 ºC。
在一些實施例中，PVD處理發生在壓力於範圍從0.5毫托至500毫托、或在範圍為10毫托至500毫托、或在範圍為25毫托至250毫托、或在範圍為50毫托至150毫托。
在一些實施例中，金屬蓋層260包含元素金屬。在一些實施例中，金屬蓋層260基本上由金屬組成。以此方式使用時，用語「基本上由金屬組成」意指此膜中的金屬的量於原子百分率大於或等於約80%、85%、90%、95%、98%、99%或99.5%的金屬。金屬蓋層260的組成的量測是參照金屬蓋層260的塊體部分，排除會發生來自相鄰膜之元素擴散的界面區。
在一些實施例中，金屬蓋層260有效地抑制及/或消除非期望元件的擴散進入及/或離開下方層。在一些實施例中，金屬蓋層260相對於第二材料230的第二表面250而選擇性地沉積在第一材料210的第一表面240上。在一些實施例中，金屬蓋層260實質上僅沉積在特徵的底部222上。以此方式使用時，用語「實質上僅」意指小於或等於5%、2%或1%的金屬蓋層形成在特徵的側壁上。例如，金屬蓋層260具有厚度於範圍從10 Å至200 Å、從20 Å至200 Å、從50 Å至200 Å、從100 Å至200 Å、從150 Å至200 Å、從10 Å至150 Å、從50 Å至150 Å、從100 Å至150 Å、從10 Å至100 Å、從50 Å至100 Å、從10 Å至50 Å或從10 Å至30 Å。
一旦金屬蓋層的預定厚度已經形成，方法100移動至原子層沉積130處理。在沉積130，執行處理以在基板205(基板表面)上沉積鉬導體層。沉積處理130可包括一或多個操作以在基板205上形成鉬導體層。在一些實施例中，沉積處理130對於金屬蓋層260上的沉積為選擇性。
在此使用的「原子層沉積」或「循環沉積」指稱兩種或更多種反應化合物的依序暴露以在基板205(或基板表面)上沉積材料層。在本說明書與隨附申請專利範圍中使用時，用語「反應化合物」、「反應氣體」、「反應物種」、「前驅物」、「處理氣體」及類似物可被互換地使用以意指具有在表面反應(例如，化學吸附、氧化、還原)中能夠與基板205(或基板表面)反應或與基板205(或基板表面)上的材料反應的物種的物質。基板205或基板205的一部分依序地暴露至被導入處理腔室的反應區域的兩種或更多種反應化合物。在時域ALD處理中，藉由時間延遲分開對於各反應化合物的暴露，以容許各化合物黏附及/或反應在基板205(或基板表面)上。在空間ALD處理中，基板205(或基板表面)的不同部分或基板205(或基板表面)上的材料同時地暴露至兩種或更多種反應化合物，使得在基板205(或基板表面)上的任意給定點實質上不同時地暴露至多於一種反應化合物。在本說明書與隨附申請專利範圍中使用時，如本領域的通常知識者將理解的，以此方式使用的用語「實質上」意指有著在於由於擴散而基板205(或基板表面)的一小部分會同時地暴露至多種反應氣體的可能性，而此同時暴露並非有意的。
在時域ALD處理的一態樣中，第一反應氣體(即，第一前驅物或化合物A)脈衝進入反應區域，之後有著第一時間延遲。接下來，第二前驅物或化合物B脈衝進入反應區域，之後有著第二時間延遲。在每個時間延遲期間，諸如氬的淨化氣體導入處理腔室以淨化反應區域或者從反應區域移除任何殘留反應化合物或副產物。或者，淨化氣體可在整個沉積處理期間連續地流動，使得僅有淨化氣體在反應化合物的脈衝之間的時間延遲期間流動。反應化合物被交替地脈衝，直到期望的膜或膜厚度形成在基板205(或基板表面)上。在任一種場景中，脈衝化合物A、淨化氣體、化合物B及淨化氣體的ALD處理是一循環。一循環可以化合物A或化合物B開始及繼續此循環的個別次序，直到達到具有期望厚度的膜。
在空間ALD處理的一態樣中，第一反應氣體與第二反應氣體同時地遞送至反應區域但藉由惰性氣體簾幕及/或真空簾幕而分開。基板205相對於氣體遞送設備移動，使得基板205上的任意給定點暴露至第一反應氣體與第二反應氣體。
一些實施例的原子層沉積130處理包含依序暴露至前驅物與反應物。在操作132，基板205(或基板表面)可選地暴露至反應物。在一些實施例中，第三表面270暴露至反應物。在一些實施例中，反應物包含還原試劑。還原試劑可為本領域的通常知識者所知的任何合適化合物。在一些實施例中，還原試劑包含氫(H 2)。
在一些實施例中，基板205(或基板表面)暴露至還原試劑於溫度在範圍從350 ºC至550 ºC、從400 ºC至550 ºC、從450 ºC至550 ºC、500 ºC至550 ºC、從350 ºC至500 ºC、從400 ºC至500 ºC、從450 ºC至500 ºC、從350 ºC至450 ºC、從400 ºC至450 ºC或從350 ºC至400 ºC。
在一些實施例中，基板205(或基板表面)暴露至還原試劑持續一時間期間在範圍從5秒至60分鐘、從1分鐘至60分鐘、從5分鐘至60分鐘、從10分鐘至60分鐘、從20分鐘至60分鐘、從40分鐘至60分鐘、從5秒至40分鐘、從1分鐘至40分鐘、從5分鐘至40分鐘、從10分鐘至40分鐘、從20分鐘至40分鐘、從5秒至20分鐘、從1分鐘至20分鐘、從5分鐘至20分鐘、從10分鐘至20分鐘、從5秒至10分鐘、從1分鐘至10分鐘或從5分鐘至10分鐘。
在一些實施例中，基板205(或基板表面)暴露至還原試劑於劑量在範圍從100 sccm至7000 sccm、從500 sccm至7000 sccm、從1000 sccm至7000 sccm、從3000 sccm至7000 sccm、從5000 sccm至7000 sccm、從100 sccm至5000 sccm、從500 sccm至5000 sccm、從1000 sccm至5000 sccm、從3000 sccm至5000 sccm、從100 sccm至3000 sccm、從500 sccm至3000 sccm、從1000 sccm至3000 sccm、從100 sccm至1000 sccm、從500 sccm至1000 sccm或從100 sccm至500 sccm。
在一些實施例中，基板205(或基板表面)暴露至還原試劑於壓力在範圍從5托至50托、從10托至50托、從25托至50托、從5托至25托、從10托至25托或從5托至10托。
在操作134，處理腔室被可選地淨化以移除未反應反應物、反應產物、及副產物。以此方式使用時，用語「處理腔室」也包括鄰近於基板表面的處理腔室的部分而不涵蓋處理腔室的全部內部容積。例如，在空間地分開的處理腔室的一區段中，鄰近於基板表面的處理腔室的部分藉由任何合適技術而淨化金屬前驅物，任何合適技術包括但不限於將基板移動穿過氣簾至不含有或實質上不含有金屬前驅物的處理腔室的一部分或區段。在一或多個實施例中，淨化處理腔室包含施加真空。在一些實施例中，淨化處理腔室包含在基板上方流動淨化氣體。在一些實施例中，處理腔室的此部分指稱處理腔室內的微容積或小容積處理站。關於基板表面的用語「鄰近於」意指緊鄰於基板表面的實體空間，其可提供用於發生表面反應(例如，前驅物吸附)的足夠空間。在一或多個實施例中，淨化氣體選自氬(Ar)、氮(N 2)、氫(H 2)、及氦(He)的一者或多者。
在操作136中，基板205(或基板表面)暴露於鉬前驅物以在基板205(或基板表面)上沉積鉬導體層。在操作136中，基板205(或基板表面)暴露至鉬前驅物以在金屬蓋層260上沉積鉬導體層。在操作136中，基板205(或基板表面)暴露至鉬前驅物以在經還原金屬蓋層上沉積鉬導體層。鉬前驅物可為任何合適的含鉬化合物，其可與基板表面反應(即，吸附至或化學吸附至基板表面上)，以在基板表面上留下含鉬物種。
第2圖顯示沉積在金屬蓋層260上的鉬導體層280。在一些實施例中，鉬導體層280包含含鉬物種。一些實施例的鉬導體層280包含層的組合以提供主動觸點及/或金屬觸點。
在一些實施例中，在沒有空斷(air break)下，鉬導體層280直接沉積在金屬蓋層260上。此種處理也稱為原位處理。在原位處理的一些實施例中，原子層沉積130處理於操作136開始，使基板暴露至鉬前驅物。
在一或多個實施例中，鉬前驅物包含通常知識者所知的任何合適前驅物。一或多個實施例的鉬前驅物是揮發性且熱穩定的，及因此適用於氣相沉積。在一些實施例中，鉬前驅物包含鉬鹵化物。
在此使用時，用語「鹵化物」指稱二元相，其中的一部分為鹵素原子而其他部分為相較於鹵素為較少負電性的元素或自由基，以製造氟化物、氯化物、溴化物、碘化物、或砈化物化合物。鹵離子是帶有一負電荷的鹵素原子。如本領域的通常知識者所知的，鹵陰離子包括氟離子(F-)、氯離子(Cl-)、溴離子(Br-)、碘離子(I-)、及砈離子(At-)。因此，在此使用時，用語「鉬鹵化物」指稱帶有一或多個鹵素或鹵離子配體的鉬的任何配位複合物。用語鉬鹵化物包括與鹵離子混合的鉬，鹵離子具有至少兩種不同鹵素原子。
在一或多個實施例中，鉬鹵化物選自氯化鉬、五氯化鉬、溴化鉬、碘化鉬、溴氯化鉬、溴碘化鉬、溴氯化鉬、氯溴化鉬、氯碘化鉬、碘溴化鉬、碘氯化鉬中的一者或多者。
在一些實施例中，鉬前驅物包含氧鹵化鉬物種。在一些實施例中，氧鹵化鉬物種包含四氯氧化鉬(MoCl 4O)、四溴氧化鉬(MoBr 4O)、四碘氧化鉬(MoI 4O)、二溴二氧化鉬(MoO 2Br 2)、二氯二氧化鉬(MoCl 2O 2)、及/或二碘二氧化鉬(MoI 2O 2)中的一者或多者。
在一些實施例中，基板205(或基板表面)暴露至貪前驅物於溫度在範圍從350 ºC至550 ºC、從400 ºC至550 ºC、從450 ºC至550 ºC、500 ºC至550 ºC、從350 ºC至500 ºC、從400 ºC至500 ºC、從450 ºC至500 ºC、從350 ºC至450 ºC、從400 ºC至450 ºC或從350 ºC至400 ºC。
在一些實施例，基板205(或基板表面)暴露至鉬前驅物持續一時間期間在範圍從0.25秒至20分鐘、從10秒至20分鐘、從1分鐘至20分鐘、從5分鐘至20分鐘、從10分鐘至20分鐘、從0.25秒至10分鐘、從10秒至10分鐘、從1分鐘至10分鐘、從5分鐘至10分鐘、從0.25秒至5分鐘、從10秒至5分鐘、從1分鐘至5分鐘、從0.25秒至1分鐘或從10秒至1分鐘。
在一些實施例，基板205(或基板表面)暴露至鉬前驅物於劑量在範圍從50 sccm至700 sccm、從100 sccm至700 sccm、從300 sccm至700 sccm、從500 sccm至700 sccm、從50 sccm至500 sccm、從100 sccm至500 sccm、從300 sccm至500 sccm、從50 sccm至300 sccm、從100 sccm至300 sccm或從50 sccm至100 sccm。
在一些實施例中，基板205(或基板表面)暴露至鉬前驅物於壓力在範圍從5托至50托、從10托至50托、從25托至50托、從5托至25托、從10托至25托或從5托至10托。
在一些實施例中，形成的鉬導體層280包含元素鉬。在一些實施例中，鉬導體層280基本上由鉬組成。以此方式使用時，用語「基本上由鉬組成」意指此膜中的鉬的量於原子百分率大於或等於約80%、85%、90%、95%、98%、99%或99.5%的鉬。鉬導體層280的組成的量測是參照鉬導體層280的塊體部分，排除會發生來自相鄰膜之元素擴散的界面區。
沉積操作130可被重複以沉積具有預定厚度的鉬導體層280。在一些實施例中，沉積操作130被重複以提供鉬導體層280，其具有厚度在範圍從1 nm至50 nm、從5 nm至50 nm、從10 nm至50 nm、從25 nm至50 nm、從1 nm至25 nm、從5 nm至25 nm、從10 nm至25 nm、從1 nm至10 nm、從5 nm至10 nm或從1 nm至5 nm。
在一些實施例中，鉬前驅物進一步包含共反應物。在一些實施例中，共反應物是還原試劑。在一些實施例中，共反應物是氫(H 2)。
在一些實施例中，在沉積鉬導體層280之前，鉬前驅物用以預處理金屬蓋層260。在一些實施例中，預處理包含蝕刻。在一些實施例中，執行蝕刻持續一時間期間在範圍從5秒至20分鐘、從10秒至20分鐘、從1分鐘至 20分鐘、從5分鐘至20分鐘、從10分鐘至20分鐘、從5分鐘至10分鐘、從10秒至10分鐘、從1分鐘至10分鐘、從5分鐘至10分鐘、從5秒至5分鐘、從10秒至5分鐘、從1分鐘至5分鐘、從5秒至1分鐘或從10秒至1分鐘。在一些實施例中，藉由劑量在範圍從5 sccm至700 sccm、從50 sccm至700 sccm、從100 sccm至700 sccm、從300 sccm至700 sccm、從5 sccm至500 sccm、從50 sccm至500 sccm、從100 sccm至500 sccm、從300 sccm至500 sccm、從5 sccm至300 sccm、從50 sccm至300 sccm、從100 sccm至300 sccm、從5 sccm至100 sccm、從50 sccm至100 sccm或從5 sccm至50 sccm之鉬前驅物來執行蝕刻。
在操作138，處理腔室被可選地淨化以移除未反應鉬前驅物、反應產物、及副產物。在操作138中淨化處理腔室可為與操作134中的淨化相同的處理或不同的處理。淨化處理腔室、處理腔室的部分、鄰近於基板表面的區域、等等，從鄰近於基板表面的區域移除未反應鉬前驅物、反應產物及副產物。
在第1圖繪示的實施例中，在沉積操作130，基板(或基板表面)依序地暴露至反應物及鉬前驅物。在一些實施例中，基板(或基板表面)首先暴露至鉬前驅物，再來接著暴露至反應物。在其他實施例中，基板(或基板表面)首先暴露至反應物，再來接著暴露至鉬前驅物。在另一未繪示的實施例中，基板(或基板表面)實質上同時地暴露至鉬前驅物與反應物。
在一些實施例中，鉬導體層280形成在金屬蓋層260的第三表面270上的特徵220之內。一些實施例的鉬導體層280以由下而上的方式填充由特徵所形成的間隙。以此方式使用時，「由下而上」意指此沉積相對於側壁實質上發生在特徵的底部上。
在判斷140，考量鉬導體層280的厚度。若鉬導體層280已經達到預定厚度，方法100移動至可選的後處理操作150。若鉬導體層280的厚度或處理循環的數目尚未達到預定閾值，方法100返回至操作130並繼續。
在一或多個實施例中，方法包含：在第一處理腔室中的基板的特徵中沉積金屬蓋層；將基板移動至第二處理腔室，第二處理腔室與第一處理腔室整合，使得在第一處理腔室與第二處理腔室之間沒有空斷(air break)；及在金屬蓋層上沉積鉬導體層。在一或多個實施例中，方法包含：在第一處理腔室中的基板的特徵中沉積金屬蓋層；移動基板至第二處理腔室，第二處理腔室與第一處理腔室整合，使得在第一處理腔室與第二處理腔室之間沒有空斷(air break)；將金屬蓋層暴露至反應物；將基板移動至第三處理腔室，第三處理腔室與第二處理腔室整合，使得在第二處理腔室與第三處理腔室之間沒有空斷(air break)；及在經還原試劑處理的金屬蓋層上沉積鉬導體層。
可選的後處理操作150可例如為改質膜性質的處理(例如，退火)或進一步膜沉積處理(例如，額外ALD或CVD處理)以成長額外膜。在一些實施例中，可選的後處理操作150可為改質沉積膜的性質的處理。在一些實施例中，可選的後處理操作150包含退火剛沉積(as-deposited)膜。在一些實施例中，退火執行在溫度於範圍為約300 ºC、400 ºC、500 ºC、600 ºC、700 ºC、800 ºC、900 ºC或1000 ºC。一些實施例的退火環境包含惰性氣體(例如，分子氮(N 2)、氬(Ar))或還原氣體(例如，分子氫(H 2)或氨(NH 3))或氧化劑，諸如但不限於氧(O 2)、臭氧(O 3)、或過氧化物中的一者或多者。退火可被執行持續任何合適的時間長度。在一些實施例中，此膜被退火持續在範圍為約15秒至約90分鐘、或在範圍為約1分鐘至約60分鐘的預定時間。在一些實施例中，退火剛沉積(as-deposited)膜增加膜的密度、降低膜的電阻率及/或增加膜的純度。在一或多個實施例中，退火也可以電漿下的氣體來執行。在一或多個實施例中，使用電漿可降低退火溫度。
在一或多個實施例中，電漿包含氮(N2)、氬(Ar)、氦(He)、氫(H2)、一氧化碳(CO)、二氧化碳(CO 2)、甲烷(CH 4)、及氨(NH 3)中的一者或多者。在一些實施例中，電漿是遠端電漿。在其他實施例中，電漿是直接電漿。
在一或多個實施例中，電漿可遠端地產生或在處理腔室內產生。在一或多個實施例中，電漿是感應耦合電漿(ICP)或電容耦合電漿(CCP)。在其他實施例中，電漿是微波電漿。取決於例如反應物或其他處理條件可使用任何合適的功率。在一些實施例中，電漿以範圍為約10 W至約3000 W的電漿功率而產生。在一些實施例中，電漿以小於或等於約3000 W、小於或等於約2000 W、小於或等於約1000 W、小於或等於約500 W、或小於或等於約250 W的電漿功率而產生。
本發明的一或多個實施例關於在高深寬比特徵中沉積膜的方法。高深寬比特徵是具有高度：寬度比例大於或等於約10、20、或50、或更大的溝槽、通孔或柱體。在一些實施例中，此膜共形地沉積在高深寬比特徵上。以此方法使用時，共形膜具有接近特徵頂部的厚度是在特徵底部處的厚度的約80-120%的範圍中。
本發明的一些實施例關於由下而上間隙填充特徵的方法。由下而上間隙填充處理從底部填充特徵，而共形處理從底部與側部填充特徵。在一些實施例中，特徵具有在底部處的第一材料及在側壁處的第二材料。在一些實施例中，金屬蓋層相對於第二材料選擇性地沉積在第一材料上，使得金屬蓋層以由下而上方式填充特徵。在一些實施例中，鉬導體層相對於第二材料選擇性地沉積在第一材料上，使得鉬導體層以由下而上方式填充特徵。
根據一或多個實施例，在形成此層之前及/或之後，基板可經受處理。此處理可執行在相同腔室中或在一或多個分開處理腔室中。在一些實施例中，基板從第一腔室移動至分開的第二腔室以進一步處理。基板可直接地從第一腔室移動至分開的處理腔室，或基板可從第一腔室移動至一或多個移送腔室，然後移動至分開的處理腔室。因此，處理設備可包含與移送站連通的多個腔室。此類設備可稱為「群集工具」或「群集系統」及類似物。
大體上，群集工具是包含執行各種功能的多個腔室的模組系統，各種功能包括基板中心找尋及定向、除氣、退火、沉積及/或蝕刻。根據一或多個實施例，群集工具包括至少第一腔室與中央移送腔室。中央移送腔室可容納機器人，此機器人使基板在處理腔室與裝載閘腔室之間及之中穿梭。移送腔室通常維持在真空狀態且提供中間階段用於使基板從一腔室穿梭至另一腔室及/或至定位在群集工具的前段之裝載閘腔室。可適用於本發明的兩種周知的群集工具為Centura®及Endura®，兩者可從加州聖克拉拉的應用材料公司取得。然而，腔室的確切佈置與組合可變動以用於執行本文所述的特徵步驟或處理。可使用的其他處理腔室包括但不限於循環層沉積(CLD)、原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、蝕刻、預清洗、化學清洗、諸如RTP的熱處理、電漿氮化、除氣、定向、羥基化、及其他基板處理。藉由在群集工具上的腔室中執行處理，可避免大氣雜質之基板的表面污染，且沒有在沉積後續膜之前的氧化。
根據一或多個實施例，基板連續地在真空下或「裝載閘」狀態下，且當從一腔室移動至下一腔室時不暴露至周圍空氣。移送腔室因此在真空下且被「泵回」至真空壓力下。惰性氣體可存在於處理腔室或移送腔室中。在一些實施例中，惰性氣體用於作為淨化氣體以移除一些或所有的反應物(例如，反應劑)。根據一或多個實施例，淨化氣體注射在沉積腔室的出口處，以防止反應物(例如，反應劑)從沉積腔室移動至移送腔室及/或額外處理腔室。因此，惰性氣體的流動在腔室的出口處形成簾幕。
基板可在單一基板沉積腔室中處理，在另一基板處理之前，在單一基板沉積腔室中載入、處理、及載出單一基板。此基板也可以連續方式處理，類似於輸送帶系統，其中多個基板個別地載入腔室的第一部分、移動通過腔室，及從腔室的第二部分載出。腔室與相關輸送帶系統的形狀可形成直線路徑或彎曲路徑。此外，處理腔室可為旋轉料架，其中多個基板繞著中心軸移動且貫穿旋轉料架路徑暴露至沉積、蝕刻、退火、清洗、等等的處理。
在處理期間，基板可被加熱或冷卻。此加熱或冷卻可藉由任何合適方式來完成，包括但不限於改變基板支撐件的溫度，及流動加熱或冷卻氣體至基板表面。在一些實施例中，基板支撐件包括加熱器/冷卻器，其可被控制以傳導地改變基板溫度。在一或多個實施例中，所利用的氣體(反應氣體或者惰性氣體)被加熱或冷卻以局部地改變基板溫度。在一些實施例中，加熱器/冷卻器定位在腔室內鄰近於基板表面以對流地改變基板溫度。
基板在處理期間也可為固定或被旋轉。旋轉基板可被連續地旋轉(繞著基板軸)或以間斷步驟旋理。例如，基板可在整個處理中被旋轉，或基板可在暴露至不同處理氣體或淨化氣體之間被小量地旋轉。藉由最小化例如氣體流動幾何中的局部變動，在處理期間旋轉基板(連續地或者間斷地)可助於產生更均勻沉積或蝕刻。
現在參照之後的實例來說明本發明。在說明本發明的數個範例實施例之前，將理解到本發明不侷限於在之後的說明書中所述的架構或處理的細節。本發明能夠是其他實施例且以各種方式實行或執行。
實例
膜的原子層沉積
具有10-12 nm溝槽的基板被放置在處理腔室中。使用DC PVD處理以沉積金屬蓋層。更具體地，包含鎢的金屬前驅物被流入處理腔室於在35 kW的直流、1160 W的偏壓之基板上方。未反應前驅物與副產物接著被淨化出腔室。接下來，使用熱ALD處理將鉬導體層沉積在金屬層之上。完成的金屬觸點堆疊具有14 µΩ-cm的片電阻。
具有10-12 nm溝槽的基板被放置在處理腔室中。使用RF PVD處理以沉積金屬蓋層。更具體地，包含鎢的金屬前驅物被流入處理腔室於在3 kW的射頻、50 W的偏壓及230毫托的壓力之基板上方。未反應前驅物與副產物接著被淨化出腔室。接下來，使用熱ALD處理將鉬導體層沉積在金屬層之上。完成的金屬觸點堆疊具有17 µΩ-cm的片電阻。
具有10-12 nm溝槽的基板被放置在處理腔室中。使用RF PVD處理以沉積金屬蓋層。更具體地，包含鉬的金屬前驅物被流入處理腔室於在3 kW的射頻、50 W的偏壓及100毫托的壓力之基板上方。未反應前驅物與副產物接著被淨化出腔室。接下來，使用熱ALD處理將鉬連接器層沉積在金屬層之上。完成的金屬觸點堆疊具有20 µΩ-cm的片電阻。
空間相對用語，諸如「在下方」、「之下」、「下方」、「之上」、「上方」及類似用語，在本文可於簡化說明以敘述如圖示中所繪示一特徵或元件與另一元件或特徵的相對關係。將理解到空間相對用語意於涵蓋除了描繪在圖示中的定向之外的在使用或操作中的裝置的不同定向。例如，若圖式中的裝置被翻轉，被描述為在其他元件或特徵的「之下」或「在下方」的元件將會接著定位在其他元件或特徵「之上」。因此，範例用語「之下」可涵蓋之上與之下兩者的定向。裝置可或者被定向(旋轉90度或在其他定向)且本文所使用的空間性相對描述被相應地闡釋。
在上下文中的用語「一(a)」與「一(an)」與「該」及類似指示語的使用以說明本文(特別是在之後的申請專利範圍的上下文中)所論述的材料與方法會被解釋成覆蓋單數與複數兩者，除非本文另外指示或明顯地與上下文矛盾。本文中的數值範圍的列舉僅意於作為個別地參照落在此範圍內的每個分開數值之節略方法，除非本文另外地指示，則每個分開數值被併入在本說明書中，像是其已在本文中被個別地敘述。本文所述的所有方法可以各種合適順序來執行，除非本文另外指明或者清楚地與上下文矛盾。本文提供的任何及所有的實例或範例語言(例如，「諸如」)的使用僅意於更佳地闡明材料與方法且不施加限制於範圍上，除非另外地聲明。本說明書中沒有語言應被解釋成指示任何未聲明的元件對於實行所揭示的材料與方法是必要的。
貫穿本說明書之參照「一實施例(one embodiment)」、「一些實施例」、「一或多個實施例」或「一實施例(an embodiment)」意指關於此實施例描述的特定特徵、結構、材料、或特性被包括在本發明的至少一實施例中。因此，在貫穿本說明書的各種地方出現諸如「在一或多個實施例中」、「在一些實施例中」、「在一實施例中(in one embodiment)」或「在一實施例中(in an embodiment)」的片語不必然指稱本發明的相同實施例。在一或多個實施例中，特定特徵、結構、材料、或特性以任何合適方式結合。
雖然在此已參照特定實施例而說明本發明，將理解到這些實施例僅為本發明的原理與應用的例示。在不背離本發明的精神與範疇下，可對本發明進行各種修改與變化，對於本領域的通常知識者是顯而易見。因此，意欲本發明包括落在隨附申請專利範圍及其等效物的範疇內的修改與變動。
100:方法 105,110,130,132,134,136,138,150:操作 140:判斷 205:基板 210:第一材料 220:特徵 222:底部 224:側壁 230:第二材料 240:第一表面 250:第二表面 260:金屬蓋層 270:第三表面 280:鉬導體層
藉由參照其中的一些實施例繪示在隨附圖式中的實施例，可獲得簡短總結在上方之本發明的更具體的說明，藉此可詳細地理解本發明的上述特徵。然而，將注意到隨附圖式僅繪示本發明的典型實施例且因而不被當作限制本發明的範疇，由於本發明可允許其他等效實施例。
第1圖繪示根據本發明的一或多個實施例之方法的處理流程圖；及
第2圖繪示在第1圖的方法之不同階段期間的基板的各種視圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:方法
105,110,130,132,134,136,138,150:操作
140:判斷

Claims (20)

  1. 一種沉積一金屬觸點堆疊的方法，該方法包含以下步驟： 藉由物理氣相沉積(PVD)在一基板上沉積一金屬蓋層；及 藉由原子層沉積(ALD)在該金屬蓋層上沉積一鉬導體層。
  2. 如請求項1所述之方法，其中該金屬蓋層包含鎢或鉬的一者或多者。
  3. 如請求項1所述之方法，其中使用一DC PVD處理沉積該金屬蓋層。
  4. 如請求項1所述之方法，其中使用一RF PVD處理沉積該金屬蓋層。
  5. 如請求項1所述之方法，其中該PVD處理包含偏壓該基板以提供一定向沉積。
  6. 如請求項1所述之方法，其中在300 ºC至350 ºC的範圍中的一溫度沉積該金屬蓋層。
  7. 如請求項1所述之方法，其中該金屬蓋層沉積至從10 Å至200 Å的範圍中的一厚度。
  8. 如請求項1所述之方法，其中該ALD處理是一熱處理。
  9. 如請求項1所述之方法，其中該鉬導體層選擇性地沉積在該金屬蓋層上。
  10. 如請求項1所述之方法，其中該ALD處理包含將該基板依序地暴露至一反應物與一鉬前驅物。
  11. 如請求項10所述之方法，其中該鉬前驅物包含一鉬鹵化物或鉬氧鹵化物。
  12. 如請求項11所述之方法，其中該鉬前驅物包含五氯化鉬或二氯二氧化鉬的一者或多者。
  13. 如請求項10所述之方法，其中該反應物包含氫(H 2)。
  14. 如請求項10所述之方法，其中該鉬導體層沉積至從1 nm至50 nm的範圍中的一厚度。
  15. 如請求項10所述之方法，其中該ALD處理發生在450 ºC至500 ºC的範圍中的一溫度。
  16. 如請求項1所述之方法，其中該金屬觸點堆疊具有在100 Å的一總厚度之小於或等於20 µΩ-cm的一片電阻。
  17. 如請求項1所述之方法，其中該基板包含具有至少一側壁與一底部的一結構，該至少一側壁包含與該底部不同的材料，該金屬蓋層選擇性地沉積在一結構的該底部上。
  18. 如請求項16所述之方法，其中該結構具有在10 nm至12 nm的範圍中的一寬度。
  19. 如請求項16所述之方法，其中該結構以一由下而上的方式被填充。
  20. 一種沉積一金屬觸點堆疊的方法，該金屬觸點堆疊具有從10 µΩ-cm至20 µΩ-cm的範圍中的一片電阻，該方法包含以下步驟： a.   藉由DC物理氣相沉積(PVD)在一基板上沉積一金屬蓋層，其中該基板在35 kW的一直流、1160 W的一偏壓暴露至包含鎢的一金屬前驅物，及 藉由一熱原子層沉積在該金屬蓋層上沉積一鉬導體層，其中該金屬蓋層暴露至該鉬前驅物； b.   藉由RF物理氣相沉積(PVD)在一基板上沉積一金屬蓋層，其中該基板在3 kW的一射頻、50 W的一偏壓及230毫托的一壓力暴露至包含鎢的一金屬前驅物，及 藉由一熱原子層沉積在該金屬蓋層上沉積一鉬導體層，其中該金屬蓋層暴露至該鉬前驅物；或 c.   藉由RF物理氣相沉積(PVD)在一基板上沉積一金屬蓋層，其中該基板在3 kW的一射頻、50 W的一偏壓及100毫托的一壓力暴露至包含鉬的一金屬前驅物，及 藉由一熱原子層沉積在該金屬蓋層上沉積一鉬導體層，其中該金屬蓋層暴露至該鉬前驅物。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5008730A (en) * 1988-10-03 1991-04-16 International Business Machines Corporation Contact stud structure for semiconductor devices
JP2009514209A (ja) 2005-10-29 2009-04-02 サムスン エレクトロニクス カンパニー リミテッド 半導体装置及びその製造方法
KR20130103942A (ko) 2012-03-12 2013-09-25 에스케이하이닉스 주식회사 무접합 수직 게이트 트랜지스터를 갖는 반도체 소자 및 그 제조 방법
US10573522B2 (en) 2016-08-16 2020-02-25 Lam Research Corporation Method for preventing line bending during metal fill process
CN109037217B (zh) 2017-06-09 2021-05-18 华邦电子股份有限公司 存储器装置
TWI741007B (zh) 2017-08-16 2021-10-01 聯華電子股份有限公司 內連線結構的製造方法
US11295980B2 (en) 2017-08-30 2022-04-05 Asm Ip Holding B.V. Methods for depositing a molybdenum metal film over a dielectric surface of a substrate by a cyclical deposition process and related semiconductor device structures
KR20200141522A (ko) 2018-05-04 2020-12-18 어플라이드 머티어리얼스, 인코포레이티드 금속 필름들의 증착
US10833087B2 (en) 2018-08-21 2020-11-10 Micron Technology, Inc. Semiconductor devices including transistors comprising a charge trapping material, and related systems and methods
CN110875391A (zh) 2018-09-03 2020-03-10 长鑫存储技术有限公司 晶体管及其形成方法、集成电路存储器
KR20210081436A (ko) 2018-11-19 2021-07-01 램 리써치 코포레이션 텅스텐을 위한 몰리브덴 템플릿들
US10790287B2 (en) 2018-11-29 2020-09-29 Applied Materials, Inc. Reducing gate induced drain leakage in DRAM wordline
US11043454B2 (en) 2019-01-17 2021-06-22 Samsung Electronics Co., Ltd. Low resistivity interconnects with doped barrier layer for integrated circuits
US11171141B2 (en) 2019-03-04 2021-11-09 Applied Materials, Inc. Gap fill methods of forming buried word lines in DRAM without forming bottom voids
JP2022524041A (ja) 2019-03-11 2022-04-27 ラム リサーチ コーポレーション モリブデン含有皮膜の堆積のための前駆体

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