KR20230149313A - 저 저항률 금속 콘택 스택 - Google Patents

저 저항률 금속 콘택 스택 Download PDF

Info

Publication number
KR20230149313A
KR20230149313A KR1020237032703A KR20237032703A KR20230149313A KR 20230149313 A KR20230149313 A KR 20230149313A KR 1020237032703 A KR1020237032703 A KR 1020237032703A KR 20237032703 A KR20237032703 A KR 20237032703A KR 20230149313 A KR20230149313 A KR 20230149313A
Authority
KR
South Korea
Prior art keywords
molybdenum
substrate
cap layer
metal cap
layer
Prior art date
Application number
KR1020237032703A
Other languages
English (en)
Inventor
아나말라이 라크슈마난
재클린 에스. 렌치
페이후 왕
이시옹 양
정 주 이
스리니바스 간디코타
Original Assignee
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 어플라이드 머티어리얼스, 인코포레이티드
Publication of KR20230149313A publication Critical patent/KR20230149313A/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02—Pretreatment of the material to be coated
    • C23C16/0272—Deposition of sub-layers, e.g. to promote the adhesion of the main coating
    • C23C16/0281—Deposition of sub-layers, e.g. to promote the adhesion of the main coating of metallic sub-layers
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04—Coating on selected surface areas, e.g. using masks
    • C23C16/045—Coating cavities or hollow spaces, e.g. interior of tubes; Infiltration of porous substrates
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C23C16/45553—Atomic layer deposition [ALD] characterized by the use of precursors specially adapted for ALD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02491—Conductive materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H01L21/28562—Selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising transition metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76876—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for deposition from the gas phase, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Composite Materials (AREA)
  • Chemical Vapour Deposition (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Physical Vapour Deposition (AREA)

Abstract

기판 상에 금속 콘택 스택을 증착하기 위한 방법들이 설명된다. 방법에서 스택은 금속 캡 층 및 몰리브덴 전도체 층을 포함한다. 방법은, 물리 기상 증착(PVD)에 의해 기판 상에 금속 캡 층을 증착하는 단계, 및 원자층 증착(ALD)에 의해 금속 캡 층 상에 몰리브덴 전도체 층을 증착하는 단계를 포함한다.

Description

저 저항률 금속 콘택 스택
[0001] 본 개시내용의 실시예들은 금속 콘택 스택을 증착하기 위한 방법들에 관한 것이다. 더 구체적으로, 본 개시내용의 실시예들은, 기판 상에 금속 캡 층을 증착하는 단계 및 금속 캡 층 상에 몰리브덴 전도체 층을 증착하는 단계를 포함하는 방법들에 관한 것이다.
[0002] 집적 회로들은 단일 칩 상에 수백만 개의 트랜지스터들, 커패시터들 및 저항기들을 포함할 수 있는 복잡한 디바이스들로 발전하였다. 집적 회로 진화의 과정에서, 기하형상 사이즈(즉, 제작 프로세스를 사용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소된 반면, 기능 밀도(즉, 칩 면적당 상호연결된 디바이스들의 수)는 일반적으로 증가되었다.
[0003] 마이크로전자 디바이스들은, 다양한 전도성 층들이 서로 상호연결되어 전자 신호들이 디바이스 내에서 전파될 수 있게 하는 집적 회로들로서 반도체 기판 상에 제작된다. 그러한 디바이스의 예는 평면 및 3-차원 구조들 둘 모두를 포함하는 CMOS(complementary metal-oxide-semiconductor) 전계 효과 트랜지스터(FET) 또는 MOSFET이다. 3차원 구조의 예는 FinFET 디바이스이다.
[0004] 트랜지스터의 구동 전류, 그리고 그에 따른 속도는 트랜지스터의 게이트 폭에 비례한다. 더 빠른 트랜지스터들은 일반적으로 더 큰 게이트 폭을 요구한다. 트랜지스터 사이즈와 속도 사이에는 트레이드-오프(trade-off)가 존재하며, 최대 구동 전류 및 최소 사이즈를 갖는 트랜지스터의 상반되는 목표들을 해결하기 위해 "핀(fin)" 전계 효과 트랜지스터(finFET)들이 개발되었다. FinFET들은 트랜지스터의 풋프린트를 상당히 증가시키지 않으면서 트랜지스터의 사이즈를 크게 증가시키는 핀-형상 채널 구역을 특징으로 한다.
[0005] 예시적인 finFET 또는 MOSFET은 반도체 기판의 표면 상의 게이트 유전체 층 상의 게이트 전극을 포함한다. 소스/드레인 구역들은 게이트 전극의 대향 측들을 따라 제공된다. 소스 및 드레인 구역들은 일반적으로, 반도체 기판의 고농도로 도핑된 구역들이다. 일반적으로, 캡핑된 규화물 층, 예컨대 티타늄 질화물로 캡핑된 티타늄 규화물이 콘택들, 예컨대 활성 및/또는 금속 콘택들을 소스 및 드레인 구역들에 커플링하는 데 사용된다. 그러나, 질소-함유 캡핑 층을 포함하는 것은 바람직하지 않게, 콘택 저항에 기여할 수 있다.
[0006] 또한, MOL(middle-of-line) 프로세스들 동안, MOL 구조들에 대한 최소 비아 저항이 목표가 된다. 라이너 재료(예컨대, 티타늄 질화물)는 종종, 화학적-기계적 평탄화(CMP)와 같은 사후-프로세싱 단계들을 통과하도록 유전체 재료들에 대한 금속들의 접착을 개선하기 위해 그리고 CVD 핵형성을 향상시키기 위해 요구된다. 그러나, 라이너의 존재는 비아 저항을 증가시킨다.
[0007] 따라서, 당업계에는 감소된 저항을 갖는 트랜지스터들 및 MOL 애플리케이션들이 필요하다.
[0008] 본 개시내용의 하나 이상의 실시예들은 금속 콘택 스택을 증착하는 방법들에 관한 것이다. 일부 실시예들에서, 방법은, 물리 기상 증착(PVD)에 의해 기판 상에 금속 캡 층을 증착하는 단계, 및 원자층 증착(ALD)에 의해 금속 캡 층 상에 몰리브덴 전도체 층을 증착하는 단계를 포함한다.
[0009] 본 개시내용의 다른 양상은 10 μΩ-cm 내지 20 μΩ-cm의 범위의 시트 저항을 갖는 금속 콘택 스택을 증착하는 방법들에 관한 것이다. 하나 이상의 실시예들에서, 방법은 DC PVD(physical vapor deposition)에 의해 기판 상에 금속 캡 층을 증착하는 단계 ― 기판은 35 kW의 직류, 1160 W의 바이어스로 텅스텐을 포함하는 금속 전구체에 노출됨 ―, 및 열 원자층 증착에 의해 금속 캡 층 상에 몰리브덴 전도체 층을 증착하는 단계 ― 금속 캡 층은 몰리브덴 전구체에 노출됨 ―를 포함한다. 하나 이상의 실시예들에서, 방법은 RF 물리 기상 증착(PVD)에 의해 기판 상에 금속 캡 층을 증착하는 단계 ― 기판은 3 kW의 라디오 주파수(radio frequency), 50 W의 바이어스, 및 230 mTorr의 압력으로 텅스텐을 포함하는 금속 전구체에 노출됨 ―, 및 열 원자층 증착에 의해 금속 캡 층 상에 몰리브덴 전도체 층을 증착하는 단계 ― 금속 캡 층은 몰리브덴 전구체에 노출됨 ―를 포함한다. 하나 이상의 실시예들에서, 방법은 RF 물리 기상 증착(PVD)에 의해 기판 상에 금속 캡 층을 증착하는 단계 ― 기판은 3 kW의 라디오 주파수, 50 W의 바이어스 및 100 mTorr의 압력으로 몰리브덴을 포함하는 금속 전구체에 노출됨 ―, 및 열 원자층 증착에 의해 금속 캡 층 상에 몰리브덴 전도체 층을 증착하는 단계 ― 금속 캡 층은 몰리브덴 전구체에 노출됨 ―를 포함한다.
[0010] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 본 개시내용의 단지 전형적인 실시예들을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0011] 도 1은 본 개시내용의 하나 이상의 실시예들에 따른 방법의 프로세스 흐름도를 예시한다.
[0012] 도 2는 도 1의 방법의 상이한 스테이지들 동안의 기판의 다양한 뷰(view)들을 예시한다.
[0013] 본 발명의 몇몇 예시적인 실시예들을 설명하기 전에, 본 발명은 다음의 설명에서 제시되는 구성 또는 프로세스 단계들의 세부사항들로 제한되지 않는다는 것이 이해되어야 한다. 본 발명은 다른 실시예들이 가능하며, 다양한 방식들로 실시되거나 수행될 수 있다.
[0014] 본원에서 사용되는 바와 같이, "핀 전계 효과 트랜지스터(FinFET)"라는 용어는, 게이트가 채널의 2개 또는 3개의 측들 상에 배치되어 이중- 또는 삼중-게이트 구조를 형성하는 기판 상에 구축된, MOSFET 트랜지스터를 지칭한다. 채널 구역이 기판 상에 "핀(fin)"을 형성하기 때문에, FinFET 디바이스들은 일반명(generic name) FinFET들로 제공된다. FinFET 디바이스들은 빠른 스위칭 시간들 및 높은 전류 밀도를 갖는다.
[0015] 본 개시내용의 하나 이상의 실시예들은 유리하게, 물리 기상 증착(PVD) 금속 라이너/핵형성 층과 원자층 증착(ALD) 금속(예컨대, 몰리브덴) 충전물의 조합을 제공한다. 일부 실시예들은 유리하게, 저 저항률 스택들을 제공한다. 일부 실시예들은 개선된 갭충전을 갖는 방법들을 제공한다. 일부 실시예들은 스택의 인-시튜(in-situ) 증착을 위해 완전히 통합된 시스템들 상에서 수행될 수 있는 방법들을 제공한다.
[0016] 본 개시내용의 실시예들은, 로직 디바이스 또는 메모리 디바이스 콘택들에서 저항을 유리하게 감소시키는, 기판 상에 금속 콘택 스택을 제조하기 위한 프로세스들을 제공한다. 질소계 층들, 예컨대 질화물 캡 층 및/또는 질화물 라이너 층을 제거함으로써 저항이 감소된다.
[0017] 하나 이상의 실시예들에서, 100 Å의 총 두께를 갖는 금속 콘택 스택에 대해 시트 저항(μΩ-cm)이 측정된다. 하나 이상의 실시예들에서, 하나 이상의 실시예들에 따라 제조된 금속 콘택 스택은 100 Å의 총 두께에서 40 μΩ-cm 이하, 30 μΩ-cm 이하, 25 μΩ-cm 이하, 또는 20 μΩ-cm 이하, 또는 15 μΩ-cm 이하의 시트 저항을 갖는다. 일부 실시예들에서, 금속 콘택 스택은 100 Å의 총 두께에서 20 μΩ-cm 이하의 시트 저항을 갖는다. 하나 이상의 실시예들에서, 방법(100)에 의해 형성된 금속 콘택 스택은 100 Å의 총 두께에서 50 μΩ-cm 내지 5 μΩ-cm, 40 μΩ-cm 내지 10 μΩ-cm, 30 μΩ-cm 내지 10 μΩ-cm, 25 μΩ-cm 내지 10 μΩ-cm, 20 μΩ-cm 내지 10 μΩ-cm의 범위의 시트 저항을 갖는다.
[0018] 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "전구체", "반응물", "반응성 가스" 등의 용어들은 기판 표면과 반응할 수 있는 임의의 가스성 종을 지칭하기 위해 상호 교환 가능하게 사용된다.
[0019] 도 1 및 도 2를 참조하면, 본 개시내용의 하나 이상의 실시예들은 기판 표면 상에 금속 콘택 스택을 증착하는 방법(100)에 관한 것이다.
[0020] 본원에서 사용되는 바와 같이, "기판 표면"은 층이 형성될 수 있는 임의의 기판 표면을 지칭한다. 기판은, 상부에 재료가 증착될 수 있는 임의의 기판, 이를테면, 실리콘 기판, III-V 화합물 기판, 실리콘 게르마늄(SiGe) 기판, 에피-기판, 실리콘-온-절연체(SOI) 기판, 디스플레이 기판, 이를테면, 액정 디스플레이(LCD), 플라즈마 디스플레이, 전계 발광(electro luminescence; EL) 램프 디스플레이, 솔라 어레이(solar array), 솔라 패널(solar panel), 발광 다이오드(LED) 기판, 반도체 웨이퍼 등일 수 있다.
[0021] 기판 표면은, 내부에 형성된 하나 이상의 피쳐들, 상부에 형성된 하나 이상의 층들, 및 이들의 조합들을 가질 수 있다. 도 2는 피쳐(220)가 상부에 형성된 기판(205)을 도시한다. 예시된 피쳐(220)는 트렌치이다. 트렌치는 제1 표면(240)을 갖는 최하부(222) 및 제2 표면(250)을 갖는 측벽(224)을 갖는다. 일부 실시예들에서, 제1 표면(240)과 제2 표면(250)은 동일한 재료들을 포함한다. 일부 실시예들의 제1 표면(240)은 제1 재료를 포함하고, 제2 표면(250)은 제1 재료와 상이한 제2 재료를 포함한다. 예컨대, 표면들 중 하나는 금속이고 다른 하나는 유전체일 수 있다. 일부 실시예들에서, 제1 표면(240) 및 제2 표면(250)은 동일한 화학적 조성을 갖지만 상이한 물리적 특성들(예컨대, 결정화도)을 갖는다. 아래에서 방법들을 설명할 때, 기판(100)에 대한 언급은 제1 표면(240) 및 제2 표면(250), 또는 피쳐들(220)이 형성되는 단일 표면을 의미한다. 일부 실시예들에서, 피쳐는 8 nm 내지 16 nm, 10 nm 내지 16 nm, 12 nm 내지 16 nm, 14 nm 내지 16 nm, 8 nm 내지 14 nm, 10 nm 내지 14 nm, 12 nm 내지 14 nm, 8 nm 내지 12 nm, 10 nm 내지 12 nm, 또는 8 nm 내지 10 nm의 범위의 폭을 갖는다.
[0022] 도 1을 다시 참조하면, 일부 실시예들에서, 방법(100)은 선택적인 전처리 동작(105)을 포함한다. 전처리는 당업자에게 공지된 임의의 적절한 전처리일 수 있다. 적절한 전처리들은 예열, 세정, 소킹(soaking), 자연 산화물 제거, 또는 접착 층의 증착을 포함한다(그러나 이에 제한되지는 않음). 일부 실시예들에서, 전-처리는 연마, 에칭, 환원, 산화, 할로겐화, 수산화, 어닐링, 베이킹 등을 포함한다.
[0023] 일부 실시예들에서, 방법(100)은 증착 동작(110)에서 시작한다. 물리 기상 증착(PVD) 동작(110)에서, 기판(205)(또는 기판 표면) 상에 금속 캡 층을 증착하기 위한 프로세스가 수행된다. 당업자는 PVD 프로세싱에 익숙하다. 일부 실시예들에서, 금속 캡 층은 텅스텐 또는 몰리브덴 함유 종을 포함한다. 도 2는 금속 캡 층(260)을 갖는 기판(205)을 예시한다. 금속 캡 층(260)은 트렌치와 대면하는 제3 표면(270)을 갖는다.
[0024] 일부 실시예들에서, 금속 캡 층(260)은 기판 상에 직접 증착된다. 일부 실시예들에서, 금속 캡 층(260)은 금속 규화물 막 상에 직접 증착된다.
[0025] 일부 실시예들에서, 물리 기상 증착(PVD) 프로세스는 직류(DC) 또는 라디오 주파수(RF) PVD 중 하나 이상을 포함한다. 일부 실시예들에서, PVD 프로세스는 RF 및 DC를 포함한다. 일부 실시예들에서, DC는 기판에 공급되고, RF는 금속 타깃(target)에 공급된다. 하나 이상의 실시예들에서, DC 컴포넌트는 0 킬로와트(kW) 내지 100 kW, 10 kW 내지 80 kW, 20 kW 내지 60 kW, 30 kW 내지 50 kW, 40 kW 내지 50 kW의 범위의 전력을 갖는다. 하나 이상의 실시예들에서, 라디오 주파수 컴포넌트는 1 kW 내지 10 kW, 3 kW 내지 10 kW, 5 kW 내지 10 kW, 7 kW 내지 10 kW, 1 kW 내지 7 kW, 3 kW 내지 7 kW, 5 kW 내지 7 kW, 1 kW 내지 5 kW, 3 kW 내지 5 kW, 또는 1 kW 내지 3 kW의 범위의 전력을 갖는다.
[0026] 일부 실시예들에서, PVD 프로세스는 방향성 증착(directional deposition)을 제공하기 위해 기판을 바이어싱하는 것을 포함한다. 하나 이상의 실시예들에서, 바이어스는 0 W 내지 1200 W, 0 W 내지 1000 W, 0 W 내지 800 W, 0 W 내지 600 W, 0 W 내지 400 W, 0 W 내지 200 W, 0 W 내지 1200 W, 200 W 내지 1000 W, 200 W 내지 800 W, 200 W 내지 600 W, 200 W 내지 400 W, 400 W 내지 1200 W, 400 W 내지 1000 W, 400 W 내지 800 W, 400 W 내지 600 W, 600 W 내지 1200 W, 600 W 내지 1000 W, 600 W 내지 800 W, 800 W 내지 1200 W, 800 W 내지 1000 W 또는 1000 W 내지 1200 W의 범위이다.
[0027] 일부 실시예들에서, PVD 프로세스는 200℃ 내지 450℃, 250℃ 내지 450℃, 300℃ 내지 450℃, 350℃ 내지 450℃, 400℃ 내지 450℃, 200℃ 내지 400℃, 250℃ 내지 400℃, 300℃ 내지 400℃, 350℃ 내지 400℃, 200℃ 내지 350℃, 250℃ 내지 350℃, 300℃ 내지 350℃, 200℃ 내지 300℃, 250℃ 내지 300℃ 또는 200℃ 내지 250℃의 범위의 온도에서 발생한다.
[0028] 일부 실시예들에서, PVD 프로세스는 0.5 mTorr 내지 500 mTorr의 범위, 또는 10 mTorr 내지 500 mTorr의 범위, 또는 25 mTorr 내지 250 mTorr의 범위, 또는 50 mTorr 내지 150 mTorr의 범위 내의 압력에서 발생한다.
[0029] 일부 실시예들에서, 금속 캡 층(260)은 원소 금속을 포함한다. 일부 실시예들에서, 금속 캡 층(260)은 금속을 필수적 요소로 하여 구성된다(consist essentially of). 이 방식에서 사용되는 바와 같이, "금속을 필수적 요소로 하여 구성된다"라는 용어는, 막의 금속 함량이 원자 퍼센트로, 약 80%, 85%, 90%, 95%, 98%, 99% 또는 99.5% 이상의 금속인 것을 의미한다. 금속 캡 층(260)의 조성의 측정들은, 인접 막들로부터의 원소들의 확산이 발생할 수 있는 계면 구역들을 제외한, 금속 캡 층(260)의 벌크 부분을 지칭한다.
[0030] 일부 실시예들에서, 금속 캡 층(260)은 하부 층 내로의 그리고/또는 하부 층 밖으로의 바람직하지 않은 원소들의 확산을 억제 및/또는 제거하는 데 효과적이다. 일부 실시예들에서, 금속 캡 층(260)은 제2 재료(230)의 제2 표면(250)에 비하여 제1 재료(210)의 제1 표면(240) 상에 선택적으로 증착된다. 일부 실시예들에서, 금속 캡 층(260)은 실질적으로 피쳐의 최하부(222) 상에만 증착된다. 이 방식에서 사용되는 바와 같이, "실질적으로 ~만"이라는 용어는, 금속 캡 층의 5%, 2%, 또는 1% 이하가 피쳐의 측벽 상에 형성되는 것을 의미한다. 예컨대, 금속 캡 층(260)은 10 Å 내지 200 Å, 20 Å 내지 200 Å, 50 Å 내지 200 Å, 100 Å 내지 200 Å, 150 Å 내지 200 Å, 10 Å 내지 150 Å, 50 Å 내지 150 Å, 100 Å 내지 150 Å, 10 Å 내지 100 Å, 50 Å 내지 100 Å, 10 Å 내지 50 Å, 또는 10 Å 내지 30 Å의 범위의 두께를 갖는다.
[0031] 금속 캡 층의 미리 결정된 두께가 형성되었다면, 방법(100)은 원자층 증착(130) 프로세스로 이동한다. 증착(130)에서, 기판(205)(기판 표면) 상에 몰리브덴 전도체 층을 증착하기 위한 프로세스가 수행된다. 증착 프로세스(130)는 기판(205) 상에 몰리브덴 전도체 층을 형성하기 위한 하나 이상의 동작들을 포함할 수 있다. 일부 실시예들에서, 증착 프로세스(130)는 금속 캡 층(260) 상의 증착에 대해 선택적이다.
[0032] 본원에서 사용되는 바와 같은 "원자층 증착" 또는 "주기적 증착"은 기판(205)(또는 기판 표면) 상에 재료의 층을 증착하기 위한 2개 이상의 반응성 화합물들의 순차적인 노출을 지칭한다. 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "반응성 화합물", "반응성 가스", "반응성 종", "전구체", "프로세스 가스" 등의 용어들은 표면 반응(예를 들어, 화학흡착, 산화, 환원)에서 기판(205)(또는 기판 표면) 또는 (205)(또는 기판 표면) 상의 재료와 반응할 수 있는 종을 갖는 물질을 의미하도록 상호 교환 가능하게 사용된다. 기판(205), 또는 기판(205)의 일부는, 프로세싱 챔버의 반응 존(zone) 내로 도입되는 2개 이상의 반응성 화합물들에 순차적으로 노출된다. 시간-도메인 ALD 프로세스에서, 각각의 반응성 화합물에 대한 노출은, 각각의 화합물이 기판(205)(또는 기판 표면) 상에 부착 및/또는 반응할 수 있도록 하기 위해 시간 지연으로 분리된다. 공간적 ALD 프로세스에서, 기판(205)(또는 기판 표면) 상의 상이한 부분들, 또는 기판(205)(또는 기판 표면) 상의 재료는, 기판(205)(또는 기판 표면)상의 임의의 주어진 포인트가 실질적으로 2개 초과의 반응성 화합물에 동시에 노출되지 않도록 2개 이상의 반응성 화합물들에 동시에 노출된다. 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, 이와 관련하여 사용되는 "실질적으로"라는 용어는, 당업자들에 의해 이해되는 바와 같이, 기판(205)(또는 기판 표면)의 작은 부분이 확산으로 인해 다수의 반응성 가스들에 동시에 노출될 가능성이 있고, 동시 노출은 의도되지 않는다는 것을 의미한다.
[0033] 시간-도메인 ALD 프로세스의 일 양상에서, 제1 반응성 가스(즉, 제1 전구체 또는 화합물 A)가 반응 존 내로 펄싱된 후에, 제1 시간 지연이 후속된다. 다음으로, 제2 전구체 또는 화합물 B가 반응 존 내로 펄싱된 후, 제2 시간 지연이 후속된다. 각각의 시간 지연 동안, 반응 존을 퍼징하거나 또는 반응 존으로부터 임의의 잔류 반응성 화합물 또는 부산물들을 다른 방식으로 제거하기 위해, 퍼지 가스, 이를테면 아르곤이 프로세싱 챔버 내에 도입된다. 대안적으로, 퍼지 가스는, 반응성 화합물들의 펄스들 사이의 시간 지연 동안 퍼지 가스만 흐르도록, 증착 프로세스 전체에 걸쳐 연속적으로 흐를 수 있다. 대안적으로, 원하는 막 또는 막 두께가 기판(205)(또는 기판 표면) 상에 형성될 때까지 반응성 화합물들이 펄싱된다. 어느 시나리오에서든, 화합물 A, 퍼지 가스, 화합물 B 및 퍼지 가스를 펄싱하는 ALD 프로세스가 한 사이클이다. 사이클은 화합물 A 또는 화합물 B로 시작하여 원하는 두께를 갖는 막을 달성할 때까지 사이클의 개개의 순서를 계속할 수 있다.
[0034] 공간적 ALD 프로세스의 양상에서, 제1 반응성 가스 및 제2 반응성 가스는 반응 존에 동시에 전달되지만, 불활성 가스 커튼 및/또는 진공 커튼에 의해 분리된다. 기판(205) 상의 임의의 주어진 지점이 제1 반응성 가스 및 제2 반응성 가스에 노출되도록, 기판(205)이 가스 전달 장치에 대해 이동된다.
[0035] 일부 실시예들의 원자층 증착(130) 프로세스는 전구체 및 반응물에 대한 순차적인 노출들을 포함한다. 동작(132)에서, 기판(205)(또는 기판 표면)은 선택적으로 반응물에 노출된다. 일부 실시예들에서, 제3 표면(270)은 반응물에 노출된다. 일부 실시예들에서, 반응물은 환원제를 포함한다. 환원제는 당업자에게 공지된 임의의 적절한 화합물일 수 있다. 일부 실시예들에서, 환원제는 수소(H2)를 포함한다.
[0036] 일부 실시예들에서, 기판(205)(또는 기판 표면)은 350℃ 내지 550℃, 400℃ 내지 550℃, 450℃ 내지 550℃, 500℃ 내지 550℃, 350℃ 내지 500℃, 400℃ 내지 500℃, 450℃ 내지 500℃, 350℃ 내지 450℃, 400℃ 내지 450℃ 또는 350℃ 내지 400℃의 범위의 온도에서 환원제에 노출된다.
[0037] 일부 실시예들에서, 기판(205)(또는 기판 표면)은 5초 내지 60분, 1분 내지 60분, 5분 내지 60분, 10분 내지 60분, 20분 내지 60분, 40분 내지 60분, 5초 내지 40분, 1분 내지 40분, 5분 내지 40분, 10분 내지 40분, 20분 내지 40분, 5초 내지 20분, 1분 내지 20분, 5분 내지 20분, 10분 내지 20분, 5초 내지 10분, 1분 내지 10분 또는 5분 내지 10분의 범위의 시간 지속기간 동안 환원제에 노출된다.
[0038] 일부 실시예들에서, 기판(205)(또는 기판 표면)은 100 sccm 내지 7000 sccm, 500 sccm 내지 7000 sccm, 1000 sccm 내지 7000 sccm, 3000 sccm 내지 7000 sccm, 5000 sccm 내지 7000 sccm, 100 sccm 내지 5000 sccm, 500 sccm 내지 5000 sccm, 1000 sccm 내지 5000 sccm, 3000 sccm 내지 5000 sccm, 100 sccm 내지 3000 sccm, 500 sccm 내지 3000 sccm, 1000 sccm 내지 3000 sccm, 100 sccm 내지 1000 sccm, 500 sccm 내지 1000 sccm 또는 100 sccm 내지 500 sccm의 범위의 도즈(dose)로 환원제에 노출된다.
[0039] 일부 실시예들에서, 기판(205)(또는 기판 표면)은 5 Torr 내지 50 Torr, 10 Torr 내지 50 Torr, 25 Torr 내지 50 Torr, 5 Torr 내지 25 Torr, 10 Torr 내지 25 Torr 또는 5 Torr 내지 10 Torr의 범위의 압력으로 환원제에 노출된다.
[0040] 동작(134)에서, 프로세싱 챔버는 선택적으로, 미반응 반응물, 반응 생성물들, 및 부산물들을 제거하기 위해 퍼징된다. 이 방식에서 사용되는 바와 같이, "프로세싱 챔버"라는 용어는 또한, 프로세싱 챔버의 전체 내부 볼륨을 포함하지 않으면서, 기판 표면에 인접한 프로세싱 챔버의 부분들을 포함한다. 예컨대, 공간적으로 분리된 프로세싱 챔버의 섹터에서, 기판 표면에 인접한 프로세싱 챔버의 부분으로부터, 가스 커튼을 통해 금속 전구체를 전혀 함유하지 않거나 또는 금속 전구체를 실질적으로 함유하지 않는 프로세싱 챔버의 부분 또는 섹터로 기판을 이동시키는 것을 포함하는(그러나 이에 제한되지 않음) 임의의 적절한 기법에 의해 금속 전구체가 퍼징된다. 하나 이상의 실시예들에서, 프로세싱 챔버를 퍼징하는 단계는 진공을 적용하는 단계를 포함한다. 일부 실시예들에서, 프로세싱 챔버를 퍼징하는 단계는 기판 위로 퍼지 가스를 유동시키는 단계를 포함한다. 일부 실시예들에서, 프로세싱 챔버의 부분은 프로세싱 챔버 내의 마이크로-볼륨(micro-volume) 또는 소-볼륨 프로세스 스테이션(small volume process station)을 지칭한다. 기판 표면을 지칭하는 "인접한"이라는 용어는, 표면 반응(예컨대, 전구체 흡착)이 발생하기 위한 충분한 공간을 제공할 수 있는, 기판의 표면 옆의 물리적 공간을 의미한다. 하나 이상의 실시예들에서, 퍼지 가스는 아르곤(Ar), 질소(N2), 수소(H2), 및 헬륨(He) 중 하나 이상으로부터 선택된다.
[0041] 동작(136)에서, 기판(205)(또는 기판 표면) 상에 몰리브덴 전도체 층을 증착하기 위해, 기판(205)(또는 기판 표면)이 몰리브덴 전구체에 노출된다. 동작(136)에서, 금속 캡 층(260) 상에 몰리브덴 전도체 층을 증착하기 위해, 기판(205)(또는 기판 표면)이 몰리브덴 전구체에 노출된다. 동작(136)에서, 환원된 금속 캡 층 상에 몰리브덴 전도체 층을 증착하기 위해, 기판(205)(또는 기판 표면)이 몰리브덴 전구체에 노출된다. 몰리브덴 전구체는, 기판 표면 상에 몰리브덴-함유 종을 남기도록 기판 표면과 반응할 수 있는(즉, 기판 표면 상에 흡착되거나 또는 화학 흡착될 수 있는) 임의의 적절한 몰리브덴-함유 화합물일 수 있다.
[0042] 도 2는 금속 캡 층(260) 상에 증착된 몰리브덴 전도체 층(280)을 도시한다. 일부 실시예들에서, 몰리브덴 전도체 층(280)은 몰리브덴 함유 종을 포함한다. 일부 실시예들의 몰리브덴 전도체 층(280)은 활성 콘택 및/또는 금속 콘택을 제공하기 위한 층들의 조합을 포함한다.
[0043] 일부 실시예들에서, 몰리브덴 전도체 층(280)은 에어 브레이크(air break)의 부재 시에 금속 캡 층(260) 바로 위에 증착된다. 이러한 종류의 프로세스들은 또한, 인-시튜 프로세스로 지칭된다. 인-시튜 프로세싱의 일부 실시예들에서, 원자층 증착(130) 프로세스는 기판이 몰리브덴 전구체에 노출되는 동작(136)에서 시작된다.
[0044] 하나 이상의 실시예들에서, 몰리브덴 전구체는 당업자에게 공지된 임의의 적절한 전구체를 포함한다. 하나 이상의 실시예들의 몰리브덴 전구체들은 휘발성이고 열적으로 안정적이며, 따라서, 기상 증착에 적절하다. 일부 실시예들에서, 몰리브덴 전구체는 몰리브덴 할라이드를 포함한다.
[0045] 본원에서 사용되는 바와 같이, "할라이드"라는 용어는, 플루오라이드, 클로라이드, 브로마이드, 요오다이드, 또는 아스타타이드 화합물을 제조하기 위한, 하나의 부분이 할로겐 원자이고 다른 부분이 할로겐보다 전기음성도가 더 낮은 원소 또는 라디칼인 이원상(binary phase)을 지칭한다. 할라이드 이온은 음의 전하를 갖는 할로겐 원자이다. 당업자들에게 공지된 바와 같이, 할라이드 음이온은 플루오라이드(F-), 클로라이드(Cl-), 브로마이드(Br-), 요오다이드(I-), 및 아스타타이드(At-)를 포함한다. 따라서, 본원에서 사용되는 바와 같이, "몰리브덴 할라이드"이라는 용어는 하나 이상의 할로겐 또는 할라이드 리간드와 몰리브덴의 임의의 배위 착물을 지칭한다. 몰리브덴 할라이드라는 용어는, 적어도 2개의 상이한 할라이드 원자들을 갖는 몰리브덴 혼합 할라이드들을 포함한다.
[0046] 하나 이상의 실시예들에서, 몰리브덴 할라이드는, 몰리브덴 클로라이드, 몰리브덴 펜타클로라이드, 몰리브덴 브로마이드, 몰리브덴 요오다이드, 몰리브덴 브로모클로라이드, 몰리브덴 브로모요오다이드, 몰리브덴 클로로브로마이드, 몰리브덴 클로로요오다이드, 몰리브덴 요오도브로마이드, 몰리브덴 요오도클로라이드 중 하나 이상으로부터 선택된다.
[0047] 일부 실시예들에서, 몰리브덴 전구체는 몰리브덴 옥시할라이드 종을 포함한다. 일부 실시예들에서, 몰리브덴 옥시할라이드 종은, 몰리브덴 테트라클로라이드 옥사이드(MoCl4O), 몰리브덴 테트라브로마이드 옥사이드(MoBr4O), 몰리브덴 테트라요오다이드 옥사이드(MoI4O), 몰리브덴 디브로마이드 디옥사이드(MoO2Br2), 몰리브덴 디클로라이드 디옥사이드(MoCl2O2), 및/또는 몰리브덴 디요오다이드 디옥사이드(MoI2O2) 중 하나 이상을 포함한다.
[0048] 일부 실시예들에서, 기판(205)(또는 기판 표면)은 350℃ 내지 550℃, 400℃ 내지 550℃, 450℃ 내지 550℃, 500℃ 내지 550℃, 350℃ 내지 500℃, 400℃ 내지 500℃, 450℃ 내지 500℃, 350℃ 내지 450℃, 400℃ 내지 450℃ 또는 350℃ 내지 400℃의 범위의 온도에서 몰리브덴 전구체에 노출된다.
[0049] 일부 실시예들에서, 기판(205)(또는 기판 표면)은 0.25초 내지 20분, 10초 내지 20분, 1분 내지 20분, 5분 내지 20분, 10분 내지 20분, 0.25초 내지 10분, 10초 내지 10분, 1분 내지 10분, 5분 내지 10분, 0.25초 내지 5분, 10초 내지 5분, 1분 내지 5분, 0.25초 내지 1분 또는 10초 내지 1분의 범위의 시간 지속기간 동안 몰리브덴 전구체에 노출된다.
[0050] 일부 실시예들에서, 기판(205)(또는 기판 표면)은 50 sccm 내지 700 sccm, 100 sccm 내지 700 sccm, 300 sccm 내지 700 sccm, 500 sccm 내지 700 sccm, 50 sccm 내지 500 sccm, 100 sccm 내지 500 sccm, 300 sccm 내지 500 sccm, 50 sccm 내지 300 sccm, 100 sccm 내지 300 sccm, 또는 50 sccm 내지 100 sccm의 범위의 도즈로 몰리브덴 전구체에 노출된다.
[0051] 일부 실시예들에서, 기판(205)(또는 기판 표면)은 5 Torr 내지 50 Torr, 10 Torr 내지 50 Torr, 25 Torr 내지 50 Torr, 5 Torr 내지 25 Torr, 10 Torr 내지 25 Torr 또는 5 Torr 내지 10 Torr의 범위의 압력으로 몰리브덴 전구체에 노출된다.
[0052] 일부 실시예들에서, 형성된 몰리브덴 전도체 층(280)은 원소 몰리브덴을 포함한다. 일부 실시예들에서, 몰리브덴 전도체 층(280)은 몰리브덴을 필수적 요소로 하여 구성된다. 이 방식에서 사용되는 바와 같이, "몰리브덴을 필수적 요소로 하여 구성된다"라는 용어는, 막의 몰리브덴 함량이 원자 퍼센트로, 약 80%, 85%, 90%, 95%, 98%, 99% 또는 99.5% 이상의 몰리브덴인 것을 의미한다. 몰리브덴 전도체 층(280)의 조성의 측정들은, 인접한 막들로부터의 원소들의 확산이 발생할 수 있는 계면 구역들을 제외한, 몰리브덴 전도체 층(280)의 벌크 부분을 나타낸다.
[0053] 증착 동작(130)은, 미리 결정된 두께를 갖는 몰리브덴 전도체 층(280)을 증착하기 위해 반복될 수 있다. 일부 실시예들에서, 증착 동작(130)은 1 nm 내지 50 nm, 5 nm 내지 50 nm, 10 nm 내지 50 nm, 25 nm 내지 50 nm, 1 nm 내지 25 nm, 5 nm 내지 25 nm, 10 nm 내지 25 nm, 1 nm 내지 10 nm, 5 nm 내지 10 nm, 또는 1 nm 내지 5 nm의 범위의 두께를 갖는 몰리브덴 전도체 층(280)을 제공하기 위해 반복된다.
[0054] 일부 실시예들에서, 몰리브덴 전구체는 공-반응물을 더 포함한다. 일부 실시예들에서, 공-반응물은 환원제이다. 일부 실시예들에서, 공-반응물은 수소(H2)이다.
[0055] 일부 실시예들에서, 몰리브덴 전구체는 몰리브덴 전도체 층(280)을 증착하기 전에 금속 캡 층(260)을 전처리하는 데 사용된다. 일부 실시예들에서, 전처리는 에칭을 포함한다. 일부 실시예들에서, 에칭은 5초 내지 20분, 10초 내지 20분, 1분 내지 20분, 5분 내지 20분, 10분 내지 20분, 5초 내지 10분, 10초 내지 10분, 1분 내지 10분, 5분 내지 10분, 5초 내지 5분, 10초 내지 5분, 1분 내지 5분, 5초 내지 1분 또는 10초 내지 1분의 범위의 시간 지속기간 동안 수행된다. 일부 실시예들에서, 에칭은, 5 sccm 내지 700 sccm, 50 sccm 내지 700 sccm, 100 sccm 내지 700 sccm, 300 sccm 내지 700 sccm, 5 sccm 내지 500 sccm, 50 sccm 내지 500 sccm, 100 sccm 내지 500 sccm, 300 sccm 내지 500 sccm, 5 sccm 내지 300 sccm, 50 sccm 내지 300 sccm, 100 sccm 내지 300 sccm, 5 sccm 내지 100 sccm, 50 sccm 내지 100 sccm 또는 5 sccm 내지 50 sccm의 범위의 도즈로 몰리브덴 전구체에 의해 수행된다.
[0056] 동작(138)에서, 프로세싱 챔버는 선택적으로, 미반응 몰리브덴 전구체, 반응 생성물들, 및 부산물들을 제거하기 위해 퍼징된다. 동작(138)에서의 프로세싱 챔버를 퍼징하는 것은 동작(134)에서의 퍼지와 동일한 프로세스일 수 있거나 또는 상이한 프로세스일 수 있다. 프로세싱 챔버, 프로세싱 챔버의 일부, 기판 표면에 인접한 영역 등을 퍼징하는 것은, 기판 표면에 인접한 영역으로부터 미반응 몰리브덴 전구체, 반응 생성물들, 및 부산물들을 제거한다.
[0057] 도 1에 예시된 실시예에서, 증착 동작(130)에서, 기판(또는 기판 표면)은 반응물 및 몰리브덴 전구체에 순차적으로 노출된다. 일부 실시예들에서, 기판(또는 기판 표면)은 먼저 몰리브덴 전구체에 노출된 후, 반응물에 대한 노출이 두번째로 후속된다. 다른 실시예들에서, 기판(또는 기판 표면)이 먼저 반응물에 노출된 후, 몰리브덴 전구체에 대한 노출이 두번째로 후속된다. 예시되지 않은 다른 실시예에서, 기판(또는 기판 표면)은 몰리브덴 전구체 및 반응물에 실질적으로 동시에 노출된다.
[0058] 일부 실시예들에서, 몰리브덴 전도체 층(280)은 금속 캡 층(260)의 제3 표면(270) 상의 피쳐(220) 내부에 형성된다. 일부 실시예들의 몰리브덴 전도체 층(280)은 상향식(bottom-up) 방식으로 피쳐에 의해 형성된 갭을 충전한다. 이 방식에서 사용되는 바와 같이, "상향식"은 증착이 실질적으로 측벽들에 비해 피쳐의 최하부 상에서 발생하는 것을 의미한다.
[0059] 결정(140)에서, 몰리브덴 전도체 층(280)의 두께가 고려된다. 몰리브덴 전도체 층(280)이 미리 결정된 두께에 도달하였다면, 방법(100)은 선택적인 후-프로세싱 동작(150)으로 이동한다. 프로세스 사이클들의 횟수 또는 몰리브덴 전도체 층(280)의 두께가 미리 결정된 임계치에 도달하지 않았다면, 방법(100)은 동작(130)으로 되돌아가고 계속된다.
[0060] 하나 이상의 실시예들에서, 방법은, 제1 프로세싱 챔버에서 기판의 피쳐에 금속 캡 층을 증착하는 단계; 제1 프로세싱 챔버와 제2 프로세싱 챔버 사이에 에어 브레이크가 없도록, 제1 프로세싱 챔버와 통합된 제2 프로세싱 챔버로 기판을 이동시키는 단계; 및 금속 캡 층 상에 몰리브덴 전도체 층을 증착하는 단계를 포함한다. 하나 이상의 실시예들에서, 방법은, 제1 프로세싱 챔버에서 기판의 피쳐에 금속 캡 층을 증착하는 단계; 제1 프로세싱 챔버와 제2 프로세싱 챔버 사이에 에어 브레이크가 없도록, 제1 프로세싱 챔버와 통합된 제2 프로세싱 챔버로 기판을 이동시키는 단계; 금속 캡 층을 반응물에 노출시키는 단계; 제2 프로세싱 챔버와 제3 프로세싱 챔버 사이에 에어 브레이크가 없도록, 제2 프로세싱 챔버와 통합된 제3 프로세싱 챔버로 기판을 이동시키는 단계; 및 환원제 처리된 금속 캡 층 상에 몰리브덴 전도체 층을 증착하는 단계를 포함한다.
[0061] 선택적인 사후-프로세싱 동작(150)은, 예컨대, 막 특성들을 수정하기 위한 프로세스(예컨대, 어닐링) 또는 부가적인 막들을 성장시키기 위한 추가의 막 증착 프로세스(예컨대, 부가적인 ALD 또는 CVD 프로세스들)일 수 있다. 일부 실시예들에서, 선택적인 사후-프로세싱 동작(150)은 증착된 막의 특성을 수정하는 프로세스일 수 있다. 일부 실시예들에서, 선택적인 사후-프로세싱 동작(150)은 증착 직후의 막을 어닐링하는 것을 포함한다. 일부 실시예들에서, 어닐링은 약 300℃, 400℃, 500℃, 600℃, 700℃, 800℃, 900℃, 또는 1000℃의 범위의 온도들에서 수행된다. 일부 실시예들의 어닐링 환경은, 불활성 가스(예컨대, 분자 질소(N2), 아르곤(Ar)) 또는 환원 가스(예컨대, 분자 수소(H2) 또는 암모니아(NH3)) 또는 산화제, 이를테면, 산소(O2), 오존(O3), 또는 과산화물들(그러나 이로 제한되지 않음) 중 하나 이상을 포함한다. 어닐링은 임의의 적절한 시간 길이 동안 수행될 수 있다. 일부 실시예들에서, 막은 약 15초 내지 약 90분의 범위, 또는 약 1분 내지 약 60분의 범위 내의 미리 결정된 시간 동안 어닐링된다. 일부 실시예들에서, 증착 직후의 막을 어닐링하는 것은 밀도를 증가시키고, 저항률을 감소시키고, 그리고/또는 막의 순도를 증가시킨다. 하나 이상의 실시예들에서, 어닐링은 또한, 플라즈마 하에서 가스를 이용하여 수행될 수 있다. 하나 이상의 실시예들에서, 어닐링 온도는 플라즈마에 의해 더 낮을 수 있다.
[0062] 하나 이상의 실시예들에서, 플라즈마는 질소(N2), 아르곤(Ar), 헬륨(He), 수소(H2), 일산화탄소(CO), 이산화탄소(CO2) 메탄(CH4), 및 암모니아(NH3) 중 하나 이상을 포함한다. 일부 실시예들에서, 플라즈마는 원격 플라즈마이다. 다른 실시예들에서, 플라즈마는 직접 플라즈마이다.
[0063] 하나 이상의 실시예들에서, 플라즈마는 프로세싱 챔버 내에서 또는 원격으로 생성될 수 있다. 하나 이상의 실시예들에서, 플라즈마는 ICP(inductively coupled plasma) 또는 CCP(conductively coupled plasma)이다. 다른 실시예들에서, 플라즈마는 마이크로파 플라즈마이다. 예를 들어, 반응물들 또는 다른 프로세스 조건들에 따라, 임의의 적절한 전력이 사용될 수 있다. 일부 실시예들에서, 플라즈마는 약 10 W 내지 약 3000 W의 범위의 플라즈마 전력으로 생성된다. 일부 실시예들에서, 플라즈마는 약 3000 W 이하, 약 2000 W 이하, 약 1000 W 이하, 약 500 W 이하, 또는 약 250 W 이하의 플라즈마 전력으로 생성된다.
[0064] 본 개시내용의 하나 이상의 실시예들은 고종횡비 피쳐들의 막을 증착하는 방법들에 관한 것이다. 고 종횡비 피쳐는 약 10, 20 또는 50 이상 또는 그 초과의 높이:폭 비를 갖는 트렌치, 비아 또는 필러(pillar)이다. 일부 실시예들에서, 막은 고종횡비 피쳐 상에 컨포멀하게 증착된다. 이 방식에서 사용되는 바와 같이, 컨포멀한 막은, 피쳐의 최하부에서의 두께의 약 80 내지 120%의 범위인, 피쳐의 최상부 근처의 두께를 갖는다.
[0065] 본 개시내용의 일부 실시예들은 피쳐의 상향식 갭충전(gapfill)을 위한 방법들에 관한 것이다. 상향식 갭충전 프로세스는 최하부 및 측부들로부터 피쳐를 충전하는 컨포멀 프로세스에 비해 최하부로부터 피쳐를 충전한다. 일부 실시예들에서, 피쳐는 최하부에 제1 재료를 그리고 측벽들에 제2 재료를 갖는다. 일부 실시예들에서, 금속 캡 층은, 금속 캡 층이 상향식 방식으로 피쳐를 충전하도록, 제2 재료에 비해 제1 재료 상에 선택적으로 증착된다. 일부 실시예들에서, 몰리브덴 전도체 층은, 몰리브덴 전도체 층이 상향식 방식으로 피쳐를 충전하도록, 제2 재료에 비해 제1 재료 상에 선택적으로 증착된다.
[0066] 하나 이상의 실시예들에 따르면, 기판은 층을 형성하기 전에 그리고/또는 층을 형성한 후에 프로세싱을 거칠 수 있다. 이러한 프로세싱은 동일한 챔버에서 또는 하나 이상의 별개의 프로세싱 챔버들에서 수행될 수 있다. 일부 실시예들에서, 기판은 추가의 프로세싱을 위해 제1 챔버로부터 별개의 제2 챔버로 이동된다. 기판은 제1 챔버로부터 별개의 프로세싱 챔버로 직접적으로 이동될 수 있거나, 또는 기판은 제1 챔버로부터 하나 이상의 이송 챔버들로 이동된 다음, 별개의 프로세싱 챔버로 이동될 수 있다. 따라서, 프로세싱 장치는 이송 스테이션과 연통하는 다수의 챔버들을 포함할 수 있다. 이러한 종류의 장치는 "클러스터 툴(cluster tool)" 또는 "클러스터링된 시스템(clustered system)" 등으로 지칭될 수 있다.
[0067] 일반적으로, 클러스터 툴은, 기판 중심-설정(substrate center-finding) 및 배향, 탈기, 어닐링, 증착 및/또는 에칭을 포함하는 다양한 기능들을 수행하는 다수의 챔버들을 포함하는 모듈식 시스템이다. 하나 이상의 실시예들에 따르면, 클러스터 툴은 적어도 제1 챔버 및 중앙 이송 챔버를 포함한다. 중앙 이송 챔버는 프로세싱 챔버들과 로드록(load lock) 챔버들 사이에서 그리고 프로세싱 챔버들과 로드록 챔버들 중에서 기판들을 셔틀링(shuttle)할 수 있는 로봇을 하우징할 수 있다. 이송 챔버는 전형적으로, 진공 조건으로 유지되고, 하나의 챔버로부터 다른 챔버로 그리고/또는 클러스터 툴의 전단부에 포지셔닝된 로드록 챔버로 기판들을 셔틀링하기 위한 중간 스테이지(stage)를 제공한다. 본 개시내용에 대해 구성될 수 있는 2개의 잘-알려진 클러스터 툴들은 Centura® 및 Endura®이며, 이들 둘 모두는 캘리포니아, 산타클라라의 어플라이드 머티어리얼스, 인코포레이티드(Applied Materials, Inc.)로부터 입수가능하다. 그러나, 챔버들의 정확한 어레인지먼트(arrangement) 및 조합은 본원에서 설명되는 바와 같이 프로세스의 특정 단계들을 수행하기 위해 변경될 수 있다. 사용될 수 있는 다른 프로세싱 챔버들은, 주기적 층 증착(CLD), 원자층 증착(ALD), 화학 기상 증착(CVD), 물리 기상 증착(PVD), 에칭, 사전-세정, 화학적 세정, 열 처리, 이를테면 RTP, 플라즈마 질화, 탈기, 배향, 수산화, 및 다른 기판 프로세스들을 포함한다(그러나 이에 제한되지는 않음). 클러스터 툴 상의 챔버에서 프로세스들을 수행함으로써, 후속 막을 증착하기 전에 산화 없이, 대기 불순물들에 의한 기판의 표면 오염이 방지될 수 있다.
[0068] 하나 이상의 실시예들에 따르면, 기판은 연속적으로 진공 또는 "로드록" 조건들 하에 있으며, 하나의 챔버로부터 다음 챔버로 이동될 때 주변 공기에 노출되지 않는다. 따라서, 이송 챔버들은 진공 하에 있고, 진공 압력 하에서 "펌프 다운(pump down)"된다. 불활성 가스들이 프로세싱 챔버들 또는 이송 챔버들 내에 존재할 수 있다. 일부 실시예들에서, 불활성 가스는 반응물들(예컨대, 반응물) 중 일부 또는 전부를 제거하기 위한 퍼지 가스로서 사용된다. 하나 이상의 실시예들에 따르면, 반응물들(예컨대, 반응물)이 증착 챔버로부터 이송 챔버 및/또는 부가적인 프로세싱 챔버로 이동하는 것을 방지하기 위해, 퍼지 가스가 증착 챔버의 출구에서 주입된다. 따라서, 불활성 가스의 유동은 챔버의 출구에서 커튼을 형성한다.
[0069] 기판은 단일 기판 증착 챔버들에서 프로세싱될 수 있으며, 단일 기판 증착 챔버들에서, 다른 기판이 프로세싱되기 전에 단일 기판이 로딩되고, 프로세싱되고, 그리고 언로딩된다. 기판은 또한, 다수의 기판들이 챔버의 제1 부분 내로 개별적으로 로딩되고, 챔버를 통해 이동하고, 챔버의 제2 부분으로부터 언로딩되는 컨베이어 시스템과 유사하게, 연속적인 방식으로 프로세싱될 수 있다. 챔버 및 연관된 컨베이어 시스템의 형상은 직선 경로 또는 곡선 경로를 형성할 수 있다. 부가적으로, 프로세싱 챔버는 캐러셀(carousel)일 수 있으며, 캐러셀에서 다수의 기판들은 중심 축을 중심으로 이동되고 캐러셀 경로 전체에 걸쳐 증착, 에칭, 어닐링, 세정 등의 프로세스들에 노출된다.
[0070] 프로세싱 동안, 기판은 가열 또는 냉각될 수 있다. 그러한 가열 또는 냉각은, 기판 지지부의 온도를 변화시키는 것, 및 가열된 또는 냉각된 가스들을 기판 표면으로 유동시키는 것을 포함(그러나, 이에 제한되지 않음)하는 임의의 적절한 수단에 의해 달성될 수 있다. 일부 실시예들에서, 기판 지지부는 기판 온도를 전도적으로 변화시키도록 제어될 수 있는 가열기/냉각기를 포함한다. 하나 이상의 실시예들에서, 이용되는 가스들(반응성 가스들 또는 불활성 가스들)은 기판 온도를 국부적으로 변화시키기 위해 가열 또는 냉각된다. 일부 실시예들에서, 기판 온도를 대류에 의해 변화시키기 위해, 가열기/냉각기는 기판 표면에 인접하게 챔버 내에 포지셔닝된다.
[0071] 기판은 또한, 프로세싱 동안 정지되어 있거나 또는 회전될 수 있다. 회전하는 기판은 연속적으로 또는 불연속적인 단차들로 (기판 축을 중심으로) 회전될 수 있다. 예컨대, 기판은 전체 프로세스에 걸쳐 회전될 수 있거나, 또는 기판은 상이한 반응성 또는 퍼지 가스들에 대한 노출들 사이에서 소량으로 회전될 수 있다. 프로세싱 동안 (연속적으로 또는 단계적으로) 기판을 회전시키는 것은, 예를 들어, 가스 유동 기하형상들에서의 국부적인 변동성의 영향을 최소화함으로써, 더 균일한 증착 또는 에칭을 생성하는 것을 도울 수 있다.
[0072] 본 개시내용은 이제 다음의 예들을 참조하여 설명된다. 본 개시내용의 여러 예시적인 실시예들을 설명하기 전에, 본 개시내용은 다음 설명에서 제시되는 구성 또는 프로세스 단계들의 세부사항들에 제한되지 않는다고 이해되어야 한다. 본 개시내용은 다른 실시예들이 가능하며, 다양한 방식들로 실시되거나 또는 수행될 수 있다.
[0073] 예
[0074] 막의 원자층 증착
[0075] 10-12 nm 트렌치를 갖는 기판을 프로세싱 챔버에 배치하였다. 금속 캡 층을 증착하기 위해 DC PVD 프로세스를 사용하였다. 더 구체적으로, 텅스텐을 포함하는 금속 전구체를 35 kW의 직류, 1160 W의 바이어스로 프로세싱 챔버 내로 기판 위에 유입하였다. 이어서, 미반응 전구체 및 부산물들을 챔버 밖으로 퍼징하였다. 다음으로, 열 ALD 프로세스를 사용하여 금속 층 상에 몰리브덴 커넥터 층을 증착시켰다. 결과적인 금속 콘택 스택은 14 μΩ-cm의 시트 저항을 가졌다.
[0076] 10-12 nm 트렌치를 갖는 기판을 프로세싱 챔버에 배치하였다. 금속 캡 층을 증착하기 위해 RF PVD 프로세스를 사용하였다. 더 구체적으로, 텅스텐을 포함하는 금속 전구체를 3 kW의 라디오 주파수, 50 W의 바이어스, 및 230 mTorr의 압력으로 프로세싱 챔버 내로 기판 위에 유입하였다. 이어서, 미반응 전구체 및 부산물들을 챔버 밖으로 퍼징하였다. 다음으로, 열 ALD 프로세스를 사용하여 금속 층 상에 몰리브덴 커넥터 층을 증착시켰다. 결과적인 금속 콘택 스택은 17 μΩ-cm의 시트 저항을 가졌다.
[0077] 10-12 nm 트렌치를 갖는 기판을 프로세싱 챔버에 배치하였다. 금속 캡 층을 증착하기 위해 RF PVD 프로세스를 사용하였다. 더 구체적으로, 몰리브덴을 포함하는 금속 전구체를 3 kW의 라디오 주파수, 50 W의 바이어스, 및 100 mTorr의 압력으로 프로세싱 챔버 내로 기판 위에 유입하였다. 이어서, 미반응 전구체 및 부산물들을 챔버 밖으로 퍼징하였다. 다음으로, 열 ALD 프로세스를 사용하여 금속 층 상에 몰리브덴 커넥터 층을 증착시켰다. 결과적인 금속 콘택 스택은 20 μΩ-cm의 시트 저항을 가졌다.
[0078] "밑(beneath)", "아래(below)", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어들은 도면들에 예시된 바와 같은 다른 엘리먼트(들) 또는 피쳐(들)에 대한 하나의 엘리먼트 또는 피쳐의 관계를 설명하기 위한 설명의 용이함을 위해 본원에서 사용될 수 있다. 공간적으로 상대적인 용어들은, 도면들에 도시된 배향에 부가하여, 사용 또는 동작시 디바이스의 상이한 배향들을 포함하는 것으로 의도된다는 것이 이해될 것이다. 예컨대, 도면들의 디바이스가 뒤집히면, 다른 엘리먼트들 또는 피쳐들의 "아래" 또는 "밑"으로서 설명된 엘리먼트들은 다른 엘리먼트들 또는 피쳐들 "위"로 배향될 것이다. 따라서, 예시적인 용어 "아래"는 위 및 아래의 배향 둘 모두를 포함할 수 있다. 디바이스는 달리 배향(90도 또는 다른 배향들로 회전)될 수 있고, 본원에서 사용되는 공간적으로 상대적인 기술어들은 그에 따라 해석된다.
[0079] 본원에서 논의된 재료들 및 방법들을 설명하는 문맥에서(특히 다음의 청구항들의 문맥에서) 단수 표현들 및 유사한 지시대상들의 사용은, 본원에서 달리 표시되거나 또는 문맥에 의해 명백하게 부정되지 않는 한, 단수형 및 복수형 둘 모두를 커버하는 것으로 해석되어야 한다. 본원에서 값들의 범위들의 언급은, 본원에서 달리 지시되지 않는 한, 범위 내에 속하는 각각의 개별 값을 개별적으로 언급하는 약칭 방법(shorthand method)으로서의 역할을 하도록 의도될 뿐이며, 각각의 개별 값은, 각각의 개별 값이 마치 본원에서 개별적으로 언급된 것처럼 본 명세서에 포함된다. 본원에서 설명된 모든 방법들은 본원에서 달리 표시되지 않거나 또는 달리 문맥에 의해 명백하게 부정되지 않는 한, 임의의 적절한 순서로 수행될 수 있다. 본원에서 제공된 임의의 그리고 모든 예들, 또는 예시적인 언어(예컨대, "이를테면")의 사용은 재료들 및 방법들을 더욱 명확하게 예시하기 위한 것일 뿐이며, 달리 청구되지 않는 한, 범위에 대한 제한을 제기하지 않는다. 본 명세서의 어떤 언어도, 임의의 청구되지 않은 엘리먼트를 개시된 재료들 및 방법들의 실시에 필수적인 것으로서 표시하는 것으로 해석되어서는 안된다.
[0080] 본 명세서 전반에 걸쳐 "일 실시예", "특정 실시예들", "하나 이상의 실시예들" 또는 "실시예"에 대한 언급은 실시예와 관련하여 설명된 특정 특징, 구조, 재료 또는 특성이 본 개시내용의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 위치들에서 "하나 이상의 실시예들에서", "특정 실시예들에서", "일 실시예에서" 또는 "실시예에서"와 같은 문구들의 출현들이 반드시 본 개시내용의 동일한 실시예를 지칭하는 것은 아니다. 하나 이상의 실시예들에서, 특정 특징들, 구조들, 재료들, 또는 특징들은 임의의 적절한 방식으로 조합된다.
[0081] 본원에서의 개시내용이 특정 실시예들을 참조하여 설명되었지만, 이 실시예들은 단지 본 개시내용의 애플리케이션들 및 원리들을 예시할 뿐이라는 것임이 이해되어야 한다. 본 개시내용의 사상 및 범위를 벗어나지 않으면서 본 개시내용의 방법 및 장치에 대해 다양한 수정들 및 변형들이 행해질 수 있다는 것이 당업자들에게 자명할 것이다. 따라서, 본 개시내용은 첨부된 청구항들 및 이들의 등가물들의 범위 내에 있는 수정들 및 변형들을 포함하는 것으로 의도된다.

Claims (20)

  1. 금속 콘택 스택을 증착하는 방법으로서, 상기 방법은,
    물리 기상 증착(PVD)에 의해 기판 상에 금속 캡 층을 증착하는 단계; 및
    원자층 증착(ALD)에 의해 상기 금속 캡 층 상에 몰리브덴 전도체 층을 증착하는 단계를 포함하는, 방법.
  2. 제1항에 있어서, 상기 금속 캡 층은 텅스텐 또는 몰리브덴 중 하나 이상을 포함하는, 방법.
  3. 제1항에 있어서, 상기 금속 캡 층은 DC PVD 프로세스를 사용하여 증착되는, 방법.
  4. 제1항에 있어서, 상기 금속 캡 층은 RF PVD 프로세스를 사용하여 증착되는, 방법.
  5. 제1항에 있어서, 상기 PVD 프로세스는 방향성 증착(directional deposition)을 제공하기 위해 상기 기판을 바이어싱하는 것을 포함하는, 방법.
  6. 제1항에 있어서, 상기 금속 캡 층은 300℃ 내지 350℃의 범위의 온도에서 증착되는, 방법.
  7. 제1항에 있어서, 상기 금속 캡 층은 10 Å 내지 200 Å의 범위의 두께로 증착되는, 방법.
  8. 제1항에 있어서, 상기 ALD 프로세스는 열 프로세스인, 방법.
  9. 제1항에 있어서, 상기 몰리브덴 전도체 층은 상기 금속 캡 층 상에 선택적으로 증착되는, 방법.
  10. 제1항에 있어서, 상기 ALD 프로세스는 반응물 및 몰리브덴 전구체에 순차적으로 상기 기판을 노출시키는 단계를 포함하는, 방법.
  11. 제10항에 있어서, 상기 몰리브덴 전구체는 몰리브덴 할라이드 또는 몰리브덴 옥시할라이드를 포함하는, 방법.
  12. 제11항에 있어서, 상기 몰리브덴 전구체는 몰리브덴 펜타클로라이드 또는 몰리브덴 디클로라이드 디옥사이드 중 하나 이상을 포함하는, 방법.
  13. 제10항에 있어서, 상기 반응물은 수소(H2)를 포함하는, 방법.
  14. 제10항에 있어서, 상기 몰리브덴 전도체 층은 1 nm 내지 50 nm의 범위의 두께까지 증착되는, 방법.
  15. 제10항에 있어서, 상기 ALD 프로세스는 450℃ 내지 500℃ 범위의 온도에서 발생하는, 방법.
  16. 제1항에 있어서, 상기 금속 콘택 스택은 100 Å의 총 두께에서 20 μΩ-cm 이하의 시트 저항을 갖는, 방법.
  17. 제1항에 있어서, 상기 기판은 적어도 하나의 측벽 및 최하부를 갖는 구조를 포함하고, 상기 적어도 하나의 측벽은 상기 최하부와 상이한 재료를 포함하고, 상기 금속 캡 층은 상기 구조의 최하부 상에 선택적으로 증착되는, 방법.
  18. 제16항에 있어서, 상기 구조는 10 nm 내지 12 nm 범위의 폭을 갖는, 방법.
  19. 제16항에 있어서, 상기 구조는 상향식(bottom-up) 방식으로 충전되는, 방법.
  20. 10 μΩ-cm 내지 20 μΩ-cm의 범위의 시트 저항을 갖는 금속 콘택 스택을 증착하는 방법으로서, 상기 방법은,
    a. DC 물리 기상 증착(PVD)에 의해 기판 상에 금속 캡 층을 증착하는 단계 ― 상기 기판은 35 kW의 직류, 1160 W의 바이어스로 텅스텐을 포함하는 금속 전구체에 노출됨 ―, 및
    열 원자층 증착에 의해 상기 금속 캡 층 상에 몰리브덴 전도체 층을 증착하는 단계 ― 상기 금속 캡 층은 몰리브덴 전구체에 노출됨 ―;
    b. RF 물리 기상 증착(PVD)에 의해 기판 상에 금속 캡 층을 증착하는 단계 ― 상기 기판은 3 kW의 라디오 주파수(radio frequency), 50 W의 바이어스, 및 230 mTorr의 압력에서 텅스텐을 포함하는 금속 전구체에 노출됨 ―; 및
    열 원자층 증착에 의해 상기 금속 캡 층 상에 몰리브덴 전도체 층을 증착하는 단계 ― 상기 금속 캡 층은 몰리브덴 전구체에 노출됨 ―; 또는
    c. RF 물리 기상 증착(PVD)에 의해 기판 상에 금속 캡 층을 증착하는 단계 ― 상기 기판은 3 kW의 라디오 주파수, 50 W의 바이어스 및 100 mTorr의 압력에서 몰리브덴을 포함하는 금속 전구체에 노출됨 ―, 및
    열 원자층 증착에 의해 상기 금속 캡 층 상에 몰리브덴 전도체 층을 증착하는 단계 ― 상기 금속 캡 층은 몰리브덴 전구체에 노출됨 ―를 포함하는, 방법.
KR1020237032703A 2021-02-26 2022-02-25 저 저항률 금속 콘택 스택 KR20230149313A (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US202163154589P 2021-02-26 2021-02-26
US63/154,589 2021-02-26
US17/335,241 2021-06-01
US17/335,241 US20220277961A1 (en) 2021-02-26 2021-06-01 Low Resistivity Metal Contact Stack
PCT/US2022/017912 WO2022182994A1 (en) 2021-02-26 2022-02-25 Low resistivity metal contact stack

Publications (1)

Publication Number Publication Date
KR20230149313A true KR20230149313A (ko) 2023-10-26

Family

ID=83006541

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020237032703A KR20230149313A (ko) 2021-02-26 2022-02-25 저 저항률 금속 콘택 스택
KR1020237032437A KR20230146652A (ko) 2021-02-26 2022-02-25 저 저항률 dram 매립식 워드 라인 스택

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020237032437A KR20230146652A (ko) 2021-02-26 2022-02-25 저 저항률 dram 매립식 워드 라인 스택

Country Status (6)

Country Link
US (3) US11587936B2 (ko)
JP (1) JP2024508786A (ko)
KR (2) KR20230149313A (ko)
CN (1) CN116888709A (ko)
TW (2) TW202249252A (ko)
WO (2) WO2022182926A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI799494B (zh) 2018-01-19 2023-04-21 荷蘭商Ａｓｍ 智慧財產控股公司 沈積方法
US11587936B2 (en) 2021-02-26 2023-02-21 Applied Materials, Inc. Low resistivity DRAM buried word line stack

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5008730A (en) * 1988-10-03 1991-04-16 International Business Machines Corporation Contact stud structure for semiconductor devices
JP2009514209A (ja) 2005-10-29 2009-04-02 サムスン エレクトロニクス カンパニー リミテッド 半導体装置及びその製造方法
KR20130103942A (ko) 2012-03-12 2013-09-25 에스케이하이닉스 주식회사 무접합 수직 게이트 트랜지스터를 갖는 반도체 소자 및 그 제조 방법
US10573522B2 (en) 2016-08-16 2020-02-25 Lam Research Corporation Method for preventing line bending during metal fill process
CN109037217B (zh) 2017-06-09 2021-05-18 华邦电子股份有限公司 存储器装置
TWI741007B (zh) 2017-08-16 2021-10-01 聯華電子股份有限公司 內連線結構的製造方法
US11295980B2 (en) 2017-08-30 2022-04-05 Asm Ip Holding B.V. Methods for depositing a molybdenum metal film over a dielectric surface of a substrate by a cyclical deposition process and related semiconductor device structures
TWI743476B (zh) 2018-05-04 2021-10-21 美商應用材料股份有限公司 金屬膜沉積
US10833087B2 (en) 2018-08-21 2020-11-10 Micron Technology, Inc. Semiconductor devices including transistors comprising a charge trapping material, and related systems and methods
CN110875391A (zh) 2018-09-03 2020-03-10 长鑫存储技术有限公司 晶体管及其形成方法、集成电路存储器
JP2022509621A (ja) 2018-11-19 2022-01-21 ラム リサーチ コーポレーション タングステン用モリブデンテンプレート
US10790287B2 (en) 2018-11-29 2020-09-29 Applied Materials, Inc. Reducing gate induced drain leakage in DRAM wordline
US11043454B2 (en) 2019-01-17 2021-06-22 Samsung Electronics Co., Ltd. Low resistivity interconnects with doped barrier layer for integrated circuits
US11171141B2 (en) 2019-03-04 2021-11-09 Applied Materials, Inc. Gap fill methods of forming buried word lines in DRAM without forming bottom voids
US11821071B2 (en) 2019-03-11 2023-11-21 Lam Research Corporation Precursors for deposition of molybdenum-containing films
US11587936B2 (en) 2021-02-26 2023-02-21 Applied Materials, Inc. Low resistivity DRAM buried word line stack

Also Published As

Publication number Publication date
WO2022182926A1 (en) 2022-09-01
WO2022182994A1 (en) 2022-09-01
US12022650B2 (en) 2024-06-25
US20220277961A1 (en) 2022-09-01
US20230141748A1 (en) 2023-05-11
CN116888709A (zh) 2023-10-13
US20220278108A1 (en) 2022-09-01
TW202249252A (zh) 2022-12-16
KR20230146652A (ko) 2023-10-19
TW202240694A (zh) 2022-10-16
JP2024508786A (ja) 2024-02-28
US11587936B2 (en) 2023-02-21

Similar Documents

Publication Publication Date Title
KR20230149313A (ko) 저 저항률 금속 콘택 스택
WO2018160493A1 (en) Selective etch of metal nitride films
US8828866B1 (en) Methods for depositing a tantalum silicon nitride film
US11462630B2 (en) Conformal halogen doping in 3D structures using conformal dopant film deposition
US20220199401A1 (en) Deposition of boron films
KR20210113563A (ko) 비정질 탄소 막들의 분자 층 증착
US12094785B2 (en) Dual silicide process using ruthenium silicide
US20240079241A1 (en) Selective mosi deposition
US12110584B2 (en) Low temperature growth of transition metal chalcogenides
US20240183033A1 (en) Multi-pulse deposition processes
US11854813B2 (en) Low temperature deposition of pure molybenum films
US20240234209A1 (en) Contact resistance reduction by integration of molybdenum with titanium
US11908914B2 (en) Methods of forming semiconductor structures
TWI854009B (zh) 低k膜
US20220380897A1 (en) Methods of Lowering Deposition Rate
US20230207314A1 (en) Conformal metal dichalcogenides
TW202436669A (zh) 多脈衝沉積製程
WO2023220016A1 (en) Conformal metal dichalcogenides