KR20230146652A - 저 저항률 dram 매립식 워드 라인 스택 - Google Patents

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KR20230146652A
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이시옹 양
재클린 에스. 렌치
용 양
스리니바스 갠디코타
안나말라이 라크쉬마난
종 주 리
페이후 왕
세샤드리 간굴리
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

매립식 워드 라인을 갖는 DRAM 디바이스에 대한 방법들이 설명된다. 방법은 기판 상의 피처에서 금속 캡 층 및 몰리브덴 전도체 층을 형성하는 것을 포함한다. 방법은 물리적 기상 증착(PVD)에 의해 기판 상에 금속 캡 층을 증착하는 것 및 금속 캡 층 상에 원자 층 증착(ALD)에 의해 몰리브덴 전도체 층을 증착하는 것을 포함한다.

Description

저 저항률 DRAM 매립식 워드 라인 스택
[0001] 본 개시내용의 실시예들은 반도체 디바이스들 및 반도체 디바이스 제조의 분야에 관한 것이다. 더 구체적으로, 본 개시내용의 실시예들은 기판 상에 금속 캡 층(metal cap layer)을 증착하는 것 및 금속 캡 층 상에 몰리브덴 전도체 층(molybdenum conductor layer)을 증착하는 것을 포함하는 방법들에 관한 것이다.
[0002] 전자 디바이스들, 예컨대 퍼스널 컴퓨터들, 워크스테이션들, 컴퓨터 서버들, 메인프레임들, 및 프린터들, 스캐너들, 하드 디스크 드라이브들과 같은 다른 컴퓨터 관련 기기는, 저전력 소모를 초래하면서, 상당한 데이터 저장 성능을 제공하는 메모리 디바이스들을 사용한다. 전자 디바이스들에서의 사용에 잘 적합되는, 동적 및 정적인, 두 가지 주요 타입들의 랜덤 액세스 메모리 셀들이 존재한다. 동적 랜덤 액세스 메모리(dynamic random-access memory; DRAM)들은 두 개의 이진 값들 중 하나를 나타내는 전압을 저장하도록 그러나 시간의 매우 짧은 기간들보다 더 오랫동안 이 전압을 유지하기 위해서는 주기적인 재프로그래밍 또는 "새로 고침(refreshing)"을 필요로 하도록 프로그래밍될 수 있다. 정적 랜덤 액세스 메모리(static random-access memory; SRAM)들은, 그들이 주기적으로 새로 고침을 필요로 하지 않기 때문에, 그렇게 명명된다.
[0003] DRAM 메모리 회로들은 단일의 반도체 웨이퍼 상에 DRAM 셀들로서 공지되어 있는 수백만 개의 동일한 회로 엘리먼트들을 복제하는 것에 의해 제조된다. 각각의 DRAM 셀은 1 비트(2진수)의 데이터를 저장할 수 있는 주소 지정이 가능한 로케이션이다. 그것의 가장 일반적인 형태에서, DRAM 셀은 다음의 두 개의 회로 컴포넌트들로 구성된다: 전계 효과 트랜지스터(field effect transistor; FET) 및 커패시터.
[0004] DRAM 셀의 제조는 트랜지스터, 커패시터, 및 세 개의 콘택들(비트 라인, 워드 라인, 및 기준 전압에 대해 각각 하나씩)을 포함한다. DRAM 제조는 고도로 경쟁이 치열한 사업이다. 특히 256메가비트보다 더 큰 밀도들의 경우, 개개의 셀들의 사이즈를 감소시키기 위한 그리고 메모리 셀 밀도를 증가시켜 단일의 메모리 칩 상으로 더 많은 메모리가 집어넣어지는 것을 허용하기 위한 지속적인 압력이 있다. 셀 사이즈 감소에 대한 제한들은 셀을 통한 능동 및 수동 워드 라인들 둘 모두의 통과, 셀 커패시터의 사이즈, 비 어레이(non-array) 디바이스들과의 어레이 디바이스들의 호환성을 포함한다.
[0005] 제조에서, DRAM 워드 라인들은 티타늄 질화물(TiN) 및 텅스텐(W) 스택들의 원자 층 증착으로 만들어진다. 이들 스택들은 매립식 워드 라인(buried word line) 치수들의 추가적인 축소에 기인하는 스케일링 이슈들을 갖는다. 따라서, 매립식 워드 라인 제조에서 낮은 저항률을 나타내는 금속 스택들에 대한 기술 분야에서의 필요성이 존재한다.
[0006] 본 개시내용의 하나 이상의 실시예들은 매립식 워드 라인을 형성하는 방법들에 관한 것이다. 일부 실시예들에서, 방법은 물리적 기상 증착(physical vapor deposition; PVD)에 의해 기판 상에 금속 캡 층을 증착하는 것 ― 기판은 적어도 하나의 피처를 포함하고, 피처는 피처 상에 증착되는 게이트 산화물 층 및 일함수 금속 층(work-function metal layer) 중 하나 이상을 가짐 ―; 및 금속 캡 층 상에 원자 층 증착(atomic layer deposition; ALD)에 의해 몰리브덴 전도체 층을 증착하는 것을 포함한다.
[0007] 본 개시내용의 다른 양태는 10μΩ-cm 내지 20μΩ-cm의 범위 내에 있는 저항을 갖는 DRAM 매립식 워드 라인을 형성하는 방법들에 관한 것이다. 하나 이상의 실시예들에서, 방법은 DC 물리적 기상 증착(PVD)에 의해 기판 상에 금속 캡 층을 증착하는 것 ― 기판은 35kW의 직류, 1160W의 바이어스에서 텅스텐을 포함하는 금속 전구체에 노출됨 ―, 및 금속 캡 층 상에 열 원자 층 증착(thermal atomic layer deposition)에 의해 몰리브덴 전도체 층을 증착하는 것 ― 금속 캡 층은 몰리브덴 전구체에 노출됨 ― 을 포함한다. 하나 이상의 실시예들에서, 방법은 RF 물리적 기상 증착(PVD)에 의해 기판 상에 금속 캡 층을 증착하는 것 ― 기판은 3kW의 라디오 주파수(radio frequency), 50W의 바이어스, 및 230mTorr의 압력에서 텅스텐을 포함하는 금속 전구체에 노출됨 ―, 및 금속 캡 층 상에 열 원자 층 증착에 의해 몰리브덴 전도체 층을 증착하는 것 ― 금속 캡 층은 몰리브덴 전구체에 노출됨 ― 을 포함한다. 하나 이상의 실시예들에서, 방법은 RF 물리적 기상 증착(PVD)에 의해 기판 상에 금속 캡 층을 증착하는 것 ― 기판은 3kW의 라디오 주파수, 50W의 바이어스, 및 100mTorr의 압력에서 몰리브덴을 포함하는 금속 전구체에 노출됨 ―, 및 금속 캡 층 상에 열 원자 층 증착에 의해 몰리브덴 전도체 층을 증착하는 것 ― 금속 캡 층은 몰리브덴 전구체에 노출됨 ― 을 포함한다.
[0008] 그러므로 본 개시내용의 상기 기재된 피처들이 상세하게 이해될 수 있는 방식으로, 상기에서 간략하게 요약된 본 개시내용의 더 상세한 설명이 실시예들에 대한 참조에 의해 이루어질 수 있는데, 그들 중 일부는 첨부된 도면들에서 예시된다. 그러나, 첨부된 도면들은 본 개시내용의 단지 전형적인 실시예들을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0009] 도 1은 본 개시내용의 하나 이상의 실시예들에 따른 방법의 프로세스 흐름도를 예시한다;
[0010] 도 2는 하나 이상의 실시예들에 따른 디바이스의 단면도이다;
[0011] 도 3은 하나 이상의 실시예들에 따른 디바이스의 단면도이다;
[0012] 도 4는 하나 이상의 실시예들에 따른 디바이스의 단면도이다;
[0013] 도 5는 하나 이상의 실시예들에 따른 디바이스의 단면도이다;
[0014] 도 6은 하나 이상의 실시예들에 따른 디바이스의 단면도이다;
[0015] 도 7은 하나 이상의 실시예들에 따른 디바이스의 단면도이다; 그리고
[0016] 도 8은 하나 이상의 실시예들에 따른 디바이스의 단면도이다.
[0017] 예시적인 실시예들은, 본원에서, 예시적인 실시예들(및 중간 구조물들)의 개략적인 예시들인 단면 예시들을 참조하여 설명된다. 그러한 만큼, 예를 들면, 제조 기술들 및/또는 공차들 등의 결과로서 예시들의 형상들로부터 변형예들이 예상될 것이다. 따라서, 예시적인 실시예들은 본원에서 예시되는 영역들의 특정한 형상들로 제한되는 것으로 해석되지 않아야 하고, 대신, 예를 들면, 제조로부터 유래하는 형상들에서 편차들을 포함하도록 해석될 수 있다.
[0018] 본 발명의 여러 예시적인 실시예들을 설명하기 전에, 본 발명은 다음의 설명에서 기술되는 구성 또는 프로세스 단계들의 세부사항들로 제한되지 않는다는 것이 이해되어야 한다. 본 발명은 다른 실시예들에 대응할 수 있고 다양한 방식들로 실시 또는 실행될 수 있다.
[0019] 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, 용어 "기판"은 프로세스가 작용하는 표면, 또는 표면의 일부를 지칭한다. 또한, 기판에 대한 언급은, 문맥이 달리 명확하게 표시되지 않는 한, 기판의 일부만을 또한 가리킬 수 있다는 것이 기술 분야의 숙련된 자들에 의해 이해될 것이다. 추가적으로, 기판 상에 증착하는 것에 대한 언급은, 베어 기판(bare substrate) 및 하나 또는 그 초과의 막들 또는 피처들이 상부에 증착된 또는 형성된 기판 둘 모두를 의미할 수 있다.
[0020] 본원에서 사용되는 바와 같은 "기판"은, 제조 프로세스 동안 막 프로세싱이 수행되는 임의의 기판 또는 기판 상에 형성되는 재료 표면을 가리킨다. 예를 들면, 프로세싱이 수행될 수 있는 기판 표면은 애플리케이션에 따라, 실리콘, 실리콘 산화물, 변형된 실리콘, SOI(silicon on insulator), 탄소 도핑된 실리콘 산화물들, 비정질 실리콘, 도핑된 실리콘, 게르마늄, 갈륨 비화물, 유리, 사파이어와 같은 재료들, 및 금속들, 금속 질화물들, 금속 합금들 및 다른 전도성 재료들과 같은 임의의 다른 재료들을 포함한다. 기판들은 제한 없이, 반도체 웨이퍼들을 포함한다. 기판들은 기판 표면을 연마, 에칭, 환원, 산화, 하이드록시화, 어닐링, UV 경화, e-빔 경화 및/또는 베이크(bake)하기 위한 전처리 프로세스에 노출될 수 있다. 본 개시내용에서는, 기판의 표면 자체에 대해 직접 막을 프로세싱하는 것 외에도, 아래에서 보다 상세히 개시되는 바와 같이 기판 상에 형성되는 하층(underlayer)에 대해서도, 개시된 막 프로세싱 단계들 중 임의의 단계가 또한 수행될 수 있으며, "기판 표면"이라는 용어는 맥락이 표시하는 것과 같은 그러한 하층을 포함하는 것으로 의도된다.
[0021] 하나 이상의 실시예들에 따르면, 막 또는 막의 층과 관련한 용어 "상에(on)"는 막 또는 층이 표면, 예를 들면, 기판 표면 바로 상에 있는 것뿐만 아니라, 막 또는 층과 표면, 예를 들면, 기판 표면 사이에 하나 이상의 하층들이 있는 것을 포함한다. 따라서, 하나 이상의 실시예들에서, 어구 "기판 표면 상에"는 하나 이상의 하층들을 포함하도록 의도된다. 다른 실시예들에서, 어구 "바로 상에(directly on)"는, 어떠한 개재하는 층들도 없이, 표면, 예를 들면, 기판 표면과 접촉하는 층 또는 막을 지칭한다. 따라서, 어구 "기판 표면 바로 상의 층"은, 사이 내에 어떠한 층들도 없이, 기판 표면과 직접 접촉하는 층을 가리킨다.
[0022] 본 명세서 및 첨부된 청구항들에서 사용될 때, 용어들 "전구체", "반응물(reactant)", "반응성 가스" 등은 기판 표면과 반응할 수 있는 임의의 가스상 종(gaseous species)들을 지칭하기 위해 상호 교환 가능하게 사용된다.
[0023] 본원에서 사용되는 바와 같은 "원자 층 증착" 또는 "주기적 증착(cyclical deposition)"은 기판 표면 상에 재료의 층을 증착하기 위해 두 개 이상의 반응성 화합물들을 순차적으로 노출시키는 것을 지칭한다. 기판, 또는 기판의 일부는, 프로세싱 챔버의 반응 구역 안으로 도입되는 두 개 이상의 반응성 화합물들에 별개로 노출된다. 시간 도메인 ALD 프로세스에서, 각각의 반응성 화합물에 대한 노출은 시간 지연만큼 분리되어 각각의 화합물이 기판 표면에 부착되는 것 및/또는 기판 표면에 대해 반응하는 것 및 그 다음 프로세싱 챔버로부터 퍼징되는(purged) 것을 허용한다. 이들 반응성 화합물들은 기판에 순차적으로 노출된다고 말하여진다. 공간적 ALD 프로세스에서, 기판 상의 임의의 주어진 지점이 하나보다 더 많은 반응성 화합물에 실질적으로 동시에 노출되지 않도록, 기판 표면의 상이한 부분들, 또는 기판 표면 상의 재료가 두 개 이상의 반응성 화합물들에 동시에 노출된다. 본 명세서 및 첨부된 청구항들에서 사용될 때, 이와 관련하여 사용되는 용어 "실질적으로"는, 기술 분야의 숙련된 자들에 의해 이해될 바와 같이, 기판의 작은 부분이 확산에 기인하여 다수의 반응성 가스들에 동시에 노출될 수 있을 가능성이 있다는 것, 및 동시적 노출은 의도되지 않는다는 것을 의미한다.
[0024] 시간 도메인 ALD 프로세스의 하나의 양태에서, 제1 반응성 가스(즉, 제1 전구체 또는 화합물 A, 예를 들면, 알루미늄 전구체)가 반응 구역 안으로 펄스화되고(pulsed) 제1 시간 지연이 후속된다. 다음으로, 제2 전구체 또는 화합물 B(예를 들면, 산화제)가 반응 구역 안으로 펄스화되고 제2 지연이 후속된다. 각각의 시간 지연 동안, 퍼지 가스(purge gas), 예컨대 아르곤이 프로세싱 챔버 안으로 도입되어 반응 구역을 퍼징하거나 또는 다르게는 반응 구역으로부터 임의의 잔류 반응성 화합물 또는 반응 부산물들을 제거한다. 대안적으로, 퍼지 가스는, 반응성 화합물들의 펄스들 사이의 시간 지연 동안 퍼지 가스만이 흐르도록, 증착 프로세스 전반에 걸쳐 연속적으로 흐를 수 있다. 반응성 화합물들은, 원하는 막 또는 막 두께가 기판 표면 상에서 형성될 때까지, 교대로 펄스화된다. 어느 시나리오든, 화합물 A, 퍼지 가스, 화합물 B 및 퍼지 가스를 펄스화하는 ALD 프로세스는 한 사이클이다. 사이클은 화합물 A 또는 화합물 B 중 어느 하나로 시작하고 사전 결정된 두께를 갖는 막을 달성할 때까지 사이클의 개개의 순서를 계속할 수 있다.
[0025] 공간 ALD 프로세스의 실시예에서, 제1 반응성 가스 및 제2 반응성 가스(예를 들면, 질소 가스)는 반응 구역으로 동시에 전달되지만, 그러나, 불활성 가스 커튼(inert gas curtain) 및/또는 진공 커튼(vacuum curtain)에 의해 분리된다. 기판 상의 임의의 주어진 지점이 제1 반응 가스 및 제2 반응 가스에 노출되도록, 기판은 가스 전달 장치를 기준으로 이동된다.
[0026] 본원에서 사용될 때, "화학적 기상 증착"은, 기판 표면이 전구체들 및/또는 보조 시약(co-reagent)들에 동시에 또는 실질적으로 동시에 노출되는 프로세스를 지칭한다. 본원에서 사용될 때, "실질적으로 동시에"는 공동 흐름(co-flow) 또는 전구체들의 대부분의 노출들에 대해 중첩이 있는 경우 중 어느 하나를 지칭한다.
[0027] 본원의 전반에 걸쳐 사용되는 바와 같이, "실질적으로 동시에"는 제1 반응성 화합물 노출의 지속 기간의 대부분이 제2 반응성 화합물 노출과 중첩되는 것을 의미한다.
[0028] 본원에서 사용될 때, 용어 "퍼징(purging)"은 프로세스 영역으로부터 미반응 전구체, 반응 생성물들 및 부산물들을 제거하는 임의의 적절한 퍼지 프로세스를 포함한다. 적절한 퍼지 프로세스는 기판을 가스 커튼을 통해 반응물을 전혀 포함하지 않는 또는 실질적으로 전혀 포함하지 않는 프로세싱 영역의 부분 또는 섹터로 이동시키는 것을 포함한다. 하나 이상의 실시예들에서, 프로세싱 챔버를 퍼징하는 것은 진공을 적용하는 것을 포함한다. 일부 실시예들에서, 프로세싱 영역을 퍼징하는 것은 기판 위에서 퍼지 가스를 흐르게 하는 것을 포함한다. 일부 실시예들에서, 퍼지 프로세스는 불활성 가스를 흐르게 하는 것을 포함한다. 하나 이상의 실시예들에서, 퍼지 가스는 질소(N2), 헬륨(He), 및 아르곤(Ar) 중 하나 이상으로부터 선택된다. 일부 실시예들에서, 기판 표면 또는 반응 챔버를 퍼징하는 것은 0.2초 내지 30초, 0.2초 내지 10초, 0.2초 내지 5초, 0.5초 내지 30초, 0.5초 내지 10초, 0.5초 내지 5초, 1초 내지 30초, 1초 내지 10초, 1초 내지 5초, 5초 내지 30초, 5초 내지 10초, 또는 10초 내지 30초의 범위 내에 있는 시간 지속 기간 동안 발생할 수 있다.
[0029] 본원에서 사용될 때, 용어 "동적 랜덤 액세스 메모리" 또는 "DRAM"은 커패시터 상에 전하의 패킷을 저장하는 것(즉, 이진수 1) 또는 전하 없음(즉, 이진수 0)에 의해 데이텀 비트(datum bit)를 저장하는 메모리 셀을 지칭한다. 전하는 액세스 트랜지스터를 통해 커패시터 상으로 게이트 제어되고(gated) 동일한 트랜지스터를 턴온시키는 것 및 트랜지스터 출력 상의 인터커넥트 라인 상에 전하 패킷을 덤핑함으로써 생성되는 전압 교란을 주시하는 것에 의해 감지된다. 따라서, 단일의 DRAM 셀은 하나의 트랜지스터 및 하나의 커패시터로 구성된다. DRAM 디바이스는 DRAM 셀들의 어레이로 형성된다. 액세스 트랜지스터들의 행들은 워드 라인들에 의해 링크되고, 트랜지스터 입력들/출력들은 비트 라인들에 의해 링크된다. 역사적으로, DRAM 커패시터들은 평면의 폴리실리콘 산화물 기판 플레이트 커패시터들로부터 기판 위에 플레이트들 둘 모두를 갖는 "스택" 커패시터들, 및 공통 플레이트로서 기판의 에칭된 캐비티(cavity)를 사용하는 "트렌치" 커패시터들로 분기된 3D 구조물들로 진화하였다. 현재의 DRAM 매립식 워드 라인(buried word line; bWL) 프로세스들은 티타늄 질화물(TiN)과 텅스텐(W) 스택들을 수반한다. bWL 치수들의 추가적인 스케일링을 통해, 스택들로부터 티타늄 질화물 배리어를 제거하여 트렌치 구조물들에서 무배리어 금속 충전물(barrierless metal fill)들을 형성하는 데 초점을 맞춘다. 그러나, 금속과 트렌치 구조물들 사이의 불량한 접착에 기인하여, 고온 이후 어닐 처리(high-temperature post anneal treatment)들 동안 금속 충전물의 공극 형성(voiding) 및 박리가 종종 관찰된다. 그러한 공극(void)들 및 박리는 후속하는 평탄화 또는 에칭 프로세스들에 대해 문제들을 야기할 것이기 때문에 바람직하지 않다. 공극들 및 박리는 스택 저항에서의 증가에 또한 기여한다. 따라서, 본 개시내용의 실시예들은, 유리하게는 DRAM 디바이스에서 저항을 감소시키는 스택을 기판 상의 DRAM 매립식 워드 라인(bWL) 내에서 제조하는 프로세스들을 제공하는 것에 관한 것이다. 저항은 질소 기반의 층들, 예를 들면, 질화물 캡 층 및/또는 질화물 라이너 층을 제거하는 것에 의해 감소된다.
[0030] 전통적으로, DRAM 셀들은 매립식 워드 라인 구조물에서 함몰된(recessed) 높은 일함수 금속 구조물들을 구비한다. DRAM 디바이스에서, 비트 라인은 기판 위에 위치되는 금속 레벨에서 형성되고, 한편, 워드 라인은 기판의 표면에서 폴리실리콘 게이트 레벨에서 형성된다. 매립식 워드 라인(bWL) 디바이스에서, 워드 라인은 게이트 전극으로서 금속을 사용하여 반도체 기판 표면 아래에 매립된다.
[0031] 게이트 전극으로서 사용될 금속의 선택은 디바이스의 성능에 크게 영향을 끼칠 수 있다. 이론에 의해 구속되기를 의도하지는 않지만, 낮은 저항을 갖는 저융점 금속들의 사용은, 유리하게도, bWL DRAM에 감소된 저항을 제공하는 것으로 여겨진다. 그러나, bWL DRAM을 제조함에 있어서 사용되는 열 프로세스 요건들에 노출되는 경우, 이들 재료들은 표면으로부터 종종 박리되는 것으로 확인되었다. 박리는 최종 어레이 저항에 영향을 끼칠 수 있고 신뢰성 이슈들을 야기할 수 있다.
[0032] 하나 이상의 실시예들에서, 100Å의 총 두께를 갖는 매립식 워드 라인에 대해 저항(μΩ-cm)이 측정된다. 하나 이상의 실시예들에서, 매립식 워드 라인은 100Å의 총 두께에서 40μΩ-cm 이하, 30μΩ-cm 이하, 25μΩ-cm 이하, 또는 20μΩ-cm 이하, 또는 15μΩ-cm 이하의 저항을 갖는다. 일부 실시예들에서, 매립식 워드 라인은 100Å의 총 두께에서 20μΩ-cm 이하의 저항을 갖는다. 하나 이상의 실시예들에서, 방법(100)에 의해 형성되는 매립식 워드 라인은 100Å의 총 두께에서 50μΩ-cm 내지 5μΩ-cm, 40μΩ-cm 내지 10μΩ-cm, 30μΩ-cm 내지 10μΩ-cm, 25μΩ-cm 내지 10μΩ-cm, 20μΩ-cm 내지 10μΩ-cm의 범위 내에 있는 저항을 갖는다.
[0001] 도 1은 본 개시내용의 하나 이상의 실시예들에 따른 방법의 프로세스 흐름도를 예시한다. 도 2 내지 도 8은 하나 이상의 실시예들에 따른 매립식 워드 라인(bWL)을 형성하기 위한 프로세싱의 다양한 단계들에서의 메모리 디바이스(200)를 예시하는 단면도들이다.
[0033] 도 1 내지 도 8을 참조하면, 본 개시내용의 하나 이상의 실시예들은 기판 표면(202) 상에 매립식 워드 라인(bWL)(215)을 형성하는 방법(100)에 관한 것이다.
[0034] 도 2를 참조하면, 내부에 복수의 트렌치들(204)을 갖는 기판(202)이 제공된다. 트렌치들(204)은 함몰된 채널을 형성한다. 트렌치들은 저부(bottom; 206) 및 적어도 하나의 측벽(208)을 갖는다. 복수의 트렌치들(204)은 약 10nm 내지 약 80nm, 약 10nm 내지 약 70nm, 약 10nm 내지 약 60nm, 약 10nm 내지 약 50nm, 또는 약 10nm 내지 약 40nm의 범위를 포함하는, 그러나 이것으로 제한되지는 않는, 약 10nm 내지 약 100nm의 범위 내에 있는 폭을 가지도록 형성될 수 있다. 기술 분야의 숙련된 자에 의해 인식될 바와 같이, 복수의 트렌치들(204)의 폭은 하나의 측벽(208)으로부터 다른 측벽(208)까지의 거리(W1)에 의해 정의된다. 복수의 트렌치들(204)은 약 120nm 내지 약 150nm, 약 150nm 내지 약 200nm, 약 200nm 내지 약 250nm, 약 120nm 내지 약 200nm, 또는 약 150nm 내지 약 250nm의 범위를 포함하는, 그러나 이것으로 제한되지는 않는, 약 120nm 내지 약 250nm의 범위 내에 있는 깊이를 가지도록 형성될 수 있다. 기술 분야의 숙련된 자에 의해 인식될 바와 같이, 복수의 트렌치들(204)의 깊이는 기판 표면(203)으로부터 복수의 트렌치들(204)의 저부(206)까지의 거리(D1)에 의해 정의된다.
[0035] 본 개시내용의 하나 이상의 실시예들은 고종횡비 피처들에서 막을 증착하는 방법들에 관한 것이다. 높은 종횡비 피처는 약 10, 20, 또는 50, 또는 그 이상인 높이:폭 비율을 갖는 트렌치, 비아 또는 필라(pillar)이다. 일부 실시예들에서, 막은 고종횡비 피처 상에서/내에서 등각적으로(conformally) 증착된다. 이러한 방식으로서 사용될 때, 등각 막(conformal film)은, 피처의 최상부(top) 근처에서, 피처의 저부에서의 두께의 약 80-120%의 범위 내에 있는 두께를 갖는다.
[0036] 복수의 트렌치들(204)을 형성하기 위해, 버퍼 절연성 층(예를 들면, 실리콘 산화물 층, 예시되지 않음)이 기판 표면(203) 상에 형성될 수 있고, 및/또는 하드마스크 층(예를 들면, 질화물 층, 예시되지 않음) 상에서 형성될 수 있다. 그러한 기술들은 기술 분야의 숙련된 자들에게 널리 공지되어 있고, 따라서, 예시되지 않는다.
[0037] 도 3을 참조하면, 게이트 산화물 층(210)이 기판(202) 상에서, 기판 표면(203) 상에서 그리고 복수의 트렌치들(204)의 측벽(들)(208) 및 저부(206)를 따라 등각적으로 증착된다. 하나 이상의 실시예들에서, 게이트 산화물 층(210)은 실리콘 산질화물(silicon oxynitride; SiON), 실리콘 산화물, 또는 고유전율(high-k) 유전체 재료 중 하나 이상을 포함한다.
[0038] 게이트 산화물 층(210)을 설명하기 위해 용어 "실리콘 산화물"이 사용될 수 있지만, 숙련된 기술자는 본 개시내용이 특정한 화학양론(stoichiometry)으로 제한되지는 않는다는 것을 인식할 것이다. 예를 들면, 용어들 "실리콘 산화물" 및 용어 "실리콘 이산화물" 둘 모두는 실리콘 및 산소 원자들을 임의의 적절한 화학량론적 비율에서 구비하는 재료를 설명하기 위해 사용될 수 있다. 본 개시내용에서 나열되는 다른 재료들, 예를 들면, 실리콘 질화물, 실리콘 산질화물, 텅스텐 산화물, 지르코늄 산화물, 알루미늄 산화물, 하프늄 산화물, 등에 대해서도 마찬가지이다.
[0039] 하나 이상의 실시예들에서, 용어 "고유전율 유전체"는 (예를 들면, 실리콘 이산화물과 비교하여) 높은 유전 상수를 갖는 재료를 지칭한다. 하나 이상의 실시예들에서, 고유전율 유전체 재료는 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 바나듐 산화물(VO2), 티타늄 산화물(TiO2), 주석 산화물(SnO2), 알루미늄 산화물(Al2O3), 아연 산화물(ZnO), 하프늄 실리콘 산화물(HfSiO), 또는 지르코늄 실리콘 산화물(ZrSiO) 중 하나 이상으로부터 선택된다.
[0040] 하나 이상의 실시예들에서, 게이트 산화물 층(210)은 약 1nm, 약 2nm, 약 3nm, 약 4nm, 약 5nm, 약 6nm, 또는 약 7nm를 비롯하여, 약 1nm 내지 약 7nm의 범위 내에 있는 두께를 갖는다.
[0041] 도 4를 참조하면, 일부 실시예들에서, 일함수 금속 층(212)이 게이트 산화물 층(210) 상에서 형성된다. 본원에서 사용될 때, 용어 "일함수"는 진공 레벨에 대한 재료(예를 들면, 금속)의 벌크 화학 전위(bulk chemical potential)를 지칭한다. 하나 이상의 실시예들에서, 일함수 금속 층은 4.3 eV 이상의 일함수를 갖는다. 일부 실시예들에서, 일함수 금속 층(212)은 4.5 eV 이상의 일함수를 갖는다. 다른 실시예들에서, 일함수 금속 층(212)은 4.4 eV 이상, 4.5 eV 이상, 4.6 이상, 4.7 eV 이상, 4.8 eV 이상, 4.9 eV 이상, 5.0 eV 이상, 5.1 eV 이상, 또는 5.2 eV 이상을 비롯하여, 4.3 eV 이상의 일함수를 갖는다.
[0042] 하나 이상의 실시예들에서, 일함수 금속 층(212)은 금속 질화물을 포함한다. 하나 이상의 실시예들에서, 일함수 금속 층(212)은 티타늄 질화물(TiN), 텅스텐 질화물(WN), 탄탈룸 질화물(TaN), 몰리브덴 질화물(MoN), TaN/TiN, 또는 WN/TiN 중 하나 이상을 포함한다. 하나 이상의 실시예들에서, 일함수 금속 층(212)은 티타늄 질화물(TiN), 텅스텐 질화물(WN), 탄탈룸 질화물(TaN), 몰리브덴 질화물(MoN), TaN/TiN, WN/TiN, 및 이들의 조합들로 구성되는 그룹으로부터 선택된다. 하나 이상의 실시예들에서, 일함수 금속 층(212)은 티타늄 질화물을 포함한다.
[0043] 하나 이상의 실시예들에서, 일함수 금속 층(212)은, 약 1nm, 약 2nm, 약 3nm, 약 4nm, 또는 약 5nm를 비롯하여, 약 1nm 내지 약 5nm의 범위 내에 있는 두께를 갖는다.
[0044] 도 1을 참조하면, 일부 실시예들에서, 방법(100)은 선택적인 전처리 동작(105)을 포함한다. 전처리는 숙련된 기술자에게 공지되어 있는 임의의 적절한 전처리일 수 있다. 적절한 전처리들은 예열, 세정, 침지, 자연 산화물 제거, 또는 접착제 층의 증착을 포함하지만, 그러나 이들로 제한되지는 않는다. 일부 실시예들에서, 전처리는 연마, 에칭, 환원, 산화, 할로겐화, 하이드록시화, 어닐링, 베이킹, 등을 포함한다.
[0045] 일부 실시예들에서, 방법(100)은 증착 동작(110)에서 시작된다. 도 1 및 도 5를 참조하면, 물리적 기상 증착(PVD) 동작(110)에서, 게이트 산화물 층(210) 및 일함수 금속 층(212) 상의 복수의 트렌치들(204) 내에 금속 캡 층(213)을 형성하기 위한 프로세스가 수행된다. 숙련된 기술자는 PVD 프로세싱에 익숙하다. 일부 실시예들에서, 금속 캡 층(213)은 텅스텐 또는 몰리브덴 함유 종들을 포함한다. 도 5는 게이트 산화물 층(210) 상의 복수의 트렌치들(204)에서 형성되는 금속 캡 층(213)을 예시한다. 금속 캡 층(213)은 트렌치(204)와 마주하는 제3 표면(270)(또는 최상부 표면)을 갖는다.
[0046] 일부 실시예들에서, 금속 캡 층(213)은 게이트 산화물 층(210) 상에서 직접적으로 증착된다. 다른 실시예들에서, 금속 캡 층(213)은 일함수 금속 층(212) 상에서 직접적으로 증착된다.
[0047] 일부 실시예들에서, 물리적 기상 증착(PVD) 프로세스는 직류(DC) 또는 라디오 주파수(RF) PVD 중 하나 이상을 포함한다. 일부 실시예들에서, PVD 프로세스는 RF 및 DC를 포함한다. 일부 실시예들에서, DC는 기판에 공급되고 RF는 금속 타깃에 공급된다. 하나 이상의 실시예들에서, DC 컴포넌트는 0 킬로와트(kW) 내지 100kW, 10kW 내지 80kW, 20kW 내지 60kW, 30kW 내지 50kW, 40kW 내지 50kW의 범위 내에 있는 전력을 갖는다. 하나 이상의 실시예들에서, 라디오 주파수 컴포넌트는 1kW 내지 10kW, 3kW 내지 10kW, 5kW 내지 10kW, 7kW 내지 10kW, 1kW 내지 7kW, 3kW 내지 7kW, 5kW 내지 7kW, 1kW 내지 5kW, 3kW 내지 5kW, 또는 1kW 내지 3kW의 범위 내에 있는 전력을 갖는다.
[0048] 일부 실시예들에서, PVD 프로세스는 방향성 증착을 제공하기 위해 기판을 바이어싱하는 것을 포함한다. 하나 이상의 실시예들에서, 바이어스는 0W 내지 1200W, 0W 내지 1000W, 0W 내지 800W, 0W 내지 600W, 0W 내지 400W, 0W 내지 200W, 0W 내지 1200W, 200W 내지 1000W, 200W 내지 800W, 200W 내지 600W, 200W 내지 400W, 400W 내지 1200W, 400W 내지 1000W, 400W 내지 800W, 400W 내지 600W, 600W 내지 1200W, 600W 내지 1000W, 600W 내지 800W, 800W 내지 1200W, 800W 내지 1000W, 또는 1000W 내지 1200W의 범위 내에 있다.
[0049] 일부 실시예들에서, PVD 프로세스는 200℃ 내지 450℃, 250℃ 내지 450℃, 300℃ 내지 450℃, 350℃ 내지 450℃, 400℃ 내지 450℃, 200℃ 내지 400℃, 250℃ 내지 400℃, 300℃ 내지 400℃, 350℃ 내지 400℃, 200℃ 내지 350℃, 250℃ 내지 350℃, 300℃ 내지 350℃, 200℃ 내지 300℃, 250℃ 내지 300℃, 또는 200℃ 내지 250℃의 범위 내에 있는 온도에서 발생한다.
[0050] 일부 실시예들에서, PVD 프로세스는 0.5mTorr 내지 500mTorr의 범위 내에 있는, 또는 10mTorr 내지 500mTorr의 범위 내에 있는, 또는 25mTorr 내지 250mTorr의 범위 내에 있는, 또는 50mTorr 내지 150mTorr의 범위 내에 있는 압력에서 발생한다.
[0051] 일부 실시예들에서, 금속 캡 층(213)은 원소 금속(elemental metal)을 포함한다. 일부 실시예들에서, 금속 캡 층(213)은 본질적으로 금속으로 구성된다. 이러한 방식으로서 사용될 때, 용어 "본질적으로 금속으로 구성되는"은 막 내의 금속의 함량이, 원자 퍼센트에서, 약 80%, 85%, 90%, 95%, 98%, 99% 또는 99.5% 이상의 금속이다는 것을 의미한다. 금속 캡 층(213)의 조성의 측정들은, 인접하는 막들로부터 원소들의 확산이 발생할 수 있는 계면 영역들을 제외한, 금속 캡 층(213)의 벌크 부분을 참조한다.
[0052] 일부 실시예들에서, 금속 캡 층(213)은 기저 층(underlying layer) 안으로의 바람직하지 않은 원소들의 확산 및/또는 기저 층 밖으로의 실리콘의 확산을 억제 및/또는 제거하는 데 효과적이다. 일부 실시예들에서, 금속 캡 층(213)은 거의 전적으로 피처의 저부(206) 상에 증착된다. 이러한 방식으로서 사용될 때, 용어 "거의 전적으로(substantially only)"는 피처의 측벽 상에서 5%, 2% 또는 1% 이하의 금속 캡 층이 형성된다는 것을 의미한다.
[0053] 하나 이상의 실시예들에서, 금속 캡 층(213)은 임의의 적절한 두께를 가질 수 있다. 예를 들면, 금속 캡 층(213)은 10Å 내지 200Å, 20Å 내지 200Å, 50Å 내지 200Å, 100Å 내지 200Å, 150Å 내지 200Å, 10Å 내지 150Å, 50Å 내지 150Å, 100Å 내지 150Å, 10Å 내지 100Å, 50Å 내지 100Å, 10Å 내지 50Å 또는 10Å 내지 30Å의 범위 내에 있는 두께를 가질 수 있다.
[0054] 일단 금속 캡 층의 사전 결정된 두께가 형성되면, 방법(100)은, 도 1에서 예시되는 바와 같이, 원자 층 증착(130) 프로세스로 이동한다. 도 1 및 도 6을 참조하면, 증착(130)에서, 기판(202)(기판 표면) 상에 몰리브덴 전도체 층(214)을 증착하기 위한 프로세스가 수행된다. 증착 프로세스(130)는 기판(202) 상에 몰리브덴 전도체 층(214)을 형성하기 위한 하나 이상의 동작들을 포함할 수 있다. 일부 실시예들에서, 증착 프로세스(130)는 금속 캡 층(213) 상에서의 증착을 위해 선택적이다.
[0055] 일부 실시예들의 원자 층 증착(130) 프로세스는 전구체 및 반응물에 대한 순차적인 노출을 포함한다. 동작(132)에서, 기판(202)(또는 기판 표면)은, 선택적으로, 반응물에 노출된다. 일부 실시예들에서, 제3 표면(270)은 반응물에 노출된다. 일부 실시예들에서, 반응물은 환원제를 포함한다. 환원제는 기술 분야의 숙련된 자에게 공지되어 있는 임의의 적절한 화합물일 수 있다. 일부 실시예들에서, 환원제는 수소(H2)를 포함한다.
[0056] 일부 실시예들에서, 기판(202)(또는 기판 표면)은 350℃ 내지 550℃, 400℃ 내지 550℃, 450℃ 내지 550℃, 500℃ 내지 550℃, 350℃ 내지 500℃, 400℃ 내지 500℃, 450℃ 내지 500℃, 350℃ 내지 450℃, 400℃ 내지 450℃, 또는 350℃ 내지 400℃의 범위 내에 있는 온도에서 환원제에 노출된다.
[0057] 일부 실시예들에서, 기판(202)(또는 기판 표면)은 5초 내지 60분, 1분 내지 60분, 5분 내지 60분, 10분 내지 60분, 20분 내지 60분, 40분 내지 60분, 5초 내지 40분, 1분 내지 40분, 5분 내지 40분, 10분 내지 40분, 20분 내지 40분, 5초 내지 20분, 1분 내지 20분, 5분 내지 20분, 10분 내지 20분, 5초 내지 10분, 1분 내지 10분, 또는 5분 내지 10분의 범위 내에 있는 시간의 지속 기간 동안 환원제에 노출된다.
[0058] 일부 실시예들에서, 기판(202)(또는 기판 표면)은 100sccm 내지 7000sccm, 500sccm 내지 7000sccm, 1000sccm 내지 7000sccm, 3000sccm 내지 7000sccm, 5000sccm 내지 7000sccm, 100sccm 내지 5000sccm, 500sccm 내지 5000sccm, 1000sccm 내지 5000sccm, 3000sccm 내지 5000sccm, 100sccm 내지 3000sccm, 500sccm 내지 3000sccm, 1000sccm 내지 3000sccm, 100sccm 내지 1000sccm, 500sccm 내지 1000sccm, 또는 100sccm 내지 500sccm의 범위 내에 있는 선량에서 환원제에 노출된다.
[0059] 일부 실시예들에서, 기판(202)(또는 기판 표면)은 5Torr 내지 50Torr, 10Torr 내지 50Torr, 25Torr 내지 50Torr, 5Torr 내지 25Torr, 10Torr 내지 25Torr 또는 5Torr 내지 10Torr의 범위 내에 있는 압력에서 환원제에 노출된다.
[0060] 도 1을 참조하면, 동작(134)에서, 프로세싱 챔버는, 선택적으로, 미반응 반응물, 반응 생성물들, 및 부산물들을 제거하기 위해 퍼징된다. 이러한 방식으로서 사용될 때, 용어 "프로세싱 챔버"는 프로세싱 챔버의 전체 내부 볼륨을 포괄하지 않고 기판 표면에 인접한 프로세싱 챔버의 부분들을 또한 포함한다. 예를 들면, 공간적으로 분리된 프로세싱 챔버의 한 섹터에서, 기판 표면에 인접한 프로세싱 챔버의 부분은, 금속 전구체를 전혀 또는 실질적으로 전혀 포함하지 않는 프로세싱 챔버의 부분 또는 섹터로 가스 커튼을 통해 기판을 이동시키는 것을 포함하는, 그러나 이것으로 제한되지는 않는, 임의의 적절한 기술에 의해 금속 전구체를 퍼징한다. 하나 이상의 실시예들에서, 프로세싱 챔버를 퍼징하는 것은 진공을 적용하는 것을 포함한다. 일부 실시예들에서, 프로세싱 챔버를 퍼징하는 것은 기판 위에서 퍼지 가스를 흐르게 하는 것을 포함한다. 일부 실시예들에서, 프로세싱 챔버의 그 부분은 프로세싱 챔버 내의 마이크로 볼륨 또는 소볼륨 프로세스 스테이션을 가리킨다. 기판 표면을 언급하는 용어 "인접한"은 표면 반응(예를 들면, 전구체 흡착)이 발생하기에 충분한 공간을 제공할 수 있는 기판의 표면에 가까운 물리적 공간을 의미한다. 하나 이상의 실시예들에서, 퍼지 가스는 아르곤(Ar), 질소(N2), 수소(H2) 및 헬륨(He) 중 하나 이상으로부터 선택된다.
[0061] 도 1 및 도 6을 참조하면, 동작(136)에서, 기판(202)(또는 기판 표면)은 몰리브덴 전구체에 노출되어 기판(202)(또는 기판 표면) 상에 몰리브덴 전도체 층(214)을 증착한다. 동작(136)에서, 기판(202)(또는 기판 표면)은 몰리브덴 전구체에 노출되어 금속 캡 층(213) 상에 몰리브덴 전도체 층(214)을 증착한다. 동작(136)에서, 기판(202)(또는 기판 표면)은 몰리브덴 전구체에 노출되어 환원된 금속 캡 층 상에 몰리브덴 전도체 층(214)을 증착한다.
[0062] 몰리브덴 전구체는 기판 표면과 반응하여(즉, 기판 표면 상으로 흡착하여 또는 화학적으로 흡착하여) 기판 표면 상에 몰리브덴 함유 종을 남길 수 있는 임의의 적절한 몰리브덴 함유 화합물일 수 있다.
[0063] 도 6은 금속 캡 층(213) 상에 증착되는 몰리브덴 전도체 층(214)을 도시한다. 일부 실시예들에서, 몰리브덴 전도체 층(214)은 몰리브덴 함유 종을 포함한다. 일부 실시예들의 몰리브덴 전도체 층(214)은 활성 콘택 및/또는 금속 콘택을 제공하기 위한 층들의 조합을 포함한다.
[0064] 일부 실시예들에서, 몰리브덴 전도체 층(214)은 에어 브레이크가 없는 상태에서 금속 캡 층(213) 상에 직접적으로 증착된다. 이러한 종류의 프로세스들은 인시츄 프로세스(in situ process)로서 또한 지칭된다. 인시츄 프로세싱의 일부 실시예들에서, 원자 층 증착(130) 프로세스는, 몰리브덴 전구체에 대한 기판의 노출과 함께, 동작(136)에서 시작된다.
[0065] 하나 이상의 실시예들에서, 몰리브덴 전구체는 숙련된 기술자에게 공지되어 있는 임의의 적절한 전구체를 포함한다. 하나 이상의 실시예들의 몰리브덴 전구체들은 휘발성이고 열적으로 안정적이며, 따라서, 기상 증착에 적합하다. 일부 실시예들에서, 몰리브덴 전구체는 몰리브덴 할로겐화물(molybdenum halide)을 포함한다.
[0066] 본원에서 사용될 때, 용어 "할로겐화물"은 플루오르화물, 염화물, 브롬화물, 요오드화물, 또는 아스타타이드(astatide) 화합물을 제조하기 위한, 한 부분이 할로겐 원자이고 다른 부분이 할로겐보다 덜 음전성인 원소 또는 라디칼인 이원 상을 지칭한다. 할로겐화물 이온은 음전하를 띠는 할로겐 원자이다. 기술 분야의 숙련된 자들에게 공지되어 있는 바와 같이, 할로겐화물 음이온은 플루오르화물(F-), 염화물(Cl-), 브롬화물(Br-), 요오드화물(I-), 및 아스타타이드(At-)를 포함한다. 따라서, 본원에서 사용될 때, 용어 "몰리브덴 할로겐화물"은 하나 이상의 할로겐 또는 할로겐화물 리간드와의 몰리브덴의 임의의 배위 착물(coordination complex)을 지칭한다. 용어 몰리브덴 할로겐화물은 적어도 두 개의 상이한 할로겐화물 원자들을 갖는 몰리브덴 혼합 할로겐화물들을 포함한다.
[0067] 하나 이상의 실시예들에서, 몰리브덴 할로겐화물은 몰리브덴 염화물, 몰리브덴 펜타클로라이드(molybdenum pentachloride), 몰리브덴 브롬화물, 몰리브덴 요오드화물, 몰리브덴 브로모클로라이드(molybdenum bromochloride), 몰리브덴 브로모아이오다이드(molybdenum bromoiodide), 몰리브덴 클로로브로마이드(molybdenum chlorobromide), 몰리브덴 클로로아이오다이드(molybdenum chloroiodide), 몰리브덴 아이오도브로마이드(molybdenum iodobromide), 몰리브덴 아이오도클로라이드(molybdenum iodochloride) 중 하나 이상으로부터 선택된다.
[0068] 일부 실시예들에서, 몰리브덴 전구체는 몰리브덴 옥시할로겐화물 종(molybdenum oxyhalide species)을 포함한다. 일부 실시예들에서, 몰리브덴 옥시할로겐화물 종은 몰리브덴 테트라클로라이드 산화물(MoCl4O), 몰리브덴 테트라브로마이드 산화물(MoBr4O), 몰리브덴 테트라아이오다이드 산화물(MoI4O), 몰리브덴 디브로마이드 이산화물(MoO2Br2), 몰리브덴 디클로라이드 이산화물(MoCl2O2), 및/또는 몰리브덴 디아이오다이드 이산화물(MoI2O2) 중 하나 이상을 포함한다.
[0069] 하나 이상의 특정한 실시예들에서, 몰리브덴 전구체는 몰리브덴 염화물(MoCl5), 몰리브덴 플루오르화물(MoF6), 몰리브덴 요오드화물(MoI6), 몰리브덴 브롬화물(MoBr3), 몰리브덴 헥사카르보닐(Mo(CO)6), 몰리브덴 디클로라이드 이산화물(MoO2Cl2), 몰리브덴 옥시테트라클로라이드(MoOCl4), 테트라키스(디메틸아미노)몰리브덴(IV), 및 비스(tert-부틸이미도)-비스(디메틸아미도)몰리브덴 중 하나 이상을 포함한다.
[0070] 일부 실시예들에서, 기판(202)(또는 기판 표면)은 350℃ 내지 550℃, 400℃ 내지 550℃, 450℃ 내지 550℃, 500℃ 내지 550℃, 350℃ 내지 500℃, 400℃ 내지 500℃, 450℃ 내지 500℃, 350℃ 내지 450℃, 400℃ 내지 450℃ 또는 350℃ 내지 400℃의 범위 내에 있는 온도에서 몰리브덴 전구체에 노출된다.
[0071] 일부 실시예들에서, 기판(202)(또는 기판 표면)은 0.25초 내지 20분, 10초 내지 20분, 1분 내지 20분, 5분 내지 20분, 10분 내지 20분, 0.25초 내지 10분, 10초 내지 10분, 1분 내지 10분, 5분 내지 10분, 0.25초 내지 5분, 10초 내지 5분, 1분 내지 5분, 0.25초 내지 1분, 또는 10초 내지 1분의 범위 내에 있는 시간의 지속 기간 동안 몰리브덴 전구체에 노출된다.
[0072] 일부 실시예들에서, 기판(202)(또는 기판 표면)은 50sccm 내지 700sccm, 100sccm 내지 700sccm, 300sccm 내지 700sccm, 500sccm 내지 700sccm, 50sccm 내지 500sccm, 100sccm 내지 500sccm, 300sccm 내지 500sccm, 50sccm 내지 300sccm, 100sccm 내지 300sccm, 또는 50sccm 내지 100sccm의 범위 내에 있는 선량에서 몰리브덴 전구체에 노출된다.
[0073] 일부 실시예들에서, 기판(202)(또는 기판 표면)은 5Torr 내지 50Torr, 10Torr 내지 50Torr, 25Torr 내지 50Torr, 5Torr 내지 25Torr, 10Torr 내지 25Torr, 또는 5Torr 내지 10Torr의 범위 내에 있는 압력에서 몰리브덴 전구체에 노출된다.
[0074] 일부 실시예들에서, 형성되는 몰리브덴 전도체 층(214)은 원소 몰리브덴을 포함한다. 일부 실시예들에서, 몰리브덴 전도체 층(214)은 본질적으로 몰리브덴으로 구성된다. 이러한 방식으로서 사용될 때, 용어 "본질적으로 몰리브덴으로 구성되는"은 막 내의 몰리브덴의 함량이, 원자 퍼센트에서, 약 80%, 85%, 90%, 95%, 98%, 99% 또는 99.5% 이상의 몰리브덴이다는 것을 의미한다. 몰리브덴 전도체 층(214)의 조성 측정들은, 인접한 막들로부터 원소들의 확산이 발생할 수 있는 계면 영역들을 제외한, 몰리브덴 전도체 층(214)의 벌크 부분을 참조한다.
[0075] 증착 동작(130)은 사전 결정된 두께를 갖는 몰리브덴 전도체 층(214)을 증착하기 위해 반복될 수 있다. 일부 실시예들에서, 몰리브덴 전도체 층(214)의 두께(T1)는 제어된다. 일부 실시예들에서, 도 6을 참조하면, 몰리브덴 전도체 층(214)의 두께(T1)는 복수의 트렌치들(204)의 깊이(D1)를 기준으로 제어된다. 일부 실시예들에서, 두께(T1)는 복수의 트렌치들(204)의 깊이(D1)의 약 90% 이상이다.
[0076] 도 7을 참조하면, 일부 실시예들에서, 몰리브덴 전도체 층(214)의 두께(T1)는 트렌치(204)의 깊이(D1)를 초과하고, 몰리브덴 전도체 층(214)의 초과 적층(overburden)이 기판 상에서 형성될 수 있다. 일부 실시예들에서, 증착 동작(130)은 1nm 내지 50nm, 5nm 내지 50nm, 10nm 내지 50nm, 25nm 내지 50nm, 1nm 내지 25nm, 5nm 내지 25nm, 10nm 내지 25nm, 1nm 내지 10nm, 5nm 내지 10nm 또는 1nm 내지 5nm의 범위 내에 있는 두께를 갖는 몰리브덴 전도체 층(214)을 제공하기 위해 반복된다.
[0077] 일부 실시예들에서, 몰리브덴 전구체는 공반응물(co-reactant)을 더 포함한다. 일부 실시예들에서, 공반응물은 환원제이다. 일부 실시예들에서, 공반응물은 수소(H2)이다.
[0078] 일부 실시예들에서, 몰리브덴 전구체는 몰리브덴 전도체 층(214)을 증착하기 이전에 금속 캡 층(213)을 전처리하기 위해 사용된다. 일부 실시예들에서, 전처리는 에칭을 포함한다. 일부 실시예들에서, 에칭은 5초 내지 20분, 10초 내지 20분, 1분 내지 20분, 5분 내지 20분, 10분 내지 20분, 5초 내지 10분, 10초 내지 10분, 1분 내지 10분, 5분 내지 10분, 5초 내지 5분, 10초 내지 5분, 1분 내지 5분, 5초 내지 1분 또는 10초 내지 1분의 범위 내에 있는 시간 지속 기간 동안 수행된다. 일부 실시예들에서, 에칭은 5sccm 내지 700sccm, 50sccm 내지 700sccm, 100sccm 내지 700sccm, 300sccm 내지 700sccm, 5sccm 내지 500sccm, 50sccm 내지 500sccm, 100sccm 내지 500sccm, 300sccm 내지 500sccm, 5sccm 내지 300sccm, 50sccm 내지 300sccm, 100sccm 내지 300sccm, 5sccm 내지 100sccm, 50sccm 내지 100sccm, 또는 5sccm 내지 50sccm의 범위 내에 있는 선량에서 몰리브덴 전구체에 의해 수행된다.
[0079] 도 1을 참조하면, 동작(138)에서, 프로세싱 챔버는, 선택적으로, 미반응 몰리브덴 전구체, 반응 생성물들, 및 부산물들을 제거하기 위해 퍼징된다. 동작(138)에서 프로세싱 챔버를 퍼징하는 것은 동작(134)에서의 퍼지와 동일한 프로세스일 수 있거나 또는 그것과는 상이한 프로세스일 수 있다. 프로세싱 챔버, 프로세싱 챔버의 일부, 기판 표면에 인접한 영역, 등을 퍼징하는 것은 기판 표면에 인접한 영역으로부터 미반응 몰리브덴 전구체, 반응 생성물들 및 부산물들을 제거한다.
[0080] 도 1에서 예시되는 실시예에서, 증착 동작(130)에서, 기판(또는 기판 표면)(202)은 반응물 및 몰리브덴 전구체에 순차적으로 노출된다. 일부 실시예들에서, 기판(또는 기판 표면)은 먼저 몰리브덴 전구체에 노출되고, 둘째로 반응물에 대한 노출이 후속된다. 다른 실시예들에서, 기판(또는 기판 표면)은 먼저 반응물에 노출되고, 둘째로 몰리브덴 전구체에 대한 노출이 후속된다. 다른 예시되지 않은 실시예에서, 기판(또는 기판 표면)은 몰리브덴 전구체 및 반응물에 실질적으로 동시에 노출된다.
[0081] 일부 실시예들에서, 몰리브덴 전도체 층(214)은 금속 캡 층(213)의 제3 표면(270) 상의 피처(204) 내부에서 형성된다. 일부 실시예들의 몰리브덴 전도체 층(214)은 상향식(bottom-up) 방식으로 피처에 의해 형성되는 갭을 충전한다. 이러한 방식으로 사용될 때, "상향식"은 증착이 측벽들에 비해 피처의 저부 상에서 실질적으로 발생한다는 것을 의미한다.
[0082] 결정(140)에서, 몰리브덴 전도체 층(214)의 두께가 고려된다. 몰리브덴 전도체 층(214)이 사전 결정된 두께에 도달한 경우, 방법(100)은 선택적인 사후 프로세싱 동작(150)으로 이동한다. 몰리브덴 전도체 층(214)의 두께 또는 프로세스 사이클들의 수가 사전 결정된 임계치에 도달하지 않은 경우, 방법(100)은 동작(130)으로 복귀하여 계속된다.
[0083] 선택적인 사후 프로세싱 동작(150)은, 예를 들면, 막 속성들을 수정하기 위한 프로세스(예를 들면, 어닐링) 또는 추가적인 막들을 성장시키기 위한 추가적인 막 증착 프로세스(예를 들면, 추가적인 ALD 또는 CVD 프로세스들)일 수 있다. 일부 실시예들에서, 선택적인 사후 프로세싱 동작(150)은 증착된 막의 속성을 수정하는 프로세스일 수 있다. 일부 실시예들에서, 선택적인 사후 프로세싱 동작(150)은 증착된 그대로의 막을 어닐링하는 것을 포함한다. 일부 실시예들에서, 어닐링은 약 300℃, 400℃, 500℃, 600℃, 700℃, 800℃, 900℃ 또는 1000℃ 범위 내에 있는 온도들에서 행해진다. 일부 실시예들의 어닐링 환경은 불활성 가스(예를 들면, 분자 질소(N2), 아르곤(Ar)) 또는 환원 가스(예를 들면, 분자 수소(H2) 또는 암모니아(NH3)) 또는 산소(O2), 오존(O3), 또는 과산화물과 같은, 그러나 이들로 제한되지는 않는, 산화제 중 하나 이상을 포함한다. 어닐링은 임의의 적절한 길이의 시간 동안 수행될 수 있다. 일부 실시예들에서, 막은 약 15초 내지 약 90분의 범위 내에 있는, 또는 약 1분 내지 약 60분의 범위 내에 있는 사전 결정된 시간 동안 어닐링된다. 일부 실시예들에서, 증착된 그대로의 막을 어닐링하는 것은 밀도를 증가시키고, 저항률을 감소시키며 및/또는 막의 순도를 증가시킨다. 하나 이상의 실시예들에서, 어닐링은 또한 플라즈마 하에서 가스를 사용하여 수행될 수 있다. 하나 이상의 실시예들에서, 어닐링 온도는 플라즈마와 함께 더 낮을 수 있다.
[0084] 하나 이상의 실시예들에서, 플라즈마는 질소(N2), 아르곤(Ar), 헬륨(He), 수소(H2), 일산화탄소(CO), 이산화탄소(CO2), 메탄(CH4), 및 암모니아(NH3) 중 하나 이상을 포함한다. 일부 실시예들에서, 플라즈마는 원격 플라즈마이다. 다른 실시예들에서, 플라즈마는 직접 플라즈마이다.
[0085] 하나 이상의 실시예들에서, 플라즈마는 원격에서 또는 프로세싱 챔버 내에서 생성될 수 있다. 하나 이상의 실시예들에서, 플라즈마는 유도적으로 커플링된 플라즈마(inductively coupled plasma; ICP) 또는 전도적으로 커플링된 플라즈마(conductively coupled plasma; CCP)이다. 다른 실시예들에서, 플라즈마는 마이크로파 플라즈마이다. 예를 들면, 반응물들, 또는 다른 프로세스 조건들에 따라 임의의 적절한 전력이 사용될 수 있다. 일부 실시예들에서, 플라즈마는 약 10W 내지 약 3000W의 범위 내에 있는 플라즈마 전력을 사용하여 생성된다. 일부 실시예들에서, 플라즈마는 약 3000W 이하, 약 2000W 이하, 약 1000W 이하, 약 500W 이하, 또는 약 250W 이하의 플라즈마 전력을 사용하여 생성된다.
[0086] 도 8을 참조하면, 일부 실시예들에서, 몰리브덴 전도체 층(214)은 몰리브덴 전도체 층(214) 및 일함수 금속 층(212)이 기판 표면(203)을 넘어 돌출하지 않도록(예를 들면, 몰리브덴 전도체 층(214)이 기판(202) 내에 완전히 매립되도록) 화학적 기계적 연마(chemical mechanical polishing; CMP) 및 에치백(etch back)에 의해 함몰된다(recessed)(매립된다).
[0087] 하나 이상의 실시예들에서, 매립식 워드 라인(215)(즉, 함몰된 몰리브덴 전도체 층(214))이 형성될 수 있다. 일부 실시예들에서, 도 8에서 예시되는 바와 같이, 일함수 금속 층(212)은 매립식 워드 라인(215)과 동일한 레벨까지 함몰된다. 일함수 금속 층(212) 및 매립식 워드 라인(215)의 최상부 표면(217)은 복수의 트렌치들(204)에서의 기판 표면(203)으로부터의 함몰 깊이 또는 거리(D2)이다.
[0088] 매립식 워드 라인(215)의 형성 이후, 기판의 프로세싱이 계속되어 메모리 디바이스를 형성할 수 있다. 숙련된 기술자는 그러한 프로세스들을 알고 있다.
[0089] 하나 이상의 실시예들에서, 방법은: 제1 프로세싱 챔버에서 기판의 피처에 금속 캡 층을 증착하는 것; 제1 프로세싱 챔버와 제2 프로세싱 챔버 사이에 에어 브레이크가 없도록 제1 프로세싱 챔버와 통합되는 제2 프로세싱 챔버로 기판을 이동시키는 것; 및 금속 캡 층 상에 몰리브덴 전도체 층을 증착하는 것을 포함한다. 하나 이상의 실시예들에서, 방법은: 제1 프로세싱 챔버에서 기판의 피처에 금속 캡 층을 증착하는 것; 제1 프로세싱 챔버와 제2 프로세싱 챔버 사이에 에어 브레이크가 없도록 제1 프로세싱 챔버와 통합되는 제2 프로세싱 챔버로 기판을 이동시키는 것; 금속 캡 층을 반응물에 노출시키는 것; 제2 프로세싱 챔버와 제3 프로세싱 챔버 사이에 에어 브레이크가 없도록 제2 프로세싱 챔버와 통합되는 제3 프로세싱 챔버로 기판을 이동시키는 것; 및 환원제 처리된 금속 캡 층 상에 몰리브덴 전도체 층을 증착하는 것을 포함한다.
[0090] 본 개시내용의 일부 실시예들은 피처의 상향식 갭충전(gapfill)을 위한 방법들에 관한 것이다. 저부 및 측면들로부터 피처를 충전하는 등각적 프로세스와 대비하여, 상향식 갭충전 프로세스는 저부로부터 피처를 충전한다. 일부 실시예들에서, 피처는 저부에서 제1 재료를 가지며 측벽들에서 제2 재료를 갖는다. 일부 실시예들에서, 금속 캡 층은 금속 캡 층이 상향식 방식으로 피처를 충전하도록 제2 재료에 비해 제1 재료 상에서 선택적으로 증착된다. 일부 실시예들에서, 몰리브덴 전도체 층은 몰리브덴 전도체 층이 상향식 방식으로 피처를 충전하도록 제2 재료에 비해 제1 재료 상에서 선택적으로 증착된다.
[0091] 하나 또는 그 초과의 실시예들에 따르면, 기판은 층을 형성하기 이전에 및/또는 이후에 프로세싱에 노출될 수 있다. 이 프로세싱은 동일한 챔버에서 또는 하나 또는 그 초과의 별개의 프로세싱 챔버들에서 수행될 수 있다. 일부 실시예들에서, 기판은 추가적인 프로세싱을 위해 제1 챔버로부터 별개의 제2 챔버로 이동된다. 기판은 제1 챔버로부터 별개의 프로세싱 챔버로 바로 이동될 수 있거나, 또는 기판은 제1 챔버로부터 하나 또는 그 초과의 이송 챔버들로 이동될 수 있고, 그 다음 그 별개의 프로세싱 챔버로 이동될 수 있다. 따라서, 프로세싱 장치는 이송 스테이션과 통신하는 다수의 챔버들을 포함할 수 있다. 이러한 종류의 장치는 "클러스터 도구(cluster tool)" 또는 "클러스터링된 시스템(clustered system)", 등으로 지칭될 수 있다.
[0092] 일반적으로, 클러스터 도구는, 기판 중심 찾기 및 배향, 탈기, 어닐링, 증착 및/또는 에칭을 포함하는 다양한 기능들을 수행하는 다수의 챔버들을 포함하는 모듈식 시스템이다. 하나 또는 그 초과의 실시예들에 따르면, 클러스터 도구는 적어도 제1 챔버 및 중앙 이송 챔버를 포함한다. 중앙 이송 챔버는 프로세싱 챔버들과 로드 록 챔버들 사이에서 그리고 프로세싱 챔버들 및 로드 록 챔버들 사이에서 기판들을 왕복 수송할 수 있는 로봇을 수용할 수 있다. 이송 챔버는 전형적으로 진공 상태로 유지되고, 하나의 챔버로부터 다른 챔버로 및/또는 클러스터 도구의 프론트 엔드에 포지셔닝되는 로드 록 챔버로 기판들을 왕복 수송하기 위한 중간 스테이지를 제공한다. 본 개시내용에 대해 적응될 수 있는 두 개의 널리 공지된 클러스터 도구들은 Centura® 및 Endura®인데, 이들 둘 모두는 미국 캘리포니아주 산타 클라라(Santa Clara) 소재의 Applied Materials, Inc.로부터 입수 가능하다. 그러나, 챔버들의 정확한 배열 및 조합은, 본원에서 설명되는 바와 같이 프로세스의 특정한 단계들을 수행하는 목적들을 위해 변경될 수 있다. 사용될 수 있는 다른 프로세싱 챔버들은, 순환 층 증착(cyclical layer deposition; CLD), 원자 층 증착(atomic layer deposition; ALD), 화학적 기상 증착(chemical vapor deposition; CVD), 물리적 기상 증착(physical vapor deposition; PVD), 에칭, 사전 세정, 화학적 세정, RTP와 같은 열처리, 플라즈마 질화, 탈기, 배향, 하이드록시화, 및 다른 기판 프로세스들을 포함하지만, 그러나 이들로 제한되지는 않는다. 클러스터 도구 상에서 챔버에서 프로세스들을 실행하는 것에 의해, 후속하는 막을 증착하기 이전에, 대기 불순물들을 갖는 기판의 표면 오염은 산화 없이 방지될 수 있다.
[0093] 하나 또는 그 초과의 실시예들에 따르면, 기판은 연속적으로 진공 또는 "로드 록(load lock)" 조건들 하에 있고, 하나의 챔버로부터 다음 챔버로 이동될 때 주위 공기에 노출되지 않는다. 따라서, 이송 챔버들은 진공 하에 있고 진공 압력 하에서 "펌핑 다운"된다. 불활성 가스들이 프로세싱 챔버들 또는 이송 챔버들에 존재할 수 있다. 일부 실시예들에서, 불활성 가스는 반응물들(예를 들면, 반응물)의 일부 또는 모두를 제거하기 위한 퍼지 가스로 사용된다. 하나 또는 그 초과의 실시예들에 따르면, 반응물들(예를 들면, 반응물)이 증착 챔버로부터 이송 챔버 및/또는 추가적인 프로세싱 챔버로 이동하는 것을 방지하기 위해, 퍼지 가스가 증착 챔버의 출구에서 주입된다. 따라서, 불활성 가스의 플로우는 챔버의 출구에서 커튼을 형성한다.
[0094] 기판은 단일의 기판 증착 챔버들에서 프로세싱될 수 있는데, 여기서 다른 기판이 프로세싱되기 이전에 단일의 기판이 로딩, 프로세싱, 및 언로딩된다. 기판은, 다수의 기판들 챔버의 제1 부분 안으로 개별적으로 로딩되고, 챔버를 통해 이동되고, 그리고 챔버의 제2 부분으로부터 언로딩되는, 컨베이어 시스템과 유사한, 연속적인 방식으로 또한 프로세싱될 수 있다. 챔버 및 연관된 컨베이어 시스템의 형상은 직선 경로 또는 굴곡된 경로를 형성할 수 있다. 추가적으로, 프로세싱 챔버는 다수의 기판들이 중심 축을 중심 중심으로 이동되고 캐러셀 경로(carousel path) 전반에 걸쳐 증착, 에칭, 어닐링, 세정, 등의 프로세스들에 노출되는 캐러셀(carousel)일 수 있다.
[0095] 프로세싱 동안, 기판은 가열 또는 냉각될 수 있다. 이러한 가열 또는 냉각은, 기판 지지체의 온도를 변경하는 것 및 가열된 또는 냉각된 가스들을 기판 표면으로 유동시키는 것을 포함하는, 그러나 이들로 제한되지는 않는 임의의 적절한 수단들에 의해 달성될 수 있다. 일부 실시예들에서, 기판 지지체는 전도적으로(conductively) 기판 온도를 변화시키도록 제어될 수 있는 가열기/냉각기를 포함한다. 하나 또는 그 초과의 실시예들에서, 활용되고 있는 가스들(반응성 가스들 또는 불활성 가스들 중 어느 한 쪽)은 가열 또는 냉각되어 기판 온도를 국소적으로 변화시킨다. 일부 실시예들에서, 가열기/냉각기는 기판 온도를 대류적으로(convectively) 변화시키기 위해 기판 표면에 인접한 챔버 내에 포지셔닝된다.
[0096] 기판은 또한 프로세싱 동안 고정될 수 있거나 또는 회전될 수 있다. 회전하는 기판은(기판 축을 중심으로) 연속적으로 또는 별개의 단계들에서 회전될 수 있다. 예를 들면, 기판은 전체 프로세스 전반에 걸쳐 회전될 수 있거나, 또는 기판은 상이한 반응성 또는 퍼지 가스들에 대한 노출들 사이에서 적은 양만큼 회전될 수 있다. 프로세싱 동안 기판을 (연속적으로 또는 단계적으로) 회전시키는 것은, 예를 들면, 가스 흐름 기하학적 형상들의 국소적 변동성의 효과를 최소화하는 것에 의해 더욱 균일한 증착 또는 에칭을 생성하는 것을 도울 수 있다.
[0097] 이제, 본 개시내용은 다음의 예들을 참조하여 설명된다. 본 개시내용의 여러 예시적인 실시예들을 설명하기 전에, 본 개시내용은 다음 설명에서 기술되는 구성 또는 프로세스 단계들의 세부사항들에 제한되지 않는다고 이해되어야 한다. 본 개시내용은 다른 실시예들이 가능하고 다양한 방식들로 실시 또는 실행될 수 있다.
[0098] 공간적으로 상대적인 용어들, 예컨대 "밑에", "아래에", "하부에", "위에", "상부에", 등은 도면들에서 예시되는 바와 같이 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위한 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사되는 방위들에 더하여 사용 또는 동작에서 디바이스의 상이한 방위들을 포괄하도록 의도된다는 것이 이해될 것이다. 예를 들면, 도면들에서 디바이스가 뒤집히는 경우, 그러면, 다른 엘리먼트들 또는 피처들 "아래에" 또는 "밑에" 있는 것으로 설명되는 엘리먼트들은 다른 엘리먼트들 또는 피처들 "위"에서 배향된다. 따라서, 예시적인 용어 '아래에'는 위 및 아래의 방위 둘 모두를 포괄할 수 있다. 디바이스는 다르게 배향될 수 있고(90도 회전됨 또는 다른 방위들에 있음) 본원에서 사용되는 공간적으로 상대적인 서술자(descriptor)들은 그에 따라 해석된다.
[0099] 본원에서 논의되는 재료들 및 방법들을 설명하는 맥락에서(특히 다음의 청구항들의 맥락에서) 용어들 "a(한)", "an(한)" 및 "the(그)" 및 유사한 지시어(referent)들의 사용은, 본원에서 달리 표시되지 않는 한 또는 문맥에 의해 명확하게 모순되지 않는 한, 단수형 및 복수형 둘 모두를 포괄하도록 해석되어야 한다. 본원에서 값들의 범위들의 기재는, 본원에서 달리 표시되지 않는 한, 단지, 그 범위 내에 속하는 각각의 별개의 값을 개별적으로 가리키는 간편한 방법으로서 기능하도록 의도되고, 각각의 별개의 값은, 그것이 마치 본원에서 개별적으로 기재되는 것처럼 본 명세서에 통합된다. 본원에서 설명되는 모든 방법들은, 본원에서 달리 표시되지 않는 한 또는 문맥에 의해 달리 명백하게 모순되지 않는 한, 임의의 적절한 순서로 수행될 수 있다. 본원에서 제공되는 임의의 및 모든 예들, 또는 예시적인 언어(예를 들면, "예컨대")의 사용은, 단지, 재료들 및 방법들을 더 잘 예시하도록 의도되며 달리 청구되지 않는 한 범위에 대한 제한을 제기하도록 의도되지는 않는다. 본 명세서의 어떤 언어도 임의의 청구되지 않은 엘리먼트를 개시된 재료들 및 방법들의 실시에 필수적인 것으로 표시하는 것으로 해석되지 않아야 한다.
[00100] 본 명세서 전반에 걸쳐 "일 실시예", "특정 실시예들", "하나 이상의 실시예들" 또는 "실시예"에 대한 언급은, 실시예와 관련하여 설명된 특정 피처, 구조, 재료 또는 특성이 본 개시내용의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 위치들에서 "하나 이상의 실시예들에서", "특정 실시예들에서", "하나의 실시예에서" 또는 "실시예에서"와 같은 어구들의 출현들이 반드시 본 개시내용의 동일한 실시예를 지칭하는 것은 아니다. 하나 이상의 실시예들에서, 특정한 피처들, 구조물들, 재료들, 또는 특성들은 임의의 적절한 방식으로 결합된다.
[00101] 본원의 개시내용이 특정 실시예들을 참조하여 설명되었지만, 이들 실시예들은 단지 본 개시내용의 원리들 및 애플리케이션들을 예시한다는 것이 이해되어야 한다. 본 개시내용의 사상 및 범위로부터 벗어나지 않으면서 본 개시내용의 방법 및 장치에 대해 다양한 수정들 및 변형들이 행해질 수 있다는 것이 기술 분야의 숙련된 자들에게 자명할 것이다. 따라서, 본 개시내용은 첨부된 청구항들 및 그들의 등가물들의 범위 내에 있는 수정들 및 변형들을 포함하는 것으로 의도된다.

Claims (20)

  1. 매립식 워드 라인(buried word line)을 형성하는 방법으로서,
    물리적 기상 증착(physical vapor deposition; PVD)에 의해 기판 상에 금속 캡 층(metal cap layer)을 증착하는 단계 ― 상기 기판은 적어도 하나의 피처를 포함하고, 상기 피처는 상기 피처 상에 증착되는 게이트 산화물 층 및 일함수 금속 층(work-function metal layer) 중 하나 이상을 가짐 ―; 및
    상기 금속 캡 층 상에 원자 층 증착(atomic layer deposition; ALD)에 의해 몰리브덴 전도체 층(molybdenum conductor layer)을 증착하는 단계를 포함하는, 매립식 워드 라인을 형성하는 방법.
  2. 제1항에 있어서,
    상기 금속 캡 층은 텅스텐 또는 몰리브덴 중 하나 이상을 포함하는, 매립식 워드 라인을 형성하는 방법.
  3. 제1항에 있어서,
    상기 금속 캡 층은 DC PVD 프로세스를 사용하여 증착되는, 매립식 워드 라인을 형성하는 방법.
  4. 제1항에 있어서,
    상기 금속 캡 층은 RF PVD 프로세스를 사용하여 증착되는, 매립식 워드 라인을 형성하는 방법.
  5. 제1항에 있어서,
    상기 PVD 프로세스는 방향성 증착을 제공하기 위해 상기 기판을 바이어싱하는 것을 포함하는, 매립식 워드 라인을 형성하는 방법.
  6. 제1항에 있어서,
    상기 금속 캡 층은 300℃ 내지 350℃의 범위 내에 있는 온도에서 증착되는, 매립식 워드 라인을 형성하는 방법.
  7. 제1항에 있어서,
    상기 금속 캡 층은 10Å 내지 200Å의 범위 내에 있는 두께로 증착되는, 매립식 워드 라인을 형성하는 방법.
  8. 제1항에 있어서,
    상기 ALD 프로세스는 열 프로세스인, 매립식 워드 라인을 형성하는 방법.
  9. 제1항에 있어서,
    상기 몰리브덴 전도체 층은 상기 금속 캡 층 상에 선택적으로 증착되는, 매립식 워드 라인을 형성하는 방법.
  10. 제1항에 있어서,
    상기 ALD 프로세스는 상기 기판을 반응물(reactant) 및 몰리브덴 전구체에 순차적으로 노출시키는 것을 포함하는, 매립식 워드 라인을 형성하는 방법.
  11. 제10항에 있어서,
    상기 몰리브덴 전구체는 몰리브덴 할로겐화물(molybdenum halide) 또는 몰리브덴 옥시할로겐화물(molybdenum oxyhalide)을 포함하는, 매립식 워드 라인을 형성하는 방법.
  12. 제11항에 있어서,
    상기 몰리브덴 전구체는 몰리브덴 펜타클로라이드(molybdenum pentachloride) 또는 몰리브덴 디클로라이드 이산화물(molybdenum dichloride dioxide) 중 하나 이상을 포함하는, 매립식 워드 라인을 형성하는 방법.
  13. 제10항에 있어서,
    상기 반응물은 수소(H2)를 포함하는, 매립식 워드 라인을 형성하는 방법.
  14. 제10항에 있어서,
    상기 몰리브덴 전도체 층은 1nm 내지 50nm의 범위 내에 있는 두께로 증착되는, 매립식 워드 라인을 형성하는 방법.
  15. 제10항에 있어서,
    상기 ALD 프로세스는 450℃ 내지 500℃의 범위 내에 있는 온도에서 발생하는, 매립식 워드 라인을 형성하는 방법.
  16. 제1항에 있어서,
    상기 매립식 워드 라인은 100Å의 총 두께에서 20μΩ-cm 이하의 저항을 갖는, 매립식 워드 라인을 형성하는 방법.
  17. 제1항에 있어서,
    상기 적어도 하나의 피처는 적어도 하나의 측벽 및 저부를 가지며, 상기 금속 캡 층은 상기 적어도 하나의 피처의 저부 상에 증착되는, 매립식 워드 라인을 형성하는 방법.
  18. 제16항에 있어서,
    상기 적어도 하나의 피처는 10nm 내지 12nm의 범위 내에 있는 폭을 갖는, 매립식 워드 라인을 형성하는 방법.
  19. 제16항에 있어서,
    상기 적어도 하나의 피처는 상향식(bottom-up) 방식으로 충전되는, 매립식 워드 라인을 형성하는 방법.
  20. 10μΩ-cm 내지 20μΩ-cm의 범위 내에 있는 저항을 갖는 매립식 워드 라인을 형성하는 방법으로서,
    a. DC 물리적 기상 증착(PVD)에 의해 기판 상에 금속 캡 층을 증착하는 단계 ― 상기 기판은 35kW의 직류, 1160W의 바이어스에서 텅스텐을 포함하는 금속 전구체에 노출됨 ―, 및
    상기 금속 캡 층 상에 열 원자 층 증착(thermal atomic layer deposition)에 의해 몰리브덴 전도체 층을 증착하는 단계 ― 상기 금속 캡 층은 몰리브덴 전구체에 노출됨 ―;
    b. RF 물리적 기상 증착(PVD)에 의해 기판 상에 금속 캡 층을 증착하는 단계 ― 상기 기판은 3kW의 라디오 주파수(radio frequency), 50W의 바이어스, 및 230mTorr의 압력에서 텅스텐을 포함하는 금속 전구체에 노출됨 ―; 및
    상기 금속 캡 층 상에 열 원자 층 증착에 의해 몰리브덴 전도체 층을 증착하는 단계 ― 상기 금속 캡 층은 상기 몰리브덴 전구체에 노출됨 ―; 또는
    c. RF 물리적 기상 증착(PVD)에 의해 기판 상에 금속 캡 층을 증착하는 단계 ― 상기 기판은 3kW의 라디오 주파수, 50W의 바이어스, 및 100mTorr의 압력에서 몰리브덴을 포함하는 금속 전구체에 노출됨 ―, 및
    상기 금속 캡 층 상에 열 원자 층 증착에 의해 몰리브덴 전도체 층을 증착하는 단계 ― 상기 금속 캡 층은 상기 몰리브덴 전구체에 노출됨 ― 를 포함하는, 매립식 워드 라인을 형성하는 방법.
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