KR20230058700A - Pmos 하이-k 금속 게이트들 - Google Patents

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스리니바스 갠디코타
스티븐 씨.에이치. 헝
만디암 스리람
재클린 에스. 렌치
이시옹 양
용 양
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

금속 게이트 스택들, 및 금속 게이트 스택들을 형성하는 통합 방법들이 개시된다. 일부 실시예들은 5Å 이상 내지 50Å 이하의 범위의 두께로 PMOS 일함수 재료로서 NbN을 포함한다. NbN을 포함하는 PMOS 일함수 재료는 4.75 eV 이상의 유효 일함수를 갖는다. 일부 실시예들은 하이-κ 금속 산화물 층으로서 HfO2를 포함한다. 일부 실시예들은 개선된 플랫밴드 전압에 의해 입증되는 개선된 PMOS 밴드에지 성능을 제공한다. 일부 실시예들은 일함수 재료들로서 전이 금속 니오븀 질화물 재료들을 배제한다.

Description

PMOS 하이-K 금속 게이트들
[0001] 본 개시내용의 실시예들은 일반적으로, PMOS(positive metal-oxide-semiconductor) 하이-κ 금속 게이트(HKMG) 스택들을 위한 일함수 재료들에 관한 것이다.
[0002] 집적 회로들은 단일 칩 상에 수백만 개의 트랜지스터들, 커패시터들 및 저항기들을 포함할 수 있는 복잡한 디바이스들로 진화되었다. 집적 회로 진화의 과정에서, 기능 밀도(즉, 칩 면적당 상호연결된 디바이스들의 수)가 일반적으로 증가한 한편, 기하학적 구조 사이즈(즉, 제작 프로세스를 사용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소하였다.
[0003] 디바이스 치수들이 축소됨에 따라, 디바이스 기하학적 구조들 및 재료들은 고장(failure)들을 발생시키지 않으면서 스위칭 속도들을 유지하는 데 어려움을 경험했다. 칩 설계자들이 디바이스 치수들을 계속 축소시킬 수 있게 하는 여러 새로운 기술들이 등장했다. 디바이스 구조의 치수들의 제어는 현재 및 미래의 기술 세대들에 대한 핵심 난제이다.
[0004] 마이크로전자 디바이스들은, 다양한 전도성 층들이 서로 상호연결되어 전자 신호들이 디바이스 내에서 전파될 수 있게 하는 집적 회로들로서 반도체 기판 상에 제작된다. 그러한 디바이스의 예는 상보형 금속 산화물 반도체(CMOS) 전계 효과 트랜지스터(FET) 또는 MOSFET이다. 게이트 전극은 집적 회로의 일부이다. 예컨대, MOSFET은 반도체 기판에 형성되는 소스 및 드레인 구역들 사이에 배치된 게이트 구조를 포함한다. 게이트 구조 또는 스택은 일반적으로 게이트 전극 및 게이트 유전체를 포함한다. 게이트 전극은, 게이트 유전체 아래의 드레인 및 소스 구역들 사이에 형성되는 채널 구역에서 전하 운반체들의 흐름을 제어하기 위해 게이트 유전체 위에 배치된다.
[0005] 현재의 PMOS 하이-κ 금속 게이트 스택들은, 하이-κ 캡핑 층으로서의 TiN, 이후에 PMOS 일함수 재료로서의 TiN을 포함한다. 일부 새로운 PMOS 일함수 재료들은 유리하게, 더 많은 PMOS 밴드에지(bandedge) Vfb 성능을 나타내지만, 등가 산화물 두께(EOT) 패널티를 또한 보여준다.
[0006] 이에 따라서, TiN보다 더 많은 밴드에지 플랫밴드 전압(Vfb) 성능을 갖는 재료들이 필요하다. 추가로, 이들 디바이스들이 최소의 EOT 패널티를 가질 필요가 있다.
[0007] 본 개시내용의 하나 이상의 실시예들은, 하이-κ 금속 산화물 층 상에 그리고 게이트 전극 아래에 포지티브 금속 산화물 반도체(PMOS) 일함수 재료를 포함하는 금속 게이트 스택에 관한 것이다. PMOS 일함수 재료는 NbN을 포함한다. 금속 게이트 스택은 TiN을 포함하는 비교 PMOS 일함수 재료를 포함하는 금속 게이트 스택에 비해 개선된 플랫밴드 전압(Vfb)을 갖는다.
[0008] 본 개시내용의 추가적인 실시예들은, 하이-κ 금속 산화물 층, 및 하이-κ 금속 산화물 층 위의 포지티브 금속 산화물 반도체(PMOS) 일함수 재료를 포함하는 금속 게이트 스택에 관한 것이다. PMOS 일함수 재료는 NbN, 및 5Å 이상 내지 50Å 이하의 범위의 두께를 포함한다. 금속 게이트 스택은 PMOS 일함수 재료 위에 게이트 전극을 포함한다. 5Å 이상 내지 50Å 이하의 범위의 두께에서 NbN을 포함하는 PMOS 일함수 재료는 4.75 eV 이상의 유효 일함수를 갖는다.
[0009] 본 개시내용의 추가 실시예들은 금속 게이트 스택을 제조하는 방법에 관한 것이다. 방법은 제1 프로세싱 챔버 내에서 기판 상에 하이-κ 금속 산화물 층을 증착하는 단계를 포함한다. 기판은 제2 프로세싱 챔버로 이송된다. NbN을 포함하는 포지티브 금속 산화물 반도체(PMOS) 일함수 재료는 기판 상에 원자 층 증착에 의해 5Å 이상 내지 50Å 이하의 범위의 두께로 증착된다.
[0010] 본 개시내용의 위에서 언급된 특징들이 상세히 이해될 수 있는 방식으로, 위에서 간략히 요약된 본 개시내용의 보다 상세한 설명은 실시예들을 참조로 하여 이루어질 수 있으며, 이러한 실시예들 중 일부는 첨부된 도면들에 예시된다. 그러나, 첨부된 도면들은 본 개시내용의 단지 통상적인 실시예들을 예시하므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0011] 도 1은 본 개시내용의 하나 이상의 실시예들에 따른 금속 게이트 스택의 단면도이고;
[0012] 도 2는 본 개시내용의 하나 이상의 실시예들에 따른 금속 게이트 스택의 단면도이고;
[0013] 도 3은 본 개시내용의 하나 이상의 실시예들에 따른, 도 1에 따른 금속 게이트 스택을 형성하기 위한 방법의 흐름도이고;
[0014] 도 4는 본 개시내용의 하나 이상의 실시예들에 따른, 도 2에 따른 금속 게이트 스택을 형성하기 위한 방법의 흐름도이고;
[0015] 도 5는 본 개시내용의 하나 이상의 실시예들에 따른 클러스터 툴이다.
[0016] 본 개시내용의 여러 예시적인 실시예들을 설명하기 전에, 본 개시내용은 다음의 설명에서 제시되는 구성 또는 프로세스 단계들의 세부사항들로 제한되지 않는다는 것이 이해되어야 한다. 본 개시내용은 다른 실시예들을 가능하게 하고, 다양한 방식들로 실시 또는 수행될 수 있다.
[0017] 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "기판"이라는 용어는 프로세스가 작용하는 표면 또는 표면의 부분을 지칭한다. 또한, 문맥이 명확하게 달리 표시하지 않는 한, 기판에 대한 언급은 또한, 기판의 일부분만을 지칭할 수 있다는 것이 당업자들에 의해 이해될 것이다. 추가적으로, 기판 상에 증착하는 것에 대한 언급은, 베어(bare) 기판, 그리고 하나 이상의 막들 또는 피처들이 상부에 증착 또는 형성되어 있는 기판 둘 모두를 의미할 수 있다.
[0018] 본원에서 사용되는 바와 같은 "기판"은 제작 프로세스 동안 막 프로세싱이 수행되는 임의의 기판 또는 기판 상에 형성된 재료 표면을 지칭한다. 예컨대, 프로세싱이 수행될 수 있는 기판 표면은 애플리케이션에 따라 실리콘, 실리콘 산화물, 스트레인드 실리콘, SOI(silicon on insulator), 탄소 도핑된 실리콘 산화물들, 비정질 실리콘, 도핑된 실리콘, 게르마늄, 갈륨 비소화물, 유리, 사파이어와 같은 재료들, 그리고 금속들, 금속 질화물들, 금속 합금들 및 다른 전도성 재료들과 같은 임의의 다른 재료들을 포함한다. 기판들은 반도체 웨이퍼들을 포함한다(이에 제한되지 않음). 기판들은 기판 표면을 연마(polish), 에칭, 환원, 산화, 수산화, 어닐링, UV 경화, e-빔 경화 및/또는 베이킹하기 위한 전처리 프로세스에 노출될 수 있다. 기판 표면 자체에 대해 직접 막 프로세싱하는 것에 추가하여, 본 개시내용에서, 개시되는 막 프로세싱 단계들 중 임의의 막 프로세싱 단계는 또한, 아래에서 더 상세히 개시되는 바와 같이 기판 상에 형성된 하부층(underlayer)에 대해 수행될 수 있으며, "기판 표면"이라는 용어는 문맥이 표시하는 바와 같이 그러한 하부층을 포함하는 것으로 의도된다. 따라서, 예컨대, 막/층 또는 부분 막/층이 기판 표면 상에 증착된 경우, 새로 증착된 막/층의 노출된 표면은 기판 표면이 된다.
[0019] 본 개시내용의 실시예들은 개선된 밴드에지 성능, 예컨대, 개선된 플랫밴드 전압(Vfb)을 갖는 금속 게이트 스택들에 관한 것이다. 본 개시내용의 일부 실시예들은, PMOS 일함수 재료로서 TiN을 사용하는 비교 금속 게이트 스택들에 비해 개선된 Vfb를 갖는 금속 게이트 스택들을 제공한다. 일부 실시예들에서, PMOS 일함수 재료는 NbN을 포함한다. 일부 실시예들에서, PMOS 일함수 재료는 전이 금속 니오븀 질화물 재료들을 배제한다. PMOS 일함수 재료로서 NbN을 포함하는 층은 또한, 하이-κ 캡핑 층으로서 기능할 수 있다.
[0020] NbN 일함수 재료들에 대한 Vfb 성능에 관한 실험들은 +100 mV 이상, 구체적으로는 +200 mV 초과 및 +300 mV 이하의 Vfb의 개선들을 나타낸다. 실험에서, 정적 일함수(Vfb) 개선은 비교 TiN 일함수 재료에 비해, NbN-단독 일함수 재료에 대해 +254.5 mV였다. 일함수 재료는 450℃에서 NbCl5 및 NH3의 전구체들을 사용하여 원자 층 증착에 의해 증착되었다. NbN-단독 일함수 재료의 경우, 등가 산화물 두께(EOT) 패널티(-0.3Å)가 없다. 정적 일함수 실험들에서, Si 기판의 SiO2의 산화된 표면이 존재했으며, 그 산화된 표면 상에 HfO2의 하이-κ 금속 산화물 층이 존재하였고, 이어서 일함수 재료가 존재했으며, 그 위에 다층 전극이 증착되었다(TiAl, ALD에 의한 TiN, PVD에 의한 TiN).
[0021] 300℃ 이상 내지 500℃ 이하의 온도 범위에 걸친 NbN 일함수 재료들에 대한 고유 일함수(Vfb) 성능에 관한 실험들은 TiN 일함수 재료에 비해 Vfb의 개선들을 일관되게 나타내었다. NbN 일함수 재료들은 온도 범위에 걸쳐 최소의 EOT 패널티를 나타냈다(비교 TiN을 포함하는 금속 게이트 스택에 비해 +0.3Å 이하). 이들 그레인 사이즈 및 밀도에 대한 유효 일함수(eWF)는 온도가 증가함에 따라 증가하였다. 유리하게, 고순도의 막들이 형성되었다. 예컨대, 다양한 온도들에서의 Nb:N 원자 비율들은 일관되게 대략 1.1이었다. 전구체들로 인한 불순물들은 온도가 증가함에 따라 감소하였다. 고유 일함수 실험들에서, Si 기판의 SiO2의 산화된 표면이 존재했으며, 그 표면 상에 HfO2의 하이-κ 금속 산화물 층이 존재하였고, 이어서 일함수 재료가 존재하였고, 그 위에 TiN의 층이 PVD에 의해 증착되었다.
[0022] 유리하게는, ALD에 의한 NbN의 증착은 TiN, HfO2, 및 베어 Si를 포함하는 다양한 기판들 상에서 안정적이고 균일한 성장을 갖는 선형 프로세스였다. 또한 유리하게, 실리콘 이산화물 표면 상의 스텝 커버리지(step coverage)는 95% 이상이다.
[0023] 본 개시내용의 하나 이상의 실시예들은 포지티브 금속 산화물 반도체(PMOS) 집적 회로 디바이스들을 형성하는 데 특히 유용한, 디바이스들 및 형성 방법들을 제공하며, 그러한 맥락에서 설명될 것이다. 다른 디바이스들 및 애플리케이션들이 또한, 본 발명의 범위 내에 있다.
[0024] 도 1은 예시적인 PMOS 금속 게이트 스택 디바이스(100)의 단면도를 예시한다. 디바이스(100)는 기판(110)을 포함한다. 일부 실시예들에서, 기판(110)은 실리콘을 포함한다. 일부 실시예들에서, 기판(110)의 표면이 산화되어, 기판(110) 상에 산화물 층(115)을 형성한다. 일부 실시예들에서, 기판은 소스 구역들, 드레인 구역들, 전도성 채널들, 및 다른 전기 커넥터들을 포함(그러나, 이에 제한되지는 않음)하는 추가적인 전기 엘리먼트들 및 재료들을 포함한다.
[0025] 하나 이상의 실시예들에 따르면, PMOS 금속 게이트 스택 디바이스(100)는 게이트 유전체(120) 및 금속 게이트 일함수 층(140)을 포함한다. 본원에서 사용되는 바와 같이, 금속 게이트 일함수 층(140)은 또한, "PMOS 일함수 재료"로 지칭될 수 있다. 이러한 구성에서, 금속 게이트 일함수 층이 동일한 기능성을 제공할 수 있기 때문에, 별개의 하이-κ 캡핑 층이 존재하지 않는다.
[0026] 게이트 유전체(120)는 기판(110)으로부터 금속 게이트 일함수 층(140)을 전기적으로 절연시킨다. 게이트 유전체(120) 및 금속 게이트 일함수 층(140)은 함께, 본원에서 금속 게이트 스택으로 지칭될 수 있다. 일부 실시예들에서, 금속 게이트 스택은 금속 게이트 일함수 층(140) 상에 게이트 전극(150)을 더 포함한다.
[0027] 일부 실시예들에서, 게이트 유전체(120)는 금속 산화물를 포함한다. 일부 실시예들에서, 게이트 유전체(120)는 하이-κ 금속 산화물 층으로 지칭된다. 일부 실시예들에서, 게이트 유전체(120)는 HfO2를 포함한다.
[0028] PMOS 일함수 재료(140)는 NbN을 포함한다. 본 발명자들은 놀랍게도, PMOS 일함수 재료로서 NbN의 사용이 TiN보다 더 큰 PMOS 밴드에지 성능을 제공한다는 것을 발견하였다. 일부 실시예들에서, PMOS 일함수 재료는 전이 금속 니오븀 질화물 재료들, 이를테면 티탄-니오븀 질화물 및 탄탈-니오븀 질화물을 배제한다.
[0029] PMOS 일함수 재료(140)는 임의의 적합한 두께를 가질 수 있다. 일부 실시예들에서, PMOS 일함수 재료(140)의 두께는 5Å 이상 내지 50Å 이하의 범위에 있다. 일부 실시예들에서, 금속 게이트 일함수 층의 두께는 약 15Å이며, 이는 15Å ± 10%, 15Å ± 5%, 및/또는 15Å ± 1%를 포함한다.
[0030] 일부 실시예들에서, 금속 게이트 스택 디바이스(100)는 게이트 전극(150)을 더 포함한다. 게이트 전극(150)은 다수의 층들을 포함할 수 있다. 일부 실시예들에서, 게이트 전극(150)은 TiAl을 포함하는 제1 층 및 TiN을 포함하는 제2 층을 포함한다. 일부 실시예들에서, 제1 층은 20Å 이상 내지 30Å 이하의 두께를 갖는다. 일부 실시예들에서, 제1 층은 약 25Å의 두께를 가지며, 이는 25Å ± 10%를 포함한다. 일부 실시예들에서, 제2 층은 약 500Å의 두께를가지며, 이는 500Å ± 10%, 500Å ± 5%, 및/또는 500Å ± 1%를 포함한다. 제1 층 및 제2 층은 임의의 적합한 방법에 의해 증착될 수 있다.
[0031] 도 2는, 기판(210), 게이트 유전체(220), 하이-κ 캡핑 층(230), 및 금속 게이트 일함수 층(240)을 포함하는 PMOS 금속 게이트 스택 디바이스(200)의 단면도를 예시한다. 게이트 전극(250)은 게이트 스택에 선택적으로 포함된다. 금속 게이트 일함수 층(240)은 도 1의 금속 게이트 일함수 층(140)과 동일한 특성들을 갖는다. 게이트 유전체(220)는 도 1의 게이트 유전체(120)와 동일한 특성들을 갖는다. 게이트 전극(250)은, 존재하는 경우, 도 1의 게이트 전극(150)과 동일한 특성들을 갖는다.
[0032] 일부 실시예들에서, 기판(210)은 실리콘을 포함한다. 일부 실시예들에서, 기판(210) 상에 산화물 층(215)을 형성하기 위해, 기판(210)의 표면이 산화된다. 일부 실시예들에서, 기판은 소스 구역들, 드레인 구역들, 전도성 채널들, 및 다른 전기 커넥터들을 포함하는(그러나 이에 제한되지 않음) 추가적인 전기 엘리먼트들 및 재료들을 포함한다.
[0033] 일부 실시예들에서, 하이-κ 캡핑 층(230)은 TiN을 포함하거나, 또는 TiN을 필수적 요소로 하여 구성된다(consists essentially of). 일부 실시예들에서, 하이-κ 캡핑 층은 TiSiN을 포함하거나, 또는 TiSiN을 필수적 요소로 하여 구성된다. 이와 관련하여 사용되는 바와 같이, "~을 필수적 요소로 하여 구성된다"는 언급된 원소들이 원자 기준으로 언급된 재료의 95% 초과, 98% 초과, 99% 초과 또는 99.5% 초과를 구성한다는 것을 의미한다. 의심의 여지를 없애기 위해, 화학양론비(stoichiometric ratio)들이 본원에서 개시되는 재료들의 식별에 의해 암시되지 않는다. 예컨대, TiN 재료는 티탄 및 질소를 함유한다. 이들 원소들은 1:1 비로 존재할 수 있거나 또는 1:1 비로 존재하지 않을 수 있다.
[0034] 하이-κ 캡핑 층(230)은 임의의 적합한 두께를 가질 수 있다. 일부 실시예들에서, 하이-κ 캡핑 층(130)의 두께는 5Å 이상 내지 25Å 이하의 범위이다. 일부 실시예들에서, 하이-κ 캡핑 층의 두께는 약 10Å이며, 이는 10Å ± 10%, 10Å ± 5%, 및/또는 10Å ± 1%를 포함한다.
[0035] 일부 실시예들에서, 하이-κ 캡핑 층(230)은 TiN을 포함한다.
[0036] 플랫밴드 전압(Vfb)은 금속 게이트 스택을 갖는 주어진 재료의 PMOS 일함수의 측정치를 제공한다. 본 발명자들은, TiN을 포함하는 PMOS 일함수 재료(140 또는 240)를 NbN으로 대체하는 것이 증가된 Vfb를 제공한다는 것을 발견하였다. 게이트 유전체(120 또는 220)가 HfO2를 포함할 때, Vfb는 정적 일함수 관점에서 +100 mV 이상, +150 mV 이상, +200 mV 이상, +225 mV 이상, +250 mV 이상, +275 mV 이상만큼 증가한다. 일부 실시예들에서, Vfb는 약 +250 ㎷만큼 증가하며, 이는 +225㎷ ± 10%를 포함한다.
[0037] 등가 산화물 두께(EOT)는 금속 게이트 스택의 특성을 제공한다. 하나 이상의 실시예들에서, 일함수 재료로서 NbN을 포함하는 금속 게이트 스택은, 일함수 재료로서 비교 TiN을 포함하는 비교 금속 게이트 스택에 비해 +0.3Å 이하인 EOT를 갖는다.
[0038] 하나 이상의 실시예들에서, NbN을 포함하는 PMOS 일함수 재료는 4.75 eV 이상의 유효 일함수를 갖는다.
[0039] 도 3을 참조하면, 본 개시내용의 다른 실시예는 금속 게이트 스택 디바이스(100)를 형성하는 방법(300)에 관한 것이다. 방법(300)은 310에서, 제1 프로세싱 챔버 내에 기판을 제공함으로써 시작된다. 320에서, 하이-κ 금속 산화물이 기판 상에 증착된다.
[0040] 하이-κ 금속 산화물의 증착 후에, 330에서, 기판은 제2 프로세싱 챔버로 이송된다. 일부 실시예들에서, 제1 프로세싱 챔버와 제2 프로세싱 챔버는 통합된다. 일부 실시예들에서, 방법(300)은 진공을 파괴하지 않으면서 또는 주변 공기에 노출되지 않으면서 수행된다. 340에서, NbN을 포함하는 PMOS 일함수 재료가 원자 층 증착에 의해 하이-κ 금속 산화물 층 상에 증착된다.
[0041] 일반적으로, 임의의 적합한 니오븀 전구체가 사용될 수 있다. 따라서, 니오븀 전구체들은 NbCl5, NbB5, NbBr5, NbI5, NbF5를 포함할 수 있다(그러나 이에 제한되지 않음). 추가적으로, 임의의 적합한 질소 소스 전구체가 사용될 수 있다. 예들은 질소 가스, 암모니아 가스, N2H2 또는 N2H4를 포함한다(그러나 이에 제한되지 않음).
[0042] 도 4를 참조하면, 본 개시내용의 다른 실시예는 금속 게이트 스택 디바이스(200)를 형성하는 방법(400)에 관한 것이다. 방법(400)은 410에서, 제1 프로세싱 챔버 내에 기판을 제공함으로써 시작된다. 420에서, 하이-κ 금속 산화물이 기판 상에 증착된다. 425에서, 예컨대, TiN을 포함하는 하이-κ 캡핑 층이 원자 층 증착에 의해 하이-κ 금속 산화물 층 상에 증착된다.
[0043] 425에서 언급된 원자 층 증착 프로세스의 경우, TiN을 증착하기 위한 예시적인 프로세스는 TiN 막을 제공하기 위해, 기판을 Ti를 포함하는 제1 전구체에, 그리고 이후에 질소 소스를 포함하는 제2 전구체에 노출시키는 단계를 포함한다. 일부 실시예들에서, 기판은 미리 결정된 막 두께를 획득하기 위해 전구체들에 반복적으로 노출된다. 일부 실시예들에서, 기판은 증착 동안 약 200℃ 내지 약 700℃의 온도로 유지된다.
[0044] 많은 전구체들이 본 발명의 범위 내에 있다. 전구체들은 주변 온도 및 압력에서 플라즈마, 가스, 액체 또는 고체일 수 있다. 그러나, ALD 챔버 내에서, 전구체들은 휘발된다. 유기 금속 화합물들 또는 착물들은 알킬들, 알콕실들, 알킬아미도들 및 아닐리드들과 같은 적어도 하나의 유기기 및 금속을 함유하는 임의의 화학 물질을 포함한다. 전구체들은 유기 금속 및 무기/할라이드 화합물들로 구성될 수 있다.
[0045] 일반적으로, 하이-κ 캡핑 층을 위해 임의의 적합한 티탄 전구체가 사용될 수 있다. 따라서, 티탄 전구체들은 TiCl4, TiBr4, TiI4, TiF4, 테트라키스디메틸아미노 티탄을 포함할 수 있다(그러나, 이에 제한되지는 않음). 추가적으로, 임의의 적합한 질소 소스 전구체가 사용될 수 있다. 예들은 질소 가스, 암모니아 가스, N2H2 또는 N2H4를 포함한다(그러나, 이에 제한되지는 않음).
[0046] 기판이 전구체들에 노출되는 순서는 변화될 수 있다. 노출들은 증착 사이클에서 반복될 수 있다. 추가로, 전구체에 대한 노출은 단일 증착 사이클 내에서 반복될 수 있다.
[0047] 하이-κ 캡핑 층의 증착 후에, 430에서, 기판은 제2 프로세싱 챔버로 이송된다. 일부 실시예들에서, 제1 프로세싱 챔버와 제2 프로세싱 챔버는 통합된다. 일부 실시예들에서, 방법(400)은 진공을 파괴하지 않거나 또는 주변 공기에 대한 노출 없이 수행된다. 440에서, NbN을 포함하는 PMOS 일함수 재료가 도 3의 340에 대해 논의된 것과 동일한 방식으로 원자 층 증착에 의해 하이-κ 캡핑 층 상에 증착된다.
[0048] 본 개시내용의 방법들은, 동일한 챔버에서 또는 하나 이상의 별개의 프로세싱 챔버들에서 수행될 수 있다. 일부 실시예들에서, 기판은 추가적인 프로세싱을 위해 제1 챔버로부터 별개의 제2 챔버로 이동된다. 기판은 제1 챔버로부터 별개의 프로세싱 챔버로 직접 이동될 수 있거나, 또는 기판은 제1 챔버로부터 하나 이상의 이송 챔버들로 이동된 다음, 별개의 프로세싱 챔버로 이동될 수 있다. 이에 따라서, 적합한 프로세싱 장치가 이송 스테이션과 연통하는 다수의 챔버들을 포함할 수 있다. 이러한 종류의 장치는 "클러스터 툴" 또는 "클러스터형 시스템" 등으로 지칭될 수 있다.
[0049] 일반적으로, 클러스터 툴은 기판 중심-발견 및 배향, 어닐링, 증착 및/또는 에칭을 포함하는 다양한 기능들을 수행하는 다수의 챔버들을 포함하는 모듈러 시스템이다. 하나 이상의 실시예들에 따르면, 클러스터 툴은 적어도 제1 챔버 및 중앙 이송 챔버를 포함한다. 중앙 이송 챔버는, 프로세싱 챔버들과 로드 락 챔버들 사이에서 그리고 이들 간에 기판들을 셔틀(shuttle)할 수 있는 로봇을 하우징할 수 있다. 이송 챔버는 통상적으로 진공 조건에서 유지되며, 하나의 챔버로부터 다른 챔버로 그리고/또는 클러스터 툴의 프론트 엔드에 포지셔닝된 로드 락 챔버로 기판들을 셔틀하기 위한 중간 스테이지를 제공한다. 본 개시내용에 대해 구성(adapt)될 수 있는 2개의 잘 알려진 클러스터 툴들은 Centura® 및 Endura®이며, 이들 둘 모두는 캘리포니아주 산타 클라라의 Applied Materials, Inc.로부터 입수가능하다. 그러나, 챔버들의 정확한 어레인지먼트(arrangement) 및 조합은 본원에서 설명되는 바와 같은 프로세스의 특정 단계들을 수행하는 목적들을 위해 변경될 수 있다. 사용될 수 있는 다른 프로세싱 챔버들은 CLD(cyclical layer deposition), ALD(atomic layer deposition), CVD(chemical vapor deposition), PVD(physical vapor deposition), 에칭, 사전-세정, 화학 물질 세정, 열 처리, 이를테면, RTP, 플라즈마 질화, 어닐링, 배향, 수산화 및 다른 기판 프로세스들을 포함한다(그러나, 이에 제한되지는 않음). 클러스터 툴 상의 챔버에서 프로세스들을 수행함으로써, 후속 막을 증착하기 전에, 산화 없이, 대기 불순물들에 의한 기판의 표면 오염이 회피될 수 있다.
[0050] 일부 실시예들에서, 제1 프로세싱 챔버 및 제2 프로세싱 챔버는 동일한 클러스터형 프로세싱 툴의 일부이다. 이에 따라서, 일부 실시예들에서, 방법은 인-시튜(in-situ) 통합 방법이다.
[0051] 일부 실시예들에서, 제1 프로세싱 챔버 및 제2 프로세싱 챔버는 상이한 프로세싱 툴들이다. 이에 따라서, 일부 실시예들에서, 방법은 엑스-시튜(ex-situ) 통합 방법이다.
[0052] 하나 이상의 실시예들에 따르면, 기판은 연속적으로 진공 또는 "로드 락" 조건들 하에 있으며, 하나의 챔버로부터 다음 챔버로 이동되고 있을 때 주변 공기에 노출되지 않는다. 따라서, 이송 챔버들은 진공 하에 있으며, 진공 압력 하에서 "펌핑 다운(pump down)"된다. 불활성 가스들이 프로세싱 챔버들 또는 이송 챔버들에 존재할 수 있다. 일부 실시예들에서, 불활성 가스는 반응물들 중 일부 또는 전부를 제거하기 위한 퍼지 가스로서 사용된다. 하나 이상의 실시예들에 따르면, 반응물들이 증착 챔버로부터 이송 챔버 및/또는 추가적인 프로세싱 챔버로 이동하는 것을 방지하기 위해, 퍼지 가스가 증착 챔버의 출구에서 주입된다. 따라서, 불활성 가스의 유동은 챔버의 출구에서 커튼을 형성한다.
[0053] 기판은 단일 기판 증착 챔버들에서 프로세싱될 수 있으며, 여기서, 단일 기판은 다른 기판이 프로세싱되기 전에 로딩, 프로세싱 및 언로딩된다. 기판은 또한, 다수의 기판이 챔버의 제1 부분 내로 개별적으로 로딩되고 챔버를 통해 이동하며 챔버의 제2 부분으로부터 언로딩되는 컨베이어 시스템과 유사한 연속적인 방식으로 프로세싱될 수 있다. 챔버 및 연관된 컨베이어 시스템의 형상은 직선 경로 또는 곡선(curved) 경로를 형성할 수 있다. 추가적으로, 프로세싱 챔버는 캐러셀(carousel)일 수 있으며, 이 캐러셀에서, 다수의 기판들은 중심 축을 중심으로 이동되고 캐러셀 경로 전반에 걸쳐 증착, 에칭, 어닐링, 및/또는 세정 프로세스들에 노출된다.
[0054] 기판은 또한, 프로세싱 동안 정지되거나 또는 회전될 수 있다. 회전하는 기판은 연속적으로 또는 이산적인 단계들로 회전될 수 있다. 예컨대, 기판은 전체 프로세스 전반에 걸쳐 회전될 수 있거나, 또는 기판은 상이한 반응성 또는 퍼지 가스들에 대한 노출들 사이에서 소량만큼 회전될 수 있다. 프로세싱 동안 (연속적으로 또는 단계적으로) 기판을 회전시키는 것은, 예컨대, 가스 유동 기하학적 구조들의 국부적인 변동성(variability)의 영향을 최소화함으로써 더 균일한 증착 또는 에칭을 생성하는 것을 도울 수 있다.
[0055] 원자 층 증착 타입 챔버들에서, 기판은 공간적으로 또는 시간적으로 분리된 프로세스들로 제1 및 제2 전구체들에 노출될 수 있다. 시간적 ALD는, 제1 전구체가 챔버 내로 유동하여 표면과 반응하는 통상적인 프로세스이다. 제1 전구체는, 제2 전구체를 유동시키기 전에, 챔버로부터 퍼징된다. 공간적 ALD에서, 제1 전구체와 제2 전구체 둘 모두는 챔버로 동시에 유동되지만, 전구체들의 혼합을 방지하는 구역이 유동들 사이에 있도록 공간적으로 분리된다. 공간적 ALD에서, 기판은 가스 분배 플레이트에 대해 이동되거나, 그 반대의 경우도 가능하다.
[0056] 실시예들에서, 방법들의 부분들 중 하나 이상이 하나의 챔버에서 발생하는 경우, 프로세스는 공간적 ALD 프로세스일 수 있다. 위에서 설명된 케미스트리들 중 하나 이상이 양립가능하지 않을 수 있지만(즉, 기판 표면 상에서의 반응 이외의 반응 및/또는 챔버 상의 증착물을 초래함), 공간 분리는 시약들이 가스상(gas phase)으로 각각에 노출되지 않는다는 것을 보장한다. 예컨대, 시간적 ALD는 증착 챔버를 퍼징하는 것을 수반한다. 그러나, 실제로는, 추가적인 시약으로 유동하기 전에, 과잉 시약을 챔버 밖으로 퍼징하는 것이 때때로 가능하지 않다. 그러므로, 챔버 내의 임의의 잔여(leftover) 시약이 반응할 수 있다. 공간 분리를 이용하면, 과잉 시약이 퍼징될 필요가 없으며, 교차-오염이 제한된다. 더욱이, 챔버를 퍼징하기 위해 많은 시간이 사용될 수 있고, 그러므로 퍼지 단계를 없앰으로써 스루풋이 증가될 수 있다.
[0057] 도 5를 참조하면, 본 개시내용의 추가적인 실시예들은 본원에서 설명되는 방법들을 실행하기 위한 프로세싱 시스템(900)에 관한 것이다. 도 5는 본 개시내용의 하나 이상의 실시예에 따른, 기판을 프로세싱하기 위해 사용될 수 있는 시스템(900)을 예시한다. 시스템(900)은 클러스터 툴로 지칭될 수 있다. 시스템(900)은 로봇(912)을 내부에 갖고 있는 중앙 이송 스테이션(910)을 포함한다. 로봇(912)은 단일 블레이드 로봇으로서 예시되지만; 당업자들은 다른 로봇(912) 구성들이 본 개시내용의 범위 내에 있음을 인식할 것이다. 로봇(912)은 중앙 이송 스테이션(910)에 연결된 챔버들 사이에서 하나 이상의 기판을 이동시키도록 구성된다.
[0058] 적어도 하나의 사전-세정/버퍼 챔버(920)가 중앙 이송 스테이션(910)에 연결된다. 사전-세정/버퍼 챔버(920)는 가열기, 라디칼 소스 또는 플라즈마 소스 중 하나 이상을 포함할 수 있다. 사전-세정/버퍼 챔버(920)는 프로세싱을 위한 웨이퍼들의 카세트 또는 개별적인 반도체 기판을 위한 홀딩 영역으로서 사용될 수 있다. 사전-세정/버퍼 챔버(920)는 사전-세정 프로세스들을 수행할 수 있거나, 또는 프로세싱을 위해 기판을 예열할 수 있거나, 또는 단순히 프로세스 시퀀스를 위한 스테이징(staging) 영역일 수 있다. 일부 실시예들에서, 중앙 이송 스테이션(910)에 연결된 2개의 사전-세정/버퍼 챔버들(920)이 있다.
[0059] 도 5에 도시된 실시예에서, 사전-세정 챔버들(920)은 팩토리 인터페이스(905)와 중앙 이송 스테이션(910) 사이의 패스 스루(pass through) 챔버들로서 작용할 수 있다. 팩토리 인터페이스(905)는 카세트로부터 사전-세정/버퍼 챔버(920)로 기판을 이동시키기 위한 하나 이상의 로봇(906)을 포함할 수 있다. 이어서, 로봇(912)은 사전-세정/버퍼 챔버(920)로부터 시스템(900) 내의 다른 챔버들로 기판을 이동시킬 수 있다.
[0060] 제1 프로세싱 챔버(930)는 중앙 이송 스테이션(910)에 연결될 수 있다. 제1 프로세싱 챔버(930)는 하이-κ 캡핑 층을 증착하기 위한 원자 층 증착 챔버로서 구성될 수 있고, 제1 프로세싱 챔버(930)에 반응성 가스들의 하나 이상의 유동들을 제공하기 위해 하나 이상의 반응성 가스 소스들과 유체 연통할 수 있다. 기판은 격리 밸브(914)를 통과하는 로봇(912)에 의해 프로세싱 챔버(930)로 그리고 프로세싱 챔버(930)로부터 이동될 수 있다.
[0061] 프로세싱 챔버(940)가 또한, 중앙 이송 스테이션(910)에 연결될 수 있다. 일부 실시예들에서, 프로세싱 챔버(940)는 PMOS 일함수 재료를 증착하기 위한 원자 층 증착 챔버를 포함하고, 프로세싱 챔버(940)에 반응성 가스의 유동들을 제공하기 위해 하나 이상의 반응성 가스 소스들과 유체 연통한다. 기판은 격리 밸브(914)를 통과하는 로봇(912)에 의해 프로세싱 챔버(940)로 그리고 프로세싱 챔버(940)로부터 이동될 수 있다.
[0062] 일부 실시예들에서, 프로세싱 챔버(960)는 중앙 이송 스테이션(910)에 연결되고, 게이트 전극 증착 챔버로서 작용하도록 구성된다. 프로세싱 챔버(960)는 하나 이상의 상이한 에피택셜 성장 프로세스들을 수행하도록 구성될 수 있다.
[0063] 일부 실시예들에서, 프로세싱 챔버들(930, 940, 및 960) 각각은 프로세싱 방법의 상이한 부분들을 수행하도록 구성된다. 예컨대, 프로세싱 챔버(930)는 하이-κ 캡핑 층 증착 프로세스를 수행하도록 구성될 수 있고, 프로세싱 챔버(940)는 PMOS 일함수 재료 증착 프로세스를 수행하도록 구성될 수 있으며, 프로세싱 챔버(960)는 게이트 전극 증착 프로세스를 수행하도록 구성될 수 있다. 당업자는, 툴 상의 개별적인 프로세싱 챔버의 수 및 어레인지먼트가 변화될 수 있고, 도 5에 예시된 실시예가 단지 하나의 가능한 구성을 나타낸다는 것을 인식할 것이다.
[0064] 일부 실시예들에서, 프로세싱 시스템(900)은 하나 이상의 계측 스테이션들을 포함한다. 예컨대, 계측 스테이션들은 사전-세정/버퍼 챔버(920) 내에, 중앙 이송 스테이션 (910) 내에, 또는 개별적인 프로세싱 챔버들 중 임의의 프로세싱 챔버 내에 위치될 수 있다. 계측 스테이션은, 기판을 산화 환경에 노출시키지 않고 리세스의 거리가 측정될 수 있게 하는, 시스템(900) 내의 임의의 포지션일 수 있다.
[0065] 적어도 하나의 제어기(950)는 중앙 이송 스테이션(910), 사전-세정/버퍼 챔버(920), 프로세싱 챔버들(930, 940, 또는 960) 중 하나 이상에 커플링된다. 일부 실시예들에서, 개별적인 챔버들 또는 스테이션들에 연결된 하나 초과의 제어기(950)가 있으며, 1차 제어 프로세서가 시스템(900)을 제어하기 위해 별개의 프로세서들 각각에 커플링된다. 제어기(950)는 다양한 챔버들 및 서브-프로세서들을 제어하기 위해 산업 현장에서 사용될 수 있는 임의의 형태의 범용 컴퓨터 프로세서, 마이크로제어기, 마이크로프로세서 등 중 하나일 수 있다.
[0066] 적어도 하나의 제어기(950)는 프로세서(952), 프로세서(952)에 커플링된 메모리(954), 프로세서(952)에 커플링된 입력/출력 디바이스들(956), 및 상이한 전자 컴포넌트들 사이의 통신을 위한 지원 회로들(958)을 가질 수 있다. 메모리(954)는 일시적 메모리(예컨대, 랜덤 액세스 메모리) 및 비-일시적 메모리(예컨대, 저장소) 중 하나 이상을 포함할 수 있다.
[0067] 프로세서의 메모리(954) 또는 컴퓨터-판독가능 매체는 RAM(random access memory), ROM(read-only memory), 플로피 디스크, 하드 디스크, 또는 로컬 또는 원격인 임의의 다른 형태의 디지털 저장소와 같은 용이하게 이용가능한 메모리 중 하나 이상일 수 있다. 메모리(954)는 시스템(900)의 파라미터들 및 컴포넌트들을 제어하기 위해 프로세서(952)에 의해 동작가능한 명령 세트를 유지할 수 있다. 지원 회로들(958)은 통상적인 방식으로 프로세서를 지원하기 위해 프로세서(952)에 커플링된다. 회로들은 예컨대, 캐시, 전력 공급부들, 클록 회로들, 입력/출력 회로부, 서브시스템들 등을 포함할 수 있다.
[0068] 프로세스들은 일반적으로, 프로세서에 의해 실행될 때, 프로세스 챔버로 하여금 본 개시내용의 프로세스들을 수행하게 하는 소프트웨어 루틴으로서 메모리에 저장될 수 있다. 소프트웨어 루틴은 또한, 프로세서에 의해 제어되는 하드웨어로부터 원격으로 위치된 제2 프로세서(미도시)에 의해 실행 및/또는 저장될 수 있다. 본 개시내용의 방법 중 일부 또는 전부는 또한 하드웨어로 수행될 수 있다. 따라서, 프로세스는 소프트웨어로 구현되어 컴퓨터 시스템을 사용하여 실행되거나, 예컨대, 주문형 집적 회로 또는 다른 타입의 하드웨어 구현으로서 하드웨어로 구현되거나, 또는 소프트웨어와 하드웨어의 조합으로서 구현될 수 있다. 소프트웨어 루틴은, 프로세서에 의해 실행될 때, 범용 컴퓨터를, 프로세스들이 수행되도록 챔버 동작을 제어하는 특수 목적 컴퓨터(제어기)로 변환한다.
[0069] 일부 실시예들에서, 제어기(950)는 방법을 수행하기 위해 개별적인 프로세스들 또는 서브-프로세스들을 실행하기 위한 하나 이상의 구성들을 갖는다. 제어기(950)는, 방법들의 기능들을 수행하기 위해 중간 컴포넌트들에 연결되고 이러한 중간 컴포넌트들을 동작시키도록 구성될 수 있다. 예컨대, 제어기(950)는 가스 밸브들, 액추에이터들, 모터들, 슬릿 밸브들, 진공 제어부 등 중 하나 이상에 연결될 수 있고 이를 제어하도록 구성될 수 있다.
[0070] 일부 실시예들의 제어기(950)는, 복수의 프로세싱 챔버들과 계측 스테이션 사이에서 로봇으로 기판을 이동시키기 위한 구성; 시스템으로부터 기판들을 언로딩 및/또는 로딩하기 위한 구성; TiN 또는 TiSiN을 포함하는 하이-κ 캡핑 층을 증착하기 위한 구성; NbN을 포함하는 PMOS 일함수 재료를 증착하기 위한 구성; 및/또는 게이트 전극을 증착하기 위한 구성으로부터 선택되는 하나 이상의 구성들을 갖는다.
[0071] 본 명세서 전반에 걸쳐 "일 실시예", "특정 실시예들", "하나 이상의 실시예들" 또는 "실시예"에 대한 언급은, 실시예와 관련하여 설명된 특정 특징, 구조, 재료 또는 특성이 본 개시내용의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 위치들에서 "하나 이상의 실시예들에서", "특정 실시예들에서", "일 실시예에서" 또는 "실시예에서"와 같은 문구들의 출현들이 반드시 본 개시내용의 동일한 실시예를 지칭하는 것은 아니다. 더욱이, 특정 특징들, 구조들, 재료들 또는 특성들은 하나 이상의 실시예들에서 임의의 적절한 방식으로 조합될 수 있다.
[0072] 본원의 개시내용이 특정 실시예들을 참조하여 설명되었지만, 당업자들은, 설명된 실시예들이 단지 본 개시내용의 원리들 및 애플리케이션들을 예시한다는 것을 이해할 것이다. 본 개시내용의 사상 및 범위를 벗어나지 않으면서 본 개시내용의 방법 및 장치에 대해 다양한 수정들 및 변형들이 행해질 수 있다는 것이 당업자들에게 자명할 것이다. 따라서, 본 개시내용은 첨부된 청구항들 및 이들의 등가물들의 범위 내에 있는 수정들 및 변형들을 포함할 수 있다.

Claims (20)

  1. 금속 게이트 스택으로서,
    상기 금속 게이트 스택은 하이-κ 금속 산화물 층 위의 그리고 게이트 전극 아래의 포지티브 금속 산화물 반도체(PMOS) 일함수 재료를 포함하고, 상기 PMOS 일함수 재료는 NbN을 포함하고, 상기 금속 게이트 스택은, TiN을 포함하는 비교 PMOS 일함수 재료를 포함하는 금속 게이트 스택에 비해 개선된 플랫밴드 전압(Vfb)을 갖는, 금속 게이트 스택.
  2. 제1항에 있어서, 상기 Vfb가 +100 mV 이상 내지 +300 mV 이하만큼 개선되는, 금속 게이트 스택.
  3. 제1항에 있어서, 상기 PMOS 일함수 재료가 5Å 이상 내지 50Å 이하의 범위의 두께를 갖는, 금속 게이트 스택.
  4. 제1항에 있어서, 상기 NbN을 포함하는 금속 게이트 스택의 등가 산화물 두께(EOT) 증가가 상기 비교 TiN을 포함하는 금속 게이트 스택에 비해 +0.3Å 이하인, 금속 게이트 스택.
  5. 제1항에 있어서, 상기 NbN을 포함하는 PMOS 일함수 재료가 전이 금속 니오븀 질화물 재료들을 배제하는, 금속 게이트 스택.
  6. 금속 게이트 스택으로서, 상기 금속 게이트 스택은,
    하이-κ 금속 산화물 층;
    상기 하이-κ 금속 산화물 층 위의 포지티브 금속 산화물 반도체(PMOS) 일함수 재료 ― 상기 PMOS 일함수 재료는 NbN을 포함하고, 5Å 이상 내지 50Å 이하의 범위의 두께를 포함함 ―; 및
    상기 PMOS 일함수 재료 위의 게이트 전극을 포함하며,
    상기 NbN을 포함하는 PMOS 일함수 재료는 4.75 eV 이상의 유효 일함수를 갖는, 금속 게이트 스택.
  7. 제6항에 있어서, 상기 PMOS 일함수 재료가 전이 금속 니오븀 질화물 재료들을 배제하는, 금속 게이트 스택.
  8. 제6항에 있어서, 상기 하이-κ 금속 산화물 층이 HfO2를 포함하고, 상기 게이트 전극이 TiAl을 포함하는 제1 층 및 TiN을 포함하는 제2 층을 포함하는, 금속 게이트 스택.
  9. 제6항에 있어서, 상기 하이-κ 금속 산화물 층 상의 하이-κ 캡핑 층을 더 포함하는, 금속 게이트 스택.
  10. 제9항에 있어서, 상기 하이-κ 캡핑 층이 TiN을 포함하는, 금속 게이트 스택.
  11. 제6항에 있어서, 상기 금속 게이트 스택이, TiN을 포함하는 비교 PMOS 일함수 재료를 포함하는 금속 게이트 스택에 비해 약 +100 mV 이상 내지 300 mV 이하의 범위에서 개선된 플랫밴드 전압(Vfb), 및/또는 상기 비교 TiN을 포함하는 금속 게이트 스택에 비해 +0.3Å 이하의 등가 산화물 두께(EOT) 증가를 갖는, 금속 게이트 스택.
  12. 금속 게이트 스택을 제조하는 방법으로서, 상기 방법은,
    제1 프로세싱 챔버 내에서 기판 상에 하이-κ 금속 산화물 층을 증착하는 단계;
    상기 기판을 제2 프로세싱 챔버로 이송하는 단계;
    상기 기판 상에, 원자 층 증착에 의해, 5Å 이상 내지 50Å 이하의 범위의 두께로 NbN을 포함하는 포지티브 금속 산화물 반도체(PMOS) 일함수 재료를 증착하는 단계; 및
    상기 기판 상에 게이트 전극을 증착하는 단계를 포함하는, 방법.
  13. 제12항에 있어서, 상기 PMOS 일함수 재료가 전이 금속 니오븀 질화물 재료들을 배제하는, 방법.
  14. 제12항에 있어서, 상기 하이-κ 금속 산화물 층이 HfO2를 포함하는, 방법.
  15. 제12항에 있어서, 상기 하이-κ 금속 산화물 층 상에 하이-κ 캡핑 층을 증착하는 단계를 포함하는, 방법.
  16. 제14항에 있어서, 상기 하이-κ 캡핑 층이 TiN을 포함하는, 방법.
  17. 제12항에 있어서, 상기 기판 상에 상기 하이-κ 금속 산화물 층을 증착하기 전에 상기 기판의 표면을 산화시키는 단계를 포함하는, 방법.
  18. 제12항에 있어서, 원자 층 증착에 의해 상기 PMOS 일함수 재료를 증착하는 단계가 300℃ 내지 500℃의 범위의 기판 온도에서 발생하는, 방법.
  19. 제12항에 있어서, 상기 제1 프로세싱 챔버 및 상기 제2 프로세싱 챔버가 동일한 프로세싱 툴의 일부인, 방법.
  20. 제12항에 있어서, 상기 제1 프로세싱 챔버 및 상기 제2 프로세싱 챔버가 상이한 프로세싱 툴들인, 방법.
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