KR102668031B1 - 나노와이어 소자를 형성하기 위한 방법 - Google Patents

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Abstract

나노와이어 소자를 형성하는 방법은, 수직형 스페이서 사이에 나노와이어를 포함하는 기판을 제공하는 단계; 수직형 스페이서에 비해, 나노와이어 상에 하이-k 막을 선택적으로 증착하는 단계; 및 수직형 스페이서에 비해, 하이-k 막 상에 금속-함유 게이트 전극층을 선택적으로 증착하는 단계를 포함한다. 방법은, 하이-k 막을 선택적으로 증착하는 단계 전에, 수직형 스페이서 상에 유전체 재료를 선택적으로 증착하는 단계를 더 포함할 수 있으며, 유전체 재료는 하이-k 막보다 더 낮은 유전상수를 갖는다.

Description

나노와이어 소자를 형성하기 위한 방법
관련 출원에 대한 상호 참조
본 출원은 2018년 6월 22일자로 출원된 "3D 집적을 위한 첨단 게이트 적층물을 형성하기 위한 방법"이라는 명칭의 미국 가특허출원 제62/688,906호에 대한 우선권을 주장하며, 이의 개시물은 그 전체가 참조로 본원에 명시적으로 포함된다. 본 출원은 2018년 6월 26일자로 출원된 "3D 집적을 위한 첨단 게이트 적층물을 형성하기 위한 방법"이라는 명칭의 미국 가특허출원 제62/690,331호에 대한 우선권을 주장하며, 이의 개시물은 그 전체가 참조로 본원에 명시적으로 포함된다.
본 발명은 반도체 제조 및 반도체 소자의 분야에 관한 것으로서, 보다 구체적으로는, 집적회로를 위한 나노와이어 소자(nanowire device)를 형성하기 위한 방법에 관한 것이다.
반도체 산업은, 성능을 높이고 소자 밀도를 증가시키기 위해 소자 형상부(feature) 크기를 비례 축소(scaling)/감소시키는 것에 의존해 왔다. 비례 축소로 인한 지속적인 소자 성능 개선에 따라, 절연체 상의 반도체(예를 들어, 실리콘 온 절연체(silicon on insulator: SOI) 및 게르마늄 온 절연체(germanium on insulator: GeOI), 90 nm 노드의 이동도(mobility)를 개선하기 위한 SiGe, SiC와 같은 스트레스 인자(stressor), 소스 및 드레인의 에피택셜(epitaxial) 재성장(상승된 소스 및 드레인), 45 nm 노드의 하이-k(high-k) 금속 게이트(HKMG), 22 nm 노드의 FinFET 및 트라이게이트(trigate)와 같은 3D 구조물과 같은, 고유한 기술이 도입되었다.
그러나, 소자 성능 및 우수한 쇼트 채널(short channel) 제어를 유지하는 것은 14 nm 기술 노드를 넘어서는 매우 어려운 일이다. 새로운 재료(예를 들어, III-V 반도체, Ge, SiGe, 그래핀, MoS2, WS2, MoSe2, 및 WS2) 및 새로운 집적 방식(예를 들어, 나노와이어)이 필요하다. 나노와이어 소자는 형상부 크기의 비례 축소, 우수한 쇼트 채널 제어, 및 소자 이동도의 향상을 제공하므로, 소자 속도가 향상된다.
나노와이어 소자를 형성하기 위한 방법이 제공된다. 방법은, 수직형 스페이서(vertical spacer) 사이에 나노와이어를 포함하는 기판을 제공하는 단계; 수직형 스페이서에 비해, 나노와이어 상에 하이-k 막을 선택적으로 증착하는 단계; 및 수직형 스페이서에 비해, 하이-k 막 상에 금속-함유 게이트 전극층을 선택적으로 증착하는 단계를 포함한다. 방법은, 하이-k 막을 선택적으로 증착하는 단계 전에, 수직형 스페이서 상에 유전체 재료를 선택적으로 증착하는 단계를 더 포함할 수 있으며, 유전체 재료는 하이-k 막보다 더 낮은 유전상수를 갖는다.
본 발명의 보다 완전한 이해 및 이의 수반되는 많은 이점은 이하의 상세한 설명을 참조하여 첨부된 도면과 관련하여 고려될 때 더 잘 이해되기 때문에 용이하게 달성될 것이며, 첨부된 도면으로서:
도 1a 내지 도 1j는 본 발명의 일 실시형태에 따라, 부분적으로 제조된 나노와이어 소자의 형성을 단면도를 통해 개략적으로 도시한다;
도 2는 본 발명의 일 실시형태에 따라, 부분적으로 제조된 나노와이어 소자를 단면도를 통해 개략적으로 도시한다;
도 3은 본 발명의 일 실시형태에 따라, 부분적으로 제조된 나노와이어 소자를 단면도를 통해 개략적으로 도시한다.
도 1a 내지 도 1j는 본 발명의 일 실시형태에 따라, 부분적으로 제조된 나노와이어 소자의 형성을 단면도를 통해 개략적으로 도시한다. 도 1a 및 도 1b는 기판(100) 상에 형성된 간략화된 나노와이어 구조물(10/11)의 단면도를 개략적으로 도시하며, 나노와이어 구조물(10/11)은, 수직형 스페이서(104/106), 및 수직형 스페이서(104/106) 사이에 수직으로 적층된 나노와이어(102/103)를 포함한다. 다른 실시형태에 따라, 나노와이어(102/103)는 동일한 수직면에 있을 수 있다. 기판(100)은 예를 들어, 200 mm Si 웨이퍼, 300 mm Si 웨이퍼, 또는 더 대형 Si 웨이퍼일 수 있다. 수직형 스페이서(104)는, 약 7 미만의 유전상수(k)를 갖는 유전체 재료(예를 들어, 약 2.8 내지 3.5의 유전상수(k)를 갖는 SiCOH 재료)를 포함할 수 있다. 다른 실시예에서, 수직형 스페이서(104)는, 에어갭(airgap) 스페이서를 포함할 수 있다. 일 실시예에서, 수직형 스페이서(106)는 SiO2 재료를 포함할 수 있다. 3개의 나노와이어(102/103)만이 나노와이어 구조물(10/11)에 도시되지만, 본 발명의 실시형태는 임의의 수의 나노와이어를 포함할 수 있다.
나노와이어(102)는 에피택셜 Si 재료를 포함할 수 있으며, 나노와이어 구조물(10)은 기판(100) 상에 N형 금속 산화물 반도체(NMOS) 소자를 형성할 수 있다. 또한, 나노와이어(103)는 에피택셜 SiGe 재료를 포함할 수 있으며, 나노와이어 구조물(11)은 기판(100) 상에 P형 금속 산화물 반도체(PMOS) 소자를 형성할 수 있다. 다른 실시예에서, 나노와이어(102/103)는 수직으로 오프셋된 나노와이어 구조물로 통합되어, NMOS 소자 및 PMOS 소자 둘 모두를 형성할 수 있다. 나노와이어(102/103) 위의 더미(dummy) 게이트(도시되지 않음)를 제거하고, 나노와이어(102/103) 사이의 에피택셜 층을 제거함으로써, 부분적으로 제조된 나노와이어 구조물(10/11)이 형성될 수 있다. 나노와이어(102/103) 사이에 개구부(140/141)를 형성하는 선택적 등방성 에칭 공정을 사용하여, 제거가 수행될 수 있다.
도 1c 및 도 1d는 본 발명의 일 실시형태에 따라, 나노와이어 구조물(10/11)의 선택적인 공정을 도시한다. 공정은, 나노와이어(102/103) 상에 SiO2 층(108/109)을 형성하기 위해, 나노와이어(102/103)의 표면을 산화시키는 등방성 산화 플라즈마에 나노와이어 구조물(10/11)을 노출시키는 단계를 포함한다. 등방성 산화 플라즈마로의 노출은, 산소 및 수소를 포함하는 공정 가스의 마이크로파 플라즈마 여기(excitation)를 사용하여 수행될 수 있다. 일 실시예에서, 공정 가스는 O2 가스 및 H2 가스를 포함할 수 있다. 마이크로파 플라즈마 여기는, 일본 아카사카의 Tokyo Electron Limited로부터 입수 가능한 RLSATM 마이크로파 플라즈마 시스템에 의해 공급될 수 있다. 대안적으로, 산화 분위기에서 고온 및 고압 응축 열처리를 사용하여, SiO2 층(108/109)이 형성될 수 있다.
그 후에, 나노와이어(102/103)로부터 SiO2 층(108/109)이 제거될 수 있다. 이는 도 1e 및 도 1f에 개략적으로 도시된다. SiO2 층(108/109)의 형성 및 후속적인 제거에 따라, 나노와이어(102/103)의 표면으로부터 결함이 제거되고, 나노와이어(102/103)가 또한 둥글게 된다. 또한, SiO2 층(109)의 제거는 SiGe 나노와이어(103)의 외측 표면 근처에서 Ge 함량을 증가시킨다. SiO2 제거는 등방성 에칭 공정(예를 들어, 화학적 산화물 제거(COR) 공정)을 사용하여 수행될 수 있다. 예를 들어, COR 공정은, HF 가스 및 NH3 가스의 순차적인 또는 동시적인 노출 후에, HF 가스 및 NH3 가스와 SiO2의 반응으로부터의 반응 생성물을 탈착시키는 열처리에 의해 수행될 수 있다. 일 실시예에서, COR 공정은, 일본 아카사카의 Tokyo Electron Limited로부터 입수 가능한 Certas WINGTM(높은 처리량 가스 플라즈마 없는(plasma-free) 화학 에칭 시스템)으로 수행될 수 있다.
일 실시예에서, SiO2 제거 및 후속적인 추가 공정은, 나노와이어 구조물(10/11)의 재-산화를 방지하기 위해 진공 공정 도구 플랫폼에 통합될 수 있다. 다른 실시예에서, 나노와이어 구조물(10/11)을 희석 HF(DHF) 배스(bath)에 침지시킨 후에, 나노와이어 구조물(10/11)의 재-산화를 방지하기 위해 진공 공정 도구에 기판(100)을 신속하게 배치함으로써, SiO2 제거가 수행될 수 있다.
이제 도 1g 및 도 1h를 참조하면, 나노와이어 구조물(10/11)의 추가적인 공정이 개략적으로 도시되며, 나노와이어(102/103) 상에 하이-k 막(110/111)이 선택적으로 증착된다. 선택적인 하이-k 증착은, 수직형 스페이서(104) 상의 증착을 차단함으로써 수행될 수 있다. 일 실시예에서, 자기 조립 단분자층(self-assembled monolayer: SAM)이 수직형 스페이서(104)의 표면 상에 선택적으로 흡착될 수 있으며, 그 후에, 수직형 스페이서(104) 상의 SAM의 차단 효과로 인해, 하이-k 막(110/111)이 나노와이어(102/103) 상에 선택적으로 증착될 수 있다.
기판 상에 SAM을 형성할 수 있는 분자를 포함하는 반응물 가스로 나노와이어 구조물(10/11)을 처리함으로써, 수직형 스페이서(104) 상에 SAM이 선택적으로 흡착될 수 있다. SAM은, 흡착에 의해 기판 표면 상에 자발적으로 형성되고 다소 넓은 정렬 영역으로 구성되는 분자 조립체이다. SAM은 헤드기(head group), 테일기(tail group), 및 기능성 말단기를 갖는 분자를 포함할 수 있으며, 실온 또는 실온 초과에서 기상(vapor phase)으로부터 기판 상으로의 헤드기의 화학 흡착 후에, 테일기의 느린 유기적 구성이 후속됨으로써, SAM이 생성된다. 초기에는, 표면 상의 작은 분자 밀도에서, 흡착물질 분자가 무질서 분자 질량을 형성하거나, 정렬된 2차원 "가로 놓인 상(lying down phase)"을 형성하며, 더 높은 분자 커버리지에서, 수 분 내지 수 시간의 기간에 걸쳐서, 기판 표면 상에 3차원 결정질 또는 반결정질 구조물을 형성하기 시작한다. 헤드기는 기판 상에서 함께 회합하는 반면에, 테일기는 기판으로부터 이격되어 회합한다.
일 실시형태에 따라, SAM을 형성하는 분자의 헤드기는 티올, 실란, 또는 포스포네이트를 포함할 수 있다. 실란의 실시예는, C, H, Cl, F, 및 Si 원자, 또는 C, H, Cl, 및 Si 원자를 포함하는 분자를 포함한다. 분자의 제한적이지 않은 실시예는, 퍼플루오로데실트리클로로실란(CF3(CF2)7CH2CH2SiCl3), 퍼플루오로데칸티올(CF3(CF2)7CH2CH2SH), 클로로데실디메틸실란(CH3(CH2)8CH2Si(CH3)2Cl), 및 tert부틸(클로로)디메틸실란((CH3)3CSi(CH3)2Cl))을 포함한다. 실란의 다른 실시예는, C, H, 및 Si 원자를 포함하는 알킬 실란을 포함한다.
하이-k 막(110/111)은, 하나 이상의 금속계 산화물(예를 들어, HfO2, ZrO2, TiO2, Al2O3, 또는 이들의 조합물)을 포함할 수 있다. 일부 실시예에서, 하이-k 막(108/109)은, 기상 증착, 예를 들어 화학 기상 증착(CVD) 또는 원자층 증착(ALD)에 의해 증착될 수 있다. 교호하는 복수의 증착 및 어닐링 단계를 포함하는 기상 증착에 의해, 고품질의 하이-k 막이 형성될 수 있다. 하이-k 막(110/111)의 증착 동안, 또는 후속 어닐링 동안, Si 나노와이어(102)로부터 하이-k 막(110)으로 Si이 확산될 수 있고, SiGe 나노와이어로부터 하이-k 막(111)으로 Ge이 확산될 수 있다.
하이-k 막(110/111)의 증착 후에, 하이-k 막(110/111)과 나노와이어(102/103)의 계면에 얇은 산화 계면층을 형성하는 등방성 산화 플라즈마에 나노와이어 구조물(10/11)이 선택적으로 노출될 수 있다. 하이-k 막(110/111)의 손상을 방지하도록, 그리고 나노와이어 구조물(10/11)의 다른 재료를 산화시키지 않고 산화 계면층만을 형성하도록, 플라즈마 공정 조건이 최적화될 수 있다. 일 실시형태에 따라, 등방성 산화 플라즈마로의 노출은, 산소 및 수소를 포함하는 공정 가스의 마이크로파 플라즈마 여기를 사용하여 수행될 수 있다. 일 실시예에서, 공정 가스는 O2 가스 및 H2 가스를 포함할 수 있다. 마이크로파 플라즈마 여기는, 일본 아카사카의 Tokyo Electron Limited로부터 입수 가능한 RLSATM 마이크로파 플라즈마 시스템에 의해 공급될 수 있다. 어닐링 및 등방성 플라즈마 노출 단계는 누설 전류를 감소시키고, 하이-k 막(110/111)의 등량 산화물(EOT)을 환원시킨다.
일 실시형태에 따라, 하이-k 막(110) 상에 제1 금속-함유 게이트 전극막(112)을 선택적으로 증착하고, 하이-k 막(111) 상에 제2 금속-함유 게이트 전극막(113)을 선택적으로 증착함으로써, 도 1g 및 도 1h의 기판(100)이 추가적으로 처리될 수 있다. 일 실시예에서, 제1 및 제2 금속-함유 게이트 전극막(112/113)은, 나노와이어(102/103) 사이의 개구부(140/141)의 잔여 체적을 완전히 충전할 수 있다. 이는 도 1i 및 도 1j에 개략적으로 도시된다. 일 실시예에서, 제1 금속-함유 게이트 전극막(112)은, Si 나노와이어(102)를 포함하는 NMOS 소자를 위한 TiSiN, TiAlC, Ti-풍부 TiN, W, WNx, Mo, 또는 Pt을 포함할 수 있으며, 제2 금속-함유 게이트 전극막(113)은, SiGe 나노와이어(103)를 포함하는 PMOS 소자를 위한 TiN, TiON, Ru, W, WNx, Mo, 또는 Pt을 포함할 수 있다. Ti-풍부 TiN은 통상적인 TiN 재료보다 더 많은 Ti 함량을 가질 수 있다. 마스크 층의 사용을 포함하는 통상적인 리소그래피 및 에칭 방법을 사용하여, 선택적 증착이 수행될 수 있다. 또한, 선택적 증착은, 도 1g 및 도 1h를 참조하여 설명된 바와 같은 SAM을 사용하여, 수직형 스페이서(104) 상의 제1 및 제2 금속-함유 게이트 전극막(112/113)의 증착을 차단하는 단계를 더 포함할 수 있다.
일 실시형태에 따라, 금속-함유 게이트 전극막(112/113)을 증착하는 단계 전에, 하이-k 막(110/111) 상에 유전체 임계 전압 조정층을 선택적으로 증착함으로써, 도 1g 및 도 1h의 기판(100)이 추가적으로 처리될 수 있다. 대안적으로, 유전체 임계 전압 조정층은 하이-k 막(110/111) 전에 증착될 수 있다. 유전체 임계 전압 조정층은, 나노와이어 구조물(10/11)의 임계 전압(Vt)을 조정하기 위해 사용될 수 있다. 일 실시예에서, 유전체 임계 전압 조정층은, SiGe 나노와이어(103)를 포함하는 PMOS 소자를 위한 La2O3 또는 Y2O3를 포함할 수 있으며, Si 나노와이어(102)를 포함하는 NMOS 소자를 위한 Al2O3를 포함할 수 있다. 또한, Vt를 조절하기 위해, 강유전체 재료(예를 들어, HfYOx, 여기서 Y는 Zr, Al, La, Y, Si, 또는 Si임)가 하이-k 막(110/111)에 첨가될 수 있다. 일 실시예에서, 하이-k 막(110/111)의 증착을 중단하고, 유전체 임계 전압 조정층을 증착한 다음, 하이-k 막(1110/111)의 증착을 재개함으로써, 유전체 임계 전압 조정층이 하이-k 막(110/111)과 혼합될 수 있다. 다른 실시예에서, 유전체 임계 전압 조정층의 두께를 가변시킴으로써, 유전체 임계 전압 조정층을 어닐링하여 하이-k 막(110/111)으로의 확산을 촉진시킴으로써, 또는 둘 모두에 의해, Vt가 또한 조절될 수 있다. 유전체 임계 전압 조정층의 선택적 증착은, 마스크 층의 사용을 포함하는 통상적인 리소그래피 및 에칭 방법을 사용하여 수행될 수 있다. 또한, 선택적 증착은, 도 1g 및 도 1h를 참조하여 설명된 바와 같은 SAM을 사용하여, 수직형 스페이서(104) 상의 유전체 임계 전압 조정층의 증착을 차단하는 단계를 더 포함할 수 있다. 그 후에, 유전체 임계 전압 조정층 상에 금속-함유 게이트 전극막(112/113)을 선택적으로 증착함으로써, 나노와이어 구조물(10)이 추가적으로 처리될 수 있다. 다른 실시형태에 따라, 제1 및 제2 금속-함유 게이트 전극막(112/113)을 도핑함으로써, 제1 및 제2 금속-함유 게이트 전극막(112/113)에 대해 상이한 두께를 사용함으로써, 또는 둘 모두에 의해, 나노와이어 구조물(10/11)의 Vt가 조정될 수 있다.
도 2는 본 발명의 일 실시형태에 따라, 부분적으로 제조된 나노와이어 소자를 단면도를 통해 개략적으로 도시한다. 나노와이어 구조물(20)은 도 1i의 나노와이어 구조물(10)과 유사하며, 수직형 스페이서(204/206), 및 수직형 스페이서(204/206) 사이에 수직으로 적층된 나노와이어(202)를 포함한다. 수직형 스페이서(204)는 유전체 재료(예를 들어, SiCOH 재료)를 포함할 수 있다. 3개의 나노와이어(202)만이 나노와이어 구조물(20)에 도시되지만, 본 발명의 실시형태는 임의의 수의 나노와이어를 포함할 수 있다. 나노와이어(202)는 에피택셜 Si 재료를 포함할 수 있으며, 나노와이어 구조물(20)은 기판(100) 상에 NMOS 소자를 형성할 수 있다. 대안적으로, 나노와이어(202)는 에피택셜 SiGe 재료를 포함할 수 있으며, 나노와이어 구조물(20)은 기판(200) 상에 PMOS 소자를 형성할 수 있다.
나노와이어 구조물(20)은, 수직형 스페이서(204) 상에 선택적으로 증착된 유전체 막(207), 나노와이어(202) 상의 하이-k 막(210), 하이-k 막(210) 상의 금속-함유 게이트 전극막(212), 및 금속 게이트(209)를 더 포함한다. 유전체 막(207)의 선택적 증착은, 하이-k 막(210)의 증착 전에, 제조 공정 동안 언제든지 수행될 수 있다. 유전체 막(207)(예를 들어, SiOx, 여기서 x ≤ 2)은 하이-k 막(210)보다 더 낮은 유전상수(k)를 가지며, 이에 따라, 나노와이어 구조물(20)의 게이트-대-드레인 커패시턴스를 제어할 수 있다(감소시킬 수 있다). 이는 도 1i의 나노와이어 구조물(10)과 대조적이며, 도 1i의 나노와이어 구조물(10)에서는, 그러한 유전체 막이 없고, 하이-k 막(110) 및 제1 금속-함유 게이트 전극막(112)이 개구부(140)의 나노와이어(102)의 둘레에 선택적으로 증착됨으로써, 나노와이어 구조물(20)보다 더 높은 게이트-대-드레인 커패시턴스를 야기한다. 이는 나노와이어 구조물의 둘레에 그리고 수직형 스페이서(204)의 표면 상에 하이-k 막이 비-선택적으로 증착되는 나노와이어 구조물과도 대조적이다. 또한, 도 2에서, 수직형 스페이서(204) 상의 유전체 막(207)의 선택적 증착은, 나노와이어(202) 상의 하이-k 막(210)의 선택적 증착, 그리고 하이-k 막(210) 상의 금속-함유 게이트 전극막(212)의 선택적 증착에 영향을 주지 않는다.
게이트-대-드레인 커패시턴스를 제어하기 위한 수직형 스페이서 상의 유전체 막(207)의 선택적 증착은, 수직형 스페이서(204)의 두께를 증가시켜야 하는 요건을 대체할 수 있다. 수직형 스페이서(204)의 두께를 증가시키는 것은 표준 셀의 접촉 폴리 피치(CPP)의 증가를 유발할 수 있거나, CPP가 유지되어야 하는 경우, 게이트 길이 또는 접촉 면적의 감소를 유발할 수 있다. 이러한 효과는 모두 쇼트 채널 효과 및 접촉 저항에 부정적인 영향을 줄 수 있으므로, 일부 소자에서 문제가 될 수 있다. 또한, 수직형 스페이서(204)의 두께를 증가시킴으로써, 소스와 게이트 사이를 통과하는 채널의 길이가 추가로 연장되고, 이는 성능 저하를 유발할 수 있는 반면에, 수직형 스페이서(204) 상에 유전체 막(207)을 선택적으로 위치시킴으로써, 얇은 수직형 스페이서(204)를 사용할 수 있으며, 소스와 게이트 사이의 거리를 최소로 유지할 수 있다.
도 3은 본 발명의 일 실시형태에 따라, 부분적으로 제조된 나노와이어 소자를 단면도를 통해 개략적으로 도시한다. 나노와이어 구조물(30)은 도 2의 나노와이어 구조물(20)과 유사하지만, 나노와이어(202) 상의 하이-k 막(210), 및 하이-k 막(210) 상의 금속-함유 게이트 전극막(212)의 증착 후에, 나노와이어(202) 위에 증착되는 유전체 막(211)으로 유전체 막(207)이 대체된다. 이에 따라, 유전체 막(211)은 유전체 막(207)보다 더 두꺼워질 수 있으며, 이는 전자가 나노와이어(202) 둘레의 공간을 차지하지 않기 때문이다. 이에 따라, 게이트-대-드레인 커패시턴스를 추가로 크게 감소시킬 수 있다.
나노와이어 소자를 형성하기 위한 방법에 대한 복수의 실시형태가 설명되었다. 본 발명의 실시형태의 전술한 설명은 예시 및 설명의 목적을 위해 제시되었다. 개시된 정확한 형태로 본 발명을 제한하거나 총망라하려고 의도되지 않는다. 본 설명 및 이하의 청구범위는, 설명을 위한 목적으로만 사용되며 제한적인 것으로 해석되어서는 안되는 용어를 포함한다. 관련 기술 분야의 당업자라면 위와 같은 교시를 고려하여 다수의 변형 및 변경이 가능하다는 것을 이해할 수 있다. 따라서, 본 발명의 범위는 이러한 상세한 설명에 의해 제한되는 것이 아니라, 오히려 본원에 첨부된 청구범위에 의해 제한되는 것으로 의도된다.

Claims (20)

  1. 나노와이어 소자를 형성하는 방법으로서,
    수직형 스페이서 사이에 나노와이어를 포함하는 기판을 제공하는 단계;
    상기 수직형 스페이서에 비해, 상기 나노와이어 상에 하이-k 막을 선택적으로 증착하는 단계; 및
    상기 수직형 스페이서에 비해, 상기 하이-k 막 상에 금속-함유 게이트 전극층을 선택적으로 증착하는 단계를 포함하고,
    상기 하이-k 막을 선택적으로 증착하는 단계는, 상기 수직형 스페이서 상의 상기 하이-k 막 증착을 차단하는 단계를 포함하는,
    나노와이어 소자를 형성하는 방법.
  2. 제1항에 있어서,
    상기 금속-함유 게이트 전극층을 선택적으로 증착하는 단계 후에, 상기 나노와이어 위의 상기 수직형 스페이서 상에 유전체 재료를 증착하는 단계를 더 포함하며,
    상기 유전체 재료는 상기 하이-k 막보다 더 낮은 유전상수를 갖는, 방법.
  3. 제1항에 있어서,
    상기 하이-k 막을 선택적으로 증착하는 단계 전에, 상기 나노와이어 상에 산화물 층을 형성하는 등방성 산화 플라즈마에 상기 기판을 노출시키는 단계를 더 포함하는, 방법.
  4. 제3항에 있어서,
    상기 나노와이어로부터 상기 산화물 층을 제거하는 단계를 더 포함하는, 방법.
  5. 제1항에 있어서,
    상기 나노와이어는, Si, SiGe, 또는 Si 및 SiGe 둘 모두를 포함하는, 방법.
  6. 제1항에 있어서,
    상기 수직형 스페이서는, SiCOH 재료, 7 미만의 유전상수를 갖는 유전체 재료, 또는 에어갭 스페이서를 포함하는, 방법.
  7. 제1항에 있어서,
    상기 하이-k 막은, HfO2, ZrO2, TiO2, 또는 Al2O3를 포함하는, 방법.
  8. 제1항에 있어서,
    상기 나노와이어는 Si을 포함하며,
    상기 금속-함유 게이트 전극층은 TiSiN, TiAlC, Ti-풍부 TiN, W, WNx, Mo, 또는 Pt을 포함하는, 방법.
  9. 제1항에 있어서,
    상기 나노와이어는 SiGe을 포함하며,
    상기 금속-함유 게이트 전극층은 TiN, TiON, Ru, W, WNx, Mo, 또는 Pt을 포함하는, 방법.
  10. 제1항에 있어서,
    상기 하이-k 막 상에 유전체 임계 전압 조정층을 증착하는 단계를 더 포함하는, 방법.
  11. 제10항에 있어서,
    상기 나노와이어는 Si을 포함하며,
    상기 유전체 임계 전압 조정층은 La2O3 또는 Y2O3를 포함하는, 방법.
  12. 제10항에 있어서,
    상기 나노와이어는 SiGe을 포함하며,
    상기 유전체 임계 전압 조정층은 Al2O3를 포함하는, 방법.
  13. 제1항에 있어서,
    상기 나노와이어와 상기 하이-k 막의 계면에 산화물 층을 형성하는 등방성 산화 플라즈마에 상기 하이-k 막을 노출시키는 단계를 더 포함하는, 방법.
  14. 제1항에 있어서,
    상기 차단하는 단계는, 상기 수직형 스페이서 상에 자기 조립 단분자층(SAM)을 형성하는 단계를 포함하는, 방법.
  15. 나노와이어 소자를 형성하는 방법으로서,
    수직형 스페이서 사이에 나노와이어를 포함하는 기판을 제공하는 단계;
    상기 수직형 스페이서에 비해, 상기 나노와이어 상에 하이-k 막을 선택적으로 증착하는 단계; 및
    상기 수직형 스페이서에 비해, 상기 하이-k 막 상에 금속-함유 게이트 전극층을 선택적으로 증착하는 단계를 포함하고,
    상기 금속-함유 게이트 전극층을 선택적으로 증착하는 단계는, 상기 수직형 스페이서 상의 상기 금속-함유 게이트 전극층 증착을 차단하는 단계를 포함하는, 방법.
  16. 제15항에 있어서,
    상기 차단하는 단계는, 상기 수직형 스페이서 상에 자기 조립 단분자층(SAM)을 형성하는 단계를 포함하는, 방법.
  17. 나노와이어 소자를 형성하는 방법으로서,
    수직형 스페이서 사이에 Si, SiGe, 또는 Si 및 SiGe 나노와이어 둘 모두를 포함하는 기판을 제공하는 단계;
    상기 수직형 스페이서 상에 유전체 재료를 선택적으로 증착하는 단계로서, 상기 수직형 스페이서 상에 상기 유전체 재료를 선택적으로 증착하는 단계는, 상기 나노와이어 소자의 게이트-대-드레인 커패시턴스를 감소시키도록 유전체 재료를 증착하는 단계를 포함하는, 단계;
    상기 수직형 스페이서 상의 하이-k 막 증착을 차단함으로써, 상기 수직형 스페이서에 비해, 상기 나노와이어 상에 상기 하이-k 막을 선택적으로 증착하는 단계로서, 상기 유전체 재료는 상기 하이-k 막보다 더 낮은 유전상수를 갖는, 단계; 및
    상기 수직형 스페이서 상의 금속-함유 게이트 전극층 증착을 차단함으로써, 상기 수직형 스페이서에 비해, 상기 하이-k 막 상에 상기 금속-함유 게이트 전극층을 선택적으로 증착하는 단계를 포함하는,
    나노와이어 소자를 형성하는 방법.
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