CN117810254A - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，其中结构包括：衬底；位于所述衬底部分表面的栅极结构，所述栅极结构包括界面层、位于所述界面层上的超晶格栅介质结构、以及位于所述超晶格栅介质结构表面的栅极层，所述超晶格栅介质结构包括若干层叠的第一高K介质层和第二高K介质层，所述第一高K介质层位于相邻的两层所述第二高K介质层之间，且与所述第一高K介质层相邻的两层所述第二高K介质层的厚度不同，在以所述超晶格栅介质结构替代高K介质时，形成的MOS器件可以在降低漏电的同时，进一步降低EOT厚度。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
集成电路特征尺寸持续微缩，得益于集成电路基本单元——金属氧化物场效应晶体管(Metal Oxide Semiconductor Field Effect Transistor，缩写为MOSFET)持续不断的尺寸缩减。随着绝缘栅介质SiO2逼近其物理极限，等效缩减应运而生。所谓等效缩减，即通过新兴技术缩减栅极等效氧化层厚度(equivalent oxide thickness，缩写为EOT)和有效沟道宽度等参数。不仅实现了MOSFET器件整体尺寸的缩减和密度的增长，还保证了MOSFET器件性能的提升。
EOT微缩发展趋势主要可分为三个阶段：第一阶段是20世纪60年代初到90年代中期的二氧化硅(SiO2)时代，对应于SiO2厚度约为3纳米。在亚3nm薄膜厚度下，随着氧化层厚度的减少，EOT微缩面临栅泄漏增加以及可靠性下降等问题，第二阶段是在SiO2中加入氮(～10atom％)，增加了有效介电常数K，从而获得了从～3.0nm到～1.0nm左右的EOT厚度减薄。而当EOT厚度小于1.0nm时，直接隧穿漏电流再次增大。第三个阶段即High-K metalGate(HKMG)，用高K材料替代部分SiO2，迁移率没有降低的同时，还提高了可靠性。
然而，随着特征尺寸进一步微缩，传统HK材料在保证低漏电的前提下，进一步降低EOT面临严峻挑战。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，以提高形成的半导体结构的性能。
为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：衬底；位于所述衬底部分表面的栅极结构，所述栅极结构包括界面层、位于所述界面层上的超晶格栅介质结构、以及位于所述超晶格栅介质结构表面的栅极层，所述超晶格栅介质结构包括若干层叠的第一高K介质层和第二高K介质层，所述第一高K介质层位于相邻的两层所述第二高K介质层之间，且与所述第一高K介质层相邻的两层所述第二高K介质层的厚度不同。
可选的，与所述第一高K介质层相邻的其一层所述第二高K介质层具有第一厚度，与所述第一高K介质层相邻的另一层所述第二高K介质层具有第二厚度，所述第一厚度和所述第二厚度的比值范围为大于1：1且小于或等于1：10。
可选的，所述第一高K介质层的材料包括La2O3、Al2O3、ZrO2、HfO2中的一者；所述第二高K介质层的材料包括La2O3、Al2O3、ZrO2、HfO2中的一者，且所述第一高K介质层和所述第二高K介质层的材料不同。
可选的，所述衬底的材料包括硅、锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、碳化硅、氮化镓、IGZO、MoS2或者碳纳米管。
可选的，所述超晶格栅介质结构的介质层层数包括2N+1层，N为大于或等于1的自然数。
可选的，所述结构还包括：位于所述栅极层和所述超晶格栅介质结构之间的阻挡层；所述阻挡层的材料包括TiN、TaN和W中的一者形成单层材料或多者组成的复合材料层。
可选的，所述栅极层的材料包括金属，所述金属包括Cu、Al和W中的一者或多者的结合。
可选的，所述超晶格栅介质结构的厚度范围为0.5nm至10nm。
相应的，本发明的技术方案还提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底表面形成复合材料层，所述复合材料层包括界面材料层、位于所述界面材料层表面的超晶格栅介质材料层和位于所述超晶格栅介质材料层表面的栅极材料层，所述超晶格栅介质材料层包括若干层叠的第一高K介质材料层和第二高K介质材料层，所述第一高K介质材料层位于相邻的两层所述第二高K介质材料层之间，且与所述第一高K介质材料层相邻的两层所述第二高K介质材料层的厚度不同；图形化所述复合材料层，以所述复合材料层形成栅极结构，所述栅极结构包括界面层、位于所述界面层上的超晶格栅介质结构、以及位于所述超晶格栅介质结构表面的栅极层，以所述界面材料层形成所述界面层，以所述超晶格栅介质材料层形成所述超晶格栅介质结构，以所述栅极材料层形成所述栅极层，所述超晶格栅介质结构包括若干层叠的第一高K介质层和第二高K介质层，以所述第一高K介质材料层形成所述第一高K介质层，以所述第二高K介质材料层形成所述第二高K介质层。
可选的，所述第一高K介质材料层的形成工艺包括第一原子层沉积工艺；所述第一原子层沉积工艺的工艺参数包括：前驱体包括四(乙基甲基胺基)锆(IV)和去离子水，生长温度范围为200℃至300℃。
可选的，所述第二高K介质材料层的形成工艺包括第二原子层沉积工艺；所述第二原子层沉积工艺的工艺参数包括：前驱体包括四(甲乙氨基)铪和去离子水，生长温度范围为200℃至300℃。
可选的，所述界面材料层的形成工艺包括原子层沉积工艺；所述栅极材料层的形成工艺包括原子层沉积工艺或物理气相沉积工艺。
可选的，在形成所述复合材料层之后，且在图形化所述复合材料层之前，还包括：对所述复合材料层进行退火处理；所述退火处理的工艺参数包括：退火温度范围为200℃至1000℃。
可选的，所述复合材料层还包括位于所述超晶格栅介质材料层和所述栅极材料层之间的阻挡材料层；所述方法还包括：以所述阻挡材料层形成阻挡层。
相应的，本发明的技术方案还提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底表面形成介质层和伪栅极层，所述介质层位于所述伪栅极层侧壁，且暴露出所述伪栅极层顶部表面；去除所述伪栅极层，在所述介质层内形成凹槽；在所述衬底表面和所述凹槽内形成复合材料层，所述复合材料层包括界面材料层、位于所述界面材料层表面的超晶格栅介质材料层和位于所述超晶格栅介质材料层表面的栅极材料层，所述超晶格栅介质材料层包括若干层叠的第一高K介质材料层和第二高K介质材料层，所述第一高K介质材料层位于相邻的两层所述第二高K介质材料层之间，且与所述第一高K介质材料层相邻的两层所述第二高K介质材料层的厚度不同；平坦化所述复合材料层，直到暴露出所述介质层表面，以所述复合材料层形成栅极结构，所述栅极结构包括界面层、位于所述界面层上的超晶格栅介质结构、以及位于所述超晶格栅介质结构表面的栅极层，以所述界面材料层形成所述界面层，以所述超晶格栅介质材料层形成所述超晶格栅介质结构，以所述栅极材料层形成所述栅极层，所述超晶格栅介质结构包括若干层叠的第一高K介质层和第二高K介质层，以所述第一高K介质材料层形成所述第一高K介质层，以所述第二高K介质材料层形成所述第二高K介质层。
可选的，所述第一高K介质材料层的形成工艺包括第一原子层沉积工艺；所述第一原子层沉积工艺的工艺参数包括：前驱体包括四(乙基甲基胺基)锆(IV)和去离子水，生长温度范围为200℃至300℃。
可选的，所述第二高K介质材料层的形成工艺包括第二原子层沉积工艺；所述第二原子层沉积工艺的工艺参数包括：前驱体包括四(甲乙氨基)铪和去离子水，生长温度范围为200℃至300℃。
可选的，所述界面材料层的形成工艺包括原子层沉积工艺；所述栅极材料层的形成工艺包括原子层沉积工艺或物理气相沉积工艺。
可选的，在形成所述复合材料层之后，且在平坦化所述复合材料层之前，还包括：对所述复合材料层进行退火处理；所述退火处理的工艺参数包括：退火温度范围为200℃至1000℃。
现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构中，第一高K介质层两侧的第二高K介质层的因厚度不同，而相对于所述第一高K介质层呈不对称结构，在以所述超晶格栅介质结构替代高K介质时，形成的MOS器件可以在降低漏电的同时，进一步降低EOT厚度。
本发明技术方案提供的半导体结构的形成方法中，使形成超晶格栅介质结构中，第一高K介质层两侧的第二高K介质层的因厚度不同，而相对于所述第一高K介质层呈不对称结构，在以所述超晶格栅介质结构替代高K介质时，形成的MOS器件可以在降低漏电的同时，进一步降低EOT厚度，同时所述超晶格栅介质结构的形成工艺与硅基工艺兼容，便于与硅基集成电路的工艺集成。
附图说明
图1至图2是本发明一实施例的半导体结构的形成方法各步骤的结构示意图；
图3为本发明一实施例的不同样品的EOT厚度对比图；
图4至图7是本发明另一实施例的半导体结构的形成方法各步骤的结构示意图。
具体实施方式
需要注意的是，本说明书中的“表面”、“上”，用于描述空间的相对位置关系，并不限定于是否直接接触。
如背景技术所述，传统HK材料在保证低漏电的前提下，进一步降低EOT面临严峻挑战，现有的MOSFET器件结构有待进一步提升。
为了解决上述问题，本发明提供的一种半导体结构的形成方法中，使形成超晶格栅介质结构中，第一高K介质层两侧的第二高K介质层的因厚度不同，而相对于所述第一高K介质层呈不对称结构，在以所述超晶格栅介质结构替代高K介质时，形成的MOS器件可以在降低漏电的同时，进一步降低EOT厚度，同时所述超晶格栅介质结构的形成工艺与硅基工艺兼容，便于与硅基集成电路的工艺集成。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图2是本发明一实施例的半导体结构的形成方法各步骤的结构示意图。
请参考图1，提供衬底100。
所述衬底100的材料包括硅、锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、碳化硅、氮化镓、IGZO、MoS2或者碳纳米管。本实施例中，所述衬底100的材料包括硅。
本实施例中，所述衬底100为平面结构。在其他实施例中，所述衬底100也可以是鳍部结构。
请继续参考图1，在所述衬底100表面形成复合材料层，所述复合材料层包括界面材料层101、位于所述界面材料层101表面的超晶格栅介质材料层102和位于所述超晶格栅介质材料层102表面的栅极材料层103，所述超晶格栅介质材料层102包括若干层叠的第一高K介质材料层102a和第二高K介质材料层102b，所述第一高K介质材料层102a位于相邻的两层所述第二高K介质材料层102b之间，且与所述第一高K介质材料层102a相邻的两层所述第二高K介质材料层102b的厚度不同。
所述界面材料层101用于形成界面层，所述超晶格栅介质材料层102用于形成超晶格栅介质层，所述栅极材料层103用于形成栅极层，所述第一高K介质材料层102a用于形成第一高K介质层，所述第二高K介质材料层102b用于形成第二高K介质层。
本实施例中，所述超晶格栅介质材料层102的厚度范围为0.5nm至10nm。
与所述第一高K介质材料层102a相邻的其一层所述第二高K介质材料层102b具有第一厚度，与所述第一高K介质材料层102a相邻的另一层所述第二高K介质材料层102b具有第二厚度，所述第一厚度和所述第二厚度的比值范围为大于1：1且小于或等于1：10。本实施例中，所述第一厚度和所述第二厚度的比值为1：5。
本实施例中，所述第一厚度和所述第二厚度的差值范围为0.1nm至5nm
所述第一高K介质材料层102a的材料包括La2O3、Al2O3、ZrO2、HfO2中的一者。所述第一高K介质材料层102a的材料为ZrO2。
所述第二高K介质材料层102b的材料包括La2O3、Al2O3、ZrO2、HfO2中的一者，且所述第一高K介质层和所述第二高K介质层的材料不同。本实施例中，所述第二高K介质层102b的材料为HfO2。
所述超晶格栅介质材料层102的介质层层数包括2N+1层，N为大于或等于1的自然数。本实施例中，所述超晶格栅介质材料层102为HfO2/ZrO2/HfO2，故介质层层数为3层。在其他实施例中，可以根据实际需要调整介质层数量，如3层、5层、7层等。
本实施例中，所述复合材料层还包括：位于所述超晶格栅介质材料层102和所述栅极材料层103之间的阻挡材料层104。所述阻挡材料层104用于形成阻挡层。
本实施例中，所述阻挡材料层104的材料包括TiN、TaN和W中的一者形成单层材料或多者组成的复合材料层。
本实施例中，所述栅极材料层103的材料包括金属，所述金属包括Cu、Al和W中的一者或多者的结合。
本实施例中，所述界面材料层101的形成工艺包括原子层沉积工艺。所述原子层沉积工艺包括若干个生长循环(cycle)，通过设定循环次数，可实现原子级厚度可控的薄膜沉积。
本实施例中，所述第一高K介质材料层102a的形成工艺包括第一原子层沉积工艺。
本实施例中，所述第一原子层沉积工艺的工艺参数包括：前驱体包括四(乙基甲基胺基)锆(IV)和去离子水，生长温度范围为200℃至300℃。所述生长温度较低，选择所述生长温度利于提高形成的超晶格栅介质结构的质量。较为优选的，生长温度为270℃。
其中，四(乙基甲基胺基)锆(IV)的分子式为：C12H32N4Zr，简称为TEMAZ。
本实施例中，所述第二高K介质材料层102b的形成工艺包括第二原子层沉积工艺。
本实施例中，所述第二原子层沉积工艺的工艺参数包括：前驱体包括四(甲乙氨基)铪和去离子水，生长温度范围为200℃至300℃。较为优选的，生长温度为270℃。
其中，四(甲乙氨基)铪的分子式为：C12H32N4Hf，简称为TEMAH。
所述栅极材料层103的形成工艺包括原子层沉积工艺或物理气相沉积工艺。本实施例中，所述栅极材料层103的形成工艺为原子层沉积工艺。
请参考图2，图形化所述复合材料层，以所述复合材料层形成栅极结构，所述栅极结构包括界面层105、位于所述界面层105上的超晶格栅介质结构106、以及位于所述超晶格栅介质结构106表面的栅极层107，以所述界面材料层101形成所述界面层105，以所述超晶格栅介质材料层102形成所述超晶格栅介质结构106，以所述栅极材料层103形成所述栅极层107，所述超晶格栅介质结构106包括若干层叠的第一高K介质层106a和第二高K介质层106b，以所述第一高K介质材料层102a形成所述第一高K介质层106a，以所述第二高K介质材料层102b形成所述第二高K介质层106b。
在此，形成的超晶格栅介质结构中，第一高K介质层106a两侧的第二高K介质层106b的因厚度不同，而相对于所述第一高K介质层106a呈不对称结构，在以所述超晶格栅介质结构106替代高K介质时，形成的MOS器件可以在降低漏电的同时，进一步降低EOT厚度，同时所述超晶格栅介质结构106的形成工艺与硅基工艺兼容，便于与硅基集成电路的工艺集成。
进一步的，所述界面层105用于改善超晶格栅介质结构106和所述衬底100之间的界面态，提高器件的迁移率、降低器件漏电。
本实施例中，还以所述阻挡材料层104形成阻挡层108。所述阻挡层108用于阻挡所述栅极层107内的金属离子向所述超晶格栅介质结构106内的扩散，减少对超晶格栅介质结构106性能的影响。
本实施例中，在形成所述复合材料层之后，且在图形化所述复合材料层之前，还对所述复合材料层进行退火处理；所述退火处理的工艺参数包括：退火温度范围为200℃至1000℃。所述退火处理用于使晶格弛豫，提高所述复合材料层的性能。
图3为本发明一实施例的不同样品的EOT厚度对比图。
请参考图3，现以实际实验数据为例，来说明所述超晶格栅介质结构106对EOT厚度的影响，具体如下：
参考本实施例中所述超晶格栅介质结构106的结构制作样品Asy.HZH(非对称HZH结构)，即包括HfO2/ZrO2/HfO2三层介质层，其中，ZrO2介质层为27个原子层，ZrO2两侧的HfO2介质层分别为3个cycle和15个cycle；
作为对比，样品Sym.HZH(对称HZH结构)相对样品Asy.HZH的差异在于：样品Sym.HZH中第一高K介质层两侧的第二高K介质层厚度相同，即样品Sym.HZH也为HfO2/ZrO2/HfO2三层介质层，其中，ZrO2介质层为27个原子层，ZrO2介质层两侧的HfO2介质层均为9个cycle；
作为对比，样品Ref.HfO为同上述两个样品相同厚度的单一HfO2材料层。
在此，需要说明的是，HfO2单个cycle厚度约0.0750nm，ZrO2单个cycle厚度约0.0639nm。
接下来，测量各样品的EOT厚度，测试结果如下：
样品Asy.HZH的EOT度为0.75nm，样品Sym.HZH的EOT厚度为0.77nm，样品Ref.HfO的EOT厚度为1.24nm，因此，样品Asy.HZH的EOT厚度相对样品Ref.HfO的EOT厚度降低38％，而样品Sym.HZH的EOT厚度相对样品Asy.HZH的EOT厚度进一步降低3％。
总之，根据上述实验数据可知，所述超晶格栅介质结构106利于减小EOT厚度。
本实施例中，在形成所述栅极结构之后，在所述衬底100表面形成介质层(图中未示出)，所述介质层还位于所述栅极结构侧壁。
相应的，本发明一实施例还提供一种采用上述方法所形成的半导体结构，请继续参考图2，包括：衬底100；位于所述衬底100部分表面的栅极结构，所述栅极结构包括界面层105、位于所述界面层105上的超晶格栅介质结构106、以及位于所述超晶格栅介质结构106表面的栅极层107，所述超晶格栅介质结构106包括若干层叠的第一高K介质层106a和第二高K介质层106b，所述第一高K介质层106a位于相邻的两层所述第二高K介质层106b之间，且与所述第一高K介质层106a相邻的两层所述第二高K介质层106b的厚度不同。
在此，形成的超晶格栅介质结构中，第一高K介质层106a两侧的第二高K介质层106b的因厚度不同，而相对于所述第一高K介质层106a呈不对称结构，在以所述超晶格栅介质结构106替代高K介质时，形成的MOS器件可以在降低漏电的同时，进一步降低EOT厚度，同时所述超晶格栅介质结构106的形成工艺与硅基工艺兼容，便于与硅基集成电路的工艺集成。
进一步的，所述界面层用于改善超晶格栅介质结构106和所述衬底100之间的界面态，提高器件的迁移率、降低器件漏电。
本实施例中，与所述第一高K介质层106a相邻的其一层所述第二高K介质层106b具有第一厚度，与所述第一高K介质层106a相邻的另一层所述第二高K介质层106b具有第二厚度，所述第一厚度和所述第二厚度的比值范围为大于1：1且小于或等于1：10。
本实施例中，所述第一高K介质层106a的材料包括La2O3、Al2O3、ZrO2、HfO2中的一者；所述第二高K介质层106b的材料包括La2O3、Al2O3、ZrO2、HfO2中的一者，且所述第一高K介质层和所述第二高K介质层的材料不同。
本实施例中，所述衬底100的材料包括硅、锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、碳化硅、氮化镓、IGZO、MoS2或者碳纳米管。
所述超晶格栅介质结构106的介质层层数包括2N+1层，N为大于或等于1的自然数。本实施例中，所述超晶格栅介质结构106的介质层层数为3层。
本实施例中，所述半导体结构还包括：位于所述栅极层107和所述超晶格栅介质结构106之间的阻挡层108；所述阻挡层108的材料包括TiN、TaN和W中的一者形成单层材料或多者组成的复合材料层。所述阻挡层108用于阻挡所述栅极层107内的金属离子向所述超晶格栅介质结构106内的扩散，减少对超晶格栅介质结构106性能的影响。
本实施例中，所述栅极层107的材料包括金属，所述金属包括Cu、Al和W中的一者或多者的结合。
本实施例中，所述超晶格栅介质结构106的厚度范围为0.5nm至10nm。
本实施例中，所述半导体结构还包括：位于所述衬底100表面的介质层(图中未示出)，所述介质层还位于所述栅极结构侧壁。
图4至图7是本发明另一实施例的半导体结构的形成方法各步骤的结构示意图。
请参考图4，提供衬底200；在所述衬底200表面形成介质层201和伪栅极层202，所述介质层201位于所述伪栅极层202侧壁，且暴露出所述伪栅极层202顶部表面。
所述衬底200的材料包括硅、锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、碳化硅、氮化镓、IGZO、MoS2或者碳纳米管。本实施例中，所述衬底200的材料包括硅。
本实施例中，所述衬底200为平面结构。在其他实施例中，所述衬底200也可以是鳍部结构。
本实施例中，所述介质层201和所述伪栅极层202之间还具有侧墙300。所述伪栅极层202用于为后续形成栅极占据空间。
本实施例中，所述伪栅极层202和所述侧墙300两侧的所述衬底200内还具有源漏层301。
本实施例中，所述伪栅极层202、所述介质层201和所述源漏层301的形成方法包括：在所述衬底200表面形成伪栅极材料层(图中未示出)；图形化所述伪栅极材料层，形成所述伪栅极层202；在所述伪栅极层202侧壁形成所述侧墙300；以所述伪栅极层202和所述侧墙300为掩膜，在所述衬底200内形成所述源漏层301；在形成所述源漏层301之后，在所述衬底200和所述伪栅极层202表面形成介质材料层(图中未示出)；平坦化所述介质材料层，直到暴露出所述伪栅极层202顶部表面，以形成所述介质层。
请参考图5，去除所述伪栅极层202，在所述介质层201内形成凹槽203。
请参考图6，在所述衬底200表面和所述凹槽203内形成复合材料层，所述复合材料层包括界面材料层204、位于所述界面材料层204表面的超晶格栅介质材料层205和位于所述超晶格栅介质材料层205表面的栅极材料层206，所述超晶格栅介质材料层205包括若干层叠的第一高K介质材料层205a和第二高K介质材料层205b，所述第一高K介质材料层205a位于相邻的两层所述第二高K介质材料层205b之间，且与所述第一高K介质材料层205a相邻的两层所述第二高K介质材料层205b的厚度不同。
本实施例中，所述超晶格栅介质材料层205的厚度范围为0.5nm至10nm。
本实施例中，与所述第一高K介质材料层205a相邻的其一层所述第二高K介质材料层205b具有第一厚度，与所述第一高K介质材料层205a相邻的另一层所述第二高K介质材料层205b具有第二厚度，所述第一厚度和所述第二厚度的比值范围为大于1：1且小于或等于1：10。
所述第一高K介质材料层205a的材料包括La2O3、Al2O3、ZrO2、HfO2中的一者。所述第一高K介质材料层205a的材料为ZrO2。
所述第二高K介质材料层205b的材料包括La2O3、Al2O3、ZrO2、HfO2中的一者，且所述第一高K介质层和所述第二高K介质层的材料不同。本实施例中，所述第二高K介质层205b的材料为HfO2。
本实施例中，所述复合材料层还包括：位于所述超晶格栅介质材料层205和所述栅极材料层206之间的阻挡材料层207。所述阻挡材料层207用于形成阻挡层。
本实施例中，所述第一高K介质材料层205a的形成工艺包括第一原子层沉积工艺。
本实施例中，所述第一原子层沉积工艺的工艺参数包括：前驱体包括四(乙基甲基胺基)锆(IV)和去离子水，生长温度范围为200℃至300℃。
本实施例中，所述第二高K介质材料层205b的形成工艺包括第二原子层沉积工艺。
本实施例中，所述第二原子层沉积工艺的工艺参数包括：前驱体包括四(甲乙氨基)铪和去离子水，生长温度范围为200℃至300℃。
本实施例中，所述界面材料层204的形成工艺包括原子层沉积工艺。
本实施例中，所述栅极材料层206的形成工艺包括原子层沉积工艺或物理气相沉积工艺。
请参考图7，平坦化所述复合材料层，直到暴露出所述介质层201表面，以所述复合材料层形成栅极结构，所述栅极结构包括界面层208、位于所述界面层208上的超晶格栅介质结构209、以及位于所述超晶格栅介质结构209表面的栅极层210，以所述界面材料层204形成所述界面层208，以所述超晶格栅介质材料层205形成所述超晶格栅介质结构209，以所述栅极材料层206形成所述栅极层210，所述超晶格栅介质结构209包括若干层叠的第一高K介质层209a和第二高K介质层209b，以所述第一高K介质材料层205a形成所述第一高K介质层209a，以所述第二高K介质材料层205b形成所述第二高K介质层209b。
在此，形成的超晶格栅介质结构中，第一高K介质层106a两侧的第二高K介质层106b的因厚度不同，而相对于所述第一高K介质层106a呈不对称结构，在以所述超晶格栅介质结构106替代高K介质时，形成的MOS器件可以在降低漏电的同时，进一步降低EOT厚度，同时所述超晶格栅介质结构106的形成工艺与硅基工艺兼容，便于与硅基集成电路的工艺集成。
进一步的，所述界面层208用于改善超晶格栅介质结构209和所述衬底200之间的界面态，提高器件的迁移率、降低器件漏电。
本实施例中，还以所述阻挡材料层207形成阻挡层211。所述阻挡层211用于阻挡所述栅极层210内的金属离子向所述超晶格栅介质结构209内的扩散，减少对超晶格栅介质结构209性能的影响。
本实施例中，在形成所述复合材料层之后，且在平坦化所述复合材料层之前，还对所述复合材料层进行退火处理。
本实施例中，所述退火处理的工艺参数包括：退火温度范围为200℃至1000℃。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (19)
1.一种半导体结构，其特征在于，包括：
衬底；
位于所述衬底部分表面的栅极结构，所述栅极结构包括界面层、位于所述界面层上的超晶格栅介质结构、以及位于所述超晶格栅介质结构表面的栅极层，所述超晶格栅介质结构包括若干层叠的第一高K介质层和第二高K介质层，所述第一高K介质层位于相邻的两层所述第二高K介质层之间，且与所述第一高K介质层相邻的两层所述第二高K介质层的厚度不同。
2.如权利要求1所述的半导体结构，其特征在于，与所述第一高K介质层相邻的其一层所述第二高K介质层具有第一厚度，与所述第一高K介质层相邻的另一层所述第二高K介质层具有第二厚度，所述第一厚度和所述第二厚度的比值范围为大于1：1且小于或等于1：10。
3.如权利要求1所述的半导体结构，其特征在于，所述第一高K介质层的材料包括La2O3、Al2O3、ZrO2、HfO2中的一者；所述第二高K介质层的材料包括La2O3、Al2O3、ZrO2、HfO2中的一者，且所述第一高K介质层和所述第二高K介质层的材料不同。
4.如权利要求1所述的半导体结构，其特征在于，所述衬底的材料包括硅、锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、碳化硅、氮化镓、IGZO、MoS2或者碳纳米管。
5.如权利要求1所述的半导体结构，其特征在于，所述超晶格栅介质结构的介质层层数包括2N+1层，N为大于或等于1的自然数。
6.如权利要求1所述的半导体结构，其特征在于，所述结构还包括：位于所述栅极层和所述超晶格栅介质结构之间的阻挡层；所述阻挡层的材料包括TiN、TaN和W中的一者形成单层材料或多者组成的复合材料层。
7.如权利要求1所述的半导体结构，其特征在于，所述栅极层的材料包括金属，所述金属包括Cu、Al和W中的一者或多者的结合。
8.如权利要求1所述的半导体结构，其特征在于，所述超晶格栅介质结构的厚度范围为0.5nm至10nm。
9.一种半导体结构的形成方法，其特征在于，包括：
提供衬底；
在所述衬底表面形成复合材料层，所述复合材料层包括界面材料层、位于所述界面材料层表面的超晶格栅介质材料层和位于所述超晶格栅介质材料层表面的栅极材料层，所述超晶格栅介质材料层包括若干层叠的第一高K介质材料层和第二高K介质材料层，所述第一高K介质材料层位于相邻的两层所述第二高K介质材料层之间，且与所述第一高K介质材料层相邻的两层所述第二高K介质材料层的厚度不同；
图形化所述复合材料层，以所述复合材料层形成栅极结构，所述栅极结构包括界面层、位于所述界面层上的超晶格栅介质结构、以及位于所述超晶格栅介质结构表面的栅极层，以所述界面材料层形成所述界面层，以所述超晶格栅介质材料层形成所述超晶格栅介质结构，以所述栅极材料层形成所述栅极层，所述超晶格栅介质结构包括若干层叠的第一高K介质层和第二高K介质层，以所述第一高K介质材料层形成所述第一高K介质层，以所述第二高K介质材料层形成所述第二高K介质层。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述第一高K介质材料层的形成工艺包括第一原子层沉积工艺；所述第一原子层沉积工艺的工艺参数包括：前驱体包括四(乙基甲基胺基)锆(IV)和去离子水，生长温度范围为200℃至300℃。
11.如权利要求9所述的半导体结构的形成方法，其特征在于，所述第二高K介质材料层的形成工艺包括第二原子层沉积工艺；所述第二原子层沉积工艺的工艺参数包括：前驱体包括四(甲乙氨基)铪和去离子水，生长温度范围为200℃至300℃。
12.如权利要求9所述的半导体结构的形成方法，其特征在于，所述界面材料层的形成工艺包括原子层沉积工艺；所述栅极材料层的形成工艺包括原子层沉积工艺或物理气相沉积工艺。
13.如权利要求9所述的半导体结构的形成方法，其特征在于，在形成所述复合材料层之后，且在图形化所述复合材料层之前，还包括：对所述复合材料层进行退火处理；所述退火处理的工艺参数包括：退火温度范围为200℃至1000℃。
14.如权利要求9所述的半导体结构的形成方法，其特征在于，所述复合材料层还包括位于所述超晶格栅介质材料层和所述栅极材料层之间的阻挡材料层；所述方法还包括：以所述阻挡材料层形成阻挡层。
15.一种半导体结构的形成方法，其特征在于，包括：
提供衬底；
在所述衬底表面形成介质层和伪栅极层，所述介质层位于所述伪栅极层侧壁，且暴露出所述伪栅极层顶部表面；
去除所述伪栅极层，在所述介质层内形成凹槽；
在所述衬底表面和所述凹槽内形成复合材料层，所述复合材料层包括界面材料层、位于所述界面材料层表面的超晶格栅介质材料层和位于所述超晶格栅介质材料层表面的栅极材料层，所述超晶格栅介质材料层包括若干层叠的第一高K介质材料层和第二高K介质材料层，所述第一高K介质材料层位于相邻的两层所述第二高K介质材料层之间，且与所述第一高K介质材料层相邻的两层所述第二高K介质材料层的厚度不同；
平坦化所述复合材料层，直到暴露出所述介质层表面，以所述复合材料层形成栅极结构，所述栅极结构包括界面层、位于所述界面层上的超晶格栅介质结构、以及位于所述超晶格栅介质结构表面的栅极层，以所述界面材料层形成所述界面层，以所述超晶格栅介质材料层形成所述超晶格栅介质结构，以所述栅极材料层形成所述栅极层，所述超晶格栅介质结构包括若干层叠的第一高K介质层和第二高K介质层，以所述第一高K介质材料层形成所述第一高K介质层，以所述第二高K介质材料层形成所述第二高K介质层。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，所述第一高K介质材料层的形成工艺包括第一原子层沉积工艺；所述第一原子层沉积工艺的工艺参数包括：前驱体包括四(乙基甲基胺基)锆(IV)和去离子水，生长温度范围为200℃至300℃。
17.如权利要求15所述的半导体结构的形成方法，其特征在于，所述第二高K介质材料层的形成工艺包括第二原子层沉积工艺；所述第二原子层沉积工艺的工艺参数包括：前驱体包括四(甲乙氨基)铪和去离子水，生长温度范围为200℃至300℃。
18.如权利要求15所述的半导体结构的形成方法，其特征在于，所述界面材料层的形成工艺包括原子层沉积工艺；所述栅极材料层的形成工艺包括原子层沉积工艺或物理气相沉积工艺。
19.如权利要求15所述的半导体结构的形成方法，其特征在于，在形成所述复合材料层之后，且在平坦化所述复合材料层之前，还包括：对所述复合材料层进行退火处理；所述退火处理的工艺参数包括：退火温度范围为200℃至1000℃。
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