TWI675489B - 製造電容匹配ｆｅｔ之方法及相關裝置 - Google Patents
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Abstract
揭示用於製造具有負電容之FET的方法及所產生之裝置。數個具體實施例包括：用以下步驟形成閘極堆疊於半導體基板上方：形成閘極氧化物於該半導體基板上方；形成第一金屬閘極電極於該閘極氧化物上方；形成虛擬閘極於該金屬閘極電極上方；以及形成側壁間隔體於該閘極堆疊的第一側及第二側上；形成ILD於該基板及該閘極堆疊上方；移除該虛擬閘極與該等側壁間隔體的至少一部分以形成開口；形成鐵電(FE)層於該開口中；以及形成第二金屬閘極電極於該FE層上方。
Description
本揭示內容係有關於半導體製造。具體而言，本揭示內容係有關於先進技術節點的場效電晶體(FET)。
奈米級裝置的負電容(NC)先前已被開發為可提供低功率奈米級裝置(例如FinFET及金屬-氧化物-半導體場效電晶體(MOSFET))的電壓放大。最近已開發利用鐵電(FE)材料的NC MOSFET(NC-FET)來實現負電容以及調變閘極電壓來實現MOSFET的低次臨限擺動(subthreshold swing，SS)。為了實現物聯網(IoT)應用的低耗電量，需要低電壓汲極偏壓(Vdd)，這要求MOSFET的低SS。當前裝置未能滿足這些準則。
當前裝置包括製作在互補-金屬-氧化物半導體(CMOS)上方的負電容器，其中該負電容器係作為電壓增益(Vg)放大器來運作。將FE併入閘極優先或閘極最後製程的挑戰是存在的。在閘極優先加工的情況下，FE材料會有源極/汲極(S/D)退火的高熱預算問題，導致產生缺陷、
高洩漏及電壓(Vt)遲滯。當在閘極最後CMOS加工的情況下併入FE材料時，難以填滿在短閘極長度溝槽中的兩個閘極堆疊。此外，現有的閘極最後n型金屬閘極無法耐受退火溫度(例如，600℃)，而使FE材料工程受限。
與FE和CMOS之間的電容匹配非常重要。因此，具有可調整NC的NC-FET製程對NC-FET應用而言很重要。習知結構的挑戰是讓無遲滯NC-FET可用於各種寬度/長度(W/L)縮放。當閘極長度(L)改變時，FE/閘極氧化物及矽基板電容按比例縮放，然而，閘極-汲極電容(gate-to-drain cap)不會。在失去“平衡”時，NC-FET不再像正常的NC-FET那樣地運作。當裝置寬度(W)改變時，平衡也跟著改變。對於有厚氧化物輸入/輸出(I/O)的延伸式閘極(EG)及雙閘極(DG)FET而言，它具有與單一閘極(SG)FET非常不同的閘極電容，沒有明確的辦法在這兩種FET上“平衡”且得到負電容(negative cap)。因此，存在有與便於設計有關的課題，亦即如何得到可用於SG及EG/DG裝置兩者之所有L及W尺寸的性能。
因此，亟須一種能夠用現有CMOS加工來形成NC-FET的方法及所產生之裝置。
本揭示內容的一態樣是要使用現有CMOS加工來製造NC-FET，其允許引進NC以減少MOSFET SS，同時維持MOSFET驅動電流效能。本揭示內容的另一態樣是要使FE的電容與CMOS的電容匹配。有可調整NC的
NC-FET製程對於NC-FET應用很重要。
本揭示內容的附加態樣及其他特徵會在以下說明中提出以及部份在本技藝一般技術人員審查以下內容或學習本揭示內容的實施後會明白。按照隨附申請專利範圍的特別提示，可實現及得到本揭示內容的優點。
根據本揭示內容，有些技術效果部份可用一種方法達成，其包括：用以下步驟形成閘極堆疊於半導體基板上方：形成閘極氧化物於該半導體基板上方；形成第一金屬閘極電極於該閘極氧化物上方；形成虛擬閘極於該金屬閘極電極上方；以及形成側壁間隔體於該閘極堆疊的第一側及第二側上；形成層間介電質(ILD)於該基板及該閘極堆疊上方；移除該虛擬閘極與該等側壁間隔體的至少一部分以形成開口；形成鐵電(FE)層於該開口中；以及形成第二金屬閘極電極於該FE層上方。
本揭示內容的數個態樣包括：平坦化該第二金屬閘極向下到該ILD及該FE層的上表面。其他數個態樣包括：該FE層為一FE電容器層。又有其他數個態樣包括：在沉積該FE層後，退火該FE層。其他數個態樣包括：移除該虛擬閘極及所有該等側壁間隔體以形成該開口。其他數個態樣包括：該虛擬閘極包括多晶矽。額外數個態樣包括：沉積鋯酸鉿(hafnium zirconate，HfZrO4)或氧化鉿(HfO2)於該開口中作為該鐵電(FE)層。
本揭示內容的另一態樣為一種方法，其包括：用以下步驟形成閘極堆疊於半導體基板上方：形成閘
極氧化物於該半導體基板上方；形成金屬閘極電極於該閘極氧化物上方；形成側壁間隔體於該閘極堆疊的第一側及第二側上；形成ILD於該基板及該閘極堆疊上方；形成開口於該金屬閘極電極上方；形成FE層於該開口中；以及形成第二金屬閘極電極於在該開口中的該FE層上方。
數個態樣包括：藉由蝕刻穿過該ILD向下到該第一金屬閘極電極以形成該開口來形成該開口於該閘極電極上方。其他數個態樣包括：形成虛擬閘極於該金屬閘極電極上方。其他數個態樣包括：該虛擬閘極包括多晶矽。又有其他數個態樣包括：移除該虛擬閘極以形成該開口於該金屬閘極電極上方。其他數個態樣包括：形成寬度大於該第二金屬閘極電極之寬度的該第一金屬閘極電極。又在另一態樣中，該FE層為FE電容器層。額外數個態樣包括：沉積HfZrO4或HfO2作為該FE層。
又在另一態樣中，提供一種裝置，包括：形成於半導體基板上方的閘極堆疊，該閘極堆疊包括：形成於該半導體基板上方的閘極氧化物；形成於該閘極氧化物上方的第一金屬閘極電極；以及形成於該閘極堆疊之第一側及第二側上的側壁間隔體；形成於該閘極堆疊之側面上的ILD；形成於該第一金屬閘極電極上方的FE電容器；以及形成於該FE電容器上方的第二金屬閘極電極。
某些態樣包括：包括絕緣體上覆矽(SOI)基板的該半導體基板。額外數個態樣包括：沉積HfZrO4或HfO2作為該FE層。額外數個態樣包括：該第一金屬閘極電極
有大於該第二金屬閘極電極之寬度的寬度。其他數個態樣包括：該閘極氧化物包括高k介電質。
熟諳此藝者由以下詳細說明可明白本揭示內容的其他態樣及技術效果，其中係僅以預期可實現本揭示內容的最佳模式舉例描述本揭示內容的具體實施例。應瞭解，本揭示內容能夠做出其他及不同的具體實施例，以及在各種明顯的方面，能夠修改數個細節而不脫離本揭示內容。因此，附圖及說明內容本質上應被視為圖解說明用而不是用來限定。
100‧‧‧SOI基板
101‧‧‧矽基板、基板
103‧‧‧絕緣體
105‧‧‧矽層
107‧‧‧閘極介電層、高k介電層
109‧‧‧金屬閘極
111‧‧‧FE層
113‧‧‧側壁間隔體
115‧‧‧ILD
201‧‧‧多晶矽虛擬閘極
203‧‧‧ILD
205‧‧‧空腔、間隙/空腔
207‧‧‧間隙/空腔
209‧‧‧FE層
211‧‧‧頂部金屬閘極
213‧‧‧FE電容器
301‧‧‧間隙/空腔
401‧‧‧光阻劑
403‧‧‧開口
501‧‧‧光阻劑
601‧‧‧FE層
603‧‧‧頂部金屬閘極
605‧‧‧光阻劑
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609‧‧‧第二ILD
611‧‧‧側壁間隔體
在此用附圖舉例說明而不是限定本揭示內容，圖中類似的元件用相同的元件符號表示，且其中：第1圖根據一示範具體實施例圖示電容補償式NC-FET的橫截面圖；第2A圖至第2F圖的橫截面根據另一示範具體實施例圖示意圖示以閘極優先HKMG加工來製造NC-FET的步驟；第3A圖至第3C圖的橫截面圖根據又一示範具體實施例示意圖示以部分移除側壁間隔體來製造NC-FET的步驟；第4A圖至第4E圖的橫截面圖根據另一示範具體實施例示意圖示使用閘極遮罩來製造NC-FET的步驟；第5A圖至第5D圖的橫截面圖根據另一示範
具體實施例示意圖示以閘極最後加工來製造NC-FET的步驟；第5E圖至第5F圖的上視圖根據另一示範具體實施例示意圖示用於製造第5A圖至第5D圖之NC-FET的步驟；以及第6A圖至第6F圖的橫截面圖根據又一示範具體實施例示意圖示用於製造形成於CMOS閘極上方之FE電容器的步驟。
為了解釋，在以下的說明中，提出許多特定細節供徹底瞭解示範具體實施例。不過，顯然在沒有該等特定細節下或用等價配置仍可實施示範具體實施例。在其他情況下，眾所周知的結構及裝置用方塊圖圖示以免不必要地混淆示範具體實施例。此外，除非另有說明，在本專利說明書及申請專利範圍中表示成分、反應條件等等之數量、比例及數值性質的所有數字應被理解為在所有情況下可用措辭“約”來修飾。
本揭示內容針對且解決FET裝置中之電容匹配的當前問題。根據本揭示內容的具體實施例，提供一種使用FE材料來製造NC-FET的方法及相關裝置。
此外，熟諳此藝者由以下實施方式可明白本揭示內容的其他態樣、特徵及技術效果，其中係僅以預期可實現本揭示內容的最佳模式舉例描述本揭示內容的具體實施例。本揭示內容能夠做出其他及不同的具體實施例，
而且能夠修改其在各種不同方面的數個細節。因此，附圖及說明內容本質上應被視為圖解說明用而不是用來限定。
第1圖圖示NC-FET。該裝置的SOI基板100包括矽基板101、沉積於基板101上方的絕緣體103，例如埋藏氧化物(BOX)層。矽層105沉積於絕緣體103上方以完成SOI基板100。源極/汲極區(未圖示)形成於矽層105中。設置在ILD 115之間的閘極堆疊形成於矽層105上方且包括閘極介電層107、金屬閘極109、FE層111及側壁間隔體113。在此實施例中，可調整FE層111的厚度，使得它的電容與閘極介電層107匹配。
第1圖圖示米勒電容補償式NC-FET的實施例。當裝置W及L按比例縮放時，FE的電容(Cfe)、閘極介電質的電容(Cox)、空乏區的電容(Cdep)相應地按比例縮放，但是間隔體區的電容Cov-L及Cov-R保持不變，使得在裝置尺寸改變時，總Cfe難以匹配CMOS。不過，藉由引進FE在高k介電質及金屬閘極上方的計算修理延伸部(calculated fix extension)，它的對應Cfe-L及Cfe-R有助於補償Cov-L及Cov-R，使得總Cfe與CMOS匹配，從而在所有W及L尺寸都沒有遲滯下，維持NC-FET的整體性。
第2A圖至第2F圖的橫截面圖圖示用高k金屬閘極(HKMG)加工來製造NC-FET的另一實施例。閘極堆疊形成於SOI基板100的矽層105上方且閘極堆疊包括閘極介電層107、金屬閘極109、多晶矽虛擬閘極201及側壁間隔體113。閘極介電層107為高介電常數(高k)材料，包
括二氧化矽(SiO2)、HfO2、二氧化鋯(ZrO2)及二氧化鈦(TiO2)。在第2A圖中，CMOS用閘極優先製程製成，具有形成於金屬閘極109上方的多晶矽虛擬閘極201。在第2B圖中，ILD 203沉積於SOI基板100上方。在第2C圖中，用類似閘極最後的製程從閘極堆疊移除多晶矽虛擬閘極201以形成空腔205。
在第2D圖中，側壁間隔體113從閘極堆疊的每一側移除。選擇性蝕刻步驟可用來移除可由氮化矽(SiN)形成的側壁間隔體113。間隙/空腔207形成於閘極堆疊的每一側上。在第2E圖中，FE層209沉積於間隙/空腔205，間隙/空腔205的一部分及ILD 203上方。FE層209以600至1000℃的溫度退火。在600℃之較低溫度範圍的退火導致更好的SS和較低的Vt遲滯。較高溫的退火可能導致產生缺陷和Vt遲滯。FE層209可由厚2至15奈米(nm)的鉿基氧化物形成，包括HfZrO4與HfO2。在某些實施例中，FE層209形成為有2至3奈米的厚度。
NC-FET的頂部金屬閘極211形成於FE層209上方。金屬閘極109及頂部金屬閘極211兩者由金屬形成，包括TiN、TaN、W及彼等之金屬矽化物。在此實施例中，可調整之FE電容器係藉由選擇性移除側壁間隔體113而形成，且FE層209間隙填滿由移除側壁間隔體113所產生的空間。FE層209有助於減少寄生電容且對於不同的W/L裝置可實現更好的電容匹配。就FE層209的間隙填充而言，在移除多晶矽虛擬閘極201後，金屬閘極
109的高度只有數奈米高且側壁間隔體寬度只有數奈米寬。深寬比不會很大且化學氣相沉積(CVD)或原子層沉積(ALD)用於FE層209的間隙填充是足夠的。在第2F圖中，執行化學機械研磨(CMP)以移除多餘的FE層209及頂部金屬閘極211向下到ILD 203的上表面。不執行閘極圖案化，這在加工期間可剔除一個遮罩，且在執行CMP步驟後，形成FE電容器213。FE電容器213具有寄生電容小於習知MOSFET之間隔體寄生電容的FE間隔體，這可導致FE電容與高k介電質電容匹配。
第3A圖至第3C圖的橫截面圖圖示用於製造NC-FET的另一實施例。此替代辦法部分地移除側壁間隔體113以免損壞高k介電層107。此替代辦法也可避免完全移除側壁間隔體113所引起的任何潛在間隙填充問題。在第3A圖中，側壁間隔體113部分向下蝕刻到金屬閘極109的上表面以形成間隙/空腔301。在第3B圖中，FE層209沉積於間隙/空腔301中且於ILD 203上方。FE層209以600至1000℃的溫度退火。視需要，在退火前凹陷FE層209以調整厚度。FE層209可由鉿基氧化物形成，包括HfZrO4與HfO2。NC-FET的頂部金屬閘極211形成於FE層209上方。在第3C圖中，執行CMP以移除多餘的FE層209及頂部金屬閘極211向下到ILD 203的上表面，藉此形成FE電容器213。
第4A圖至第4E圖的橫截面圖圖示用於製造NC-FET的又一實施例。在此實施例中，使用閘極遮罩來
形成FE電容器。FE電容器區的形成是受控的，且如果間隔體被移除的話，可使用較大的空腔/間隙來增強間隙填充能力。在第4A圖中，CMOS製程用來形成閘極堆疊於SOI基板100上方。在第4B圖中，光阻劑401沉積於ILD 203上方且被圖案化於閘極堆疊上方。在第4C圖中，執行蝕刻步驟以蝕刻穿過被圖案化的光阻劑401及ILD 203以形成向下延伸到閘極堆疊的開口403。在第4D圖中，FE層209沉積於開口403中且於ILD 203上方。如第4E圖所示，頂部金屬閘極211沉積於開口403的其餘部份中且執行CMP以形成FE電容器213。
第5A圖至第5F圖的橫截面圖圖示由閘極最後製程形成之FE電容器的另一實施例。也可使用部分或完全被取代的FE間隔體結構，不過，在此實施例中，側壁間隔體113未被取代。在第5A圖中，FE層209形成於金屬閘極109及ILD 203上方。在第5B圖中，頂部金屬閘極211沉積於FE層209上方。執行CMP步驟以移除多餘的頂部金屬閘極211及FE層209向下到ILD 203的上表面而形成FE電容器213，如第5C圖所示。
在第5D圖(橫截面圖)中，FE閘極遮罩用來界定FE電容器寬度。光阻劑501鋪設於裝置上方以圖案化FE閘極寬度，且長度自對準，如第5E圖(上視圖)所示。第5F圖(上視圖)圖示不同的FE頂部閘極寬度係藉由蝕刻去掉FE頂部金屬閘極而實現。較小的FE寬度可減少FE電容，使得相對薄的FE膜可用來增強長度可縮放性(L
scalability)。可設計優化的裝置寬度以實現與有不同長度及不同類型之下方CMOS匹配的FE電容。
第6A圖至第6F圖的橫截面圖圖示以閘極優先高k金屬閘極(HKMG)加工來製造MOSFET的實施例。第6A圖及第6B圖圖示向上直到沉積ILD 203且執行CMP的加工。視需要抽出(pull)多晶矽虛擬閘極201，如第6B圖所示。在第6C圖至第6F圖的加工步驟中，FE電容器直接形成於CMOS閘極上。FE電容器的調整可藉由調整FE層厚度、電容器L/W以實現電容匹配。特別是，第6C圖與第6E圖，FE層601沉積於在第6A圖或第6B圖製成的CMOS閘極上方。然後，FE層601經受溫度範圍在600至1000℃之間的熱退火。頂部金屬閘極603沉積於FE層601上方。沉積及圖案化光阻劑605且執行蝕刻步驟以界定用於FE閘極607的區域。形成第二ILD 609及側壁間隔體611然後接著進行標準的後段(BEOL)加工。在第6D圖中，用於FE閘極607的區域小於用於第6F圖之FE閘極607的較寬區域。
本揭示內容的具體實施例可實現數種技術效果，包括防止FE材料免於在閘極優先加工的情況下經受高熱加工，藉此防止NC的缺陷與Vt遲滯的增加。本揭示內容提議之製造順序的優點是不受限於較低溫度範圍的FE熱工程，通常習知的閘極最後n型鈦-鋁(TiAl)金屬閘極製程的要求是如此。另外，本揭示內容的NC-FET製程能夠藉由工程化FE電容器之頂部金屬的FE層厚度而進行
NC調整。在有額外的閘極遮罩之情況下，本揭示內容進一步提供用FE厚度及金屬閘極區(W/L)調整NC的彈性以便與有各種W/L及不同裝置類型的下方CMOS能有更佳的匹配。藉由選擇性地移除SiN側壁間隔體，有可能對閘極-汲極電容做額外調整。
此外，該等具體實施例在產業上可用於各種工業應用，例如，微處理器、智慧型手機、行動電話、手機、機上盒、DVD燒錄機及播放機、汽車導航、印表機及周邊設備、網路及電信設備，遊戲系統及數位相機、或使用邏輯或高電壓技術節點的其他裝置。因此，本揭示內容在產業上可用於任何各種類型的高度整合半導體裝置，包括屬28奈米以下HKMG技術節點的FET及FinFET裝置。
在以上說明中，特別用數個示範具體實施例描述本揭示內容。不過，顯然仍可做出各種修改及改變而不脫離本揭示內容更寬廣的精神及範疇，如申請專利範圍所述。因此，本專利說明書及附圖應被視為圖解說明用而非限定。應瞭解，本揭示內容能夠使用各種其他組合及具體實施例且在如本文所述的本發明概念範疇內能夠做出任何改變或修改。
Claims (20)
- 一種用於製造半導體裝置之方法，該方法包含：用以下步驟形成閘極堆疊於半導體基板上方：形成閘極氧化物於該半導體基板上方；形成第一金屬閘極電極於該閘極氧化物上方；形成虛擬閘極於該金屬閘極電極上方；以及形成側壁間隔體於該閘極堆疊的第一側及第二側上；形成層間介電質(ILD)於該基板及該閘極堆疊上方；移除該虛擬閘極與該等側壁間隔體的至少一部分以形成開口；形成鐵電(FE)層於該開口中；以及形成第二金屬閘極電極於該FE層上方。
- 如申請專利範圍第1項所述之方法，更包含：平坦化該第二金屬閘極向下到該ILD及該FE層的上表面。
- 如申請專利範圍第2項所述之方法，其中，該FE層包含FE電容器層。
- 如申請專利範圍第1項所述之方法，更包含：在沉積該FE層後，退火該FE層。
- 如申請專利範圍第1項所述之方法，更包含：移除該虛擬閘極及所有該等側壁間隔體以形成該 開口。
- 如申請專利範圍第5項所述之方法，其中，該虛擬閘極包含多晶矽。
- 如申請專利範圍第1項所述之方法，更包含：沉積鋯酸鉿(HfZrO4)或HfO於該開口中作為該鐵電(FE)層。
- 一種用於製造半導體裝置之方法，該方法包含：用以下步驟形成閘極堆疊於半導體基板上方：形成閘極氧化物於該半導體基板上方；形成金屬閘極電極於該閘極氧化物上方；形成側壁間隔體於該閘極堆疊的第一側及第二側上；形成層間介電質(ILD)於該基板及該閘極堆疊上方；形成開口於該金屬閘極電極上方；形成鐵電(FE)層於該開口中；以及形成第二金屬閘極電極於該開口中的該FE層上方。
- 如申請專利範圍第8項所述之方法，包含：藉由蝕刻穿過該ILD向下到該第一金屬閘極電極以形成該開口來形成該開口於該閘極電極上方。
- 如申請專利範圍第8項所述之方法，更包含：形成虛擬閘極於該金屬閘極電極上方。
- 如申請專利範圍第9項所述之方法，其中，該虛擬閘極 包含多晶矽。
- 如申請專利範圍第8項所述之方法，更包含：移除該虛擬閘極以形成該開口於該金屬閘極電極上方。
- 如申請專利範圍第8項所述之方法，包含：形成寬度大於該第二金屬閘極電極之寬度的該第一金屬閘極電極。
- 如申請專利範圍第8項所述之方法，其中，該FE層包含FE電容器層。
- 如申請專利範圍第14項所述之方法，其中，該FE電容器層包含：鋯酸鉿(HfZrO4)或HfO。
- 一種半導體裝置，包含：閘極堆疊，形成於半導體基板上方，該閘極堆疊包含：閘極氧化物，形成於該半導體基板上方；第一金屬閘極電極，形成於該閘極氧化物上方；以及側壁間隔體，形成於該閘極堆疊之第一側及第二側上；層間介電質(ILD)，形成於該閘極堆疊之側面上；鐵電(FE)電容器，直接形成於該第一金屬閘極電極上；以及第二金屬閘極電極，形成於該FE電容器上方。
- 如申請專利範圍第16項所述之半導體裝置，其中，該半導體基板包含絕緣體上覆矽(SOI)基板。
- 如申請專利範圍第16項所述之半導體裝置，其中，該FE電容器層包含鋯酸鉿(HfZrO4)或HfO。
- 如申請專利範圍第16項所述之半導體裝置，其中，該第一金屬閘極電極有大於該第二金屬閘極電極之寬度的寬度。
- 如申請專利範圍第16項所述之半導體裝置，其中，該閘極氧化物包含高k介電質。
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20160005749A1 (en) * | 2014-07-01 | 2016-01-07 | Qualcomm Incorporated | Series ferroelectric negative capacitor for multiple time programmable (mtp) devices |
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| US20160064510A1 (en) * | 2014-08-26 | 2016-03-03 | Globalfoundries Inc. | Device including a floating gate electrode and a layer of ferroelectric material and method for the formation thereof |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20160005749A1 (en) * | 2014-07-01 | 2016-01-07 | Qualcomm Incorporated | Series ferroelectric negative capacitor for multiple time programmable (mtp) devices |
| US9679893B2 (en) * | 2015-05-15 | 2017-06-13 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor device and transistor |
| US20170365719A1 (en) * | 2016-06-15 | 2017-12-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Negative Capacitance Field Effect Transistor |
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