KR102618370B1 - 순차적인 증착-에칭-처리 프로세싱을 사용한 실리콘 산화물 및 실리콘 질화물의 상향식 성장 - Google Patents

순차적인 증착-에칭-처리 프로세싱을 사용한 실리콘 산화물 및 실리콘 질화물의 상향식 성장 Download PDF

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Abstract

고종횡비 피처들의 갭충전을 위한 방법들이 설명된다. 제1 막은 피처의 최하부 및 상부 측벽들 상에 증착된다. 제1 막은 피처의 측벽들로부터 에칭되고, 피처의 최하부의 제1 막은 제2 막을 형성하기 위해 처리된다. 피처를 충전하기 위해, 증착, 에칭 및 처리 프로세스들이 반복된다.

Description

순차적인 증착-에칭-처리 프로세싱을 사용한 실리콘 산화물 및 실리콘 질화물의 상향식 성장{BOTTOM-UP GROWTH OF SILICON OXIDE AND SILICON NITRIDE USING SEQUENTIAL DEPOSITION-ETCH-TREAT PROCESSING}
[0001] 본 개시내용은 일반적으로, 갭충전(gapfill)을 위한 방법들에 관한 것이다. 구체적으로, 본 개시내용은, 순차적인 증착-에칭-처리 프로세스(sequential deposition-etch-treat process)를 사용하여 갭을 충전(fill)하는 프로세스들에 관한 것이다.
[0002] 갭충전 프로세스는 반도체 제조에서 매우 중요한 스테이지이다. 갭충전 프로세스는 고종횡비 갭(또는 피처(feature))을 절연성 또는 전도성 재료로 충전하는 데 사용된다. 예컨대, 얕은 트렌치 격리(shallow trench isolation), 금속간 유전체 층들, 패시베이션 층들, 더미 게이트 등이 있다. 디바이스 기하학적 구조들이 축소되고(예컨대, 임계 치수들 < 20 nm) 그리고 열적 버짓(thermal budget)들이 감소됨에 따라, 고종횡비 공간들(예컨대, AR>10:1)의 무공극 충전(void-free filling)은 종래의 증착 프로세스들의 제한들로 인해 점점 더 어려워지고 있다.
[0003] 대부분의 증착 방법들은 구조의 최하부 구역보다는 최상부 구역 상에 더 많은 재료를 증착한다. 프로세스는 종종 버섯 형상 막 프로파일(mushroom shape film profile)을 형성한다. 결과적으로, 고종횡비 구조의 최상부 부분은 때때로 너무 이르게 핀치 오프되어(pinch off), 구조의 하부 부분들 내에 시임(seam)들/공극들을 남긴다. 이 문제는 작은 피처들에서 더 일반적이다.
[0004] 갭충전(gap fill)에 대한 하나의 접근법은 고밀도 플라즈마 화학 기상 증착(HDP CVD; high-density plasma chemical vapor deposition)이다. HDP CVD는, 고종횡비 갭-충전에 사용되는 방향성(상향식(bottom-up)) CVD 프로세스이다. 이 방법은 고종횡비 구조의 측벽들보다는 그 구조의 최하부에 더 많은 재료를 증착한다. 이는, 대전된 유전체 전구체 종을 하향으로, 갭의 최하부까지 지향시킴으로써 달성된다. 증착 프로세스의 방향성 양상은, 최하부 충전물을 멀리 스퍼터링하는 일부 높은 운동량의 대전된 종을 생성한다. 스퍼터링된 재료는 측벽들 상에 재증착되는 경향이 있다. 오버행 형성으로 인한 제한들은, 충전되는 갭의 폭이 감소되고 종횡비가 증가됨에 따라 더욱더 심각해진다.
[0005] 높은 AR 피처들을 갭충전하기 위한 다른 접근법은 유동성 CVD 프로세스(flowable CVD process)의 사용에 의한 것이다. 유동성 CVD 프로세스는 일반적으로, 복잡한 증착-경화-처리 프로세싱을 요구한다. 따라서, 고종횡비 구조들에서 막들을 증착할 수 있는 갭충전 방법들이 당해 기술분야에서 필요하다.
[0006] 본 개시내용의 하나 또는 그 초과의 실시예들은, 기판 표면을 갖는 기판을 제공하는 단계 ― 기판 표면에는 복수의 피처들이 형성되어 있음 ― 를 포함하는 프로세싱 방법들에 관한 것이다. 각각의 피처는 기판 표면으로부터 일정 거리로 연장되고, 최하부 및 적어도 하나의 측벽을 갖는다. 제1 막이 적어도 하나의 피처에 증착되며, 그 증착은, 제1 막이 피처의 최하부 상에 그리고 기판 표면 근처의, 피처의 측벽들 상에 형성되도록 이루어진다. 제1 막은 피처의 측벽들로부터 에칭된다. 피처에 제2 막을 형성하기 위해 피처의 최하부의 제1 막이 처리된다.
[0007] 본 개시내용의 부가적인 실시예들은 갭충전 방법들에 관한 것이다. 기판 표면을 갖는 기판이 제공되며, 기판 표면에는 복수의 피처들이 형성되어 있다. 각각의 피처는 기판 표면으로부터 일정 거리로 연장되고, 최하부 및 적어도 하나의 측벽을 갖는다. 실리콘을 포함하는 제1 막이 적어도 하나의 피처에 증착되며, 그 증착은, 제1 막이 피처의 최하부 상에 그리고 기판 표면 근처의, 피처의 측벽들 상에 형성되도록 이루어진다. 제1 막은 피처의 측벽들로부터 에칭된다. 피처에 제2 막을 형성하기 위해 피처의 최하부의 제1 막이 처리된다. 제2 막은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물 중 하나 또는 그 초과를 포함한다.
[0008] 본 개시내용의 추가의 실시예들은, 기판 표면을 갖는 기판을 제공하는 단계 ― 기판 표면에는 복수의 피처들이 형성되어 있음 ― 를 포함하는 갭충전 방법들에 관한 것이다. 각각의 피처는 기판 표면으로부터 일정 거리로 연장되고, 최하부 및 적어도 하나의 측벽을 갖는다. 실리콘을 포함하는 제1 막을 적어도 하나의 피처에 증착하기 위해, 기판이 실리콘 전구체 및 반응물에 노출되며, 그 증착은, 제1 막이 피처의 최하부 상에 그리고 기판 표면 근처의, 피처의 측벽들 상에 형성되도록 이루어진다. 실리콘 전구체는 실란, 디실란, 트리실란, 테트라실란, 더 고차의 실란(higher order silane) 또는 디클로로실란 중 하나 또는 그 초과를 포함한다. 반응물은 수소 또는 질소 중 하나 또는 그 초과를 포함하는 플라즈마를 포함한다. 제1 막은 대략 1 Å 내지 대략 50 Å의 범위의 깊이로 형성된다. 기판은 피처의 측벽들로부터 제1 막을 에칭하기 위해, H2, HCl 또는 Cl2 중 하나 또는 그 초과를 포함하는 플라즈마를 포함하는 에천트(etchant)에 노출된다. 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물 중 하나 또는 그 초과를 포함하는 제2 막을 피처에 형성하기 위해, 피처의 최하부의 제1 막이 처리된다. 막을 처리하는 단계는, 기판을, Ar, He, H2, O2, N2O, O3, H2O, NH3 또는 N2 중 하나 또는 그 초과를 포함하는 플라즈마에 노출시키는 단계를 포함한다. 피처를 충전하기 위해, 증착, 에칭 및 처리 프로세스들이 반복된다.
[0009] 본 발명의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 발명의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 본 발명의 단지 전형적인 실시예들을 예시하는 것이므로 본 발명의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 발명이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0010] 도 1은 본 개시내용의 하나 또는 그 초과의 실시예들에 따른 프로세스 흐름을 예시하고; 그리고
[0011] 도 2a 내지 2e는 도 1의 프로세스 흐름 동안의 기판의 개략적 표현들을 예시한다.
[0012] 본 발명의 몇몇 예시적인 실시예들을 설명하기 전에, 본 발명은 하기의 설명에서 기술되는 구성 또는 프로세스 단계들의 세부사항들로 제한되지 않음이 이해되어야 한다. 본 발명은 다른 실시예들이 가능하며, 다양한 방식들로 실시되거나 수행될 수 있다.
[0013] 본원에서 사용되는 바와 같은 "기판"은, 제조 프로세스 동안 막 프로세싱이 상부에서 수행되는, 임의의 기판, 또는 기판 상에 형성된 재료 표면을 지칭한다. 예컨대, 프로세싱이 수행될 수 있는 기판 표면은, 애플리케이션에 따라, 실리콘, 실리콘 산화물, 스트레인드 실리콘(strained silicon), 실리콘 온 인슐레이터(SOI; silicon on insulator), 탄소 도핑된 실리콘 산화물들, 비정질 실리콘, 도핑된 실리콘, 게르마늄, 갈륨 비소, 유리, 사파이어와 같은 재료들, 및 임의의 다른 재료들, 이를테면 금속들, 금속 질화물들, 금속 합금들, 및 다른 전도성 재료들을 포함한다. 기판들은 반도체 웨이퍼들을 포함한다(그러나 이에 제한되지 않음). 기판들은, 기판 표면을 폴리싱, 에칭, 환원, 산화, 히드록실화(hydroxylate), 어닐링, UV 경화, e-빔 경화 및/또는 베이킹하기 위해 전처리 프로세스에 노출될 수 있다. 본 발명에서, 기판 자체의 표면 상에서 직접적으로 막 프로세싱을 하는 것에 추가하여, 개시되는 막 프로세싱 단계들 중 임의의 막 프로세싱 단계는 또한, 하기에서 보다 상세히 개시되는 바와 같이, 기판 상에 형성된 하부층(underlayer) 상에서 수행될 수 있으며, "기판 표면"이라는 용어는 문맥이 표시하는 바와 같이 그러한 하부층을 포함하도록 의도된다. 따라서, 예컨대, 막/층 또는 부분적인 막/층이 기판 표면 상에 증착된 경우, 새롭게 증착된 막/층의 노출되는 표면이 기판 표면이 된다.
[0014] 본 개시내용의 실시예들은 유리하게, 고종횡비 피처를 충전하기 위해 막(예컨대, 실리콘)을 증착하는 방법들을 제공한다. 일부 실시예들은 유리하게, 클러스터 툴 환경에서 수행될 수 있는 순환적인 증착-에칭-처리 프로세스들을 포함하는 방법들을 제공한다. 일부 실시예들은 유리하게, 플라즈마-강화 화학 기상 증착(PECVD; plasma-enhanced chemical vapor deposition) 프로세스들을 사용하여, 실리콘 산화물(SiO), 실리콘 질화물(SiN) 및/또는 실리콘 산질화물(SiON) 갭충전 막들을 증착한다. 당업자는, 실리콘 산화물에 대한 화학식 SiO가 특정 화학량론적 양의 실리콘 및 산소 원자들을 의미하지는 않는다는 것을 인식할 것이다. 오히려, SiO, SiN, SiON 및 다른 것들에 대한 화학식은 단지, 대상 막에서 발견되는 원소들의 아이덴티티를 표시할 뿐이다. 원소들의 특정 조성은 변화할 수 있다.
[0015] 도 1은 막을 증착하기 위한 방법(100)의 브로드 뷰(broad view)를 예시한다. 도 2a 내지 2e는, 기판의 막 증착의 개략도를 사용하여 도 1의 프로세스를 예시한다.
[0016] 스테이지(110)에서, 프로세싱을 위해 기판(10)이 제공된다. 이와 관련하여 사용되는 바와 같이, "제공되는"이라는 용어는, 기판(10) 상에 하나 또는 그 초과의 막들을 증착시키는 포지션 또는 환경 내에 기판(10)이 배치되는 것을 의미한다. 기판(10)은 기판 표면(12)을 가지며, 기판 표면(12)에는 복수의 피처들(14)이 형성되어 있다. 각각의 피처(14)는 기판 표면(12)으로부터 거리(D)로 연장된다. 각각의 피처는 최하부(16) 및 적어도 하나의 측벽(18)을 갖는다. 피처가 원통형 형상을 갖는 경우, 하나의 측벽(18)이 존재하지만; 단면으로 보면, 도 2a에 도시된 것과 같이, 2개의 측벽들을 갖는 것처럼 보일 것이다. 측벽들(18)의 수는 본 개시내용의 범위로 제한되지 않으며, 임의의 수의 측벽들을 갖는 임의의 형상의 피처가 사용될 수 있다.
[0017] 피처(14)가 표면(12)으로부터 연장되는 거리(D)는 임의의 적절한 거리일 수 있다. 거리(D) 대 피처(14)의 폭의 비율은 종횡비로 지칭된다. 일부 실시예들에서, 피처(14)는 대략 10:1, 15:1, 20:1, 25:1, 30:1, 35:1, 40:1, 45:1 또는 50:1과 동일한 또는 그 초과의 고종횡비를 갖는다. 일부 실시예들에서, 피처는 대략 9:1, 8:1, 7:1, 6:1, 5:1, 4:1, 3:1 또는 2:1과 동일한 또는 그 미만의 저종횡비를 갖는다.
[0018] 일부 실시예들의 기판(10)은 V-NAND 디바이스의 부분이다. 예시된 피처들(14)이 단일 재료(unitary material)의 리세스로서 도시되며, 따라서 최하부(16) 및 측벽들(18)은 동일한 재료로 제조된다. 일부 실시예들에서, 제1 재료가 제2 재료보다 더 짧아서 리세스 형상을 형성하도록, 상이한 재료들의 교번하는 층들에 의해 피처들이 형성된다. 이러한 타입의 시스템에서, 피처의 최하부는 제1 재료에 의해 형성되고, 피처의 측벽은 높이가 더 높은(taller) 제2 재료에 의해 형성된다. 예컨대, V-NAND 구조는 실리콘 산화물 및 실리콘 질화물 막들의 교번적인 층들로 제조된다. 달리 말하면, 일부 실시예들에서, 피처는 2개의 이격된 층들(예컨대, 산화물 층들) 사이에 형성되고, 피처의 최하부는 이격된 층들과 상이한 재료이다.
[0019] 일부 실시예들에서, 배리어 층(도시되지 않음)이 표면 상에 형성된다. 배리어 층은 티타늄 질화물을 포함하는(그러나 이에 제한되지 않음) 임의의 적절한 재료일 수 있다. 배리어 층의 두께는 임의의 적절한 두께일 수 있다. 일부 실시예들에서, 배리어 층의 두께는 대략 10 Å 내지 대략 50 Å의 범위, 또는 대략 20 Å 내지 대략 45 Å의 범위, 또는 대략 30 Å 내지 대략 40 Å의 범위이다.
[0020] 갭충전 방법(100)은, 피처(14)를 충전하는 것을 시작하기 위해 증착(120) 프로세스로 이동한다. 도 2b를 참조하면, 제1 막(20)이 기판 표면(12) 근처의 측벽들(18) 및 최하부(16) 상에 형성되도록, 제1 막(20)이 적어도 하나의 피처(14)에 증착된다. 이러한 방식에서 사용되는 바와 같이, "기판 표면 근처"라는 용어는, 제1 막(20)이 기판 표면(12) 상에 그리고 피처(14)의 측벽들(18)의 상부 부분들 상에 형성될 수 있다는 것을 의미한다. 피처의 측벽들(18) 상에 제1 막(20)이 형성되는 깊이는 임의의 적절한 깊이일 수 있고, 프로세스 조건들 및 막 조성에 따라 변화할 수 있다. 일반적으로, 제1 막(20)은, 도 2b에 예시된 바와 같이, 기판 표면(12) 부근의, 피처의 최상부 근처에 버섯 형상을 형성한다.
[0021] 제1 막(20)은 임의의 적절한 재료일 수 있다. 일부 실시예들에서, 제1 막(20)은 실리콘을 포함한다. 일부 실시예들에서, 제1 막(20)은 본질적으로 실리콘으로 이루어진다. 이러한 방식에서 사용되는 바와 같이, "본질적으로 실리콘으로 이루어진"이라는 용어는, 막 조성이 원자 기준으로 대략 95%, 98% 또는 99%와 동일한 또는 그 초과의 실리콘이라는 것을 의미한다.
[0022] 일부 실시예들에서, 제1 막(20)을 기판(10) 상에 증착하는 것은 기판(10)을 실리콘 전구체 및 반응물에 노출시키는 것을 포함한다. 일부 실시예들에서, 실리콘 전구체는 화학식을 갖는 적어도 하나의 종(species)을 포함한다. 일부 실시예들에서, 실리콘 전구체는 실란, 디실란, 트리실란, 테트라실란, 더 높은 차수의 실란 또는 디클로로실란 중 하나 또는 그 초과를 포함한다. 더 높은 차수의 실란은 실험식 SinH2n +2(여기서 n은 5와 동일하거나 또는 그 초과임)를 갖는 실란 화합물로 정의된다. 일부 실시예들에서, 실리콘 전구체는 본질적으로 SiH4로 이루어진다. 일부 실시예들에서, 실리콘 전구체는 본질적으로 Si2H6으로 이루어진다. 일부 실시예들에서, 실리콘 전구체는 본질적으로 디클로로실란, 즉, SiH2Cl2로 이루어진다. 이러한 방식에서 사용되는 바와 같이, "본질적으로 ~으로 이루어진"이라는 용어는, 실리콘 전구체가 몰(molar) 기준으로 대략 95%, 98% 또는 99%와 동일한 또는 그 초과의 명시된 종(species)이라는 것을 의미한다.
[0023] 일부 실시예들에서, 실리콘 전구체는 실리콘 할로겐화물 종을 포함하며, 여기서 할로겐 원자들은 F, Cl, Br 및 I 중 하나 또는 그 초과를 포함한다. 일부 실시예들에서, 실리콘 할로겐화물은 실질적으로 어떤 불소 원자들도 포함하지 않는다. 이러한 방식에서 사용되는 바와 같이, "실질적으로 어떤 불소 원자들도 없는"이라는 용어는, 할로겐 종의 조성이 원자 기준으로 대략 95%, 98% 또는 99%와 동일한 또는 그 미만의 불소라는 것을 의미한다. 실리콘 전구체는 불활성, 희석 또는 캐리어 가스와 공동-유동될(co-flowed) 수 있다. 일부 실시예들에서, 실리콘 전구체는 아르곤 또는 헬륨 중 하나 또는 그 초과와 공동-유동된다.
[0024] 일부 실시예들에서, 반응물은 Ar, He, H2 또는 N2 중 하나 또는 그 초과를 포함한다. 반응물 또는 실리콘 전구체는 화학 기상 증착(CVD) 프로세스에서 프로세싱 챔버 내로 공동-유동될 수 있다. 일부 실시예들에서, 반응물 및 실리콘 전구체는 원자 층 증착(ALD; atomic layer deposition) 프로세스에서, 가스상(gas phase)에서 혼합되지 않으면서 기판 표면에 순차적으로 노출된다.
[0025] 일부 실시예들에서, 증착 반응물은 증착 플라즈마를 포함하며, 증착 플라즈마는, 플라즈마-강화 CVD 프로세스에서 실리콘 전구체와 동시에 기판에 노출되거나 또는 플라즈마-강화 ALD 프로세스에서 실리콘 전구체와 순차적으로 노출된다.
[0026] 일부 실시예들에서, 증착 플라즈마는 Ar, He, H2 또는 N2 중 하나 또는 그 초과를 포함한다. 일부 실시예들에서, 증착 플라즈마는 본질적으로 Ar로 이루어진다. 일부 실시예들에서, 증착 플라즈마는 본질적으로 He로 이루어진다. 일부 실시예들에서, 증착 플라즈마는 본질적으로 H2로 이루어진다. 일부 실시예들에서, 증착 플라즈마는 본질적으로 N2로 이루어진다. 이러한 방식에서 사용되는 바와 같이, "본질적으로 ~으로 이루어진"이라는 용어는, 증착 플라즈마가 원자 기준으로 대략 95%, 98% 또는 99%와 동일한 또는 그 초과의 명시된 종(species)이라는 것을 의미한다.
[0027] 증착 플라즈마는 전도성으로-커플링된 플라즈마(CCP; conductively-coupled plasma) 또는 유도성으로 커플링된 플라즈마(ICP; inductively coupled plasma)일 수 있고, 직접 플라즈마 또는 원격 플라즈마일 수 있다. 일부 실시예들에서, 증착 플라즈마는 대략 0 W 내지 대략 2000 W의 범위의 전력을 갖는다. 일부 실시예들에서, 최소 플라즈마 전력은 0 W, 10 W, 50 W 또는 100 W보다 더 크다.
[0028] 증착(120) 동안의 온도는, 예컨대 사용되는 전구체(들) 및/또는 증착 플라즈마(들)에 따라 임의의 적절한 온도일 수 있다. 일부 실시예들에서, 증착 온도는, 대략 100 ℃ 내지 500 ℃의 범위, 또는 대략 150 ℃ 내지 대략 450 ℃의 범위, 또는 대략 200 ℃ 내지 대략 400 ℃의 범위이다.
[0029] 증착(120) 동안의 프로세싱 챔버 압력은 대략 100 mTorr 내지 300 Torr의 범위, 또는 대략 200 mTorr 내지 대략 250 Torr의 범위, 또는 대략 500 mTorr 내지 대략 200 Torr의 범위, 또는 대략 1 Torr 내지 대략 150 Torr의 범위일 수 있다.
[0030] 증착된 막은, 에칭 프로세스(130)로 이동하기 전에, 임의의 적절한 두께일 수 있다. 일부 실시예들에서, 증착된 제1 막(20)의 두께는 대략 0.1 Å 내지 대략 100 Å의 범위, 또는 대략 1 Å 내지 대략 50 Å의 범위이다. 일부 실시예들에서, 증착된 제1 막(20)의 두께는, 처리 프로세스로 이동하기 전에, 대략 5 Å, 10 Å, 15 Å, 20 Å 또는 25 Å과 동일하거나 또는 그 초과이다. 일부 실시예들에서, 증착된 제1 막(20)의 두께는, 처리 프로세스로 이동하기 전에, 대략 100 Å, 90 Å, 80 Å, 70 Å, 60 Å 또는 50 Å과 동일하거나 또는 그 미만이다.
[0031] 증착(120) 후에, 제1 막(20)은 에칭 프로세스(130)를 겪는다. 도 2c를 참조하면, 제1 막(20)은 피처(14)의 측벽들(18)로부터 에칭된다. 제1 막(20)은 피처(14)의 최하부(16)에 남는다. 피처(14)의 최하부(16)에 남아있는 제1 막(20)의 양은, 예컨대, 에칭 프로세스 조건들 및 제1 막(20)의 조성에 기반하여 변화할 수 있다. 일부 실시예들에서, 증착된 제1 막(20)의 대략 10%, 20%, 30%, 40%, 50%, 60%, 70%, 80% 또는 90%와 동일한 또는 그 초과가, 에칭 프로세스(130) 후에, 남는다.
[0032] 일부 실시예들에서, 측벽들로부터 제1 막(20)을 에칭하는 것은 기판을 H2, HCl 또는 Cl2 중 하나 또는 그 초과에 노출시키는 것을 포함한다. 일부 실시예들에서, 제1 막(20)은, 실질적으로 제1 막(20) 전부를 측벽으로부터 제거하도록 그리고 피처의 최하부 상에 실리콘 막의 적어도 일부를 남기도록 에칭된다. 이러한 방식에서 사용되는 바와 같이, "실질적으로 전부"라는 용어는, 기판 표면(12) 상에 증착된 제1 막의 대략 95%, 98% 또는 99%와 동일한 또는 그 초과가 제거된다는 것을 의미한다.
[0033] 일부 실시예들에서, 제1 막(20)은 열적 에칭 프로세스로 에칭된다. 일부 실시예들에서, 열적 에칭 프로세스는 H2를 포함하는 에천트를 이용하여 수행된다. 일부 실시예들에서, 불활성 가스는 열적 에칭 프로세스 동안 에천트와 공동-유동된다.
[0034] 일부 실시예들에서, 제1 막(20)은 플라즈마 에칭 프로세스로 에칭된다. 플라즈마 에칭 프로세스에서 활용되는 플라즈마는 에칭 플라즈마로 지칭된다. 일부 실시예들에서, 에칭 플라즈마는 H2, HCl, Cl2, 또는 NF3 중 하나 또는 그 초과를 포함한다. 일부 실시예들에서, 에칭 플라즈마는 본질적으로 H2로 이루어진다. 일부 실시예들에서, 에칭 플라즈마는 본질적으로 HCl로 이루어진다. 일부 실시예들에서, 에칭 플라즈마는 본질적으로 Cl2로 이루어진다. 일부 실시예들에서, 에칭 플라즈마는 본질적으로 NF3로 이루어진다. 이러한 방식에서 사용되는 바와 같이, "본질적으로 ~으로 이루어진"이라는 용어는, 에칭 플라즈마가 원자 기준으로 대략 95%, 98% 또는 99%와 동일한 또는 그 초과의 명시된 종(species)이라는 것을 의미한다. 일부 실시예들에서, 불활성 가스는 플라즈마 에칭 프로세스 동안 에칭 플라즈마와 공동-유동된다.
[0035] 에칭 플라즈마는 전도성으로-커플링된 플라즈마(CCP) 또는 유도성으로 커플링된 플라즈마(ICP)일 수 있고, 직접 플라즈마 또는 원격 플라즈마일 수 있다. 일부 실시예들에서, 플라즈마는 대략 0 내지 대략 2000 W의 범위의 전력을 갖는다. 일부 실시예들에서, 최소 플라즈마 전력은 0 W, 10 W, 50 W 또는 100 W보다 더 크다.
[0036] 에칭 프로세스(130) 동안의 온도는, 예컨대 사용되는 에칭 프로세스, 에천트 및/또는 에칭 플라즈마(들)에 따라 임의의 적절한 온도일 수 있다. 일부 실시예들에서, 에칭 온도는, 대략 100 ℃ 내지 500 ℃의 범위, 또는 대략 150 ℃ 내지 대략 450 ℃의 범위, 또는 대략 200 ℃ 내지 대략 400 ℃의 범위이다.
[0037] 에칭 프로세스(130) 동안의 프로세싱 챔버 압력은 대략 100 mTorr 내지 300 Torr의 범위, 또는 대략 200 mTorr 내지 대략 250 Torr의 범위, 또는 대략 500 mTorr 내지 대략 200 Torr의 범위, 또는 대략 1 Torr 내지 대략 150 Torr의 범위일 수 있다.
[0038] 에칭 프로세스(130) 후에, 제1 막(20)은 처리 프로세스(140)를 겪는다. 제1 막(20)을 처리하는 것은 피처(14)에 제2 막(30)을 형성한다. 일부 실시예들에서, 제2 막(30)은 제1 막(20)의 산화물, 질화물, 붕소화물, 탄화물 또는 이들의 조합이다. 예컨대, 일부 실시예들에서, 제1 막(20)은 실리콘을 포함하거나 또는 본질적으로 실리콘으로 이루어지고, 제2 막은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물 중 하나 또는 그 초과를 포함한다. 일부 실시예들에서, 제2 막은 본질적으로 실리콘 질화물로 이루어진다. 일부 실시예들에서, 제2 막(30)은 본질적으로 실리콘 산화물로 이루어진다. 일부 실시예들에서, 제2 막(30)은 본질적으로 실리콘 산질화물로 이루어진다. 일부 실시예들에서, 제2 막(30)은 본질적으로, 붕소, 탄소, 산소 또는 질소 원자들 중 하나 또는 그 초과를 갖는 실리콘으로 이루어진다. 이러한 방식에서 사용되는 바와 같이, "본질적으로 ~으로 이루어진"이라는 용어는, 제2 막의 조성이 원자 기준으로 막의 총 조성의 대략 95%, 98% 또는 99%와 동일한 또는 그 초과인, 명시된 원소들의 합을 갖는다는 것을 의미한다.
[0039] 일부 실시예들에서, 제1 막(20)을 처리하는 것은, 실리콘 산화물을 포함하는 제2 막(30)을 형성하기 위해 제1 막(20)을 Ar, He, H2, O2, N2O, O3 또는 H2O 중 하나 또는 그 초과에 노출시키는 것을 포함한다. 일부 실시예들에서, 제1 막(20)을 처리하는 것은, 실리콘 질화물을 포함하는 제2 막을 형성하기 위해 제1 막(20)을 Ar, He, H2, NH3, N2 중 하나 또는 그 초과에 노출시키는 것을 포함한다. H2O2, 히드라진, 히드라진 유도체들 및 이들의 조합들을 포함하는(그러나 이에 제한되지 않음) 다른 산화제(oxidizing agent)들 및 질화제(nitriding agent)들이 또한 사용될 수 있다.
[0040] 일부 실시예들에서, 제1 막(20)을 처리하는 것은, 제1 막(20)을 Ar, He, H2, O2, N2O, O3, H2O, NH3, N2, H2O2, 히드라진 또는 히드라진 유도체들 중 하나 또는 그 초과를 포함하는 플라즈마에 노출시키는 것을 포함한다. 일부 실시예들에서, 처리 플라즈마는 증착 플라즈마와 동일하다. 일부 실시예들에서, 처리 플라즈마는 증착 플라즈마와 상이하다.
[0041] 처리 플라즈마는 전도성으로-커플링된 플라즈마(CCP) 또는 유도성으로 커플링된 플라즈마(ICP)일 수 있고, 직접 플라즈마 또는 원격 플라즈마일 수 있다. 일부 실시예들에서, 플라즈마는 대략 0 내지 대략 2000 W의 범위의 전력을 갖는다. 일부 실시예들에서, 최소 플라즈마 전력은 0 W, 10 W, 50 W 또는 100 W보다 더 크다.
[0042] 처리 프로세스(140) 동안의 온도는, 예컨대 사용되는 처리 플라즈마(들)에 따라 임의의 적절한 온도일 수 있다. 일부 실시예들에서, 처리 온도는, 대략 100 ℃ 내지 500 ℃의 범위, 또는 대략 150 ℃ 내지 대략 450 ℃의 범위, 또는 대략 200 ℃ 내지 대략 400 ℃의 범위이다.
[0043] 처리 프로세스(140) 동안의 프로세싱 챔버 압력은 대략 100 mTorr 내지 300 Torr의 범위, 또는 대략 200 mTorr 내지 대략 250 Torr의 범위, 또는 대략 500 mTorr 내지 대략 200 Torr의 범위, 또는 대략 1 Torr 내지 대략 150 Torr의 범위일 수 있다.
[0044] 처리 프로세스(140) 후에, 방법(100)은 결정 포인트(150)에 도달한다. 제2 막(30)의 미리 결정된 두께로 갭이 충전되었다면, 기판은 선택적으로 사후-프로세싱을 위해 160에서 계속된다. 제2 막(30)이 미리 결정된 두께에 도달하지 않았거나 또는 피처(14)를 충전하지 않았다면, 방법은 증착(120), 에칭 프로세스(130) 및 처리 프로세스(140)의 적어도 하나의 추가의 사이클을 위해 증착(120)으로 복귀한다. 도 2e는 증착-에칭-처리 프로세스를 통한 다수의 사이클들 후에 제2 막(30)으로 충전된 피처를 예시한다.
[0045] 일부 실시예들은 선택적인 사후-프로세싱(160) 프로세스를 포함한다. 사후-프로세싱(160)은, 증착된 막 또는 기판을 수정하여 막 또는 기판의 일부 파라미터를 개선하는 데 사용될 수 있다. 일부 실시예들에서, 사후-프로세싱(160)은 막을 어닐링하는 것을 포함한다. 일부 실시예들에서, 사후-프로세싱(160)은 증착(120), 에칭 프로세스(130) 또는 처리 프로세스(140)에 사용되는 것과 동일한 프로세스 챔버 내에서 인-시튜 어닐링(in-situ anneal)에 의해 수행될 수 있다. 적절한 어닐링 프로세스들은, 급속 열적 프로세싱(RTP; rapid thermal processing) 또는 급속 열적 어닐링(RTA; rapid thermal anneal), 스파이크 어닐링(spike anneal), 또는 UV 경화, 또는 e-빔 경화 및/또는 레이저 어닐링을 포함한다(그러나 이에 제한되지 않음). 어닐링 온도는 대략 500 ℃ 내지 900 ℃의 범위일 수 있다. 어닐링 동안의 환경의 조성은 H2, Ar, He, N2, NH3, SiH4 등 중 하나 또는 그 초과를 포함할 수 있다. 어닐링 동안의 압력은 대략 100 mTorr 내지 대략 1 atm의 범위일 수 있다.
[0046] 본 개시내용에 의해 설명되는 방법들 동안의 임의의 시점에서, 기판은 가열되거나 냉각될 수 있다. 그러한 가열 또는 냉각은, 기판 지지부의 온도를 변화시키는 것 및 가열된 또는 냉각된 가스들을 기판 표면으로 유동시키는 것을 포함하는(그러나 이에 제한되지 않음) 임의의 적합한 수단에 의해 달성될 수 있다. 일부 실시예들에서, 기판 지지부는, 기판 온도를 전도성으로 변화시키도록 제어될 수 있는 가열기/냉각기를 포함한다. 하나 또는 그 초과의 실시예들에서, 이용되는 가스들(반응성 가스들 또는 불활성 가스들)은, 기판 온도를 국부적으로 변화시키도록 가열 또는 냉각된다. 일부 실시예들에서, 가열기/냉각기는, 기판 온도를 대류성으로 변화시키기 위해, 챔버 내에서 기판 표면 부근에 포지셔닝된다.
[0047] 기판은 또한, 프로세싱 동안에, 정지되어 있을 수 있거나 또는 회전될 수 있다. 회전되는 기판은, 연속적으로 또는 불연속적인 단계들로 회전될 수 있다. 예컨대, 기판은 전체 프로세스 전반에 걸쳐 회전될 수 있거나, 또는 기판은 상이한 반응성 가스들, 퍼지 가스들, 반응물들 또는 플라즈마들에 대한 노출들 사이에서 소량만큼 회전될 수 있다. 프로세싱 동안에 기판을 (연속적으로 또는 단계들로) 회전시키는 것은, 예컨대, 가스 유동 기하형상들에서의 국부적인 변동성의 영향을 최소화함으로써, 더 균일한 증착, 처리 또는 에칭을 생성하는 것을 도울 수 있다.
[0048] 본 명세서 전반에 걸쳐 "일 실시예", "특정 실시예들", "하나 또는 그 초과의 실시예들" 또는 "실시예"에 대한 언급은, 실시예와 관련하여 설명되는 특정 피처, 구조, 재료, 또는 특징이 본 발명의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 위치들에서의 "하나 또는 그 초과의 실시예들에서", "일부 실시예들에서", "일 실시예에서" 또는 "실시예에서"와 같은 문구들의 출현들은 반드시 본 발명의 동일한 실시예를 지칭하는 것은 아니다. 더욱이, 특정 피처들, 구조들, 재료들, 또는 특징들은 하나 또는 그 초과의 실시예들에서 임의의 적합한 방식으로 조합될 수 있다.
[0049] 본원의 본 발명이 특정 실시예들을 참조하여 설명되었지만, 이러한 실시예들은 단지 본 발명의 원리들 및 애플리케이션들을 예시하는 것임을 이해해야 한다. 본 발명의 사상 및 범위를 벗어나지 않으면서 본 발명의 방법 및 장치에 대해 다양한 수정들 및 변형들이 이루어질 수 있음이 당업자들에게 자명할 것이다. 따라서, 본 발명은 첨부된 청구항들 및 그 등가물들의 범위 내에 있는 수정들 및 변형들을 포함하는 것으로 의도된다.

Claims (15)

  1. 방법으로서,
    기판 표면을 갖는 기판을 제공하는 단계 ― 상기 기판 표면에는 복수의 피처(feature)들이 형성되어 있고, 각각의 피처는 상기 기판 표면으로부터 일정 거리로 연장되고 그리고 최하부 및 적어도 하나의 측벽을 가짐 ―;
    적어도 하나의 피처에 제1 막을 증착하는 단계 ― 상기 적어도 하나의 피처에 제1 막을 증착하는 단계는, 상기 제1 막이 상기 피처의 최하부 상에 그리고 상기 피처의 측벽들의 상부 부분들 상에만 형성되도록 이루어짐 ―;
    상기 피처의 측벽들로부터 상기 제1 막을 에칭하는 단계; 및
    상기 피처에 제2 막을 형성하기 위해 상기 피처의 최하부의 제1 막을 처리하는 단계를 포함하는,
    방법.
  2. 제1 항에 있어서,
    상기 제1 막은 실리콘을 포함하는,
    방법.
  3. 제2 항에 있어서,
    상기 제2 막은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물 중 하나 또는 그 초과를 포함하는,
    방법.
  4. 제3 항에 있어서,
    상기 제1 막을 증착하는 단계는 상기 기판 표면을 실리콘 전구체 및 반응물에 노출시키는 단계를 포함하는,
    방법.
  5. 제4 항에 있어서,
    상기 실리콘 전구체는 실란, 디실란, 트리실란, 테트라실란, 더 높은 차수의 실란(higher order silane) 또는 디클로로실란 중 하나 또는 그 초과를 포함하는,
    방법.
  6. 제5 항에 있어서,
    상기 반응물은 수소 또는 질소 중 하나 또는 그 초과를 포함하는,
    방법.
  7. 제6 항에 있어서,
    상기 반응물은 플라즈마를 포함하는,
    방법.
  8. 제3 항에 있어서,
    상기 측벽들로부터 상기 제1 막을 에칭하는 단계는 상기 기판을 H2, HCl 또는 Cl2 중 하나 또는 그 초과에 노출시키는 단계를 포함하는,
    방법.
  9. 제8 항에 있어서,
    상기 제1 막을 에칭하는 단계는 플라즈마를 포함하는,
    방법.
  10. 제3 항에 있어서,
    상기 제1 막을 처리하는 단계는, 실리콘 산화물을 포함하는 제2 막을 형성하기 위해 상기 제1 막을 O2, N2O, O3 또는 H2O 중 하나 또는 그 초과에 노출시키는 단계를 포함하는,
    방법.
  11. 제10 항에 있어서,
    상기 제1 막을 처리하는 단계는 상기 제1 막을 플라즈마에 노출시키는 단계를 포함하는,
    방법.
  12. 제3 항에 있어서,
    상기 제1 막을 처리하는 단계는, 실리콘 질화물을 포함하는 제2 막을 형성하기 위해 상기 제1 막을 NH3 또는 N2 중 하나 또는 그 초과에 노출시키는 단계를 포함하는,
    방법.
  13. 제1 항에 있어서,
    증착, 에칭 및 처리 동안의 프로세스 온도는 대략 100 ℃ 내지 대략 500 ℃의 범위인,
    방법.
  14. 제1 항에 있어서,
    상기 피처를 상기 제2 막으로 충전(fill)하기 위해 상기 증착, 에칭 및 처리를 반복하는 단계를 더 포함하는,
    방법.
  15. 제1 항에 있어서,
    상기 제1 막은 에칭 전에 대략 0.01 nm 내지 대략 10 nm의 범위의 두께로 증착되는,
    방법.
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