KR20230163587A - V-nand 워드라인 스택을 위한 라이너 - Google Patents

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Abstract

메모리 구조체들을 형성하는 방법들이 논의된다. 구체적으로, 3D NAND 디바이스들을 형성하는 방법들이 논의된다. 일부 실시예들은 금속 질화물 배리어 층, α-텅스텐 층, 및 벌크 금속 물질을 갖는 메모리 구조체들을 형성한다. 배리어 층은 TiXN 또는 TaXN 물질을 포함하고, 여기서 X는 알루미늄(Al), 규소(Si), 텅스텐(W), 란타넘(La), 이트륨(Yt), 스트론튬(Sr), 또는 마그네슘(Mg) 중 하나 이상으로부터 선택된 금속을 포함한다.

Description

V-NAND 워드라인 스택을 위한 라이너{LINER FOR V-NAND WORD LINE STACK}
본 개시내용의 실시예들은 전자 디바이스들 및 전자 디바이스들을 제조하기 위한 방법들 및 장치의 분야에 관한 것이다. 더 구체적으로, 본 개시내용의 실시예들은, 스택에 금속 질화물 막들 및 α-텅스텐 층을 갖는 수직 NAND 메모리 디바이스들을 제공한다.
반도체 기술은 빠른 속도로 발전해 왔으며, 단위 공간 당 더 빠른 처리 및 저장을 제공하기 위해 기술이 발전함에 따라 디바이스 치수들이 축소되어 왔다. 반도체 기술이 발전함에 따라, 시장은 단위 면적당 점점 더 많은 구조들을 갖는 점점 더 작은 칩들을 요구한다. 소형화에 많은 진보를 보였던 디바이스들의 한 부류는 메모리 디바이스들이다. 더 높은 밀도에 대한 요구가 증가함에 따라, 3D NAND 디바이스들에서의 전형적인 접근법은 더 많은 층들을 적층하는 것이었다. 더 추가적인 층들은 더 두꺼운 스택들을 초래하고 이는 증가하는 종횡비들로 인해 식각하기가 점점 더 어렵다.
현재, 질화티타늄(TiN)이 3D NAND 디바이스들에서 라이너로서 사용된다. 그러나, F-배리어 성능을 유지하기 위해, 질화티타늄 라이너는 두께가 적어도 25 Å일 필요가 있다. 그러한 두꺼운 라이너는, 메모리 구조체들이 더 조밀하고 복잡해짐에 따라 텅스텐 충전에 이용가능한 공간을 감소시키고, 스택 비저항에 악영향을 미친다.
그러므로, 양호한 배리어 성능을 제공하면서 스택 비저항을 감소시킬 필요가 있다.
본 개시내용의 실시예들은 메모리 구조체에 관한 것이며, 메모리 구조체는: 규소 물질 및 금속 게이트의 복수의 교번하는 층들 - 금속 게이트는 등각 배리어 층, 등각 α-텅스텐(W) 층, 및 벌크 텅스텐 층을 포함함 -; 및 메모리 홀 채널 - 메모리 홀 채널은 복수의 교번하는 층들을 통해 형성되며 메모리 홀 채널의 제1 표면, 제2 표면, 및 제3 표면 상에 퇴적된 폴리실리콘 물질의 등각 층을 가짐 - 을 포함한다.
본 개시내용의 실시예들은 메모리 구조체를 형성하는 방법에 관한 것이다. 하나 이상의 실시예에서, 메모리 구조체를 형성하는 방법은, 질화물 물질 및 산화물 물질의 복수의 교번하는 층들을 퇴적시키는 단계; 교번하는 층들의 제1 노출된 표면 및 제2 노출된 표면을 형성하기 위해, 복수의 교번하는 층들을 통해 메모리 홀을 식각하는 단계 - 메모리 홀은 폭을 가짐 -; 폴리실리콘의 등각 층을 메모리 홀 내에 퇴적시키는 단계; 개구부를 형성하고 산화물 물질을 노출시키기 위해 질화물 물질을 제거하는 단계; 개구부에 하이-k 층을 등각으로 퇴적시키는 단계; 하이-k 층 상의 개구부에 배리어 층을 등각으로 퇴적시키는 단계 - 배리어 층은 TiXN 또는 TaXN을 포함함 -; 배리어 층 상에 α-텅스텐(W) 층을 등각으로 퇴적시키는 단계; α-텅스텐(W) 층 상에 금속 물질을 퇴적시키는 단계; 및 임의로, 메모리 구조체를 평탄화하는 단계를 포함한다.
하나 이상의 실시예에서, 처리 툴은, 웨이퍼를 이동시키도록 구성된 로봇을 포함하는 중앙 이송 스테이션; 복수의 프로세스 스테이션들 - 각각의 프로세스 스테이션은 중앙 이송 스테이션에 연결되고, 인접한 프로세스 스테이션들의 처리 영역들로부터 분리된 처리 영역을 제공하며, 복수의 프로세스 스테이션들은 배리어 층 퇴적 챔버 및 α-텅스텐(W) 퇴적 챔버를 포함함 -; 및 중앙 이송 스테이션 및 복수의 프로세스 스테이션들에 연결된 제어기 - 제어기는 프로세스 스테이션들 사이에서 웨이퍼를 이동시키기 위해 로봇을 활성화하고 프로세스 스테이션들 중 각각의 프로세스 스테이션에서 발생하는 프로세스를 제어하도록 구성됨 - 를 포함한다.
본 개시내용의 위에서 언급된 피처들이 상세히 이해될 수 있도록, 위에 간략히 요약된 본 개시내용의 더 구체적인 설명이 실시예들을 참조하여 이루어질 수 있으며, 이들 중 일부는 첨부 도면들에 예시되어 있다. 그러나, 본 개시내용은 동등한 효과의 다른 실시예들을 허용할 수 있기 때문에, 첨부 도면들은 본 개시내용의 전형적인 실시예들만을 예시하고 그러므로 본 개시내용의 범위를 제한하는 것으로 간주되어서는 안 된다는 점에 주목해야 한다. 본원에서 설명되는 바와 같은 실시예들은, 유사한 참조 부호들이 유사한 요소들을 나타내는 첨부 도면들의 도들에서 제한이 아닌 예로써 예시된다.
도 1은 본원에 설명된 하나 이상의 실시예에 따른 메모리 디바이스를 제조하는 방법의 프로세스 흐름도를 도시하고;
도 2는 본원에 설명된 하나 이상의 실시예에 따른 메모리 디바이스의 단면도를 예시하고;
도 3은 본원에 설명된 하나 이상의 실시예에 따른 메모리 디바이스의 단면도를 예시하고;
도 4는 본원에 설명된 하나 이상의 실시예에 따른 메모리 디바이스의 단면도를 예시하고;
도 5는 본원에 설명된 하나 이상의 실시예에 따른 메모리 디바이스의 단면도를 예시하고;
도 6a는 본원에 설명된 하나 이상의 실시예에 따른 메모리 디바이스의 확대 단면도를 예시하고;
도 6b는 본원에 설명된 하나 이상의 실시예에 따른 메모리 디바이스의 확대 단면도를 예시하고;
도 6c는 본원에 설명된 하나 이상의 실시예에 따른 메모리 디바이스의 확대 단면도를 예시하고;
도 7은 본원에 설명된 하나 이상의 실시예에 따른 메모리 디바이스의 단면도를 예시하고;
도 8은 하나 이상의 실시예에 따른 클러스터 툴을 예시한다.
본 개시내용의 여러 예시적인 실시예들을 설명하기 전에, 본 개시내용은 이하의 설명에서 제시되는 구성 또는 프로세스 단계들의 세부사항들로 제한되지 않는다는 것을 이해해야 한다. 본 개시내용은 다른 실시예들이 가능하고, 다양한 방식들로 실시되거나 수행될 수 있다.
본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "전구체", "반응물", "반응성 가스" 등의 용어들은 기판 표면과 반응할 수 있는 임의의 가스 종들을 지칭하는 데에 상호 교환가능하게 사용된다.
본원에서 사용되는 바와 같은 "기판"은, 그 상에서 제조 프로세스 동안 막 처리가 수행되는, 임의의 기판 또는 기판 상에 형성된 물질 표면을 지칭한다. 예를 들어, 처리가 수행될 수 있는 기판 표면은, 응용에 따라, 물질들, 예컨대, 규소, 산화규소, 변형된 규소, 절연체상 규소(SOI), 탄소 도핑된 산화규소들, 비정질 규소, 도핑된 규소, 게르마늄, 비화갈륨, 유리, 사파이어, 및 임의의 다른 물질들, 예컨대, 금속들, 금속 질화물들, 금속 합금들, 및 다른 전도성 물질들을 포함한다. 기판들은, 제한 없이, 반도체 웨이퍼들을 포함한다. 기판들은 기판 표면을 연마, 식각, 환원, 산화, 히드록실화, 어닐링 및/또는 베이킹하기 위해 전처리 프로세스에 노출될 수 있다. 본 개시내용에서, 기판 자체의 표면 상의 직접적인 막 처리에 추가하여, 개시된 막 처리 단계들 중 임의의 단계는 또한, 아래에 더 상세히 개시되는 바와 같이 기판 상에 형성되는 하부 층 상에 수행될 수 있으며, "기판 표면"이라는 용어는 문맥이 나타내는 바와 같이 그러한 하부 층을 포함하도록 의도된다. 따라서, 예를 들어, 막/층 또는 부분적인 막/층이 기판 표면 상에 퇴적된 경우, 새롭게 퇴적된 막/층의 노출된 표면이 기판 표면이 된다.
하나 이상의 실시예는 유리하게, 메모리 구조체들에서 배리어 층/라이너의 역할을 하는 얇은 금속 질화물 막을 제공한다. 배리어 층은 TiXN을 포함하고, VNAND 메모리 구조체의 TiN 라이너와 비교할 때 개선된 F 배리어 성능을 제공한다. 추가적으로, 하나 이상의 실시예의 TiXN 배리어 층은 표준 TiN 라이너보다 작은 두께를 가지면서, 스택 비저항을 감소시킨다.
본원에서 사용되는 바와 같이, "3D NAND"라는 용어는, 메모리 셀들이 다수의 층들로 적층되는 전자(고체 상태) 비휘발성 컴퓨터 저장 메모리의 유형을 지칭한다. 3D NAND 메모리는 일반적으로, 플로팅 게이트 트랜지스터들을 포함하는 복수의 메모리 셀들을 포함한다. 전통적으로, 3D NAND 메모리 셀들은 비트 라인 주위에 3차원으로 배열된 복수의 NAND 메모리 구조체들을 포함한다.
본원의 개시내용은 "수직", "수평", "측방향" 등과 같은 용어들을 활용한다. 본원에서 사용되는 바와 같이, "수직"은 기판에 가까운 곳으로부터 기판으로부터 먼 지점 또는 평면까지 연장되는 평면을 지칭한다. 첨부 도면들에 예시된 바와 같이, 수직 평면은 3D NAND 디바이스의 최상부(페이지의 최상부)로부터 기판(페이지의 바닥)까지 이어진다. 유사하게, "수평"은 기판의 일 측으로부터 다른 측으로 연장되는 평면을 지칭한다. 첨부 도면들에 예시된 바와 같이, 수평 평면은 3D NAND 디바이스의 좌측(페이지의 좌측)으로부터 3D NAND 디바이스의 우측(페이지의 우측)으로 이어진다. 이에 따라, "측방향"은 좌측으로부터 우측으로 또는 그 반대로, 즉, 수평으로 이동하는 것으로 이해되어야 한다. 통상의 기술자는, 방향성 설명들이 3D NAND 디바이스의 배향에 대한 것이고 임의의 특정 기판 배향으로 제한되지 않는다는 것을 인식할 것이다.
본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "선택적으로"라는 용어는, 다른 제2 표면보다 더 큰 효과로 제1 표면에 작용하는 프로세스를 지칭한다. 그러한 프로세스는 제2 표면에 대해 제1 표면에 "선택적으로" 작용하는 것으로서 설명될 것이다. 이와 관련하여 사용되는 "대해"라는 용어는, 다른 표면의 최상부 상의 하나의 표면의 물리적 배향을 의미하지 않으며, 오히려, 다른 표면과 비교해 하나의 표면과의 화학 반응의 열역학적 또는 동역학적 속성들의 관계를 의미한다. 예를 들어, 유전체 표면에 대해 구리 표면 상에 코발트 막을 선택적으로 퇴적시키는 것은, 코발트 막이 구리 표면 상에 퇴적되고 유전체 표면 상에는 더 적은 코발트 막이 퇴적되거나 어떤 코발트 막도 퇴적되지 않는 것; 또는 구리 표면 상에서의 코발트 막의 형성은 유전체 표면 상에서의 코발트 막의 형성과 비교해 열역학적으로 또는 동역학적으로 유리하다는 것을 의미한다.
도면들을 참조하면, 본 개시내용의 일부 실시예들은 메모리 구조체들 또는 메모리 디바이스들, 예를 들어, 3D NAND 디바이스들을 형성하기 위한 방법들에 관한 것이다. 도 1은 하나 이상의 실시예에 따른 메모리 디바이스를 제조하는 방법의 프로세스 흐름도를 예시한다. 통상의 기술자는, 방법(10)이, 예시된 프로세스들 중 임의의 것 또는 전부를 포함할 수 있다는 것을 인식할 것이다. 추가적으로, 개별 프로세스들의 순서는 일부 부분들에 대해 달라질 수 있다. 방법(10)은, 본 개시내용으로부터 벗어나지 않으면서, 열거된 프로세스들 중 임의의 프로세스에서 시작할 수 있다. 하나 이상의 실시예에서, 메모리 구조체를 제조하는 방법(10)은, 시작 메모리 스택을 형성하기 위해 질화물 물질 및 산화물 물질의 복수의 교번하는 층들이 퇴적되는 동작(15)에서 시작한다. 동작(20)에서, 메모리 홀은 복수의 교번하는 층들을 통해 형성된다. 동작(25)에서, 폴리실리콘의 층이 메모리 홀 내에 퇴적된다. 동작(30)에서, 질화물 물질이 제거된다. 동작(35)에서, 배리어 층이 퇴적된다. 동작(40)에서, α-텅스텐(W) 층이 퇴적된다. 동작(45)에서, 금속 물질이 α-텅스텐(W) 층 상에 퇴적된다. 동작(50)에서, 메모리 구조체는 임의로 평탄화된다.
도 2는 본 개시내용의 일부 실시예들에 따른 예시적인 메모리 구조체(100)의 단면도를 예시한다. 하나 이상의 실시예에서, 질화물 물질(106) 및 산화물 물질(104)의 복수의 교번하는 층들(150)이 기판(102) 상에 퇴적된다.
하나 이상의 실시예에서, 질화물 물질(106)은 질화규소를 포함한다. 하나 이상의 실시예에서, 산화물 물질(104)은 산화규소를 포함한다. 하나 이상의 실시예에서, 산화물 물질(104)은 본질적으로 규소로 구성된다. 관련 기술분야의 통상의 기술자에 의해 이해될 바와 같이, 질화물 물질(106) 및 산화물 물질(104) 중 각각의 물질은 화학량론적 또는 비-화학량론적 물질들일 수 있다. 예를 들어, "산화규소" 및 "이산화규소"라는 용어들은 양쪽 모두, 임의의 적합한 화학량론적 비율로 규소 및 산소 원자들을 갖는 물질을 설명하는 데에 사용될 수 있다. 본 개시내용에 열거된 다른 물질들, 예를 들어, 질화규소, 산질화규소, 산화텅스텐, 산화지르코늄, 산화알루미늄, 산화하프늄 등에 대해서도 동일하다.
질화물 물질(106) 및 산화물 물질(104)을 포함하는 교번하는 층들(150)은, 원자 층 퇴적, 물리 기상 퇴적, 또는 화학 기상 퇴적을 포함하지만 이에 제한되지 않는, 통상의 기술자에게 알려진 임의의 적합한 프로세스에 의해 퇴적될 수 있다. 하나 이상의 실시예에서, 질화물 물질(106) 및 산화물 물질(104) 중 각각의 물질은 화학 기상 퇴적에 의해 퇴적된다.
본원에서 사용되는 바와 같은 "원자 층 퇴적" 또는 "주기적 퇴적"은 기판 표면 상에 물질의 층을 퇴적시키기 위한, 2개 이상의 반응성 화합물들의 순차적인 노출을 지칭한다. 기판, 또는 기판의 일부는, 처리 챔버의 반응 구역 내에 도입되는 2개 이상의 반응성 화합물들에 개별적으로 노출된다. 시간 도메인 ALD 프로세스에서, 각각의 반응성 화합물에 대한 노출은, 각각의 화합물이 기판 표면 상에 부착되고/거나 그와 반응하고 이어서 처리 챔버로부터 퍼징되는 것을 허용하기 위해, 시간 지연에 의해 분리된다. 이 반응성 화합물들은 기판에 순차적으로 노출된다고 한다. 공간적 ALD 프로세스에서, 기판 표면의 상이한 부분들, 또는 기판 표면 상의 물질은, 기판 상의 임의의 주어진 지점이 실질적으로, 하나 초과의 반응성 화합물에 동시에 노출되지 않도록, 2개 이상의 반응성 화합물들에 동시에 노출된다. 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, 이와 관련하여 사용되는 "실질적으로"라는 용어는, 관련 기술분야의 통상의 기술자에 의해 이해될 바와 같이, 기판의 작은 부분이, 확산으로 인해 동시에 다수의 반응성 가스들에 노출될 수 있는 가능성이 있고, 동시 노출이 의도되지 않음을 의미한다.
시간 도메인 ALD 프로세스의 일 양상에서, 제1 반응성 가스(즉, 제1 전구체 또는 화합물(A), 예를 들어, 알루미늄 전구체)가 반응 구역 내로 펄싱되고, 제1 시간 지연이 후속된다. 이어서, 제2 전구체 또는 화합물(B)(예를 들어, 산화제)이 반응 구역 내로 펄싱되고, 제2 지연이 후속된다. 각각의 시간 지연 동안, 반응 구역을 퍼징하거나, 다른 방식으로 임의의 잔류 반응성 화합물 또는 반응 부산물들을 반응 구역으로부터 제거하기 위해 퍼지 가스, 예컨대, 아르곤이 처리 챔버 내로 도입된다. 대안적으로, 반응성 화합물들의 펄스들 사이의 시간 지연 동안 오직 퍼지 가스만 유동하도록 퇴적 프로세스 전체에 걸쳐 퍼지 가스가 연속적으로 유동할 수 있다. 반응성 화합물들은 대안적으로, 원하는 막 또는 막 두께가 기판 표면 상에 형성될 때까지 펄싱된다. 어느 시나리오에서든, 화합물(A), 퍼지 가스, 화합물(B) 및 퍼지 가스를 펄싱하는 ALD 프로세스는 주기이다. 주기는 화합물(A) 또는 화합물(B)로 시작하고, 미리 결정된 두께를 갖는 막을 달성할 때까지 주기의 각각의 순서를 계속할 수 있다.
공간적 ALD 프로세스의 실시예에서, 제1 반응성 가스 및 제2 반응성 가스(예를 들어, 질소 가스)는 반응 구역에 동시에 전달되지만, 불활성 가스 커튼 및/또는 진공 커튼에 의해 분리된다. 기판은 기판 상의 임의의 주어진 지점이 제1 반응성 가스 및 제2 반응성 가스에 노출되도록 가스 전달 장치에 대해 이동된다.
본원에서 사용되는 바와 같이, "화학 기상 퇴적"은, 기판 표면이 전구체들 및/또는 공-시약들에 동시에 또는 실질적으로 동시에 노출되는 프로세스를 지칭한다. 본원에서 사용되는 바와 같이, "실질적으로 동시에"는, 공동 유동 또는 전구체들의 대부분의 노출들에 대해 중첩이 존재하는 경우를 지칭한다.
플라즈마 강화 화학 기상 퇴적(PECVD)은 비용 효율성 및 막 특성 다용도성으로 인해 박막들을 퇴적시키는 데 광범위하게 사용된다. PECVD 프로세스에서, 예를 들어, 탄화수소 공급원, 예컨대, 캐리어 가스에 비말동반된 액체상 탄화수소의 증기 또는 가스상 탄화수소가 PECVD 챔버 내에 도입된다. 플라즈마 개시 가스, 전형적으로 헬륨이 또한, 챔버 내에 도입된다. 그 다음, 여기된 CH-라디칼들을 생성하기 위해 플라즈마가 챔버에서 개시된다. 여기된 CH-라디칼들은 챔버에 위치된 기판의 표면에 화학적으로 결합되고, 원하는 막을 기판의 표면 상에 형성한다. PECVD 프로세스를 참조하여 본원에 설명된 실시예들은 임의의 적합한 박막 퇴적 시스템을 사용하여 수행될 수 있다. 본원에 설명된 임의의 장치 설명은 예시적이며, 본원에 설명된 실시예들의 범위를 제한하는 것으로서 해석되거나 이해되어서는 안 된다.
하나 이상의 실시예에서, 개별적인 교번하는 층들은 임의의 적합한 두께로 형성될 수 있다. 하나 이상의 실시예에서, 질화물 물질(106)의 각각의 층의 두께는 대략 동일하다. 하나 이상의 실시예에서, 산화물 물질(104)의 각각의 층의 두께는 대략 동일하다. 하나 이상의 실시예에서, 각각의 규소 층(104)의 두께는 대략 동일하다. 이와 관련하여 사용되는 바와 같이, 대략 동일한 두께들은 서로의 +/- 5% 이내이다.
하나 이상의 실시예에서, 질화물 물질(106)의 층들의 평균 두께는 산화물 물질(104)의 층들의 평균 두께와 대략 동일하다. 하나 이상의 실시예에서, 질화물 물질(106)의 층들의 평균 두께는 산화물 물질(104)의 층들의 평균 두께보다 크거나 작다.
하나 이상의 실시예에서, 질화물 물질(106)의 층의 평균 두께는, 약 15 nm 내지 약 40 nm, 약 17 nm 내지 약 35 nm, 또는 약 20 nm 내지 약 20 nm를 포함하는, 약 10 nm 내지 약 50 nm의 범위에 있다. 하나 이상의 실시예에서, 질화물 물질(106)의 층들의 평균 두께는 약 27 nm이다. 하나 이상의 실시예에서, 산화물 물질(104)의 층들의 평균 두께는, 약 15 nm 내지 약 40 nm, 약 17 nm 내지 약 35 nm, 또는 약 20 nm 내지 약 20 nm를 포함하는, 약 10 nm 내지 약 50 nm의 범위에 있다. 하나 이상의 실시예에서, 산화물 물질(104)의 층들의 평균 두께는 약 25 nm이다. 하나 이상의 실시예에서, 규소 층(104)의 평균 두께는, 약 2 nm, 약 3 nm, 약 4 nm, 약 5 nm, 약 6 nm, 약 7 nm, 약 8 nm, 또는 약 9 nm를 포함하는, 약 1 nm 내지 약 10 nm의 범위에 있다. 하나 이상의 실시예에서, 규소 층(104)의 평균 두께는 약 3 nm이다.
도 3을 참조하면, 교번하는 층들(150)이 퇴적된 후에, 메모리 홀(108)이, 교번하는 층들(150)을 통해 식각된다. 메모리 홀(108)을 식각하는 것은, 교번하는 층들(150)의 제1 노출된 표면(110), 제2 노출된 표면(112), 및 제3 노출된 표면(114)을 형성한다. 메모리 홀(108)은 폭(W)을 갖는다. 하나 이상의 실시예에서, 폭(W)은 메모리 홀(108)의 최상부(109) 및 바닥(111)에서 대략 동일하다.
도 4에 도시된 바와 같이, 하나 이상의 실시예에서, 메모리 홀(108)을 식각한 후에, 폴리실리콘(116)의 층이 메모리 홀 내에 등각으로 퇴적된다. 본원에서 사용되는 바와 같이, "등각으로 퇴적된"이라는 용어는, 폴리실리콘이 메모리 홀의 제1 노출된 표면, 제2 노출된 표면, 및 제3 노출된 표면 상에 얇은 층을 형성하지만 메모리 홀을 충전하지는 않는다는 것을 의미한다.
도 5에 도시된 바와 같이, 하나 이상의 실시예에서, 도면들에 예시되지 않았지만, 폴리실리콘을 퇴적시킨 후에, 메모리 홀(108)로부터 교번하는 층들(150)의 대향하는 측 상에 슬릿이 개방된다. 하나 이상의 실시예에서, 슬릿은 하드마스크를 사용하여 형성된다. 하나 이상의 실시예에서, 슬릿을 식각하는 것은 반응성 이온 식각 프로세스를 사용하여 수행된다. 하나 이상의 실시예에서, 슬릿은 메모리 홀(108)을 식각하는 데 사용되는 프로세스와 유사한 프로세스에 의해 형성된다.
도 5에 도시된 바와 같이, 슬릿을 형성한 후에, 메모리 홀(108)의 대향하는 측 상에 개구부(117)를 형성하기 위해 산화물 물질(104)을 노출시키도록 질화물 물질(106)이 제거된다. 질화물 물질(106)은 임의의 적합한 프로세스에 의해 제거될 수 있다. 하나 이상의 실시예에서, 제거 프로세스는 산화물 물질(104)에 대해 질화물 물질(106)에 선택적이다.
질화물 물질(106)은, 선택적 식각을 포함하지만 이에 제한되지 않는, 통상의 기술자에게 알려진 임의의 적합한 기법에 의해 제거될 수 있다. 질화물 물질(106)을 식각하는 것은 개구부(117)를 형성하기 위해 질화물 물질(106)을 측방향으로 제거한다.
하나 이상의 실시예에서, 제거되는 질화물 물질(106)의 양이 제어될 수 있다. 하나 이상의 실시예에서, 질화물 물질(106)은 질화물 물질(106)의 미리 결정된 깊이(D)를 제거하기 위해 선택적으로 식각된다. 도 5에 도시된 바와 같이, 하나 이상의 실시예에서, 질화물 물질(106)의 각각의 층으로부터 제거된 물질의 깊이(D)는 대략 동일하다.
하나 이상의 실시예에서, 질화물 물질(106)은 산화물 물질(104) 및 규소 층(104)에 선택적인 임의의 적합한 프로세스에 의해 선택적으로 식각될 수 있다. 하나 이상의 실시예에서, 질화물 물질은 원자 층 식각 프로세스에 의해 선택적으로 식각될 수 있다.
하나 이상의 실시예에서, 질화물 물질(106)은 메모리 홀(108)의 폭(W)에 비례하는 깊이(D)를 제거하기 위해 선택적으로 식각된다. 하나 이상의 실시예에서, 깊이(D)는 W의 약 2% 이상, W의 약 5% 이상, W의 약 10% 이상, 또는 W의 약 15% 이상이다. 하나 이상의 실시예에서, 깊이(D)는 W의 약 30% 이하, W의 약 25% 이하, W의 약 20% 이하, W의 약 15% 이하, 또는 W의 약 10% 이하이다. 하나 이상의 실시예에서, 깊이(D)는 W의 약 2% 내지 약 30%의 범위, W의 약 5% 내지 약 25%의 범위, 또는 W의 약 10% 내지 약 20%의 범위에 있다.
하나 이상의 실시예에서, 질화물 물질(106)은 미리 결정된 깊이(D)를 제거하기 위해 선택적으로 식각된다. 하나 이상의 실시예에서, 깊이(D)는, 약 450 nm, 약 400 nm, 약 350 nm, 약 300 nm, 약 250 nm, 약 200 nm를 포함해서, 약 500 nm 이하이다. 하나 이상의 실시예에서, 깊이(D)는 약 100 nm 내지 약 500 nm이다.
하나 이상의 실시예에서, 질화물 물질(106)은 질화물 물질(106) 전부를 제거하기 위해 선택적으로 식각된다.
도 6a-6c는 영역(118)의 확대도들을 도시한다. 도 6a를 참조하면, 하나 이상의 실시예에서, 하이-k 물질(119)의 등각 층 또는 산화알루미늄(AlOx)의 등각 층(예시되지 않음) 중 하나 이상이 제1 산화물 물질(104) 상에 퇴적되고, 이어서, 하이-k 물질(119)의 노출된 표면 상에 등각 배리어 층(120)을 형성하기 위해 개구부(117)에 금속 질화물 물질이 퇴적된다. 하나 이상의 실시예에서, 금속 질화물 물질은 TiXN 또는 TaXN의 화학식을 갖고, 여기서 Ti는 티타늄이고, Ta는 탄탈럼이고, X는 금속이고, N은 질화물이다. 하나 이상의 실시예에서, X는 알루미늄(Al), 규소(Si), 텅스텐(W), 란타넘(La), 이트륨(Yt), 스트론튬(Sr), 또는 마그네슘(Mg) 중 하나 이상으로부터 선택된다. 일부 실시예들에서, 금속 질화물은 화학식 TaN(질화탄탈럼)을 갖는다. 따라서, 하나 이상의 실시예에서, 금속 질화물 물질들은 질화티타늄 알루미늄(TiAlN), 질화티타늄 규소(TiSiN), 질화티타늄 텅스텐(TiWN), 질화탄탈럼(TaN), 질화탄탈럼 규소(TaSiN), 질화탄탈럼 알루미늄(TaAlN), 질화탄탈럼 텅스텐(TaWN), 질화탄탈럼(TaN), 질화티타늄 란타넘(TiLaN), 질화티타늄 이트륨(TiYN), 질화티타늄 스트론튬(TiSrN), 또는 질화티타늄 마그네슘(TiMgN) 중 하나 이상으로부터 선택된다.
하나 이상의 실시예에서, X는, 원자 백분율로, 약 5%, 약 10%, 약 20%, 약 25%, 약 30%, 약 35%, 약 40%, 약 45%, 및 약 50%를 포함하는, 약 5% 내지 약 50%의 양으로 배리어 층에 존재한다. 하나 이상의 실시예에서, X는, 원자 백분율로, 약 5%, 약 10%, 약 20%, 약 25%, 약 30%, 약 35%, 약 40%, 약 45%, 및 약 50%를 포함하는, 약 5 내지 약 50%의 양으로 배리어 층에 존재한다.
하나 이상의 실시예에서, 배리어 층(120)은 원자 층 퇴적에 의해 퇴적된다. 하나 이상의 실시예에서, 원자 층 퇴적 프로세스는 공간적 원자 층 퇴적 프로세스이다. 하나 이상의 실시예에서, 등각 배리어 층(120)은 라이너이다. 하나 이상의 실시예에서, 등각 배리어 층(120)은 약 300 ℃ 내지 약 700 ℃ 범위의 온도에서 퇴적된다.
하나 이상의 실시예에서, 배리어 층(120)은 산화물 물질(104)의 노출된 표면에 대해 실질적으로 등각이다. 본원에서 사용되는 바와 같이, "실질적으로 등각"인 층은, 두께가 전체에 걸쳐(예를 들어, 측벽들의 최상부, 중간, 및 바닥 상에서 그리고 갭의 바닥 상에서) 대략 동일한 층을 지칭한다. 실질적으로 등각인 층은 두께가 약 5%, 2%, 1% 또는 0.5% 이하만큼 변한다. 하나 이상의 실시예에서, 등각 배리어 층(120)은 약 5 Å 내지 약 50 Å 또는 약 6 Å 내지 약 15 Å 범위의 두께를 갖는다. 하나 이상의 실시예에서, 등각 배리어 층(120)은 약 5 Å, 또는 약 10 Å, 또는 약 15 Å, 또는 약 20 Å, 또는 약 25 Å, 또는 약 30 Å, 또는 약 35 Å, 또는 약 40 Å, 또는 약 45 Å, 또는 약 50 Å의 두께를 갖는다. 하나 이상의 실시예에서, 배리어 층(120)은 약 15 Å 미만의 두께를 갖는다. 다른 실시예들에서, 배리어 층(120)은 약 50 Å 미만의 두께를 갖는다.
도 6b에 도시된 바와 같이, 등각 하이-k 층(119) 및 등각 배리어 층(120)을 퇴적시킨 후에, α-텅스텐 층(122)이 개구부(117)를 통해 등각 배리어 층(120) 상에 등각으로 퇴적된다. 하나 이상의 실시예에서, α-텅스텐 층(122)은, 표면을 규소 전구체에 노출시켜 두께를 갖는 비정질 규소 층을 형성하고; 비정질 규소 층 상에 금속 층을 형성함으로써 형성되며, 금속 층은 텅스텐을 포함하고, 금속 층은 비정질 규소 층을 금속 전구체 및 반응물에 순차적으로 노출시킴으로써 형성되고, 금속 전구체는 염화텅스텐(WClx), 산염화텅스텐(WOxClx), 불화텅스텐(WFx) 등 중 하나 이상을 포함하고, 반응물은 수소를 포함한다. 하나 이상의 실시예에서, 규소 전구체는 폴리실란을 포함한다. 폴리실란은 디실란, 트리실란, 테트라실란, 이소테트라실란, 네오펜타실란, 시클로펜타실란, 헥사실란, 또는 시클로헥사실란 중 하나 이상으로부터 선택될 수 있다. 하나 이상의 실시예에서, 금속 층을 형성하기 전에, 비정질 규소 층은 가스방출된 종들을 제거하기 위해 탈가스 환경에 노출된다. 탈가스 환경은 본질적으로, 아르곤, 헬륨, 또는 질소 중 하나 이상을 포함하지만 이에 제한되지 않는 불활성 가스로 구성될 수 있다.
일부 실시예들에서, 비정질 규소(a-Si) 형성은, 웨이퍼 온도를 최소화하면서 규소 전구체의 분압을 최대화함으로써 달성될 수 있다. 적합한 규소 전구체들은 폴리실란들(SixH)을 포함하지만, 이에 제한되지 않는다. 예를 들어, 폴리실란들은 디실란(Si2H6), 트리실란(Si3H8), 테트라실란(Si4H10), 이소 테트라실란, 네오펜타실란(Si5H12), 시클로펜타실란(Si5H10), 헥사실란(C6H14), 시클로헥사실란(Si6H12) 또는, 일반적으로, x = 2 이상인 SxHy, 및 이들의 조합들을 포함한다. 예를 들어, 적당한 처리 온도 및 높은 증기압을 갖는 디실란은 단독으로 또는 다른 종들과 조합하여 규소 전구체로서 사용될 수 있다.
일부 실시예들에서, 규소 전구체는 실질적으로 오직 디실란만을 포함한다. 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "실질적으로 오직 디실란만"이라는 문구는 활성 종들의 적어도 95%가 디실란인 것을 의미한다. 다른 가스들, 예컨대, 캐리어 가스들 및 불활성 가스들이 임의의 양으로 포함될 수 있다.
비정질 규소 층의 두께는, 예를 들어, 기판 표면 및 후속하는 막들 및 프로세스들에 따라 달라질 수 있다. 일부 실시예들에서, 비정질 규소 층은 약 1 Å 내지 약 100 Å 범위의 두께를 갖는다. 하나 이상의 실시예에서, 비정질 규소 층은 약 1 Å 내지 약 50 Å 범위, 또는 약 10 Å 내지 약 40 Å 범위, 또는 약 30 Å 내지 약 40 Å 범위의 두께를 갖는다. 일부 실시예들에서, 비정질 규소 층의 두께는 0 Å 초과이고 약 50 Å, 45 Å 또는 40 Å 이하이다.
금속 층이 비정질 규소 층 상에 형성된다. 금속 층은, 원자 층 퇴적(ALD), 플라즈마 강화 원자 층 퇴적(PE-ALD), 화학 기상 퇴적(CVD), 플라즈마 강화 화학 기상 퇴적(PE-CVD) 및 물리 기상 퇴적(PVD)을 포함하지만 이에 제한되지 않는 임의의 적합한 기법에 의해 형성될 수 있다.
금속 층은 임의의 적합한 금속을 포함할 수 있다. 일부 실시예들에서, 금속 층은 텅스텐 또는 몰리브데넘 중 하나 이상을 포함한다. 일부 실시예들에서, 금속 층은 본질적으로 텅스텐으로 구성된다. 일부 실시예들에서, 금속 층은 본질적으로 몰리브데넘으로 구성된다. 이와 관련하여 사용되는 바와 같이, "본질적으로 ~로 구성"은 금속 층에, 명시된 성분이 약 80, 85, 90 또는 95 원자% 이상이라는 것을 의미한다. 예를 들어, 본질적으로 텅스텐으로 구성된 금속 층은, 예를 들어, 텅스텐이 약 90 원자% 이상인 조성을 갖는다.
일부 실시예들에서, 금속 층은 CVD에 의해 퇴적된다. 금속 전구체 및 반응물은 기판 상에 층을 퇴적시키기 위해 처리 챔버 내로 공동유동될 수 있다. 전구체 및 반응물은 기상 상태로 반응하는 것이 허용된다.
일부 실시예들에서, 금속 층은 ALD에 의해 퇴적된다. 시간 도메인 ALD 프로세스에서, 금속 전구체는 표면과 반응하기 위해 처리 챔버 내로 유동된다. 챔버에서 과잉 전구체 및 부산물들이 퍼징되고 반응물이 챔버 내로 유동된다. 전구체 및 반응물은, 가스상 반응들이 최소로 있거나 없도록, 동시에 처리 챔버에 존재하지 않는다. 공간적 ALD 프로세스에서, 금속 전구체는 처리 챔버의 제1 섹션 내로 유동되고, 동시에 반응물은 처리 챔버의 제2 섹션 내로 유동된다. 전구체와 반응물 간의 가스상 반응들을 방지하기 위해 제1 섹션과 제2 섹션은 가스 커튼에 의해 분리된다. 기판은 표면을 전구체 및 반응물에 순차적으로 노출시키기 위해 제1 섹션과 제2 섹션 사이에서 이동된다. 일부 실시예들에서, 금속 층은 비정질 규소 층을 금속 전구체 및 반응물에 순차적으로 노출시킴으로써 퇴적된다.
금속 전구체는 금속 막을 퇴적시키는 데 사용될 수 있는 임의의 적합한 전구체일 수 있다. 일부 실시예들에서, 금속 전구체는 텅스텐, 몰리브데넘 및 이들의 조합들로부터 선택된 금속을 포함한다. 하나 이상의 실시예에서, 금속 전구체는 WCl6, WOxClx, WFx, MoClx, MoOxClx, MoFx, 및 MoCl6 중 하나 이상을 포함한다. 일부 실시예들에서, 금속 전구체는 플루오린 함유 전구체이다. 플루오린이 규소 표면을 식각할 수 있다는 것이 알려져 있다. 본 개시내용의 일부 실시예들은 유리하게, 플루오린 전구체들의 사용을 허용하는데, 이는 전구체가 a-Si 막 전체를 제거하지 않는 것을 보장하기에 충분한 두께까지 비정질 규소 층이 형성될 수 있기 때문이다.
반응물은 표면 상에 형성된 종들과 반응할 수 있는 임의의 적합한 반응물일 수 있다. 예를 들어, WCl6이 전구체로서 사용되는 경우, 표면 상에 -WClx 종들이 존재할 것이다. 반응물은 α-텅스텐(W) 막(122)을 생성하기 위해 -WClx 종들과 반응할 수 있다. 하나 이상의 실시예에서, α-텅스텐 막(122)은, 약 10 Å, 약 15 Å, 약 20 Å, 약 25 Å, 약 30 Å, 약 35 Å, 약 40 Å, 약 45 Å, 약 50 Å, 약 60 Å, 약 65 Å, 약 70 Å, 약 75 Å, 및 약 80 Å을 포함하는, 약 10 Å 내지 약 80 Å의 범위의 두께를 갖는다. 하나 이상의 실시예에서, α-텅스텐 층(122)은 약 300 ℃ 내지 약 500 ℃ 범위의 온도에서 퇴적된다.
도 6c를 참조하면, α-텅스텐 막(122)의 등각 퇴적 이후에, 금속 물질(124)이 개구부(117)를 통해 α-텅스텐(W) 막(122) 상에 퇴적된다. 하나 이상의 실시예에서, 금속 물질(124)은 개구부(117)를 충전한다. 하나 이상의 실시예에서, 금속 물질(124)은 벌크 텅스텐(W)을 포함한다.
하나 이상의 실시예에서, TiXN 또는 TaXN의 막들은 VNAND 응용에서 벌크 텅스텐(W) 성장을 위해 핵형성 및 F 배리어 층으로서의 사용을 위해 TiN과 비교되었으며, 여기서 X는 알루미늄(Al), 규소(Si), 텅스텐(W), 란타넘(La), 이트륨(Y), 스트론튬(Sr), 또는 마그네슘(Mg) 중 하나 이상으로부터 선택되지만 이에 제한되지 않는다. TiXN 또는 TaXN 배리어 층/라이너들은 약 450 ℃ 내지 약 500 ℃에서 퇴적되고, 두께들은 약 6 Å 내지 약 15 Å의 범위이다. 그 다음, α-텅스텐(W) 층이 약 500 ℃에서 퇴적되고, 후속하여, 약 100 Å 내지 약 300 Å의 두께들의 벌크 텅스텐(W)이 약 400 ℃ 내지 약 500 ℃의 온도들에서 퇴적된다. 이론에 얽매이는 것을 의도하지 않고, TiXN 또는 TaXN의 막들은 TiN을 포함하는 막과 비교하여 스택 비저항에서 적어도 15% 감소를 야기한다. TiSiN의 막들은 벌크 W로부터 기판으로의 F 투과의 양을, TiN의 라이너와 비교하여 10배만큼 감소시킨다. 추가적으로, 표준 TiN 또는 TaN 라이너와 비교할 때 TiXN 또는 TaXN의 더 얇은 배리어 층은 VNAND 메모리 구조체들에 대한 더 많은 텅스텐(W) 충전으로 이어지고, 이는 VNAND 응용들에 대해 전체 비저항의 감소를 초래할 수 있다.
도 7을 참조하면, 관련 기술분야의 통상의 기술자에 의해 이해되는 바와 같이, 하이-k 층(119)을 퇴적시키고, 배리어 층(120)을 퇴적시키고, α-텅스텐 층(122)을 퇴적시키고, 금속 물질(124)로 개구부(117)를 충전하여 생성된 임의의 오버버든은 게이트(126)를 형성하기 위해 임의로 제거될 수 있다. 하이-k 층(119), 배리어 층 물질(120), α-텅스텐 층(122), 및 금속 물질(124)의 오버버든은, 화학적 기계적 평탄화 또는 식각을 포함하지만 이에 제한되지 않는, 관련 기술분야의 통상의 기술자에게 알려진 임의의 기법에 의해 제거될 수 있다.
도 7을 참조하면, 하나 이상의 실시예에서, 산화물 물질(104)의 층들 사이의 개구부(117)를 충전하고 게이트(126)를 형성하기 위해 금속 게이트 물질(124)이 퇴적된다. 게이트(126)는 통상의 기술자에게 알려진 임의의 적합한 전도성 물질일 수 있다. 하나 이상의 실시예에서, 게이트 물질(124)은 텅스텐(W), 구리(Cu), 코발트(Co), 알루미늄(Al), 루테늄(Ru), 이리듐(Ir), 몰리브데넘(Mo), 백금(Pt), 탄탈럼(Ta), 티타늄(Ti), 또는 로듐(Rh) 중 하나 이상을 포함한다. 하나 이상의 실시예에서, 게이트 물질(124)은 텅스텐(W)을 포함한다. 하나 이상의 실시예에서, 게이트 물질(124)은 원자 층 퇴적에 의해 퇴적된다.
도 7을 참조하면, 하나 이상의 실시예는 메모리 구조체에 관한 것이며, 메모리 구조체는: 규소 물질(104) 및 금속 게이트(126)의 복수의 교번하는 층들(150) - 금속 게이트(126)는 등각 배리어 층(120), 등각 α-텅스텐 층(122), 및 벌크 텅스텐 층(124)을 포함함 -; 및 메모리 홀 채널(108) - 메모리 홀 채널은 복수의 교번하는 층들(150)을 통해 형성되며 메모리 홀 채널(108)의 제1 표면, 제2 표면, 및 제3 표면 상에 퇴적된 폴리실리콘 물질(116)의 등각 층을 가짐 - 을 포함한다.
하나 이상의 실시예는 3D NAND 메모리에 관한 것으로, 3D NAND 메모리는 메모리 홀 채널(108) 주위에 3차원 구성으로 배열된 하나 이상의 실시예의 복수의 NAND 메모리 구조체들을 포함한다. 일부 실시예들에서, 3D NAND 메모리 셀은 폴리실리콘 물질(116)과 접촉하는 메모리 홀 채널(108)의 비트 라인을 포함한다.
본 개시내용의 추가적인 실시예들은, 도 8에 도시된 바와 같이, 설명된 메모리 디바이스들의 형성 및 방법들을 위한 처리 툴들(900)에 관한 것이다. 도 8에 예시된 처리 툴은 공간적 ALD 처리 툴이지만, 관련 기술분야의 통상의 기술자는 범위가 공간적 ALD 툴들로 제한되지 않는다는 것을 인식할 것이다.
클러스터 툴(900)은 복수의 측들을 갖는 적어도 하나의 중앙 이송 스테이션(921, 931)을 포함한다. 로봇(925, 935)은 중앙 이송 스테이션(921, 931) 내에 위치되고, 복수의 측들 중 각각의 측으로 로봇 블레이드 및 웨이퍼를 이동시키도록 구성된다.
클러스터 툴(900)은, 중앙 이송 스테이션에 연결된, 프로세스 스테이션들로 또한 지칭되는 복수의 처리 챔버들(902, 904, 906, 908, 910, 912, 914, 916 및 918)을 포함한다. 다양한 처리 챔버들은, 인접한 프로세스 스테이션들로부터 격리된 개별 처리 영역들을 제공한다. 처리 챔버는, 사전세정 챔버, 버퍼 챔버, 이송 공간(들), 웨이퍼 배향기/탈가스 챔버, 극저온 냉각 챔버, 퇴적 챔버, 어닐링 챔버, 식각 챔버, 및 차단 산화물 물질 퇴적 챔버를 포함하지만 이에 제한되지 않는 임의의 적합한 챔버일 수 있다. 프로세스 챔버들 및 구성요소들의 특정 배열은 클러스터 툴에 따라 달라질 수 있고, 본 개시내용의 범위를 제한하는 것으로 간주되어서는 안 된다.
하나 이상의 실시예에서, 클러스터 툴(900)은 배리어 층 퇴적 챔버, 및 α-텅스텐 퇴적 챔버를 포함한다. 일부 실시예들의 배리어 층 퇴적 챔버 및 α-텅스텐 퇴적 챔버는 원자 층 퇴적 챔버, 플라즈마 강화 원자 층 퇴적 챔버, 화학 기상 퇴적 챔버, 플라즈마 강화 화학 기상 퇴적 챔버, 공간적 원자 층 퇴적 챔버, 또는 물리 퇴적 챔버 중 하나 이상을 포함한다. 하나 이상의 실시예에서, 클러스터 툴(900)은 중앙 이송 스테이션에 연결된 사전세정 챔버를 포함한다.
도 8에 도시된 실시예에서, 팩토리 인터페이스(950)는 클러스터 툴(900)의 전방에 연결된다. 팩토리 인터페이스(950)는 팩토리 인터페이스(950)의 전방(951) 상에 로딩 챔버(954) 및 언로딩 챔버(956)를 포함한다. 로딩 챔버(954)는 좌측 상에 도시되고 언로딩 챔버(956)는 우측 상에 도시되지만, 관련 기술분야의 통상의 기술자는 이는 단지 하나의 가능한 구성의 표현일 뿐임을 이해할 것이다.
로딩 챔버(954) 및 언로딩 챔버(956)의 크기 및 형상은, 예를 들어, 클러스터 툴(900)에서 처리되고 있는 기판들에 따라 달라질 수 있다. 도시된 실시예에서, 로딩 챔버(954) 및 언로딩 챔버(956)는 카세트 내에 복수의 웨이퍼들이 위치된 웨이퍼 카세트를 유지하도록 크기가 정해진다.
로봇(952)은 팩토리 인터페이스(950) 내에 있고, 로딩 챔버(954)와 언로딩 챔버(956) 사이에서 이동할 수 있다. 로봇(952)은 웨이퍼를 로딩 챔버(954)에 있는 카세트로부터 팩토리 인터페이스(950)를 통해 로드 록 챔버(960)로 이송할 수 있다. 로봇(952)은 또한, 웨이퍼를 로드 록 챔버(962)로부터 팩토리 인터페이스(950)를 통해 언로딩 챔버(956)에 있는 카세트로 이송할 수 있다. 관련 기술분야의 통상의 기술자에 의해 이해될 바와 같이, 팩토리 인터페이스(950)는 하나 초과의 로봇(952)을 가질 수 있다. 예를 들어, 팩토리 인터페이스(950)는 웨이퍼들을 로딩 챔버(954)와 로드 록 챔버(960) 사이에서 이송하는 제1 로봇, 및 웨이퍼들을 로드 록(962)과 언로딩 챔버(956) 사이에서 이송하는 제2 로봇을 가질 수 있다.
도시된 클러스터 툴(900)은 제1 섹션(920) 및 제2 섹션(930)을 갖는다. 제1 섹션(920)은 로드 록 챔버들(960, 962)을 통해 팩토리 인터페이스(950)에 연결된다. 제1 섹션(920)은 적어도 하나의 로봇(925)이 위치된 제1 이송 챔버(921)를 포함한다. 로봇(925)은 또한, 로봇식 웨이퍼 운송 메커니즘으로 지칭된다. 제1 이송 챔버(921)는 로드 록 챔버들(960, 962), 프로세스 챔버들(902, 904, 916, 918), 및 버퍼 챔버들(922, 924)에 대해 중앙에 위치된다. 일부 실시예들의 로봇(925)은 하나 초과의 웨이퍼를 일시에 독립적으로 이동시킬 수 있는 다중 암 로봇이다. 하나 이상의 실시예에서, 제1 이송 챔버(921)는 하나 초과의 로봇식 웨이퍼 이송 메커니즘을 포함한다. 제1 이송 챔버(921)의 로봇(925)은 웨이퍼들을 제1 이송 챔버(921) 주위의 챔버들 사이에서 이동시키도록 구성된다. 개별 웨이퍼들은 제1 로봇식 메커니즘의 말단 단부에 위치된 웨이퍼 운송 블레이드 상에 지탱된다.
제1 섹션(920)에서 웨이퍼를 처리한 후에, 웨이퍼는 패스스루 챔버를 통해 제2 섹션(930)으로 전달될 수 있다. 예를 들어, 챔버들(922, 924)은 단방향 또는 양방향 패스스루 챔버들일 수 있다. 패스스루 챔버들(922, 924)은, 예를 들어, 제2 섹션(930)에서의 처리 이전에 웨이퍼를 극저온 냉각시키거나, 제1 섹션(920)으로 다시 이동시키기 전에 웨이퍼 냉각 또는 후처리를 허용하는 데에 사용될 수 있다.
시스템 제어기(990)는 제1 로봇(925), 제2 로봇(935), 제1 복수의 처리 챔버들(902, 904, 916, 918), 및 제2 복수의 처리 챔버들(906, 908, 910, 912, 914)과 통신한다. 시스템 제어기(990)는 처리 챔버들 및 로봇들을 제어할 수 있는 임의의 적합한 구성요소일 수 있다. 예를 들어, 시스템 제어기(990)는 중앙 처리 유닛, 메모리, 적합한 회로들 및 저장소를 포함하는 컴퓨터일 수 있다.
프로세스들은 일반적으로, 프로세서에 의해 실행될 때, 프로세스 챔버로 하여금 본 개시내용의 프로세스들을 수행하게 하는 소프트웨어 루틴으로서 시스템 제어기(990)의 메모리에 저장될 수 있다. 소프트웨어 루틴은 또한, 프로세서에 의해 제어되는 하드웨어로부터 원격에 위치된 제2 프로세서(도시되지 않음)에 의해 저장되고/거나 실행될 수 있다. 본 개시내용의 방법 중 일부 또는 전부는 또한, 하드웨어로 수행될 수 있다. 이로써, 프로세스는 소프트웨어로 구현되고 컴퓨터 시스템을 사용하여 실행될 수 있거나, 예를 들어, 주문형 집적 회로 또는 다른 유형의 하드웨어 구현과 같은 하드웨어로 구현될 수 있거나, 소프트웨어와 하드웨어의 조합으로서 구현될 수 있다. 소프트웨어 루틴은, 프로세서에 의해 실행될 때, 프로세스들이 수행되도록 범용 컴퓨터를 챔버 작동을 제어하는 특정 목적 컴퓨터(제어기)로 변환한다.
공간적으로 상대적인 용어들, 예컨대, "밑", "아래", "하부", "위", "상부" 등은, 본원에서, 도면들에 예시된 바와 같이 하나의 요소 또는 피처의, 다른 요소(들) 또는 피처(들)에 대한 관계를 설명하기 위해 설명의 편의상 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향 외에 사용 또는 작동 시의 디바이스의 상이한 배향들을 포괄하도록 의도된다는 것이 이해될 것이다. 예를 들어, 도면들에서의 디바이스가 뒤집힌다면, 다른 요소들 또는 피처들의 "아래" 또는 "밑"으로서 설명된 요소들이 다른 요소들 또는 피처들의 "위"로 배향된다. 따라서, "아래"라는 예시적인 용어는 위 및 아래의 배향 양쪽 모두를 포괄할 수 있다. 장치는 달리 배향될(90 도 또는 다른 배향들로 회전될) 수 있고, 본원에서 사용된 공간적으로 상대적인 기술어들은 그에 따라 해석된다.
본원에서 논의된 물질들 및 방법들을 설명하는 맥락에서(특히, 이하의 청구항들의 맥락에서) 단수형 용어들 및 유사한 지시대상들의 사용은, 본원에 달리 지시되거나 문맥에 의해 명확히 부정되지 않는 한, 단수형 및 복수형 양쪽 모두를 포함하는 것으로 해석된다. 본원에 달리 지시되지 않는 한, 본원에서 값들의 범위에 대한 언급은 단지, 그러한 범위 내에 포함되는 각각의 별개의 값을 개별적으로 언급하는 약칭 방법으로서의 역할을 하도록 의도된 것이며, 각각의 별개의 값은 본원에 개별적으로 언급된 것처럼 본 명세서 내에 포함된다. 본원에 달리 지시되거나 문맥에 의해 달리 명백하게 부정되지 않는 한, 본원에 설명된 모든 방법들은 임의의 적합한 순서로 수행될 수 있다. 본원에 제공된 임의의 그리고 모든 예들, 또는 예시적인 어휘(예를 들어, "예컨대")의 사용은, 단지 물질들 및 방법들을 더 명확히 하도록 의도된 것이고, 달리 주장하지 않는 한, 범위를 제한하지 않는다. 본 명세서의 어떠한 어휘도, 임의의 주장되지 않는 요소를 개시된 물질들 및 방법들을 실시하는 데에 필수적인 것으로 나타내는 것으로서 해석되어서는 안된다.
본 명세서 전체에 걸친 "일 실시예", "특정 실시예들", "하나 이상의 실시예" 또는 "실시예"에 대한 참조는, 실시예와 관련하여 설명된 특정 피처, 구조, 물질, 또는 특성이 본 개시내용의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전체에 걸쳐 다양한 곳들에서 "하나 이상의 실시예에서", "특정 실시예들에서", "일 실시예에서" 또는 "실시예에서"와 같은 문구들의 출현들은, 반드시 본 개시내용의 동일한 실시예를 지칭하는 것은 아니다. 하나 이상의 실시예에서, 특정한 피처들, 구조들, 물질들, 또는 특성들은 임의의 적합한 방식으로 조합된다.
본원의 개시내용이 특정 실시예들을 참조하여 설명되었지만, 이러한 실시예들은 본 개시내용의 원리들 및 응용들을 단지 예시하는 것임을 이해해야 한다. 본 개시내용의 방법 및 장치에 대해 다양한 수정들 및 변형들이 본 개시내용의 사상 및 범위로부터 벗어나지 않고 이루어질 수 있다는 것이 관련 기술분야의 통상의 기술자에게 명백할 것이다. 따라서, 본 개시내용이, 첨부된 청구항들 및 그들의 등가물들의 범위 내에 있는 수정들 및 변형들을 포함하는 것이 의도된다.

Claims (14)

  1. 메모리 구조체로서,
    규소 물질 및 금속 게이트의 복수의 교번하는 층들 - 상기 금속 게이트는 하이-k 층, 상기 하이-k 층 상의 개구부 내의 등각 배리어 층, 상기 배리어 층 상의 등각 α-텅스텐(W) 층, 및 벌크 텅스텐 층을 포함하고, 상기 배리어 층은 TiXN 또는 TaXN의 화학식을 갖는 금속 질화물 물질을 포함하고, 5 Å 부터 25 Å 미만의 범위 내의 두께를 가짐 -; 및
    상기 복수의 교번하는 층들을 통해 형성되는 메모리 홀 채널로서, 상기 복수의 교번하는 층들의 제1 노출된 표면, 제2 노출된 표면, 및 상기 메모리 홀 채널의 바닥에서의 제3 노출된 표면을 형성하기 위한 상기 메모리 홀 채널
    을 포함하고,
    상기 메모리 홀 채널은 폭을 가지며, 폴리실리콘 물질의 등각 층을 갖고,
    폴리실리콘 물질의 상기 등각 층은 상기 메모리 홀 채널을 충전하지 않고 상기 제1 노출된 표면, 상기 제2 노출된 표면, 및 상기 제3 노출된 표면의 직접 위에 퇴적되고, 상기 제1 노출된 표면, 상기 제2 노출된 표면, 및 상기 제3 노출된 표면 상의 폴리실리콘 물질의 상기 등각 층은 두께가 5% 이하만큼 변하는, 메모리 구조체.
  2. 제1항에 있어서,
    상기 X는 알루미늄(Al), 규소(Si), 텅스텐(W), 란타넘(La), 이트륨(Yt), 스트론튬(Sr), 또는 마그네슘(Mg) 중 하나 이상으로부터 선택되는, 메모리 구조체.
  3. 제1항에 있어서,
    상기 금속 질화물 물질은 질화티타늄 알루미늄(TiAlN), 질화티타늄 규소(TiSiN), 질화티타늄 텅스텐(TiWN), 질화탄탈럼(TaN), 질화탄탈럼 규소(TaSiN), 질화탄탈럼 알루미늄(TaAlN), 질화탄탈럼 텅스텐(TaWN), 질화탄탈럼(TaN), 질화티타늄 란타넘(TiLaN), 질화티타늄 이트륨(TiYN), 질화티타늄 스트론튬(TiSrN), 또는 질화티타늄 마그네슘(TiMgN) 중 하나 이상으로부터 선택되는, 메모리 구조체.
  4. 제3항에 있어서,
    X는 상기 배리어 층에 5% 내지 50%의 양으로 존재하는, 메모리 구조체.
  5. 제1항에 있어서,
    상기 α-텅스텐(W) 층은 5 Å 내지 60 Å의 범위의 두께를 갖는, 메모리 구조체.
  6. 3D NAND 메모리 셀로서,
    메모리 홀 채널 주위에 3차원 구성으로 배열된 제1항의 복수의 메모리 구조체들을 포함하는, 3D NAND 메모리 셀.
  7. 제6항에 있어서,
    폴리실리콘 물질의 등각 층과 접촉하는 상기 메모리 홀 채널의 비트 라인을 더 포함하는, 3D NAND 메모리 셀.
  8. 메모리 구조체를 형성하는 방법으로서,
    질화물 물질 및 산화물 물질의 복수의 교번하는 층들을 퇴적시키는 단계;
    상기 복수의 교번하는 층들을 통해 메모리 홀을 식각하여, 상기 교번하는 층들의 제1 노출된 표면, 제2 노출된 표면, 및 상기 메모리 홀의 바닥에서의 제3 노출된 표면을 형성하는 단계 - 상기 메모리 홀은 폭을 가짐 -;
    상기 메모리 홀 내에 폴리실리콘의 등각 층을 퇴적시키는 단계 - 폴리실리콘의 상기 등각 층은 상기 메모리 홀을 충전하지 않고 상기 제1 노출된 표면, 상기 제2 노출된 표면, 및 상기 제3 노출된 표면의 직접 위에 퇴적되고, 상기 제1 노출된 표면, 상기 제2 노출된 표면, 및 상기 제3 노출된 표면 상의 폴리실리콘의 상기 등각 층은 두께가 5% 이하만큼 변함 -;
    개구부를 형성하고 상기 산화물 물질을 노출시키기 위해 상기 질화물 물질을 제거하는 단계;
    하이-k 층을 상기 개구부에 등각으로 퇴적시키는 단계;
    상기 개구부에 상기 하이-k 층 상에 배리어 층을 등각으로 퇴적시키는 단계 - 상기 배리어 층은 TiXN 또는 TaXN의 화학식을 갖는 금속 질화물 물질을 포함하고, 5 Å 부터 25 Å 미만의 범위 내의 두께를 가짐 -;
    상기 배리어 층 상에 α-텅스텐(W) 층을 등각으로 퇴적시키는 단계;
    상기 α-텅스텐(W) 층 상에 금속 물질을 퇴적시키는 단계; 및
    임의로, 상기 메모리 구조체를 평탄화하는 단계
    를 포함하는, 방법.
  9. 제8항에 있어서,
    상기 X는 알루미늄(Al), 규소(Si), 텅스텐(W), 란타넘(La), 이트륨(Yt), 스트론튬(Sr), 또는 마그네슘(Mg) 중 하나 이상으로부터 선택되는, 방법.
  10. 제8항에 있어서,
    상기 금속 질화물 물질은 질화티타늄 알루미늄(TiAlN), 질화티타늄 규소(TiSiN), 질화티타늄 텅스텐(TiWN), 질화탄탈럼(TaN), 질화탄탈럼 규소(TaSiN), 질화탄탈럼 알루미늄(TaAlN), 질화탄탈럼 텅스텐(TaWN), 질화탄탈럼(TaN), 질화티타늄 란타넘(TiLaN), 질화티타늄 이트륨(TiYN), 질화티타늄 스트론튬(TiSrN), 또는 질화티타늄 마그네슘(TiMgN) 중 하나 이상으로부터 선택되는, 방법.
  11. 제9항에 있어서,
    X는 상기 배리어 층에 5% 내지 50%의 양으로 존재하는, 방법.
  12. 제8항에 있어서,
    상기 α-텅스텐(W) 층은 5 Å 내지 60 Å의 범위의 두께를 갖는, 방법.
  13. 제8항에 있어서,
    상기 배리어 층은 원자 층 퇴적에 의해 300 ℃ 내지 700 ℃의 범위의 온도에서 퇴적되는, 방법.
  14. 제8항에 있어서,
    상기 α-텅스텐(W) 층은 300 ℃ 내지 700 ℃의 범위의 온도에서 퇴적되는, 방법.
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