CN116092927A - 半导体器件的制备方法及半导体器件 - Google Patents
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Abstract
本公开实施例提供了一种半导体器件的制备方法及半导体器件。其中，该半导体器件的制备方法包括：提供半导体衬底；刻蚀半导体衬底形成栅极沟槽；在栅极沟槽内形成栅极层；向栅极层注入氮元素；其中，栅极层中的氮元素的浓度自栅极层的顶端向下逐渐减小。本公开实施例的半导体器件的制备方法能够改善栅致漏极泄露现象，且工艺简单，不会影响半导体器件的其他电学性能。
Description
技术领域
本公开涉及半导体制造技术领域，尤其涉及一种半导体器件的制备方法及半导体器件。
背景技术
动态随机存储器(Dynamic Random Access Memory，简称：DRAM)是一种常用的半导体存储器件，其存储单元设有一个晶体管和一个电容器，即1T1C结构。在晶体管中，其中栅电极连接至字线，源漏区的一端连接至位线，另一端连接至DRAM的存储电容器。
相关技术中的DRAM的晶体管中设有栅极层，，制作栅极层容易产生栅致漏极泄露(Gate-induced drain leakage,简称GIDL)电流，GIDL是导致DRAM漏电的一个主要途径。因此，如何有效降低GIDL且不影响半导体器件的其他性能，是目前尚需解决的问题。
在所述背景技术部分公开的上述信息仅用于加强对本公开的背景的理解，因此它可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开提供一种半导体器件的制备方法，能够改善栅致漏极泄露现象，且工艺简单，不会影响半导体器件的其他电学性能。
本公开还提供一种半导体器件，能够有效改善栅致漏极泄露现象，且其他电学性能稳定。
根据本公开的一方面，提供一种半导体器件的制备方法，包括：提供半导体衬底；刻蚀所述半导体衬底形成栅极沟槽；在所述栅极沟槽内形成栅极层；向所述栅极层注入氮元素；其中，所述栅极层中的氮元素的浓度自所述栅极层的顶端向下逐渐减小。
根据本公开的一示例性实施例，所述向所述栅极层注入氮元素采用离子注入工艺，其中，离子注入能量为3～10keV，注入剂量为7.0e+15～3.0e+16atoms/cm2。
根据本公开的一示例性实施例，所述半导体衬底包括第一掺杂类型的基底和第二掺杂类型的有源区，所述刻蚀所述半导体衬底形成栅极沟槽包括：自所述有源区向靠近所述基底的方向蚀刻，形成所述栅极沟槽；在蚀刻所述半导体衬底形成栅极沟槽后，还包括：向所述栅极沟槽内填充介质层。
根据本公开的一示例性实施例，在向所述栅极层注入氮元素之前，还包括：向所述有源区表面沉积形成注入阻挡层。
根据本公开的一示例性实施例，所述注入阻挡层的厚度为50～70nm。
根据本公开的一示例性实施例，所述注入阻挡层和所述介质层的材质均为氧化硅、氮化硅和氮氧化硅中的至少一种。
根据本公开的一示例性实施例，在向所述栅极层注入氮元素之后，还包括：向所述栅极沟槽中填充绝缘盖层；去除所述注入阻挡层和位于所述有源区上方的所述绝缘盖层。
根据本公开的另一方面，提供一种半导体器件，包括：半导体衬底、栅极沟槽和栅极层。其中，栅极沟槽设于所述半导体衬底内；栅极层位于所述栅极沟槽中，至少部分所述栅极层掺杂有氮元素，且所述氮元素的浓度自所述栅极层的顶端向下逐渐减小。
根据本公开的一示例性实施例，所述半导体衬底包括第一掺杂类型的基底和第二掺杂类型的有源区，所述有源区设于所述基底上；其中，所述栅极沟槽自所述有源区向靠近所述基底的方向延伸。
根据本公开的一示例性实施例，在所述栅极层的第一预设深度范围内，所述栅极层的功函数从顶端向下逐渐增加；在所述栅极层的大于所述第一预设深度最大值至所述栅极层的底端的范围内，所述栅极层的功函数相同，且较位于所述第一预设深度范围内的所述栅极层的功函数大0.3～0.6eV。
根据本公开的一示例性实施例，所述第一预设深度范围为0～20nm。
根据本公开的一示例性实施例，所述栅极层的材质为TiNx；其中，x表示数值，在所述第一预设深度范围内，x大于1，且自所述栅极层的顶端向下逐渐减小；在大于所述第一预设深度最大值至所述栅极层的底端的范围内，x＝1。
根据本公开的一示例性实施例，所述栅极层包括第一栅极材料层和第二栅极材料层，所述第一栅极材料层位于所述第二栅极材料层上；其中，所述第一栅极材料层掺杂有氮元素，所述第二栅极材料层未掺杂氮元素。
根据本公开的一示例性实施例，所述第一栅极材料层的材质为TiNx，所述第二栅极材料层的材质为W；其中，x表示数值，x大于1，且x自所述第一栅极材料层的顶端向下逐渐减小。
根据本公开的一示例性实施例，所述半导体器件还包括介质层，设于所述栅极沟槽的内壁；过渡层，设于所述介质层和所述第二栅极材料层之间。
根据本公开的一示例性实施例，所述过渡层的材质为TiN。
根据本公开的一示例性实施例，所述半导体器件还包括绝缘盖层，覆盖于所述栅极层上。
由上述技术方案可知，本公开具备以下优点和积极效果中的至少之一：
本公开实施例中，通过向栅极层注入氮元素，使栅极层中掺杂的氮元素自栅极层的顶端向下逐渐减小，能够有效降低栅极层的功函数值，进而降低栅极层与源极、漏极重叠区域的电场强度，改善了GIDL的现象，工艺简单，同时也不会增大栅极层的电阻，不会影响半导体器件的其他电学性能。
附图说明
通过参照附图详细描述其示例实施方式，本公开的上述和其它特征及优点将变得更加明显。
图1为本公开一示例性实施例的半导体器件的制备方法；
图2为本公开一示例性实施例的半导体衬底的示意图；
图3为本公开一示例性实施例的在半导体衬底上形成栅极沟槽的示意图；
图4为本公开一示例性实施例的在半导体衬底上形成介质层和注入阻挡层的示意图；
图5为本公开一示例性实施例的在半导体衬底上填充栅极材料的示意图；
图6为本公开一示例性实施例的对半导体衬底的栅极材料进行回蚀刻后形成栅极层的示意图；
图7为本公开一示例性实施例的对栅极层注入氮元素的示意图；
图8为本公开一示例性实施例的在半导体衬底上形成绝缘盖层的示意图；
图9为本公开一示例性实施例的去除注入阻挡层和位于有源区上方的绝缘盖层的半导体器件的示意图；
图10为本公开另一示例性实施例的半导体器件的示意图；
图11为本公开的一示例性实施例的栅极层掺杂氮元素的结果测试图。
附图标记说明：
1、半导体衬底；11、基底；12、有源区；13、浅沟槽隔离；2、栅极沟槽；3’、栅极材料；3、栅极层；31、第一栅极材料层；32、第二栅极材料层；33、过渡层；4、介质层；5、注入阻挡层；6、绝缘盖层；d、注入阻挡层的厚度；A、重叠区域。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本公开将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
在对本公开的不同示例性实施方式的下面描述中，参照附图进行，附图形成本公开的一部分，并且其中以示例方式显示了可实现本公开的多个方面的不同示例性结构。应理解的是，可以使用部件、结构、示例性装置、系统和步骤的其他特定方案，并且可在不偏离本公开范围的情况下进行结构和功能性修改。而且，虽然本说明书中可使用术语“之上”、“之间”、“之内”等来描述本公开的不同示例性特征和元件，但是这些术语用于本文中仅出于方便，例如根据附图中的示例的方向。本说明书中的任何内容都不应理解为需要结构的特定三维方向才落入本公开的范围内。此外，权利要求书中的术语“第一”、“第二”等仅作为标记使用，不是对其对象的数字限制。
附图中所示的流程图仅是示例性说明，不是必须包括所有的内容和操作/步骤，也不是必须按所描述的顺序执行。例如，有的操作/步骤还可以分解，而有的操作/步骤可以合并或部分合并，因此实际执行的顺序有可能根据实际情况改变。
另外，在本公开的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
在研究GIDL的过程中发现，产生GIDL漏电的原因之一在于栅极层和源极、漏极的重叠区域的电场的强度，该重叠区域的电场强度越大，GIDL越严重。关于该重叠的区域，可以理解为，半导体衬底包括基底和有源区，有源区设于基底的上方，有源区和基底的区别在于两者的掺杂类型不同，导致二者具有不同的电学性能。其中，有源区上具有源/漏区。栅极层通常会形成于基底和有源区内，例如栅极层可以是掩埋栅极，因此，位于有源区的栅极层会与位于有源区的源极、漏极在纵向上具有重叠区域。
为了降低该重叠区域的电场强度，相关技术中，采用具有较低功函数的多晶硅(Polysilicon)取代部分具有较高功函数的栅极层，能够改善GIDL的情况。但是由于多晶硅的电阻率比栅极层的电阻率大了约两个数量级，因此，多晶硅越多，栅极层的电阻越大，使得晶体管的打开速度降低，这将导致一系列的问题。例如，为了保证晶体管的打开速度，必须缩短栅极层的长度，但是缩短长度的栅极层限制了存储阵列的大小，影响芯片的面积。另外，当栅极层中包含钨(W)时，多晶硅与钨在高温下会发生反应，界面处会形成WSi，影响界面质量，进一步增加电阻。
经过进一步地研究，本公开实施例提供一种半导体器件的制备方法。如图1至图11所示，其中，图1示出了本公开实施例的半导体器件的制备方法，图2至图8示出了半导体衬底1在制备过程中处于不同阶段的结构示意图，图9和图10分别示出了不同实施例的半导体器件的结构示意图。图11示出了本公开实施例的栅极层掺杂氮元素的结果测试图。本公开实施例的半导体器件的制备方法，包括：
步骤S200：提供半导体衬底1。
步骤S400：刻蚀半导体衬底1形成栅极沟槽2。
步骤S600：在栅极沟槽2内形成栅极层3。
步骤S800：向栅极层3注入氮元素。其中，栅极层3中的氮元素的浓度自栅极层3的顶端向下逐渐减小。
本公开实施例的半导体器件的制备方法，通过向栅极层3注入氮元素，使栅极层3中掺杂的氮元素自栅极层3的顶端向下逐渐减小，能够有效降低栅极层3的功函数值，进而降低栅极层3与漏极重叠区域的电场强度，改善了GIDL的现象，工艺简单，同时也不会增大栅极层3的电阻，不会影响半导体器件的其他电学性能。
下面对本公开实施例的半导体器件的制备方法进行详细的描述。
步骤S200：提供半导体衬底1。
如图2所示，半导体衬底1包括第一掺杂类型的基底11和第二掺杂类型的有源区12，有源区12形成于基底11上。实际上，有源区12与基底11是一体的，均是半导体衬底1的一部分，通过注入不同的掺杂粒子，使得基底11和有源区12具有不同的掺杂特性，因此，具有不同的电学性能。有源区12包括源/漏区。基底11为第一掺杂类型，如为P型，通过注入P型掺杂离子形成，例如注入B；有源区12为第二掺杂类型，如为n型，通过注入N型掺杂离子形成，例如注入P、As。当然并不限于此，可以根据实际情况改变基底11和有源区12的掺杂类型。为了能够区分基底11和有源区12，本公开的附图中在半导体衬底1上画出了点划线，作为分隔二者的界限，位于点划线上方的为有源区12，位于点划线下方的为基底11。参考图9，由于源/漏区位于有源区12，因此位于有源区12的栅极层3和有源区12的重叠区域A则为上述的栅极层与源极、漏极的重叠区域，本公开实施例的制备方法能够降低半导体器件的该重叠区域的电场强度。
在一实施例中，本公开实施例的半导体衬底1的材料可以为硅、碳化硅、氮化硅、绝缘体上硅、绝缘体上层叠硅、绝缘体上层叠锗化硅、绝缘体上层锗化硅或绝缘体上层锗等。
继续参考图2，在半导体衬底1上形成有浅沟槽隔离13，浅沟槽隔离13将各相邻的有源区12隔开。浅沟槽隔离13的材质可以为氮化硅或氧化硅，以实现多个有源区12的电性隔离。
需要说明的是，本公开实施例中的“上”或“下”表示半导体器件中的不同组成部分之间的相对位置关系。在本公开实施例中，有源区12位于基底11的上方，可以理解为自有源区12向基底11靠近的方向为自上至下。使用上述表示相对位置的技术术语仅仅是为了便于说明，并不具有限定意义。
步骤S400：刻蚀半导体衬底1形成栅极沟槽2。
如图3所示，自半导体衬底1的有源区12向靠近基底11的方向蚀刻，形成栅极沟槽2，即栅极沟槽2自有源区12向靠近基底11的方向延伸。当然，该栅极沟槽2不仅仅形成于有源区12，也可以形成于浅沟槽隔离13，如图3所示，位于左右两侧的栅极沟槽2为通过蚀刻浅沟槽隔离13形成。从图3中可以看出，通过蚀刻浅沟槽隔离13形成的栅极沟槽2的深度要大于蚀刻有源区12形成的栅极沟槽2的深度，这主要是由于蚀刻剂对不同材料具有不同的蚀刻选择比造成的，该栅极沟槽2的深度的差别不影响形成栅极层3。
蚀刻形成栅极沟槽2可以采用干法蚀刻工艺或者湿法蚀刻工艺。干法蚀刻工艺可以是等离子体蚀刻工艺。等离子体蚀刻工艺采用的蚀刻气体可以为氯气，通过控制蚀刻气体的用量来控制蚀刻程度，进而控制栅极沟槽的深度以及关键尺寸。湿法蚀刻工艺可以利用浓硫酸和双氧水作为蚀刻剂，通过调整蚀刻剂的浓度，也可以控制蚀刻程度，进而控制栅极沟槽2的深度以及关键尺寸。本领域技术人员可以根据实际情况选择上述蚀刻工艺，此处不做特殊限定。
在一些实施例中，如图4所示，形成栅极沟槽2后，还可以在栅极沟槽2内填充介质层4。即在栅极沟槽2的内壁形成介质层4。
该介质层4的材质可以为氧化硅、氮化硅和氮氧化物硅中的至少一种。介质层4可以通过诸如在包括氧化物、水蒸气、一氧化氮或它们的组合的环境中的湿热氧化或干热氧化的氧化工艺形成，或者通过在包括氧气、水蒸气、一氧化氮或它们的组合的环境中的原位蒸汽生成(In-situ steam generation，简称ISSG)工艺形成，或者通过使用正硅酸乙酯(TEOS)和氧气作为前驱体的化学汽相沉积(CVD)技术形成，还可以通过原子层沉积工艺形成。
在一些实施例中，如图4所示，在形成介质层4的同时，可以采用相同的工艺在有源区12的表面形成注入阻挡层5。注入阻挡层5的材质可以与介质层4的相同，如注入阻挡层5的材质可以为氧化硅、氮化硅和氮氧化硅中的至少一种。在后续工艺中，由于要对栅极层3注入氮元素，注入阻挡层5能够阻挡该氮元素被注入到有源区12中，避免有源区12因掺杂了氮元素而改变其电学性能的情况发生。另外，在形成介质层4的同时也形成注入阻挡层5，可以采用同一工艺形成两个层，能够简化工艺。
当然，介质层4和注入阻挡层5也可以采用不同的工艺形成，二者的材质也可以不同。可以根据实际情况去选择，此处不做特殊限定。
在另外一些实施例中，也可以在形成介质层4之后，在有源区12的表面形成注入阻挡层5。也就是说，只要在注入氮元素之前形成注入阻挡层5即可，本领域技术人员可以根据实际工艺情况来确定注入阻挡层5的形成时机，此处不做特殊限定。
在一些实施例中，注入阻挡层5的厚度d为50～70nm。在一些实施例中，注入阻挡层5的厚度d可以为55mm、60mm或65mm，此处不做特殊限定。在该厚度范围内，能够有效阻挡氮元素注入到有源区12中，可以避免影响有源区12的电学性能。
步骤S600：在栅极沟槽2内形成栅极层3。
如图5所示，在一些实施例中，可以利用沉积工艺在栅极沟槽2中填充栅极材料3’。该栅极材料3’可以填充至有源区12的上方。如图6所示，根据所需的栅极层3的尺寸，回蚀刻该栅极材料3’至预定的深度，以在栅极沟槽2内形成栅极层3。
回蚀刻栅极材料3’可以采用干法蚀刻，如等离子体蚀刻工艺，通过控制蚀刻气体的用量，可以精确控制栅极层3的厚度。在一些实施例中，栅极材料3’可以是TiN，沉积工艺可以为原子沉积工艺或化学气相沉积工艺，此处不做特殊限定。
在另一些实施例中，如图10所示，栅极层3可以包括第一栅极材料层31、第二栅极材料层32和过渡层33。形成该栅极层3的方法为：利用沉积工艺在介质层4上形成过渡层33，再在过渡层33所围成的空间中，自该空间底部向上沉积形成具有预设高度尺寸的第二栅极材料层32，该第二栅极材料层32未填满栅极沟槽2，之后在第二栅极材料层32上沉积形成所需高度的第一栅极材料层31。在一些实施例中，第一栅极材料层31的材质可以为上述实施例中的TiN，第二栅极材料层32可以为金属钨(W)，过渡层33可以为TiN，或者过渡层33的材质可以与第一栅极材料层31的材质相同。
由于第一栅极材料层31位于栅极层3的上部分，在后续的工艺中，第一栅极材料层31可以额外掺杂氮元素，以有效降低栅极层3顶端的功函数值，进而降低栅极层3与源极、漏极重叠区域的电场强度，改善GIDL的现象，同时也不会增大电阻。第二栅极材料层32位于栅极层3的下部分，其不会掺杂氮元素，并且使用具有低电阻率的金属钨，能够进一步保证这部分栅极层3具有良好的导电性能，确保晶体管可以快速开启。由于金属W与介质层4的结合处容易出现晶界错位或者产生应力，导致栅极层3与介质层4的结合不稳定而容易产生缺陷，为了克服这个问题，在介质层4和第二栅极材料层32之间设置该过渡层33，过渡层33能够与介质层4更好地结合，同时也能够与第二栅极材料层32更好地结合，使形成的栅极层3更加稳定，克服了上述缺陷。
步骤S800：向栅极层3注入氮元素。其中，栅极层3中的氮元素的浓度自栅极层3的顶端向下逐渐减小。
如图7所示，自栅极层3的表面注入氮元素。注入氮元素可以采用离子注入工艺，该离子注入工艺为本技术领域的常规技术，关于其具体执行过程，此处不再赘述。在本公开的实施例中的离子注入工艺中，离子注入能量可以为3～10keV，例如离子注入能量可以为5keV、7keV、8keV或9keV，注入剂量可以为7.0e+15～3.0e+16atoms/cm2，例如注入剂量可以为9.0e+15atoms/cm2、1.0e+16atoms/cm2、2.0e+16atoms/cm2、2.5e+16atoms/cm2，注入剂量可以理解为离子注入设备设定的注入氮元素的量。经过测试可知，当栅极层3中掺杂的氮元素的浓度大于1.0e+21cm-3时，能够改变栅极层3的功函数，因此，本领域技术人员可以根据实际情况，在上述范围内设定离子注入设备的参数即可，此处不做特殊限定。
通过在上述范围内调控注入能量以及注入剂量，能够在所需深度的栅极层3中额外掺杂氮元素，且能够使氮元素的掺杂浓度自栅极层3的顶端向下逐渐减小，不仅能够避免产生GIDL漏电，还能够保证栅极层3的其他电学性能正常发挥作用。
如图8所示，在一些实施例中，对栅极层3掺杂氮元素后，本公开实施例的方法还可以包括：
步骤S1000：向栅极沟槽2中填充绝缘盖层6。
如图8所示，利用沉积工艺向栅极沟槽2中填充绝缘盖层6，以覆盖栅极层3，且绝缘盖层6至少充满栅极沟槽2，以使栅极层3的顶部与位于其上部的其他半导体器件电性隔离。
在一些实施例中，可以通过原子沉积工艺或化学气相沉积工艺形成绝缘盖层6。绝缘盖层6的材质可以为氧化硅、氮化硅和氮氧化硅中的至少一种。
步骤S1200：去除注入阻挡层5和位于有源区12上方的绝缘盖层6。
如图9所示，可以利用化学机械研磨工艺去除注入阻挡层5以及位于有源区12上方的绝缘盖层6。在一些实施例中，可以将有源区12上方磨平，使绝缘盖盖层与有源区12的表面平齐，以便于在有源区12上方形成其他的半导体器件,有利于工艺的平坦化。
本公开实施例的制备方法中，通过向栅极层3额外注入氮元素，使栅极层3中掺杂的氮元素自栅极层3的顶端向下逐渐减小，能够有效降低栅极层3上端的功函数值，进而降低栅极层3与漏极重叠区域的电场强度，改善了GIDL的现象，工艺简单，同时也不会增大栅极层3的电阻，不会影响半导体器件的其他电学性能。
根据本公开的另一方面，提供一种半导体器件，该半导体器件利用上述实施例中的制备方法制备。如图9和图10所示，本公开实施例中的半导体器件包括：半导体衬底1、栅极沟槽2和栅极层3。其中，栅极沟槽2设于半导体衬底1内。栅极层3形成于栅极沟槽2中，至少部分栅极层3掺杂有氮元素，且氮元素的浓度自栅极层3的顶端向下逐渐减小。
如图9所示，半导体衬底1包括第一掺杂类型的基底11和第二掺杂类型的有源区12，有源区12设于基底11上。其中，栅极沟槽2自有源区12向靠近基底11的方向延伸。在一些实施例中，第一掺杂类型可以为P型，通过注入P型掺杂离子形成，如注入B；第二掺杂类型可以为N型，通过注入N型掺杂离子形成，例如注入As。
在一些实施例中，在栅极层3的第一预设深度范围内，栅极层3的功函数从顶端向下逐渐增加。在栅极层3的大于第一预设深度最大值(即第一预设深度范围内的最大深度处)至栅极层3的底端的范围内，栅极层3的功函数相同，且较位于第一预设深度范围内的栅极层3的功函数大0.3～0.6eV。也可以认为，该第一预设深度范围内的栅极层3的功函数比更深位置的栅极层3(深度大于第一预设深度)的功函数降低0.3～0.6eV。上述的第一预设深度是指自栅极层3的顶表面向下的距离，或者指自栅极层3的顶表面向靠近基底11的方向的距离。且栅极层3功函数随着掺杂的氮元素的浓度的减小而增大。也就是说，掺杂的氮元素的浓度越大，栅极层3的功函数下降越多，因此，在栅极层3的掺杂有氮元素的部分，随着栅极层2的深度的增加，功函数越来越大。
在一些实施例中，第一预设深度范围为0～20nm。在该范围内，栅极层3的第一预设深度可以为0.1nm、0.5nm、1nm、5nm、10nm、15nm和20nm的位置处，栅极层3的功函数可以对应地降低0.6eV、0.5eV、0.4eV、0.3eV。当然，这些数值以及对应关系仅仅是其中一种情况，此处仅举例说明掺杂氮元素的栅极层3的功函数的变化情况，不同的工艺过程可能对应关系不同，但是氮元素的浓度随着栅极层3的深度的增加而逐渐减小的规律相同。
栅极层3的材质为TiNx，其中，x表示数值，在第一预设深度范围内，x大于1，且自栅极层3的顶端向下逐渐减小；在大于第一预设深度最大值至栅极层3的底端的范围内，x＝1。即在栅极层的位于第一预设深度下面的范围内，栅极层的材质为TiN。
参考图10，其示出了本公开另一些实施例的半导体器件的示意图。该栅极层3包括第一栅极材料层31和第二栅极材料层32，第一栅极材料层31位于第二栅极材料层32上。其中，第一栅极材料层31掺杂有氮元素，第二栅极材料层32未掺杂氮元素。
在一些实施例中，第一栅极材料层31的材质可以为上述实施例中的TiNx，其中，x表示数值，x大于1，且x自第一栅极材料层31的顶端向下逐渐减小，表明氮元素的浓度自第一栅极材料层31的顶端向下逐渐减小。第二栅极材料层32可以为金属钨(W)。其中第一栅极材料层31掺杂有氮元素且氮元素的浓度随着栅极层3的深度的增加而逐渐减小，以有效降低栅极层3上端的功函数值，进而降低栅极层3与漏极重叠区域的电场强度，改善了GIDL的现象，同时也不会增大电阻。第二栅极材料层32的金属钨位于栅极层3的下部分，没有掺杂氮元素，同时由于金属钨具有低电阻率，保证这部分栅极层3具有良好的导电性能，确保晶体管可以快速开启。
在一些实施例中，如图9和图10所示，半导体器件还可以包括介质层4和过渡层33。其中，介质层4设于栅极沟槽2的内壁，过渡层33设于介质层4和第二栅极材料层32之间。
介质层4设于栅极层3与栅极沟槽2的内壁之间，该介质层4的材质可以为氧化硅、氮化硅和氮氧化物硅中的至少一种。
过渡层33形成在栅极层3和介质层4之间。在一些实施例中，过渡层33的材质可以与第一栅极材料层31的材质相同，例如过渡层33的材质为TiN，第一栅极材料层31的材质也为TiN。由于金属W与介质层4的结合处容易出现晶界错位或者产生应力，导致栅极层3与介质层4的结合不稳定而容易产生缺陷，为了克服这个问题，在介质层4和第二栅极材料层32之间设置该过渡层33，过渡层33能够与介质层4更好地结合，同时也能够与第二栅极材料层32更好地结合，使形成的栅极层3更加稳定，克服了上述缺陷。同时，过渡层33的材质与第一栅极材料层31相同，使得第一栅极材料层31与该过渡层33更好地结合，进一步增加栅极层3的稳定性。
在一些实施例中，如图9和图10所示，半导体器件还可以包括绝缘盖层6，覆盖于栅极层3上，且绝缘盖层6至少充满栅极沟槽2，以使栅极层3的顶部与位于其上部的其他半导体器件电性隔离。
如图11所示，其示出了本公开实施例的半导体器件的栅极层3掺杂氮元素的结果示意图。从图中可以得出，在栅极层3的0～20nm的第一预设深度范围内，氮元素的掺杂浓度较大，也可以理解为，在0～20nm的第一预设深度范围内，注入到栅极层3中的氮元素能够降低栅极层3的功函数。经测试，该0～20nm的第一预设深度范围内的栅极层3的功函数(WorkFunction,简称WF)为4.0～4.3eV，而超过20nm深度的栅极层3的功函数为4.5～4.8ev，掺杂氮元素的部位的栅极层3的功函数下降了至少0.5eV。该测试结果显示，由本公开实施例的制备方法制备的半导体器件的栅极层3的功函数得到了有效的降低。
综上所述，本公开实施例的半导体器件中，栅极层3中掺杂的氮元素自栅极层3的顶端向下逐渐减小，能够有效降低栅极层3的功函数值，改善了GIDL的现象，同时不会影响半导体器件的其他电学性能。
应可理解的是，本公开不将其应用限制到本说明书提出的部件的详细结构和布置方式。本公开能够具有其他实施方式，并且能够以多种方式实现并且执行。前述变形形式和修改形式落在本公开的范围内。应可理解的是，本说明书公开和限定的本公开延伸到文中和/或附图中提到或明显的两个或两个以上单独特征的所有可替代组合。所有这些不同的组合构成本公开的多个可替代方面。本说明书所述的实施方式说明了已知用于实现本公开的最佳方式，并且将使本领域技术人员能够利用本公开。
Claims (17)
1.一种半导体器件的制备方法，其特征在于，包括：
提供半导体衬底；
刻蚀所述半导体衬底形成栅极沟槽；
在所述栅极沟槽内形成栅极层；
向所述栅极层注入氮元素；
其中，所述栅极层中的氮元素的浓度自所述栅极层的顶端向下逐渐减小。
2.根据权利要求1所述的方法，其特征在于，所述向所述栅极层注入氮元素采用离子注入工艺，其中，离子注入能量为3～10keV，注入剂量为7.0e+15～3.0e+16atoms/cm2。
3.根据权利要求1所述的方法，其特征在于，所述半导体衬底包括第一掺杂类型的基底和第二掺杂类型的有源区，所述刻蚀所述半导体衬底形成栅极沟槽包括：自所述有源区向靠近所述基底的方向蚀刻，形成所述栅极沟槽；
在蚀刻所述半导体衬底形成栅极沟槽后，还包括：向所述栅极沟槽内填充介质层。
4.根据权利要求3所述的方法，其特征在于，在向所述栅极层注入氮元素之前，还包括：向所述有源区表面沉积形成注入阻挡层。
5.根据权利要求4所述的方法，所述注入阻挡层的厚度为50～70nm。
6.根据权利要求4所述的方法，其特征在于，所述注入阻挡层和所述介质层的材质均为氧化硅、氮化硅和氮氧化硅中的至少一种。
7.根据权利要求4所述的方法，其特征在于，在向所述栅极层注入氮元素之后，还包括：
向所述栅极沟槽中填充绝缘盖层；
去除所述注入阻挡层和位于所述有源区上方的所述绝缘盖层。
8.一种半导体器件，其特征在于，包括：
半导体衬底；
栅极沟槽，设于所述半导体衬底内；
栅极层，位于所述栅极沟槽中，至少部分所述栅极层掺杂有氮元素，且所述氮元素的浓度自所述栅极层的顶端向下逐渐减小。
9.根据权利要求8所述的半导体器件，其特征在于，所述半导体衬底包括第一掺杂类型的基底和第二掺杂类型的有源区，所述有源区设于所述基底上；其中，所述栅极沟槽自所述有源区向靠近所述基底的方向延伸。
10.根据权利要求9所述的半导体器件，其特征在于，在所述栅极层的第一预设深度范围内，所述栅极层的功函数从顶端向下逐渐增加；在所述栅极层的大于第一预设深度最大值至所述栅极层的底端的范围内，所述栅极层的功函数相同，且较位于所述第一预设深度范围内的所述栅极层的功函数大0.3～0.6eV。
11.根据权利要求10所述的半导体器件，其特征在于，所述第一预设深度范围为0～20nm。
12.根据权利要求11所述的半导体器件，其特征在于，所述栅极层的材质为TiNx；
其中，x表示数值，在所述第一预设深度范围内，x大于1，且自所述栅极层的顶端向下逐渐减小；在大于所述第一预设深度最大值至所述栅极层的底端的范围内，x＝1。
13.根据权利要求10所述的半导体器件，其特征在于，所述栅极层包括第一栅极材料层和第二栅极材料层，所述第一栅极材料层位于所述第二栅极材料层上；其中，所述第一栅极材料层掺杂有氮元素，所述第二栅极材料层未掺杂氮元素。
14.根据权利要求13所述的半导体器件，其特征在于，所述第一栅极材料层的材质为TiNx，所述第二栅极材料层的材质为W；
其中，x表示数值，x大于1，且x自所述第一栅极材料层的顶端向下逐渐减小。
15.根据权利要求14所述的半导体器件，其特征在于，还包括
介质层，设于所述栅极沟槽的内壁；
过渡层，设于所述介质层和所述第二栅极材料层之间。
16.根据权利要求15所述的半导体器件，其特征在于，所述过渡层的材质为TiN。
17.根据权利要求8所述的半导体器件，其特征在于，还包括绝缘盖层，覆盖于所述栅极层上。
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