CN116801608A - 半导体结构及其制备方法 - Google Patents

Abstract

本发明涉及一种半导体结构及其制备方法。半导体结构包括衬底和字线结构，衬底中包括平行间隔排布的沟槽；字线结构位于沟槽内部，包括介质层和导电层；其中，介质层覆盖导电层的底面和侧壁；导电层包括第一导电层和第二导电层，第二导电层中掺杂有第一组分。上述半导体结构，第一导电层和第二导电层之间具有不同的功函数，可以降低字线结构引发的栅极诱导漏电流，并且，第二导电层中掺杂有第一组分，降低了第二导电层的功函数，减弱了第二导电层对电子的排斥作用，可以进一步降低字线结构所引发的栅极诱导漏电流，缓解了半导体器件中的漏电问题，降低了功耗。

Description

半导体结构及其制备方法

技术领域

本发明涉及半导体技术领域，特别是涉及一种半导体结构及其制备方法。

背景技术

动态随机存储器(Dynamic Random Access Memory，DRAM)是计算机等电子设备中常用的半导体装置，包括用于存储数据的存储单元阵列，以及位于存储单元阵列外围的外围电路组成。每个存储单元通常包括晶体管(字线)、位线和电容器。晶体管(字线)上的字线电压能够控制晶体管的开启和关闭，从而通过位线能够读取存储在电容器中的数据信息，或者将数据信息写入到电容器中。

随着制程工艺的不断发展，晶体管的尺寸也越小，MOS器件的沟道电场强度是不断增强。随着DRAM的工艺节点来到10nm及以下，MOS器件单位面积的能量密度大幅增高，漏电问题将更加凸显，功耗随之增大。

发明内容

基于此，有必要针对上述问题，提供一种半导体结构及其制备方法。

本申请实施例公开了一种半导体结构，包括：衬底，衬底中包括平行间隔排布的沟槽；字线结构，位于沟槽内部，包括介质层和导电层；其中，介质层覆盖导电层的底面和侧壁；导电层包括第一导电层和第二导电层，第二导电层中掺杂有第一组分。

在其中一个实施例中，第二导电层堆叠在第一导电层上，第二导电层包括水平部和凸起部，凸起部嵌入第一导电层。

在其中一个实施例中，第一组分包括N型掺杂元素。

在其中一个实施例中，第一组分的掺杂浓度为18×10²⁰cm^-3至22×10²⁰cm^-3。

在其中一个实施例中，第一组分的掺杂浓度沿第二导电层的厚度方向渐变。

在其中一个实施例中，第一导电层包括金属层和金属阻挡层，金属阻挡层覆盖金属层的底面和侧壁，暴露出金属层的顶部，凸起部嵌入金属层的顶部。

在其中一个实施例中，金属层包括钨层，金属阻挡层包括氮化钛层，第二导电层包括掺杂多晶硅层。

在其中一个实施例中，半导体结构还包括保护层，位于第二导电层的上表面，且填充满沟槽。

本申请还公开了一种半导体结构的制备方法，包括：提供衬底，于衬底中形成平行间隔排布的沟槽；形成介质层，介质层覆盖沟槽的底部和侧壁；于沟槽中形成导电层，导电层包括第一导电层和第二导电层，第二导电层中掺杂有第一组分。

在其中一个实施例中，于沟槽中形成导电层，包括：于沟槽中形成第一导电层，第一导电层包括金属层和金属阻挡层；于第一导电层上形成第二导电层。

在其中一个实施例中，于沟槽中形成第一导电层，包括：形成金属阻挡材料层，金属阻挡材料层覆盖介质层的表面；形成金属材料层，金属材料层覆盖金属阻挡材料层的表面，且填满沟槽；去除部分金属材料层和金属阻挡材料层，形成金属层和金属阻挡层，得到第一导电层。

在其中一个实施例中，采用刻蚀工艺去除部分金属材料层和金属阻挡材料层；其中，调整金属材料层和金属阻挡材料层的刻蚀选择比，以加快对金属材料层的刻蚀速率，于第一导电层的顶面形成弧形凹槽。

在其中一个实施例中，于第一导电层上形成第二导电层，包括：形成第二导电材料层，并向第二导电材料层中掺杂第一组分；第二导电材料层覆盖第一导电层的顶面，并填充满凹槽；去除部分第二导电材料层，形成第二导电层。

在其中一个实施例中，第一组分在第二导电层中的掺杂浓度为18×10²⁰cm^-3至22×10²⁰cm^-3。

在其中一个实施例中，第一组分的掺杂浓度沿第二导电层的厚度方向渐变。

在其中一个实施例中，采用沉积工艺形成第二导电材料层；在沉积过程中调整第一组分的掺杂浓度。

在其中一个实施例中，形成第二导电层之后，还包括：形成保护层，保护层覆盖第二导电层的上表面，并填满沟槽。

上述实施例至少具有如下有益效果：

上述实施例中的半导体结构，第一导电层和第二导电层之间具有不同的功函数，可以降低字线结构引发的栅极诱导漏电流(Gate induced drain leakage，GIDL)，并且，第二导电层中掺杂有第一组分，降低了第二导电层的功函数，减弱了第二导电层对电子的排斥作用，可以进一步降低字线结构所引发的栅极诱导漏电流，缓解了半导体器件中的漏电问题，降低了功耗。

通过在第二导电层中设置凸起部，可以增大第二导电层与第一导电层221的接触面积，进一步降低字线结构的栅极诱导漏电流，降低功耗，增强栅极控制能力。

在上述半导体结构的制备方法中，通过在沟槽中形成材质不同的第一导电层和第二导电层，利用第一导电层和第二导电层功函数的不同，降低字线结构的栅极诱导漏电流；进一步地，通过在第二导电层中掺杂第一组分，降低了第二导电层的功函数，减弱了第二导电层对电子的排斥作用，可以进一步降低字线结构所引发的栅极诱导漏电流，缓解了半导体器件中的漏电问题，降低了功耗。

附图说明

图1为本申请一实施例中半导体结构的截面示意图；

图2为本申请另一实施例中半导体结构的截面示意图；

图3为本申请一实施例中半导体结构的制备方法的流程框图；

图4为本申请一实施例中于衬底中形成沟槽后的截面示意图；

图5为本申请一实施例中形成介质层后所得半导体结构的截面示意图；

图6为本申请一实施例中形成金属阻挡材料层后所得半导体结构的截面示意图；

图7为本申请一实施例中形成金属材料层后所得半导体结构的截面示意图；

图8为本申请一实施例中形成第一导电层后所得半导体结构的截面示意图；

图9为本申请一实施例中形成第二导电材料层后所得半导体结构的截面示意图；

图10为本申请一实施例中形成第二导电层后所得半导体结构的截面示意图；

图11为本申请一实施例中形成保护层后所得半导体结构的截面示意图；

图12为本申请一实施例中形成第一导电层后去除部分介质层所得半导体结构的截面示意图；

图13为本申请另一实施例中形成第一导电层后去除部分介质层所得半导体结构的截面示意图；

图14为本申请再一实施例中半导体结构的截面示意图。

附图标号说明：

10、衬底；11、沟槽；20、字线结构；21、介质层；22、导电层；221、第一导电层；221a、金属层；221a’、金属材料层；221b、金属阻挡层；221b’、金属阻挡材料层；222、第二导电层；222’、第二导电材料层；30、保护层。

具体实施方式

为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳的实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。

在描述位置关系时，除非另有规定，否则当一元件例如层、膜或基板被指为在另一膜层“上”时，其能直接在其他膜层上或亦可存在中间膜层。进一步说，当层被指为在另一层“下”时，其可直接在下方，亦可存在一或多个中间层。亦可以理解的是，当层被指为在两层“之间”时，其可为两层之间的唯一层，或亦可存在一或多个中间层。

在使用本文中描述的“包括”、“具有”、和“包含”的情况下，除非使用了明确的限定用语，例如“仅”、“由……组成”等，否则还可以添加另一部件。除非相反地提及，否则单数形式的术语可以包括复数形式，并不能理解为其数量为一个。

随着制程工艺的不断发展，晶体管的尺寸越来越小，MOS器件的沟道电场强度不断增强。随着DRAM的工艺节点来到10nm及以下，MOS器件单位面积的能量密度大幅增高，漏电问题将更加凸显，如果不能有效解决漏电问题，晶体管的功耗不仅不会随着尺寸的减小而降低，反而会随之增大。因此，本发明提供一种半导体结构及制备方法，解决因器件尺寸缩小而导致漏电加剧的技术问题，实现降低功耗的技术效果。

如图1所示，本申请的一个实施例公开了一种半导体结构，包括衬底10和字线结构20，其中，衬底10中包括平行间隔排布的沟槽11，字线结构20位于沟槽11内部，包括介质层21和导电层22；其中，介质层21覆盖导电层22的底面和侧壁；导电层22包括第一导电层221和第二导电层222，第二导电层222中掺杂有第一组分。

上述实施例中的半导体结构，第一导电层221和第二导电层222之间具有不同的功函数，可以降低字线结构20引发的栅极诱导漏电流(Gate induced drain leakage，GIDL)，并且，第二导电层222中掺杂有第一组分，降低了第二导电层222的功函数，减弱了第二导电层222对电子的排斥作用，可以进一步降低字线结构20所引发的栅极诱导漏电流，缓解了半导体器件中的漏电问题，降低了功耗。

示例地，衬底10可以包括但不限于硅衬底10。衬底10中包括阵列排布的有源区和浅沟槽隔离结构，有源区位于相邻的浅沟槽隔离结构之间。沟槽11与有源区和浅沟槽隔离结构相交，字线结构20位于沟槽11中，其中，介质层21覆盖导电层22的底面和侧壁，以将导电层22与有源区隔开。介质层21可以包括但不限于High-K材料层，例如二氧化硅层。导电层22包括第一导电层221和第二导电层222，第二导电层222中掺杂有第一组分。通过在第二导电层222中掺杂第一组分，可以调小第二导电层222的功函数，减小字线结构20的栅极诱导漏电流(Gate Induced Drain Leakage，GIDL)，增强栅极控制能力。

在一个实施例中，请继续参考图1，第二导电层222堆叠在第一导电层221上，第二导电层222包括水平部和凸起部，凸起部嵌入第一导电层221。通过在第二导电层222中设置凸起部，可以增大第二导电层222与第一导电层221的接触面积，进一步降低字线结构20的栅极诱导漏电流，降低功耗，增强栅极控制能力。

在一个实施例中，第一组分包括N型掺杂元素，例如磷、砷或锑，第二导电层222可以包括但不限于掺杂多晶硅层。当在第二导电层222中掺杂一定浓度的N型掺杂元素之后，会导致费米能级增大。由于功函数为真空能级与费米能级之差，所以当费米能级增大后，第二导电层222的功函数会降低。以第二导电层222为掺杂多晶硅层为例，由于掺杂磷元素之后导致功函数降低，掺杂多晶硅层对电子的排斥作用减弱，进而减小了栅极诱导漏电流(GIDL)，改善了字线结构20的栅极控制能力，并降低了功耗。其中，费米能级是指温度为绝对零度时固体能带中充满电子的最高能级，常用EF表示；真空能级又称自由电子能级，是指电子达到该能级时完全自由而不受核的作用。

作为示例，第一组分的掺杂浓度可以为18×10²⁰cm^-3至22×10²⁰cm^-3，例如为18×10²⁰cm^-3、19×10²⁰cm^-3、20×10²⁰cm^-3、21×10²⁰cm^-3或22×10²⁰cm^-3。

可选地，在一些实施例中，第一组分的掺杂浓度沿第二导电层222的厚度方向渐变。作为示例，第一组分的掺杂浓度沿第二导电层222的厚度方向梯度变化，例如，第一组分的掺杂浓度沿凸起部向水平部的方向逐渐降低，或者，第一组分的掺杂浓度沿凸起部向水平部的方向逐渐增大。通过在第二导电层222中设置掺杂浓度渐变的第一组分，可以使第二导电层222的不同位置具有不同的功函数，进一步减小栅极诱导漏电流(GIDL)，改善字线结构20的栅极控制能力。

在一个实施例中，请继续参加图1，第一导电层221包括金属层221a和金属阻挡层221b，金属阻挡层221b覆盖金属层221a的底面和侧壁，暴露出金属层221a的顶部，凸起部嵌入金属层221a的顶部。第二导电层222的凸起部的横向尺寸小于第二导电层222的水平部的横向尺寸，并且，水平部的底面与金属阻挡层221b的顶部相接触。第二导电层222的水平部侧壁与介质层21的部分侧壁相接触，由于在通过刻蚀等方法形成字线结构的过程中，该部分的介质层21会受到损伤，较容易发生栅极诱导漏电流。本公开通过掺杂第二导电层222，调整其功函数，使得第二导电层222对电子的排斥作用减弱，进而降低栅极诱导漏电流。

示例地，金属层221a可以为电阻率较低的金属导电材料，例如钨层或铜层。金属阻挡层221b可以选择对金属层221a具有阻挡作用的材料层，并且，金属阻挡层221b还需要具有高导电率，且能够半导体和金属之间很好地附着。示例地，金属阻挡层221b可以包括但不限于氮化钛层、钴层、铂层或钛钨层。以金属层221a为钨层、金属阻挡层221b为氮化钛层、第二导电层222为掺杂磷的多晶硅层作为示例进行说明，凸起部嵌入钨层的顶部，利用掺杂多晶硅层与钨层的功函数差异，降低字线结构20的栅极诱导漏电流，从而降低漏电流引起的功耗，并改善字线结构20的栅极控制能力。如图1所示，掺杂多晶硅层包括水平部和凸起部，水平部位于所示凸起部的上方，且水平部的尺寸大于所示凸起部，水平部的底面与氮化钛层的顶部相接触，凸起部的凸起面与钨层的顶面相接触。

在一个实施例中，如图1所示，半导体结构还包括保护层30，位于第二导电层222的上表面，且填满沟槽11。保护层30的上表面与衬底10的上表面齐平。作为示例，保护层30的材质可以包括但不仅限于氮化硅或氮氧化硅等等。保护层30可以将导电层22与外界隔开，对导电层22起到保护作用。

可选地，在一些实施例中，如图2所示，介质层21的上表面与第二导电层222的上表面齐平，保护层30覆盖介质层21和第二导电层222的上表面。

通过将保护层30设置在介质层21的上方，可以防止介质层21在后续制程中的被其他工艺(例如湿法刻蚀工艺或干法刻蚀工艺)破坏，提高了器件稳定性。

如图3所示，本申请还公开了一种半导体结构的制备方法，包括：

S10：提供衬底10，于衬底10中形成平行间隔排布的沟槽11；

S20：形成介质层21，介质层21覆盖衬底10的上表面以及沟槽11的底部和侧壁；

S30：于沟槽11中形成导电层22，导电层22包括第一导电层221和第二导电层222，第二导电层222中掺杂有第一组分。

在上述半导体结构的制备方法中，通过在沟槽11中形成材质不同的第一导电层221和第二导电层222，利用第一导电层221和第二导电层222功函数的不同，降低字线结构20的栅极诱导漏电流；进一步地，通过在第二导电层222中掺杂第一组分，降低了第二导电层222的功函数，减弱了第二导电层222对电子的排斥作用，可以进一步降低字线结构20所引发的栅极诱导漏电流，缓解了半导体器件中的漏电问题，降低了功耗。

在一个实施例中，步骤S10中的衬底10内形成有若干个浅沟槽隔离结构(图中未示出)，浅沟槽隔离结构于衬底10内隔离出多个呈阵列排布的有源区(图中未示出)。作为示例，浅沟槽隔离结构的材质可以包括但不仅限于氧化硅、氮化硅等等；衬底10可以包括但不仅限于硅衬底10。示例地，在衬底10中形成沟槽11的步骤包括：先在衬底10的上表面沉积硬掩膜层，然后采用图形化工艺在硬掩膜层中形成图案，定义出沟槽11的位置和大小，最后利用光刻技术对衬底10进行刻蚀，形成平行间隔排布的沟槽11，如图4所示。示例地，沟槽11与有源区和浅沟槽隔离结构均相交。

作为示例，沟槽11的深度可以为50nm-300nm，例如50nm、100nm、150nm、200nm或300nm；沟槽11的关键尺寸(CD)可以为20nm-100nm，例如20nm、30nm、50nm、70nm或100nm。

在一些实施例中，沟槽11具有第一部分和第二部分，其中，第一部分的宽度大于第二部分的宽度。较宽的第一部分与有源区相交，较窄的第二部分与浅沟槽隔离结构相交。

在步骤S20中，形成介质层21，介质层21覆盖沟槽11的底部和侧壁，以及衬底10的上表面，如图5所示。

示例地，介质层21可以包括但不限于High-K材料层，例如二氧化硅层。可以采用原位水气生成工艺(In-Situ Steam Generation，ISSG)，于沟槽11的底部和侧壁以及衬底10的上表面形成介质层21。可选地，还可以采用原子层沉积工艺、等离子蒸汽沉积工艺或快速热氧化工艺(Rapid Thermal Oxidation，RTO)形成介质层21。

在步骤S30中，于沟槽11中形成导电层22，导电层22包括第一导电层221和第二导电层222，第二导电层222中掺杂有第一组分，如图6-10所示。

示例地，于沟槽11中形成导电层22的步骤包括：

S31：于沟槽11中形成第一导电层221，第一导电层221包括金属层221a和金属阻挡层221b。

S32：于第一导电层221上形成第二导电层222。

在步骤S31中，形成第一导电层221的步骤可以包括：

S311：形成金属阻挡材料层221b’，金属阻挡材料层221b’覆盖介质层21的表面，如图6所示。

示例地，金属阻挡材料层221b’可以是对金属和半导体材料具有良好阻挡作用的材料层，例如氮化钛层、钴层、铂层或钛钨层。可选地，金属阻挡材料层221b’还可以具有高导电性，且在半导体和金属之间具有良好的附着性。作为示例，可以采用化学气相沉积工艺、原子层沉积工艺、等离子蒸汽沉积工艺或快速热氧化工艺形成金属阻挡材料层221b’。

S312：形成金属材料层221a’，金属材料层221a’覆盖金属阻挡材料层221b’的表面，且填满沟槽11，如图7所示。

示例地，金属材料层221a’可以为电阻率较低的金属导电材料，例如可以包括但不仅限于W(钨)、钼(Mo)、Ti(钛)、Cu(铜)或Au(金)。作为示例，可以采用化学气相沉积工艺于金属阻挡材料层221b’的表面形成金属材料层221a’，并且，形成的金属材料层221a’填满沟槽11。

S313：去除部分金属材料层221a’和金属阻挡材料层221b’，形成金属层221a和金属阻挡层221b，得到第一导电层221，如图8所示。

示例地，可以采用刻蚀工艺去除部分金属材料层221a’和金属阻挡材料层221b’。例如，可以采用干法刻蚀，去除衬底10上方的的金属材料层221a’和金属阻挡材料层221b’，继续刻蚀以减小金属材料层221a’和金属阻挡材料层221b’的厚度，当金属材料层221a’和金属阻挡材料层221b’的顶面与有源区的顶面之间的距离达到第一预设距离后，停止刻蚀。示例地，第一预设距离可以为75nm-85nm，例如75nm、80nm或85nm。凡是金属材料层221a’和金属阻挡材料层221b’的顶面与有源区的顶面之间的距离在75nm-85nm的范围内均符合本发明的要求，在此处不再一一列举。通过控制金属材料层221a’和金属阻挡材料层221b’的顶面与有源区的顶面之间的距离保持在第一预设距离，可以将沟道长度控制在合理范围内，提高栅极控制能力。

可选地，在一些实施例中，可以通过调整刻蚀气体对金属材料层221a’和金属阻挡材料层221b’的刻蚀选择比，以加快对金属材料层221a’的刻蚀速率，于第一导电层221的顶面形成弧形凹槽，如图8所示。例如，可以在临近刻蚀工艺的结束阶段时，通入对金属材料层221a’具有较高刻蚀速率的气体。

作为示例，金属材料层221a’为钨层，金属阻挡材料层221b’为氮化钛层，在临近干法刻蚀工艺的结束阶段，向腔室内通入氯气(Cl₂)。由于氯气对钨层的刻蚀速率较快，对其他材料的刻蚀速率较慢，因此，随着刻蚀工艺的进行，钨层顶部的下凹速度加快，逐渐形成一个弧形凹槽。可选地，可以通过控制氯气的通入时机、通入速率以及通入时间，来控制弧形凹槽的深度或形貌。通过在第一导电层的顶部形成弧形凹槽，可以在其上表面形成第二导电层222时，在第二导电层222中形成向下凸起的凸起部，以增大第二导电层和第一导电层的接触面积。

在步骤S32中，形成第二导电层222的步骤包括：

S321：形成第二导电材料层222’，并向第二导电材料层222’中掺杂第一组分；第二导电材料层222’覆盖第一导电层221的顶面以及介质层21的表面，并填充满凹槽，如图9所示。

S322：去除部分第二导电材料层222’，形成第二导电层222，如图10所示。

示例地，第二导电材料层222’可以包括但不限于掺杂多晶硅层。在步骤S321中，可以采用化学气相沉积、原子层沉积工艺或等离子蒸汽沉积工艺形成第二导电材料层222’。优先地，可以在采用低压化学气相沉积工艺(LPCVD)在第一导电层221的上表面和介质层21的表面生成第二导电材料层222’。采用的设备可以是炉管，也可以是单片作业的腔体设备或者其他设备。炉管中执行的低压化学气相沉积工艺具有沉积温度低、薄膜成分和厚度易于控制、薄膜厚度与沉积时间成正比、均匀性和重复性好、台阶覆盖能力好以及操作方便等优点。

在一些实施例中，可以边生长多晶硅层，边向炉管内通入第一组分，以形成掺杂有第一组分的掺杂多晶硅层。第一组分例如可以是N型掺杂元素，例如磷、砷或锑。

具体地，利用炉管制备掺杂多晶硅层的步骤可以包括：将衬底10放置于炉管内部，向炉管内通入硅烷和磷烷，利用磷烷分解出的磷掺杂到硅中。其中，生成多晶硅层的主要的化学方程式如下：SiH4(g)→Si(s)+2H2(g)，磷烷的分解化学式如下：PH3(磷烷)→P+3H，磷烷分解出磷掺杂到硅烷分解出的硅中。示例地，向炉管内通入硅烷的流量为200sccm至20000sccm，向设备内通入磷烷的流量为10sccm至500sccm。

在多晶硅层的沉积过程中，硅烷气体被分解成多种新的粒子：原子、自由基团以及各种离子。这些新的粒子通过迁移、脱氢等一系列复杂的过程后沉积于衬底10上。作为示例，多晶硅层的沉积温度为400摄氏度至600摄氏度。加热炉管可以进行批处理层沉积，一次可将上百片(例如100片、150片或200片)晶圆放在垂直的晶舟上。在设定时间内将固定量的反应气体从加热炉管的反应腔底部或喷射石英管通入反应炉内，在设定温度下，可以在全部的晶圆表面同时沉积形成掺杂多晶硅层。示例地，如图9所示，掺杂多晶硅层填满沟槽11，且覆盖衬底10上的介质层21的表面。

作为示例，第一组分的掺杂浓度可以是18×10²⁰cm^-3至22×10²⁰cm^-3，例如为18×10²⁰cm^-3、19×10²⁰cm^-3、20×10²⁰cm^-3、21×10²⁰cm^-3或22×10²⁰cm^-3。凡是第一组分的掺杂浓度在18×10²⁰cm^-3至22×10²⁰cm^-3的范围内均符合本发明的要求，在此处不再一一列举。

可选地，在一些实施方式中，可以通过调整第一组分的通入速率，来调整第一组分在第二导电材料层222’中不同位置的掺杂浓度，使得第一组分的掺杂浓度沿第二导电材料层222’的厚度方向渐变。作为示例，向炉管内通入硅烷作为硅源，向炉管内通入磷烷作为磷源。例如，在多晶硅层的生长初期，向设备内通入磷烷的流量为500sccm；随着多晶硅层的生长和厚度的增加，第一组分的通入速率逐渐降低，例如，在多晶硅层生长结束时，磷烷的通入流量为50sccm。在此期间，磷烷的通入流量匀速下降。

可选地，还可以在多晶硅层的生长初期，以较低的速率向炉管内通入第一组分，随着多晶硅层的生长和厚度的增加，逐渐增大第一组分的通入速率。例如，在多晶硅层的生长初期，向设备内通入磷烷的流量为50sccm；随着多晶硅层的生长和厚度的增加，第一组分的通入速率逐渐增大，例如，在多晶硅层生长结束时，磷烷的通入流量为500sccm。在此期间，磷烷的通入流量匀速增加。

可选地，还可以在在多晶硅层的生长初期，以较低的速率向炉管内通入第一组分，随着多晶硅层的生长和厚度的增加，逐渐增大第一组分的通入速率，设定掺杂浓度最大值，在达到最大值后，再逐渐降低第一组分的通入速率，第一组分在第二导电层中的掺杂浓度先增大后减小。

可选地，还可以在在多晶硅层的生长初期，以较高的速率向炉管内通入第一组分，随着多晶硅层的生长和厚度的增加，逐渐降低第一组分的通入速率，设定掺杂浓度最小值，在达到最小值后，再逐渐增大第一组分的通入速率，第一组分在第二导电层中的掺杂浓度先减小后增大。

通过对多晶硅层进行掺杂N型掺杂，可以改变多晶硅层的功函数。功函数是指把一个电子从固体内部刚刚移到此物体表面所需的最少能量。功函数越大，电子越不容易离开此物体。对多晶硅层进行掺杂N型掺杂后，费米能级(Ef)升高；因为功函数Φ＝真空能级(Ev)与费米能级(Ef)之差，即：Φ＝Ev-Ef，所以当费米能级增大时，功函数会降低；功函数降低之后，导致掺杂多晶硅层对电子的排斥作用减弱，从而降低字线结构20的栅极诱导漏电流(GIDL)，降低器件功耗，提高栅极控制能力。可用于实现对第二导电层进行N型掺杂的元素包括：砷、磷、锑等中的一种或多种的组合，通过多种元素掺杂的方式也可以实现对第二导电层功函数的调节，进而改善栅极结构的GIDL效应。

在步骤S322中，示例地，可以采用刻蚀去除衬底10上方的第二导电材料层222’，然后继续刻蚀沟槽11内的第二导电材料层222’，以减小第二导电材料层222’的厚度，直至第二导电材料层222’的顶面与有源区的上表面之间的距离达到第二预设距离，得到第二导电层222。示例地，第二预设距离可以为55nm-65nm，例如55nm、60nm或65nm。凡是第二导电材料层222’的顶面与有源区的上表面之间的距离在55nm-65nm的范围内均符合本发明的要求，在此处不再一一列举。

作为示例，在第二导电材料层222’的制备过程中，如果第一组分的通入速率没有变化，那么最后得到的第二导电层222具有均匀的掺杂浓度；如果第一组分的通入速率随着多晶硅层的厚度增加而变化(变大或变小)，那么，第一组分在第二导电层222中沿厚度方向渐变。示例地，如图10所示，第二导电层222的上表面低于衬底10的上表面。

在一些实施例中，形成第二导电层222之后，还包括：

S40：形成保护层30，保护层30覆盖第二导电层222的上表面以及介质层21的表面，并填满沟槽11，如图11所示。

示例地，保护层30可以是High-K材料层，例如氮化硅层或氮氧化硅层。作为示例，可以采用原子层沉积工艺或等离子蒸汽沉积工艺形成保护层30。保护层30覆盖第二导电层222的上表面，且填满沟槽11。

优选地，可以在炉管内采用低压化学气相沉积工艺(LPCVD)形成保护层30。在炉管内生成的保护层30具有较好的均匀性和良好的致密性。示例地，如图11所示，于第二导电层222的上表面形成保护层30，保护层30填满沟槽11，并延伸至衬底10上。

进一步地，可以采用湿法刻蚀、干法刻蚀、化学机械研磨工艺或平推刻蚀工艺沿厚度方向对保护层30及介质层21进行平坦化处理，直至暴露出衬底10的上表面，如图1所示。其中，介质层21的上表面和保护层30的上表面均与衬底10的上表面齐平。保护层30可以将导电层22与外界隔开，对导电层22起到保护作用。

本申请还公开了一种半导体结构的制备方向，以形成图2所示的半导体结构。该方法包括前述实施例中的步骤S10、步骤S20、步骤S30和步骤40，区别在于，在执行步骤S40之前增加一个步骤：去除沟槽11内暴露出的介质层21，如图12所示。

具体地，可以在形成导电层22之后，采用干法刻蚀去除沟槽11内暴露出的介质层21。例如，采用等离子体刻蚀工艺定向刻蚀沟槽11内壁上的介质层21，暴露出有源区的侧壁，此时，介质层21的顶面与第二导电层222的上表面齐平。

可选地，在一些实施例中，为了防止介质层21被过度刻蚀而出现介质层21顶面低于第二导电层222上表面的情况，可以仅去除沟槽11内暴露出的部分介质层21，使介质层21的顶面高于第二导电层222的上表面且低于衬底10的上表面，如图13所示。通过在沟槽11内形成如图13所示的介质层21，可以提高工艺裕度，在刻蚀去除沟槽11侧壁的介质层21时，即使出现过刻蚀的情况，也不会损伤到第二导电层222两侧的介质层21，确保字线结构20的电学性能不受影响。

在一些实施例中，得到如图12或图13所示的半导体结构之后，采用步骤40中的工艺方法形成保护层30，以得到如图2所示的半导体结构或如图14所示的半导体结构。其中，保护层30例如可以是氮化硅层或氮氧化硅层。由于保护层30将字线结构20完全覆盖在衬底10内部，在对衬底10进行其他工艺时，无需担心字线结构20受到破坏，提高了器件的稳定性和可靠性。

采用上述方法制备得到的字线结构20可以称为埋入式字线结构20，具有材质不同的第一导电层221和第二导电层222，利用功函数的不同降低了埋入式字线结构20所引发的栅极诱导漏电流；并且，通过在第二导电层222中掺杂第一组分(例如磷)，降低了第二导电层222的功函数，削弱了第二导电层222对电子的排斥作用，进一步降低了埋入式字线结构20多引发的栅极诱导漏电流，降低了功耗，并提高了栅极控制能力。

应该理解的是，虽然图3的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图3中的至少一部分步骤可以包括多个步骤或者多个阶段，例如，步骤S30可以包括步骤S31和步骤S32，步骤S31中又可以细分为步骤S311、步骤S312和步骤S313。这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。

可选地，上述半导体结构可以应用于DRAM或者其他半导体器件。通过将上述实施例中的半导体结构应用于DRAM，可以大幅降低DRAM中的漏电流，缓解降低功耗。

请注意，上述实施例仅出于说明性目的而不意味对本申请的限制。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (17)

1.一种半导体结构，其特征在于，包括：

衬底，所述衬底中包括平行间隔排布的沟槽；

字线结构，位于所述沟槽内部，包括介质层和导电层；其中，所述介质层覆盖所述导电层的底面和侧壁；所述导电层包括第一导电层和第二导电层，所述第二导电层中掺杂有第一组分。

2.根据权利要求1所述的半导体结构，其特征在于，所述第二导电层堆叠在所述第一导电层上，所述第二导电层包括水平部和凸起部，所述凸起部嵌入所述第一导电层。

3.根据权利要求1所述的半导体结构，其特征在于，所述第一组分包括N型掺杂元素。

4.根据权利要求3所述的半导体结构，其特征在于，所述第一组分的掺杂浓度为18×10²⁰cm^-3至22×10²⁰cm^-3。

5.根据权利要求3所述的半导体结构，其特征在于，所述第一组分的掺杂浓度沿所述第二导电层的厚度方向渐变。

6.根据权利要求2所述的半导体结构，其特征在于，所述第一导电层包括金属层和金属阻挡层，所述金属阻挡层覆盖所述金属层的底面和侧壁，暴露出所述金属层的顶部，所述凸起部嵌入所述金属层的顶部。

7.根据权利要求6所述的半导体结构，其特征在于，所述金属层包括钨层，所述金属阻挡层包括氮化钛层，所述第二导电层包括掺杂多晶硅层。

8.根据权利要求1所述的半导体结构，其特征在于，还包括：

保护层，所述保护层位于所述第二导电层的上表面，且填充满所述沟槽。

9.一种半导体结构的制备方法，其特征在于，包括：

提供衬底，于所述衬底中形成平行间隔排布的沟槽；

形成介质层，所述介质层覆盖所述沟槽的底部和侧壁；

于所述沟槽中形成导电层，所述导电层包括第一导电层和第二导电层，所述第二导电层中掺杂有第一组分。

10.根据权利要求9所述的半导体结构的制备方法，其特征在于，于所述沟槽中形成导电层，包括：

于所述沟槽中形成所述第一导电层，所述第一导电层包括金属层和金属阻挡层；

于所述第一导电层上形成所述第二导电层。

11.根据权利要求10所述的半导体结构的制备方法，其特征在于，所述于所述沟槽中形成第一导电层，包括：

形成金属阻挡材料层，所述金属阻挡材料层覆盖所述介质层的表面；

形成金属材料层，所述金属材料层覆盖所述金属阻挡材料层的表面，且填满所述沟槽；

去除部分所述金属材料层和所述金属阻挡材料层，形成所述金属层和所述金属阻挡层，得到所述第一导电层。

12.根据权利要求11所述的半导体结构的制备方法，其特征在于，

采用刻蚀工艺去除部分所述金属材料层和所述金属阻挡材料层；

其中，调整所述金属材料层和所述金属阻挡材料层的刻蚀选择比，以加快对所述金属材料层的刻蚀速率，于所述第一导电层的顶面形成弧形凹槽。

13.根据权利要求12所述的半导体结构的制备方法，其特征在于，于所述第一导电层上形成所述第二导电层，包括：

形成第二导电材料层，并向所述第二导电材料层中掺杂所述第一组分；所述第二导电材料层覆盖所述第一导电层的顶面，并填充满所述凹槽；

去除部分所述第二导电材料层，形成所述第二导电层。

14.根据权利要求13所述的半导体结构的制备方法，其特征在于，所述第一组分在所述第二导电层中的掺杂浓度为18×10²⁰cm^-3至22×10²⁰cm^-3。

15.根据权利要求13所述的半导体结构的制备方法，其特征在于，所述第一组分的掺杂浓度沿所述第二导电层的厚度方向渐变。

16.根据权利要求13所述的半导体结构的制备方法，其特征在于，采用沉积工艺形成所述第二导电材料层；

在沉积过程中调整所述第一组分的掺杂浓度。

17.根据权利要求14-16任一项所述的半导体结构的制备方法，其特征在于，形成所述第二导电层之后，还包括：

形成保护层，所述保护层覆盖所述第二导电层的上表面，并填满所述沟槽。