JP2008506253A - シリサイド化金属ゲートの形成のための方法 - Google Patents
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Abstract
【解決手段】シリサイド化金属ゲートと、シリサイド化金属ゲートに接するシリサイド化ソース領域およびドレイン領域とを備える進歩したゲート構造物を提供する。詳しくは、広義に、第一の厚さを有する第一のシリサイド金属のシリサイド化金属ゲートと、隣接する第二の厚さを有する第二の金属のシリサイド化ソース領域およびドレイン領域とを含み、第二の厚さは第一の厚さより薄く、シリサイド化ソース領域およびドレイン領域は少なくともシリサイド化金属ゲートを含むゲート領域の端に位置合わせした半導体構造物を提供する。さらに、シリサイド化金属ゲートと、シリサイド化金属ゲートに接するシリサイド化ソース領域およびドレイン領域とを備える進歩したゲート構造物を製造する方法も提供する。
【選択図】図11
Description
少なくとも一つのパターン形成されたゲート・スタックを上に備える構造物の上に共形誘電体層と平坦化誘電体層とを含む材料スタックを堆積する工程と、
共形誘電体層と平坦化誘電体層との一部を除去して前記誘電体キャップを露出する工程と、
誘電体キャップを除去してポリシリコン・ゲート導体を露出する工程と、
ポリシリコン・ゲート導体を完全シリサイド化金属ゲートに変換する工程と、
前記ソース領域およびドレイン領域を露出する工程と、
前記ソース領域およびドレイン領域をサリサイド化して完全シリサイド化金属ゲートより薄い厚さを有するシリサイド化ソース領域およびドレイン領域を形成する工程と、を使用する。
前記少なくとも一つのパターン形成されたゲート・スタックを備える構造物の上にパターン形成されたフォトレジストを形成する工程であって、前記パターン形成されたフォトレジストは前記誘電体キャップを露出する開口部を含む工程と、
ドライ・エッチング・プロセスを利用して誘電体キャップを選択的に除去してポリシリコン・ゲート導体を露出する工程と、
パターン形成されたフォトレジストを除去する工程と、
ポリシリコン・ゲート導体を完全シリサイド化金属ゲートに変換する工程と、
前記ソース領域およびドレイン領域をサリサイド化して、完全シリサイド化金属ゲートより薄い厚さを有するシリサイド化ソース領域およびドレイン領域を形成する工程と、を含む。
少なくとも一つのパターン形成されたゲート・スタックと、隣接するソースおよびドレイン領域とを含む構造物を設ける工程であって、前記少なくとも一つのパターン形成されたゲート・スタックはポリシリコン・ゲート導体と、上にある誘電体キャップと、少なくともポリシリコン・ゲート導体の隣接する側壁の上のスペーサと、を含む工程と、
少なくとも一つのパターン形成されたゲート・スタックを上に備える構造物の上に平坦化材料と、マスク層と、フォトレジストとを含むスタックを堆積する工程と、
スタックをパターン形成して誘電体キャップを露出する工程と、
ドライ・エッチング・プロセスを利用して誘電体キャップを選択的に除去してポリシリコン・ゲート導体を露出する工程と、
スタックを除去する工程と、
ポリシリコン・ゲート導体を完全シリサイド化金属ゲートに変換する工程と、
前記ソースおよびドレイン領域をサリサイド化して、完全シリサイド化金属ゲートより薄い厚さを有するシリサイド化ソース領域およびドレイン領域を形成する工程と、を含む。
Claims (66)
- 第一の厚さを有する第一のシリサイド金属の完全シリサイド化金属ゲートと、隣接する第二の厚さを有する第二の金属のシリサイド化ソース領域およびドレイン領域とを含み、前記第二の厚さは前記第一の厚さより薄く、前記シリサイド化ソース領域およびドレイン領域は、少なくとも前記完全シリサイド化金属ゲートを含むゲート領域の端に位置合わせした半導体構造物。
- 前記第一の厚さは500Åより厚く、前記第二の厚さは500Åより薄い、請求項1に記載の半導体構造物。
- 前記第二の厚さは300Åより薄い、請求項2に記載の半導体構造物。
- 前記第二の厚さは200Åより薄い、請求項2に記載の半導体構造物。
- 前記第一および第二のシリサイド金属は前記同じシリサイド金属で構成される、請求項1に記載の半導体構造物。
- 前記第一および第二のシリサイド金属は前記異なるシリサイド金属で構成される、請求項1に記載の半導体構造物。
- 前記同じシリサイド金属はTi、Ta、W、Co、Ni、Pt、Pdまたはそれらの合金の少なくとも一つのシリサイドを含む、請求項5に記載の半導体構造物。
- 前記同じ金属シリサイドはCo、NiまたはPtの少なくとも一つのシリサイドを含む、請求項7に記載の半導体構造物。
- 前記異なるシリサイド金属はTi、Ta、W、Co、Ni、Pt、Pdまたはそれらの合金の少なくとも二つのシリサイドを含む、請求項6に記載の半導体構造物。
- 前記異なるシリサイド金属はCo、NiまたはPtの少なくとも二つのシリサイドを含む、請求項9に記載の半導体構造物。
- 前記第一のシリサイド金属はNiSi、NiPtSiまたはそれらの組み合わせを含み、前記第二のシリサイド金属はNiSiを含む、請求項1に記載の半導体構造物。
- 前記第一のシリサイド金属はNiSi、NiPtSiまたはそれらの組み合わせを含み、前記第二のシリサイド金属はCoSi2を含む、請求項1に記載の半導体構造物。
- 表面の上に配置されたシリサイド化ソース領域およびドレイン領域を有する半導体基板を備える金属酸化物半導体(MOS)デバイスであって、前記シリサイド化ソース領域およびドレイン領域は500Å未満の厚さを有し、500Åを超える厚さを有する完全シリサイド化金属ゲートを含むゲート領域の端に自己位置合わせしたデバイス。
- 前記シリサイド化ソース/およびドレイン領域の前記厚さは300Åより薄い、請求項13に記載のMOSデバイス。
- 前記シリサイド化ソース領域およびドレイン領域の前記厚さは200Åより薄い、請求項13に記載のMOSデバイス半導体構造物。
- 前記シリサイド化ソース領域およびドレイン領域と、前記シリサイド化金属ゲートとは前記同じシリサイド金属で構成される、請求項13に記載のMOSデバイス。
- 前記シリサイド化ソース領域およびドレイン領域と、前記シリサイド化金属ゲートとは前記異なるシリサイド金属で構成される、請求項13に記載のMOSデバイス。
- 前記同じシリサイド金属はTi、Ta、W、Co、Ni、Pt、Pdまたはそれらの合金の少なくとも一つのシリサイドを含む、請求項16に記載のMOSデバイス。
- 前記同じ金属シリサイドはCo、NiまたはPtの少なくとも一つのシリサイドを含む、請求項18に記載のMOSデバイス。
- 前記異なるシリサイド金属はTi、Ta、W、Co、Ni、Pt、Pdまたはそれらの合金の少なくとも二つのシリサイドを含む、請求項17に記載のMOSデバイス。
- 前記異なるシリサイド金属はCo、NiまたはPtの少なくとも二つのシリサイドを含む、請求項20に記載のMOSデバイス。
- 前記シリサイド化金属ゲートはNiSi、NiPtSiまたはそれらの組み合わせを含み、前記シリサイド化ソース領域およびドレイン領域はNiSiを含む、請求項13に記載のMOSデバイス。
- 前記シリサイド化金属ゲートはNiSi、NiPtSiまたはそれらの組み合わせを含み、前記シリサイド化ソースおよびドレイン領域はCoSi2を含む、請求項13に記載のMOSデバイス。
- 進歩した金属酸化物半導体構造物を形成する方法であって、
少なくとも一つのパターン形成されたゲート・スタックと、隣接するソース領域およびドレイン領域とを備える構造物を設ける工程であって、前記少なくとも一つのパターン形成されたゲート・スタックは、ポリシリコン・ゲート導体と、上にある誘電体キャップと、前記ポリシリコン・ゲート導体の少なくとも側壁の上の誘電体ライナと、前記誘電体ライナの上にあって少なくともポリシリコン・ゲート導体の側壁に隣接するスペーサと、を含む工程と、
少なくとも一つのパターン形成されたゲート・スタックを上に備える構造物の上に共形誘電体層と平坦化誘電体層とを含む材料のスタックを堆積する工程と、
前記共形誘電体層と平坦化誘電体層との一部を除去して前記誘電体キャップを露出する工程と、
前記露出された誘電体キャップを除去して前記ポリシリコン・ゲート導体を露出する工程と、
前記ポリシリコン・ゲート導体を完全シリサイド化金属ゲートに変換する工程と、
前記ソース領域およびドレイン領域を露出する工程と、
前記ソース領域およびドレイン領域をサリサイド化して、前記完全シリサイド化金属ゲートより薄い厚さを有するシリサイド化ソース領域およびドレイン領域を形成する工程と、
を含む方法。 - 前記構造物を設ける工程でシリサイド化ソース領域およびドレイン領域を形成するように前記諸工程を変更した、請求項24に記載の方法。
- 前記共形誘電体層と前記平坦化誘電体層との前記一部を除去する前記工程は、エッチング・バック・プロセスを含む、請求項24に記載の方法。
- 前記共形誘電体層と前記平坦化誘電体層との前記一部を除去する前記工程は、化学的機械研磨を含む、請求項24に記載の方法。
- 前記露出された誘電体キャップを除去する前記工程はエッチング・プロセスを含む、請求項24に記載の方法。
- 前記エッチング・プロセスは、希釈フッ化水素酸を使用するウェット・エッチングを含む、請求項28に記載の方法。
- 前記ポリシリコン・ゲート導体を変換する前記工程はサリサイド化プロセスを含む、請求項24に記載の方法。
- 前記サリサイド化プロセスは、ポリシリコンと反応して前記露出されたポリシリコン・ゲート導体の上に金属シリサイドを形成することができる少なくとも一つの金属を形成する工程と、第一のシリサイド相を形成する第一のアニールする工程と、未反応金属を完全に除去する工程と、前記第一のシリサイド相を第二のシリサイド相に変換するオプションの第二のアニールする工程とを含む、請求項30に記載の方法。
- 前記第一のアニールする工程は約300°から約600℃の温度で実行される、請求項31に記載の方法。
- 前記オプションの第二のアニールする工程は約600°から約800℃の温度で実行される、請求項31に記載の方法。
- 前記第一のアニールする工程および前記オプションの第二のアニールする工程はHe、Ar、N2またはフォーミング・ガスを含む雰囲気中で実行される、請求項31に記載の方法。
- 前記完全シリサイド化金属ゲートはNiSiまたはNiSiPtを含み、前記シリサイド化ソース領域およびドレイン領域はCoSi2を含む、請求項24に記載の方法。
- 前記完全シリサイド化金属ゲートはNiSiまたはNiSiPtを含み、前記シリサイド化ソース領域およびドレイン領域はNiSiを含む、請求項24に記載の方法。
- 進歩した金属酸化物半導体構造物を形成する方法であって、
少なくとも一つのパターン形成されたゲート・スタックと、隣接するソース領域およびドレイン領域とを含む構造物を設ける工程であって、前記少なくとも一つのパターン形成されたゲート・スタックは、ポリシリコン・ゲート導体と、上にある誘電体キャップと、少なくともポリシリコン・ゲート導体の隣接する側壁の上にあるスペーサと、を含む工程と、
前記少なくとも一つのパターン形成されたゲート・スタックを備える前記構造物の上にパターン形成されたフォトレジストを形成する工程であって、前記パターン形成されたフォトレジストは前記誘電体キャップを露出する開口部を含む工程と、
ドライ・エッチング・プロセスを利用して前記露出された誘電体キャップを選択的に除去して前記ポリシリコン・ゲート導体を露出する工程と、
前記パターン形成されたフォトレジストを除去する工程と、
前記ポリシリコン・ゲート導体を完全シリサイド化金属ゲートに変換する工程と、
前記ソース領域およびドレイン領域をサリサイド化して、前記完全シリサイド化金属ゲートより薄い厚さを有するシリサイド化ソース領域およびドレイン領域を形成する工程と、
を含む工程。 - 前記構造物を設ける前記工程でシリサイド化ソース領域およびドレイン領域を形成するように前記諸工程を変更した、請求項37に記載の方法。
- 前記パターン形成されたフォトレジストはネガ型レジストを含む、請求項37に記載の方法。
- 前記パターン形成されたフォトレジストはポジ型レジストを含む、請求項37に記載の方法。
- 前記少なくとも一つのパターン形成されたゲート・スタックを囲むようにリフト・オフ層を塗布する工程をさらに含む、請求項37に記載の方法。
- 前記誘電体キャップを除去する前に、前記パターン形成されたゲート・スタックの上の前記リフト・オフ層の一部を除去する、請求項41に記載の方法。
- 前記誘電体キャップを選択的に除去した後であるが、前記ポリシリコン・ゲート導体を完全シリサイド化金属ゲートに変換する前に、リフト・オフ・プロセスを用いて前記リフト・オフ層の上の前記パターン形成されたフォトレジストを除去する、請求項41に記載の方法。
- 前記ポリシリコン・ゲート導体を完全シリサイド化金属ゲートに変換する前記工程は、第一のアニールおよびオプションとして第二のアニールを含み、これらの二つのアニールの間に行われる選択エッチングを使用しない、請求項43に記載の方法。
- 前記露出された誘電体キャップを選択的に除去する前記工程は、ドライ・エッチング・プロセスを含む、請求項37に記載の方法。
- 前記ポリシリコン・ゲート導体を完全シリサイド化金属ゲートに変換する前記工程は、ポリシリコンと反応して前記露出されたポリシリコン・ゲート導体の上に金属シリサイドを形成することができる少なくとも一つの金属を形成する工程と、第一のシリサイド相を形成する第一のアニールする工程と、未反応金属を完全に除去する工程と、前記第一のシリサイド相を第二のシリサイド相に変換するオプションの第二のアニールする工程とを含む、請求項37に記載の方法。
- 前記第一のアニールする工程は約300°から約600℃の温度で実行される、請求項46に記載の方法。
- 前記オプションの第二のアニールする工程は、約600°から約800℃の温度で実行される、請求項46に記載の方法。
- 前記第一のアニールする工程および前記オプションの第二のアニールする工程はHe、Ar、N2またはフォーミング・ガスを含む雰囲気中で実行される、請求項46に記載の方法。
- 前記完全シリサイド化金属ゲートはNiSiまたはNiSiPtを含み、前記シリサイド化ソース領域およびドレイン領域はCoSi2を含む、請求項37に記載の方法。
- 前記完全シリサイド化金属ゲートはNiSiまたはNiSiPtを含み、前記シリサイド化ソース領域およびドレイン領域はNiSiを含む、請求項37に記載の方法。
- 進歩した金属酸化物半導体構造物を形成する方法であって、
少なくとも一つのパターン形成されたゲート・スタックと、隣接するソース領域およびドレイン領域とを含む構造物を設ける工程であって、前記少なくとも一つのパターン形成されたゲート・スタックはポリシリコン・ゲート導体と、上にある誘電体キャップと、少なくともポリシリコン・ゲート導体の隣接する側壁の上にあるスペーサと、を含む工程と、
前記少なくとも一つのパターン形成されたゲート・スタックを上に備える構造物の上に平坦化材料、マスク層およびフォトレジストを含むスタックを堆積する工程と、
前記スタックをパターン形成して前記誘電体キャップを露出する工程と、
ドライ・エッチング・プロセスを利用して前記露出された誘電体キャップを選択的に除去して前記ポリシリコン・ゲート導体を露出する工程と、
前記パターン形成されたスタックを除去する工程と、
前記ポリシリコン・ゲート導体を完全シリサイド化金属ゲートに変換する工程と、
前記ソース領域およびドレイン領域をサリサイド化して完全シリサイド化金属ゲートより薄い厚さを有するシリサイド化ソースおよびドレイン領域を形成する工程と、
を含む方法。 - 前記構造物を提供する工程でシリサイド化ソース領域およびドレイン領域を形成するように前記諸工程を変更する、請求項52に記載の方法。
- 前記フォトレジストはネガ型レジストを含む、請求項52に記載の方法。
- 前記フォトレジストはポジ型レジストを含む、請求項52に記載の方法。
- 前記少なくとも一つのパターン形成されたゲート・スタックを囲むようにリフト・オフ層を塗布する工程をさらに含む、請求項52に記載の方法。
- 前記誘電体キャップを除去する前に、前記パターン形成されたゲート・スタックの上の前記リフト・オフ層の一部を除去する、請求項56に記載の方法。
- 前記誘電体キャップを選択的に除去した後であるが、前記ポリシリコン・ゲート導体を完全シリサイド化金属ゲートに変換する前に、リフト・オフ・プロセスを用いて前記リフト・オフ層の上の前記パターン形成されたフォトレジストを除去する、請求項56に記載の方法。
- 前記ポリシリコン・ゲート導体を完全シリサイド化金属ゲートに変換する前記工程は、第一のアニールおよびオプションとして第二のアニールを含み、これらの二つのアニールの間に行われる選択エッチングを使用しない、請求項58に記載の方法。
- 前記露出された誘電体キャップを選択的に除去する前記工程はドライ・エッチング・プロセスを含む、請求項52に記載の方法。
- 前記ポリシリコン・ゲート導体を完全シリサイド化金属ゲートに変換する前記工程は、ポリシリコンと反応して前記露出されたポリシリコン・ゲート導体の上に金属シリサイドを形成することができる少なくとも一つの金属を形成する工程と、第一のシリサイド相を形成する第一のアニールする工程と、未反応金属を完全に除去する工程と、前記第一のシリサイド相を第二のシリサイド相に変換するオプションの第二のアニールする工程とを含む、請求項52に記載の方法。
- 前記第一のアニールする工程は約300°から約600℃の温度で実行される、請求項61に記載の方法。
- 前記オプションの第二のアニールする工程は約600°から約800℃の温度で実行される、請求項61に記載の方法。
- 前記第一のアニールする工程および前記オプションの第二のアニールする工程はHe、Ar、N2またはフォーミング・ガスを含む雰囲気中で実行される、請求項61に記載の方法。
- 前記完全シリサイド化金属ゲートはNiSiまたはNiSiPtを含み、前記シリサイド化ソース領域およびドレイン領域はCoSi2を含む、請求項52に記載の方法。
- 前記完全シリサイド化金属ゲートはNiSiまたはNiSiPtを含み、前記シリサイド化ソース領域およびドレイン領域はNiSiを含む、請求項52に記載の方法。
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