JP2002319670A - Ｍｏｓ型トランジスタ及びその製造方法 - Google Patents
Ｍｏｓ型トランジスタ及びその製造方法Info
- Publication number
- JP2002319670A JP2002319670A JP2001121599A JP2001121599A JP2002319670A JP 2002319670 A JP2002319670 A JP 2002319670A JP 2001121599 A JP2001121599 A JP 2001121599A JP 2001121599 A JP2001121599 A JP 2001121599A JP 2002319670 A JP2002319670 A JP 2002319670A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- silicide
- source
- mos transistor
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 102
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 102
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 31
- 229920005591 polysilicon Polymers 0.000 claims abstract description 31
- 238000000034 method Methods 0.000 claims abstract description 28
- 239000002184 metal Substances 0.000 claims abstract description 23
- 229910052751 metal Inorganic materials 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 238000010438 heat treatment Methods 0.000 claims description 12
- 229910052735 hafnium Inorganic materials 0.000 claims description 10
- 229910052720 vanadium Inorganic materials 0.000 claims description 10
- 229910052697 platinum Inorganic materials 0.000 claims description 9
- 229910052726 zirconium Inorganic materials 0.000 claims description 9
- 239000012535 impurity Substances 0.000 claims description 7
- 229910052759 nickel Inorganic materials 0.000 claims description 7
- 229910052758 niobium Inorganic materials 0.000 claims description 7
- 229910052757 nitrogen Inorganic materials 0.000 claims description 5
- 239000004065 semiconductor Substances 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 239000011248 coating agent Substances 0.000 claims description 2
- 238000000576 coating method Methods 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 claims description 2
- 238000005530 etching Methods 0.000 claims description 2
- 238000002955 isolation Methods 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- 239000007888 film coating Substances 0.000 claims 1
- 238000009501 film coating Methods 0.000 claims 1
- 239000010408 film Substances 0.000 description 54
- 230000000694 effects Effects 0.000 description 7
- 238000004544 sputter deposition Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 230000001737 promoting effect Effects 0.000 description 2
- 238000012421 spiking Methods 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
- H01L29/66507—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide providing different silicide thicknesses on the gate and on source or drain
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】ソース・ドレイン領域のジャンクションリーク
の懸念なくゲート電極の十分な低抵抗化を実現するＭＯ
Ｓ型トランジスタ及びその製造方法を提供する。 【解決手段】Ｓｉ基板１１上の素子領域にはソース・ド
レイン領域１２が形成され、ソース・ドレイン領域１２
の間のチャネル領域上にゲート酸化膜１３を介してシリ
サイドを含むゲート電極１４が形成されている。ゲート
電極１４は、ポリシリコンゲート電極１４１とその上部
のシリサイド１４２を含んで構成される。ゲート電極１
４上のシリサイド１４２に関し、少なくとも厚さ及び含
有する金属は、ソース・ドレイン領域１２上のシリサイ
ド１２１に関わりなく選択されている。少なくともここ
では、ソース・ドレイン領域１２上のシリサイド１２１
の厚みよりゲート電極１４上のシリサイド１４２の厚み
が大きい。
の懸念なくゲート電極の十分な低抵抗化を実現するＭＯ
Ｓ型トランジスタ及びその製造方法を提供する。 【解決手段】Ｓｉ基板１１上の素子領域にはソース・ド
レイン領域１２が形成され、ソース・ドレイン領域１２
の間のチャネル領域上にゲート酸化膜１３を介してシリ
サイドを含むゲート電極１４が形成されている。ゲート
電極１４は、ポリシリコンゲート電極１４１とその上部
のシリサイド１４２を含んで構成される。ゲート電極１
４上のシリサイド１４２に関し、少なくとも厚さ及び含
有する金属は、ソース・ドレイン領域１２上のシリサイ
ド１２１に関わりなく選択されている。少なくともここ
では、ソース・ドレイン領域１２上のシリサイド１２１
の厚みよりゲート電極１４上のシリサイド１４２の厚み
が大きい。
Description
【０００１】
【発明の属する技術分野】本発明は、微細化された半導
体素子に係り、特にシリサイド・ゲートを伴うＭＯＳ
（Metal Oxide Semiconductor）型トランジスタ及びそ
の製造方法に関する。
体素子に係り、特にシリサイド・ゲートを伴うＭＯＳ
（Metal Oxide Semiconductor）型トランジスタ及びそ
の製造方法に関する。
【０００２】
【従来の技術】半導体集積回路の大規模集積化、縮小化
が進み、ＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジス
タ）の微細化が要求される。微細化に際し、ＭＯＳＦＥ
Ｔにおけるポリシリコンゲート電極の高抵抗が顕著にな
る。よって、高速動作が維持できなくなる。
が進み、ＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジス
タ）の微細化が要求される。微細化に際し、ＭＯＳＦＥ
Ｔにおけるポリシリコンゲート電極の高抵抗が顕著にな
る。よって、高速動作が維持できなくなる。
【０００３】そこで、ポリシリコンゲート電極を低抵抗
化するために、ポリシリコンゲート電極上部をシリサイ
ド化することが知られている。すなわち、ポリシリコン
ゲート電極上に例えばＴｉ薄膜をスパッタ法にて形成
し、Ｔｉ薄膜に対してシリサイド化のための熱処理を行
う。その後、未反応のＴｉを除去して再度熱処理を行う
ことによって安定な低抵抗シリサイド層を形成する。
化するために、ポリシリコンゲート電極上部をシリサイ
ド化することが知られている。すなわち、ポリシリコン
ゲート電極上に例えばＴｉ薄膜をスパッタ法にて形成
し、Ｔｉ薄膜に対してシリサイド化のための熱処理を行
う。その後、未反応のＴｉを除去して再度熱処理を行う
ことによって安定な低抵抗シリサイド層を形成する。
【０００４】
【発明が解決しようとする課題】図１０（ａ），（ｂ）
は、それぞれ従来のＭＯＳＦＥＴの製造方法を工程順に
示す断面図である。ソース・ドレイン領域上及びゲート
電極上部をシリサイド化する手順が示されている。
は、それぞれ従来のＭＯＳＦＥＴの製造方法を工程順に
示す断面図である。ソース・ドレイン領域上及びゲート
電極上部をシリサイド化する手順が示されている。
【０００５】図１０（ａ）に示すように、Ｓｉ基板１０
１上にゲート酸化膜１０２を介してポリシリコンゲート
電極１０３を形成する。ゲート側部にはシリコン酸化
膜、シリコン窒化膜等のサイドウォール１０４を形成す
る。ソース・ドレイン領域１０５は、ＬＤＤ（Low Dope
d Drain）を構成する。すなわち、基板１０１にはポリ
シリコンゲート電極１０３をマスクに低濃度、さらに、
サイドウォール１０４をマスクに高濃度の不純物がイオ
ン注入される。このような構成において、全面に例えば
Ｔｉ膜１０６をスパッタ法にて形成する。
１上にゲート酸化膜１０２を介してポリシリコンゲート
電極１０３を形成する。ゲート側部にはシリコン酸化
膜、シリコン窒化膜等のサイドウォール１０４を形成す
る。ソース・ドレイン領域１０５は、ＬＤＤ（Low Dope
d Drain）を構成する。すなわち、基板１０１にはポリ
シリコンゲート電極１０３をマスクに低濃度、さらに、
サイドウォール１０４をマスクに高濃度の不純物がイオ
ン注入される。このような構成において、全面に例えば
Ｔｉ膜１０６をスパッタ法にて形成する。
【０００６】次に、図１０（ｂ）に示すように、Ｔｉ膜
１０６に対してシリサイド化のための熱処理を行う。そ
の後、未反応のＴｉを除去して再度熱処理を行うことに
よって安定な低抵抗シリサイド１０７を形成する。すな
わち、サイドウォール１０４はポリシリコンゲート電極
１０３側部のシリサイド化を抑え、ソース・ドレイン領
域１０５との短絡を防止する。
１０６に対してシリサイド化のための熱処理を行う。そ
の後、未反応のＴｉを除去して再度熱処理を行うことに
よって安定な低抵抗シリサイド１０７を形成する。すな
わち、サイドウォール１０４はポリシリコンゲート電極
１０３側部のシリサイド化を抑え、ソース・ドレイン領
域１０５との短絡を防止する。
【０００７】上記構成によれば、シリサイド１０７は、
同一工程でもってポリシリコンゲート電極１０３上及び
ソース・ドレイン領域１０５上に形成される（自己整合
的シリサイド（サリサイドプロセス））。従って、シリ
サイド１０７は、ポリシリコンゲート電極１０３上とソ
ース・ドレイン領域１０５上では実質的な厚さに大きな
違いはない。
同一工程でもってポリシリコンゲート電極１０３上及び
ソース・ドレイン領域１０５上に形成される（自己整合
的シリサイド（サリサイドプロセス））。従って、シリ
サイド１０７は、ポリシリコンゲート電極１０３上とソ
ース・ドレイン領域１０５上では実質的な厚さに大きな
違いはない。
【０００８】ＭＯＳＦＥＴの微細化に伴ない、ポリシリ
コンゲート電極もゲート長の短縮により細線化が進む。
ポリシリコンゲート電極をより低抵抗化するために、ポ
リシリコンゲート電極１０３上部のシリサイドはできる
だけ厚い方がよい。
コンゲート電極もゲート長の短縮により細線化が進む。
ポリシリコンゲート電極をより低抵抗化するために、ポ
リシリコンゲート電極１０３上部のシリサイドはできる
だけ厚い方がよい。
【０００９】一方、ソース・ドレイン領域１０５は、パ
ンチスルーを抑制するために浅く形成する傾向がある。
これにより、シリサイド層１０７を厚く形成し過ぎると
基板へのシリサイドの突き抜け（スパイキング）が起こ
り易くなる。これはジャンクションリークの原因となり
好ましくない。
ンチスルーを抑制するために浅く形成する傾向がある。
これにより、シリサイド層１０７を厚く形成し過ぎると
基板へのシリサイドの突き抜け（スパイキング）が起こ
り易くなる。これはジャンクションリークの原因となり
好ましくない。
【００１０】上記理由から、ポリシリコンゲート電極上
部のシリサイドは十分な厚さを確保できず、さらなる低
抵抗化を達成できずにいるのが現状である。つまり、Ｍ
ＯＳＦＥＴは素子の微細化が進むにつれ、通常のサリサ
イドプロセスでは対応しきれなくなってきている。
部のシリサイドは十分な厚さを確保できず、さらなる低
抵抗化を達成できずにいるのが現状である。つまり、Ｍ
ＯＳＦＥＴは素子の微細化が進むにつれ、通常のサリサ
イドプロセスでは対応しきれなくなってきている。
【００１１】本発明は上記のような事情を考慮してなさ
れたもので、ソース・ドレイン領域のジャンクションリ
ークの懸念なくゲート電極の十分な低抵抗化を実現する
ＭＯＳ型トランジスタ及びその製造方法を提供しようと
するものである。
れたもので、ソース・ドレイン領域のジャンクションリ
ークの懸念なくゲート電極の十分な低抵抗化を実現する
ＭＯＳ型トランジスタ及びその製造方法を提供しようと
するものである。
【００１２】
【課題を解決するための手段】本発明は、ゲート電極に
シリサイドを含むＭＯＳ型トランジスタにおいて、前記
ゲート電極のサイドウォールとして設けられる絶縁部材
と、前記ゲート電極の両側において前記絶縁部材に隣接
したソース・ドレイン領域上のシリサイドとを具備し、
前記ゲート電極上のシリサイドに関し、少なくとも厚さ
及び含有する金属は、前記ソース・ドレイン領域上のシ
リサイドに関わりなく選択されていることを特徴とす
る。
シリサイドを含むＭＯＳ型トランジスタにおいて、前記
ゲート電極のサイドウォールとして設けられる絶縁部材
と、前記ゲート電極の両側において前記絶縁部材に隣接
したソース・ドレイン領域上のシリサイドとを具備し、
前記ゲート電極上のシリサイドに関し、少なくとも厚さ
及び含有する金属は、前記ソース・ドレイン領域上のシ
リサイドに関わりなく選択されていることを特徴とす
る。
【００１３】本発明に係るＭＯＳ型トランジスタによれ
ば、ゲート電極上のシリサイドは、ソース・ドレイン領
域上のシリサイドに関わりなく厚さ及び含有する金属を
低抵抗に有利なものとすることができる。
ば、ゲート電極上のシリサイドは、ソース・ドレイン領
域上のシリサイドに関わりなく厚さ及び含有する金属を
低抵抗に有利なものとすることができる。
【００１４】上記本発明に係る好ましい実施態様とし
て、ソース・ドレイン領域上のシリサイドの厚みより前
記ゲート電極上のシリサイドの厚みが大きいことを特徴
とする。特に、ゲート電極のシリサイドを構成する金属
としてＴｉ，Ｃｏ，Ｎｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔ
ａ，Ｐｄ，Ｐｔのうちから少なくとも一つ選択される金
属を含んでいることを特徴とする。
て、ソース・ドレイン領域上のシリサイドの厚みより前
記ゲート電極上のシリサイドの厚みが大きいことを特徴
とする。特に、ゲート電極のシリサイドを構成する金属
としてＴｉ，Ｃｏ，Ｎｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔ
ａ，Ｐｄ，Ｐｔのうちから少なくとも一つ選択される金
属を含んでいることを特徴とする。
【００１５】また、上記ソース・ドレイン領域上のシリ
サイドを構成する金属としてＴｉを含み、前記ゲート電
極のシリサイドを構成する金属として、Ｔｉ，Ｃｏ，Ｎ
ｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｐｄ，Ｐｔのうちか
ら少なくとも一つ選択される金属を含んでいることを特
徴とする。
サイドを構成する金属としてＴｉを含み、前記ゲート電
極のシリサイドを構成する金属として、Ｔｉ，Ｃｏ，Ｎ
ｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｐｄ，Ｐｔのうちか
ら少なくとも一つ選択される金属を含んでいることを特
徴とする。
【００１６】さらに、本発明に係るＭＯＳ型トランジス
タにおいて、微細化されたゲート電極に関して実施態様
をあげると、ゲート電極のシリサイドはＴｉシリサイド
であり、その厚みは、ゲート長が０．２２μｍ未満のと
き、少なくとも７０ｎｍより厚いことを特徴とする。
タにおいて、微細化されたゲート電極に関して実施態様
をあげると、ゲート電極のシリサイドはＴｉシリサイド
であり、その厚みは、ゲート長が０．２２μｍ未満のと
き、少なくとも７０ｎｍより厚いことを特徴とする。
【００１７】また、本発明はゲート電極にシリサイドを
含むＭＯＳ型トランジスタの製造方法において、素子分
離領域に囲まれたシリコン半導体基板上にゲート絶縁膜
を介してポリシリコン及びバッファ膜を順次堆積し、上
面にバッファ膜が積層されたゲート電極をパターニング
する工程と、少なくとも前記ゲート電極の領域をマスク
にソース／ドレイン拡散層を形成する不純物導入工程
と、前記ゲート電極上を覆う絶縁部材を堆積する工程
と、前記絶縁部材を異方性エッチングして前記バッファ
膜及び前記ゲート電極のサイドウォールを形成する工程
と、少なくとも前記ゲート電極の両側における前記サイ
ドウォールに隣接した前記ソース・ドレイン領域上を覆
う第１の導電膜の被覆工程と、前記第１の導電膜に対し
てシリサイド化し選択的に前記ソース・ドレイン領域上
のシリサイドを形成するための第１の熱処理工程と、少
なくとも前記ゲート電極上のバッファ膜を覆うように絶
縁膜を堆積する工程と、前記ゲート電極上のバッファ膜
が除去され前記ゲート電極上面が露出する前記絶縁膜の
平坦化工程と、少なくとも前記ゲート電極上面を覆う第
２の導電膜の被覆工程と、前記第２の導電膜に対してシ
リサイド化し選択的に前記ゲート電極上のシリサイドを
形成するための第２の熱処理工程とを具備したことを特
徴とする。
含むＭＯＳ型トランジスタの製造方法において、素子分
離領域に囲まれたシリコン半導体基板上にゲート絶縁膜
を介してポリシリコン及びバッファ膜を順次堆積し、上
面にバッファ膜が積層されたゲート電極をパターニング
する工程と、少なくとも前記ゲート電極の領域をマスク
にソース／ドレイン拡散層を形成する不純物導入工程
と、前記ゲート電極上を覆う絶縁部材を堆積する工程
と、前記絶縁部材を異方性エッチングして前記バッファ
膜及び前記ゲート電極のサイドウォールを形成する工程
と、少なくとも前記ゲート電極の両側における前記サイ
ドウォールに隣接した前記ソース・ドレイン領域上を覆
う第１の導電膜の被覆工程と、前記第１の導電膜に対し
てシリサイド化し選択的に前記ソース・ドレイン領域上
のシリサイドを形成するための第１の熱処理工程と、少
なくとも前記ゲート電極上のバッファ膜を覆うように絶
縁膜を堆積する工程と、前記ゲート電極上のバッファ膜
が除去され前記ゲート電極上面が露出する前記絶縁膜の
平坦化工程と、少なくとも前記ゲート電極上面を覆う第
２の導電膜の被覆工程と、前記第２の導電膜に対してシ
リサイド化し選択的に前記ゲート電極上のシリサイドを
形成するための第２の熱処理工程とを具備したことを特
徴とする。
【００１８】上記本発明に係るＭＯＳ型トランジスタの
製造方法によれば、ソース・ドレイン領域上とゲート電
極上それぞれのシリサイド化工程は別個に達成される。
ソース・ドレイン領域へのシリサイド形成時、ゲート電
極はバッファ膜及びサイドウォールで覆われているので
シリサイドが形成されない。その後、絶縁膜の平坦化工
程によりゲート電極の上面のみシリサイドを形成するこ
とができる。これにより、ソース・ドレイン領域上に適
した厚さ、ゲート電極上に適した厚さ及び含有する金属
をそれぞれ選択でき、微細化で要求される低抵抗化への
柔軟な対応に寄与する。
製造方法によれば、ソース・ドレイン領域上とゲート電
極上それぞれのシリサイド化工程は別個に達成される。
ソース・ドレイン領域へのシリサイド形成時、ゲート電
極はバッファ膜及びサイドウォールで覆われているので
シリサイドが形成されない。その後、絶縁膜の平坦化工
程によりゲート電極の上面のみシリサイドを形成するこ
とができる。これにより、ソース・ドレイン領域上に適
した厚さ、ゲート電極上に適した厚さ及び含有する金属
をそれぞれ選択でき、微細化で要求される低抵抗化への
柔軟な対応に寄与する。
【００１９】上記本発明の方法に係る好ましい実施態様
として、上記サイドウォールの形成後、上記ゲート電極
及びサイドウォールをマスクにして上記ソース・ドレイ
ン領域へ再度不純物を導入する工程をさらに具備したこ
とを特徴とする。
として、上記サイドウォールの形成後、上記ゲート電極
及びサイドウォールをマスクにして上記ソース・ドレイ
ン領域へ再度不純物を導入する工程をさらに具備したこ
とを特徴とする。
【００２０】また、特に、上記第２の導電膜はＴｉ，Ｃ
ｏ，Ｎｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｐｄ，Ｐｔの
うちから少なくとも一つ選択された金属を含んでいるこ
とを特徴とする。
ｏ，Ｎｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｐｄ，Ｐｔの
うちから少なくとも一つ選択された金属を含んでいるこ
とを特徴とする。
【００２１】また、上記第１導電膜はＴｉを含み、上記
第２の導電膜は、Ｔｉ，Ｃｏ，Ｎｉ，Ｚｒ，Ｈｆ，Ｖ，
Ｎｂ，Ｔａ，Ｐｄ，Ｐｔのうちから少なくとも一つ選択
された金属を含んでいることを特徴とする。
第２の導電膜は、Ｔｉ，Ｃｏ，Ｎｉ，Ｚｒ，Ｈｆ，Ｖ，
Ｎｂ，Ｔａ，Ｐｄ，Ｐｔのうちから少なくとも一つ選択
された金属を含んでいることを特徴とする。
【００２２】
【発明の実施の形態】図１は、本発明の一実施形態に係
るＭＯＳＦＥＴの要部構成を示す断面図である。Ｓｉ基
板１１上の素子領域にはソース・ドレイン領域１２が形
成され、ソース・ドレイン領域１２の間のチャネル領域
上にゲート酸化膜１３を介してシリサイドを含むゲート
電極１４が形成されている。ゲート電極１４は、ポリシ
リコンゲート電極１４１とその上部のシリサイド１４２
を含んで構成される。
るＭＯＳＦＥＴの要部構成を示す断面図である。Ｓｉ基
板１１上の素子領域にはソース・ドレイン領域１２が形
成され、ソース・ドレイン領域１２の間のチャネル領域
上にゲート酸化膜１３を介してシリサイドを含むゲート
電極１４が形成されている。ゲート電極１４は、ポリシ
リコンゲート電極１４１とその上部のシリサイド１４２
を含んで構成される。
【００２３】また、ゲート電極１４のサイドウォールと
して絶縁部材１６が設けられている。ゲート電極１４の
両側においてサイドウォールに隣接したソース・ドレイ
ン領域１２上にシリサイド１２１が含まれている。
して絶縁部材１６が設けられている。ゲート電極１４の
両側においてサイドウォールに隣接したソース・ドレイ
ン領域１２上にシリサイド１２１が含まれている。
【００２４】この実施形態では、ゲート電極１４のシリ
サイド１４２に関し、少なくとも厚さ及び含有する金属
は、ソース・ドレイン領域１２のシリサイド１２１に関
わりなく選択されている。少なくともここでは、ソース
・ドレイン領域１２におけるシリサイド１２１の厚みＴ
１よりゲート電極１４におけるシリサイド１４２の厚み
Ｔ２が大きい。
サイド１４２に関し、少なくとも厚さ及び含有する金属
は、ソース・ドレイン領域１２のシリサイド１２１に関
わりなく選択されている。少なくともここでは、ソース
・ドレイン領域１２におけるシリサイド１２１の厚みＴ
１よりゲート電極１４におけるシリサイド１４２の厚み
Ｔ２が大きい。
【００２５】上記特徴は、ＭＯＳＦＥＴの微細化に重要
な、ゲート電極の低抵抗化とソース・ドレイン領域のジ
ャンクションリークの抑制を同時に満たす構成となる。
すなわち、ゲート電極１４をより低抵抗化するために、
シリサイド１４２はできるだけ厚い形成となり得る。ま
た、ソース・ドレイン領域１２でのジャンクションリー
ク防止のためにシリサイド１２１は厚すぎる形成は避け
ることができる。
な、ゲート電極の低抵抗化とソース・ドレイン領域のジ
ャンクションリークの抑制を同時に満たす構成となる。
すなわち、ゲート電極１４をより低抵抗化するために、
シリサイド１４２はできるだけ厚い形成となり得る。ま
た、ソース・ドレイン領域１２でのジャンクションリー
ク防止のためにシリサイド１２１は厚すぎる形成は避け
ることができる。
【００２６】また、上記ゲート電極１４のシリサイド１
４２及び上記ソース・ドレイン領域１２のシリサイド１
２１としてＴｉシリサイドを含む構成が考えられる。Ｔ
ｉシリサイドは、ソース・ドレイン領域１２のスパイキ
ング現象を抑制する能力が高いとされている。
４２及び上記ソース・ドレイン領域１２のシリサイド１
２１としてＴｉシリサイドを含む構成が考えられる。Ｔ
ｉシリサイドは、ソース・ドレイン領域１２のスパイキ
ング現象を抑制する能力が高いとされている。
【００２７】図２は、ゲート電極のシリサイドとしてＴ
ｉシリサイドを採用した場合のＴｉシリサイドの各厚さ
条件についてゲート長とシート抵抗の関係を示す特性図
である。
ｉシリサイドを採用した場合のＴｉシリサイドの各厚さ
条件についてゲート長とシート抵抗の関係を示す特性図
である。
【００２８】ゲート長が０．３〜０．２μｍ近辺（０．
２２μｍ）へと縮小されていくと、Ｔｉシリサイドの厚
みが小さいほどゲート抵抗は急峻に高抵抗に変化する
（細線効果）。そこで、ゲート電極のシリサイドの厚み
としては、ゲート長が０．２２μｍ未満のとき、少なく
とも７０ｎｍ（７００オングストローム）より厚く形成
すれば、細線効果の影響は受け難いといえる。因みにこ
の７０ｎｍ程度のＴｉシリサイドを形成するには、製造
プロセスでポリシリコンゲート電極上に４０ｎｍほどの
Ｔｉ膜の堆積が必要である。また、図示しないが、ゲー
ト長がさらに小さくなり０．１８μｍ程度になると、細
線効果を軽減するためにシリサイドの厚みは８０ｎｍ程
度以上必要と考えられる。
２２μｍ）へと縮小されていくと、Ｔｉシリサイドの厚
みが小さいほどゲート抵抗は急峻に高抵抗に変化する
（細線効果）。そこで、ゲート電極のシリサイドの厚み
としては、ゲート長が０．２２μｍ未満のとき、少なく
とも７０ｎｍ（７００オングストローム）より厚く形成
すれば、細線効果の影響は受け難いといえる。因みにこ
の７０ｎｍ程度のＴｉシリサイドを形成するには、製造
プロセスでポリシリコンゲート電極上に４０ｎｍほどの
Ｔｉ膜の堆積が必要である。また、図示しないが、ゲー
ト長がさらに小さくなり０．１８μｍ程度になると、細
線効果を軽減するためにシリサイドの厚みは８０ｎｍ程
度以上必要と考えられる。
【００２９】その他、シリサイド１２１に関わりなくシ
リサイド１４２が選択される構成であるから次のような
組み合わせも考えられる。上記ゲート電極１４のシリサ
イド１４２としてＣｏシリサイドを含み、上記ソース・
ドレイン領域１２上のシリサイド１２１としてＴｉシリ
サイドを含む構成としてもよい。Ｃｏシリサイドは、Ｔ
ｉシリサイドより細線効果（ゲート長が小さくなると急
に高抵抗になる）の影響が低減される利点がみられ、ゲ
ート電極のシリサイドに適する。
リサイド１４２が選択される構成であるから次のような
組み合わせも考えられる。上記ゲート電極１４のシリサ
イド１４２としてＣｏシリサイドを含み、上記ソース・
ドレイン領域１２上のシリサイド１２１としてＴｉシリ
サイドを含む構成としてもよい。Ｃｏシリサイドは、Ｔ
ｉシリサイドより細線効果（ゲート長が小さくなると急
に高抵抗になる）の影響が低減される利点がみられ、ゲ
ート電極のシリサイドに適する。
【００３０】また、上記ゲート電極１４のシリサイド１
４２としてＮｉシリサイドを含み、上記ソース・ドレイ
ン領域１２上のシリサイド１２１としてＴｉシリサイド
を含む構成としてもよい。Ｎｉシリサイドはより低抵抗
化を目的としてゲート電極のシリサイドに使用すること
ができる（Ｃｏシリサイドより低抵抗）。
４２としてＮｉシリサイドを含み、上記ソース・ドレイ
ン領域１２上のシリサイド１２１としてＴｉシリサイド
を含む構成としてもよい。Ｎｉシリサイドはより低抵抗
化を目的としてゲート電極のシリサイドに使用すること
ができる（Ｃｏシリサイドより低抵抗）。
【００３１】その他、上記ゲート電極１４のシリサイド
１４２に関して、Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｐｄ，
Ｐｔのうちから少なくとも一つ選択された金属を含むよ
うにしてもよい。
１４２に関して、Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｐｄ，
Ｐｔのうちから少なくとも一つ選択された金属を含むよ
うにしてもよい。
【００３２】図３〜図９は、それぞれ本発明に係るＭＯ
Ｓ型トランジスタの製造方法の要部を工程順に示す断面
図である。前記図１の構成と同様の箇所には同一の符号
を付して説明する。
Ｓ型トランジスタの製造方法の要部を工程順に示す断面
図である。前記図１の構成と同様の箇所には同一の符号
を付して説明する。
【００３３】まず、図３に示すように、Ｓｉ基板１１上
の素子領域にゲート酸化膜１３を介してポリシリコン及
びＳｉＯ2 からなるバッファ膜３１を順次堆積し、上面
にバッファ膜３１が積層されたポリシリコンゲート電極
１４１をパターニングする。その後、ゲート電極の領域
をマスクに、ＬＤＤのためのソース・ドレインの低濃度
領域３２を不純物イオン注入により形成する。次に、ゲ
ート電極上を覆うＳｉＯ2 からなる絶縁部材１６を堆積
し、異方性エッチングしてサイドウォール（１６）を形
成する。次に、バッファ膜３１を含むポリシリコンゲー
ト電極（１４１）の領域及びサイドウォールをマスクに
してソース・ドレインの高濃度領域（１２）を不純物イ
オン注入により形成する。
の素子領域にゲート酸化膜１３を介してポリシリコン及
びＳｉＯ2 からなるバッファ膜３１を順次堆積し、上面
にバッファ膜３１が積層されたポリシリコンゲート電極
１４１をパターニングする。その後、ゲート電極の領域
をマスクに、ＬＤＤのためのソース・ドレインの低濃度
領域３２を不純物イオン注入により形成する。次に、ゲ
ート電極上を覆うＳｉＯ2 からなる絶縁部材１６を堆積
し、異方性エッチングしてサイドウォール（１６）を形
成する。次に、バッファ膜３１を含むポリシリコンゲー
ト電極（１４１）の領域及びサイドウォールをマスクに
してソース・ドレインの高濃度領域（１２）を不純物イ
オン注入により形成する。
【００３４】なお、上述では、上記ソースドレイン領域
は低濃度領域３２、高濃度領域（１２）から構成される
ようにしたが、低濃度領域３２を形成する段階で適当な
濃度の不純物を導入するのみで構成されるようにしても
よい。
は低濃度領域３２、高濃度領域（１２）から構成される
ようにしたが、低濃度領域３２を形成する段階で適当な
濃度の不純物を導入するのみで構成されるようにしても
よい。
【００３５】次に、図４に示すように、上記ソース・ド
レインの高濃度領域（１２）を覆うように全面に導電膜
４１を堆積する。導電膜４１は例えばＴｉであり、スパ
ッタ法を利用して堆積する。導電膜４１はその他の例と
してＷでもよい。導電膜４１の厚みは、後にソース・ド
レインの高濃度領域（１２）に形成されるシリサイド
（１２１）の厚みに影響する。スパイキングなどジャン
クションリークの原因を与えないよう厚みを制御すべき
である。
レインの高濃度領域（１２）を覆うように全面に導電膜
４１を堆積する。導電膜４１は例えばＴｉであり、スパ
ッタ法を利用して堆積する。導電膜４１はその他の例と
してＷでもよい。導電膜４１の厚みは、後にソース・ド
レインの高濃度領域（１２）に形成されるシリサイド
（１２１）の厚みに影響する。スパイキングなどジャン
クションリークの原因を与えないよう厚みを制御すべき
である。
【００３６】次に、図５に示すように、導電膜４１に対
するシリサイド化を促す熱処理、いわゆるアニール工程
が行われる。その後、未反応のＴｉを除去して再度熱処
理を行うことによって、安定な低抵抗のシリサイド１２
１を形成する。
するシリサイド化を促す熱処理、いわゆるアニール工程
が行われる。その後、未反応のＴｉを除去して再度熱処
理を行うことによって、安定な低抵抗のシリサイド１２
１を形成する。
【００３７】次に、図６に示すように、少なくともポリ
シリコンゲート電極（１４１）上のバッファ膜３１を覆
う厚さまでＳｉＯ2 でなる絶縁膜６１を堆積する。絶縁
膜６１とバッファ膜３１は同じ物質にするとよい。
シリコンゲート電極（１４１）上のバッファ膜３１を覆
う厚さまでＳｉＯ2 でなる絶縁膜６１を堆積する。絶縁
膜６１とバッファ膜３１は同じ物質にするとよい。
【００３８】次に、図７に示すように、ＣＭＰ（Chemic
al Mechanical Polishing）技術を用いて、絶縁膜６１
を除去する。絶縁膜６１はバッファ膜３１が除去される
まで平坦化される。これにより、絶縁膜６１にポリシリ
コンゲート電極１４１の上面が露出する。ポリシリコン
ゲート電極１４１のポリシリコン表面を研磨し、平坦化
することにより、より均一なシリサイドの形成が期待で
きる。
al Mechanical Polishing）技術を用いて、絶縁膜６１
を除去する。絶縁膜６１はバッファ膜３１が除去される
まで平坦化される。これにより、絶縁膜６１にポリシリ
コンゲート電極１４１の上面が露出する。ポリシリコン
ゲート電極１４１のポリシリコン表面を研磨し、平坦化
することにより、より均一なシリサイドの形成が期待で
きる。
【００３９】次に、図８に示すように、所定部にポリシ
リコンゲート電極１４１の上面が露出する絶縁膜６１の
平坦化全面に導電膜８１を堆積する。この導電膜８１
は、例えばＴｉ、Ｃｏ、Ｎｉ等が考えられ、スパッタ法
を利用して堆積する。導電膜４１の厚みは、後にゲート
電極１４の低抵抗化に重要なポリシリコンゲート電極１
４１上のシリサイド（１４１）の厚みに影響する。ゲー
ト電極の細線効果の影響を与え難い厚みとなるように制
御すべきである。
リコンゲート電極１４１の上面が露出する絶縁膜６１の
平坦化全面に導電膜８１を堆積する。この導電膜８１
は、例えばＴｉ、Ｃｏ、Ｎｉ等が考えられ、スパッタ法
を利用して堆積する。導電膜４１の厚みは、後にゲート
電極１４の低抵抗化に重要なポリシリコンゲート電極１
４１上のシリサイド（１４１）の厚みに影響する。ゲー
ト電極の細線効果の影響を与え難い厚みとなるように制
御すべきである。
【００４０】次に、図９に示すように、導電膜８１に対
するシリサイド化を促す熱処理、いわゆるアニール工程
が行われる。その後、未反応の導電膜８１を除去し、再
度熱処理を行うことによって、安定な低抵抗のシリサイ
ド１４１を形成する。
するシリサイド化を促す熱処理、いわゆるアニール工程
が行われる。その後、未反応の導電膜８１を除去し、再
度熱処理を行うことによって、安定な低抵抗のシリサイ
ド１４１を形成する。
【００４１】上記実施形態の方法によれば、ソース・ド
レイン領域１２とゲート電極１４それぞれのシリサイド
化工程は別個に達成される。ソース・ドレイン領域１２
へのシリサイド１２１形成時、ポリシリコンゲート電極
１４１はバッファ膜３１及びサイドウォール（１６）で
覆われているのでシリサイドが形成されない。その後、
絶縁膜６１の平坦化工程によりポリシリコンゲート電極
１４１の上面のみシリサイド化することができる。
レイン領域１２とゲート電極１４それぞれのシリサイド
化工程は別個に達成される。ソース・ドレイン領域１２
へのシリサイド１２１形成時、ポリシリコンゲート電極
１４１はバッファ膜３１及びサイドウォール（１６）で
覆われているのでシリサイドが形成されない。その後、
絶縁膜６１の平坦化工程によりポリシリコンゲート電極
１４１の上面のみシリサイド化することができる。
【００４２】これにより、各シリサイド１２１，１４２
について、ソース・ドレイン領域１２に適した厚さ、ゲ
ート電極１４に適した厚さ及び用いる金属をそれぞれ選
択でき、微細化で要求される低抵抗化への信頼性を伴な
う柔軟な対応に寄与する。
について、ソース・ドレイン領域１２に適した厚さ、ゲ
ート電極１４に適した厚さ及び用いる金属をそれぞれ選
択でき、微細化で要求される低抵抗化への信頼性を伴な
う柔軟な対応に寄与する。
【００４３】なお、上記ポリシリコンゲート電極１４１
上のシリサイドを形成する金属について、導電膜８１の
他の例として、Ｔｉ、Ｃｏ、Ｎｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎ
ｂ、Ｔａ、Ｐｄ、Ｐｔのうちから少なくとも一つ選択さ
れた金属によって形成されてもよい。
上のシリサイドを形成する金属について、導電膜８１の
他の例として、Ｔｉ、Ｃｏ、Ｎｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎ
ｂ、Ｔａ、Ｐｄ、Ｐｔのうちから少なくとも一つ選択さ
れた金属によって形成されてもよい。
【００４４】
【発明の効果】以上説明したように本発明によれば、ゲ
ート電極上のシリサイドは、ソース・ドレイン領域上の
シリサイドに関わりなく厚さ及び含有する金属を低抵抗
に有利なものとすることができる。この結果、ソース・
ドレイン領域のジャンクションリークの懸念なくゲート
電極の十分な低抵抗化を実現する、微細化対応の高信頼
性のＭＯＳ型トランジスタ及びその製造方法を提供する
ことができる。
ート電極上のシリサイドは、ソース・ドレイン領域上の
シリサイドに関わりなく厚さ及び含有する金属を低抵抗
に有利なものとすることができる。この結果、ソース・
ドレイン領域のジャンクションリークの懸念なくゲート
電極の十分な低抵抗化を実現する、微細化対応の高信頼
性のＭＯＳ型トランジスタ及びその製造方法を提供する
ことができる。
【図１】本発明の一実施形態に係るＭＯＳＦＥＴの要部
構成を示す断面図である。
構成を示す断面図である。
【図２】ゲート電極のシリサイドとしてＴｉシリサイド
を採用した場合のＴｉシリサイドの各厚さ条件について
ゲート長とシート抵抗の関係を示す特性図である。
を採用した場合のＴｉシリサイドの各厚さ条件について
ゲート長とシート抵抗の関係を示す特性図である。
【図３】本発明に係るＭＯＳ型トランジスタの製造方法
の要部を工程順に示す第１の断面図である。
の要部を工程順に示す第１の断面図である。
【図４】本発明に係るＭＯＳ型トランジスタの製造方法
の要部を工程順に示す第２の断面図である。
の要部を工程順に示す第２の断面図である。
【図５】本発明に係るＭＯＳ型トランジスタの製造方法
の要部を工程順に示す第３の断面図である。
の要部を工程順に示す第３の断面図である。
【図６】本発明に係るＭＯＳ型トランジスタの製造方法
の要部を工程順に示す第４の断面図である。
の要部を工程順に示す第４の断面図である。
【図７】本発明に係るＭＯＳ型トランジスタの製造方法
の要部を工程順に示す第５の断面図である。
の要部を工程順に示す第５の断面図である。
【図８】本発明に係るＭＯＳ型トランジスタの製造方法
の要部を工程順に示す第６の断面図である。
の要部を工程順に示す第６の断面図である。
【図９】本発明に係るＭＯＳ型トランジスタの製造方法
の要部を工程順に示す第７の断面図である。
の要部を工程順に示す第７の断面図である。
【図１０】（ａ），（ｂ）は、それぞれ従来のＭＯＳＦ
ＥＴの製造方法を工程順に示す断面図である。
ＥＴの製造方法を工程順に示す断面図である。
１１，１０１…Ｓｉ基板 １２，１０５…ソース・ドレイン領域（高濃度領域） １２１，１４２，１０７…シリサイド １３，１０２…ゲート酸化膜 １４…ゲート電極 １４１，１０３…ポリシリコンゲート電極 １６…絶縁部材 ３１…バッファ膜 ３２…低濃度領域 ４１，８１…導電膜 ６１…絶縁膜 １０４…サイドウォール １０６…Ｔｉ膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB20 BB21 BB22 BB23 BB24 BB25 BB27 CC01 CC05 DD02 DD78 DD84 EE09 FF14 GG09 HH16 5F140 AA01 AA24 AA39 BA01 BF04 BF11 BF18 BG08 BG12 BG20 BG27 BG34 BG37 BG40 BG44 BG45 BG51 BG53 BH15 BJ01 BJ08 BK02 BK13 BK29 BK34 BK38 BK39 CC03 CE05 CE07
Claims (9)
- 【請求項１】 ゲート電極にシリサイドを含むＭＯＳ型
トランジスタにおいて、 前記ゲート電極のサイドウォールとして設けられる絶縁
部材と、 前記ゲート電極の両側において前記絶縁部材に隣接した
ソース・ドレイン領域上のシリサイドとを具備し、 前記ゲート電極上のシリサイドに関し、少なくとも厚さ
及び含有する金属は、前記ソース・ドレイン領域上のシ
リサイドに関わりなく選択されていることを特徴とする
ＭＯＳ型トランジスタ。 - 【請求項２】 前記ソース・ドレイン領域上のシリサイ
ドの厚みより前記ゲート電極上のシリサイドの厚みが大
きいことを特徴とする請求項１記載のＭＯＳ型トランジ
スタ。 - 【請求項３】 前記ゲート電極のシリサイドを構成する
金属として、Ｔｉ，Ｃｏ，Ｎｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎ
ｂ，Ｔａ，Ｐｄ，Ｐｔのうちから少なくとも一つ選択さ
れる金属を含んでいることを特徴とした請求項１または
２記載のＭＯＳ型トランジスタ。 - 【請求項４】 前記ソース・ドレイン領域上のシリサイ
ドを構成する金属としてＴｉを含み、前記ゲート電極の
シリサイドを構成する金属としてＴｉ，Ｃｏ，Ｎｉ，Ｚ
ｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｐｄ，Ｐｔのうちから少な
くとも一つ選択される金属を含んでいることを特徴とし
た請求項１または２記載のＭＯＳ型トランジスタ。 - 【請求項５】 前記ゲート電極のシリサイドはＴｉシリ
サイドであり、その厚みは、ゲート長が０．２２μｍ未
満のとき、少なくとも７０ｎｍより厚いことを特徴とす
る請求項１または２記載のＭＯＳ型トランジスタ。 - 【請求項６】 ゲート電極にシリサイドを含むＭＯＳ型
トランジスタの製造方法において、 素子分離領域に囲まれたシリコン半導体基板上にゲート
絶縁膜を介してポリシリコン及びバッファ膜を順次堆積
し、上面にバッファ膜が積層されたゲート電極をパター
ニングする工程と、 少なくとも前記ゲート電極の領域をマスクにソース／ド
レイン拡散層を形成する不純物導入工程と、 前記ゲート電極上を覆う絶縁部材を堆積する工程と、 前記絶縁部材を異方性エッチングして前記バッファ膜及
び前記ゲート電極のサイドウォールを形成する工程と、 少なくとも前記ゲート電極の両側における前記サイドウ
ォールに隣接した前記ソース・ドレイン領域上を覆う第
１の導電膜の被覆工程と、 前記第１の導電膜に対してシリサイド化し選択的に前記
ソース・ドレイン領域上のシリサイドを形成するための
第１の熱処理工程と、 少なくとも前記ゲート電極上のバッファ膜を覆うように
絶縁膜を堆積する工程と、 前記ゲート電極上のバッファ膜が除去され前記ゲート電
極上面が露出する前記絶縁膜の平坦化工程と、 少なくとも前記ゲート電極上面を覆う第２の導電膜の被
覆工程と、 前記第２の導電膜に対してシリサイド化し選択的に前記
ゲート電極上のシリサイドを形成するための第２の熱処
理工程と、 を具備したことを特徴とするＭＯＳ型トランジスタの製
造方法。 - 【請求項７】 前記サイドウォールの形成後、前記ゲー
ト電極の領域及びサイドウォールをマスクにして前記ソ
ース・ドレイン領域へ再度不純物を導入する工程をさら
に具備したことを特徴とする請求項６記載のＭＯＳ型ト
ランジスタの製造方法。 - 【請求項８】 前記第２の導電膜は、Ｔｉ，Ｃｏ，Ｎ
ｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｐｄ，Ｐｔのうちか
ら少なくとも一つ選択された金属を含んでいることを特
徴とする請求項６または７記載のＭＯＳ型トランジスタ
の製造方法。 - 【請求項９】 前記第１導電膜はＴｉを含み、前記第２
の導電膜は、Ｔｉ，Ｃｏ，Ｎｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎ
ｂ，Ｔａ，Ｐｄ，Ｐｔのうちから少なくとも一つ選択さ
れた金属を含んでいることを特徴とする請求項６または
７記載のＭＯＳ型トランジスタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001121599A JP3485103B2 (ja) | 2001-04-19 | 2001-04-19 | Ｍｏｓ型トランジスタ及びその製造方法 |
| US10/126,593 US6838366B2 (en) | 2001-04-19 | 2002-04-19 | MOS transistors and methods for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001121599A JP3485103B2 (ja) | 2001-04-19 | 2001-04-19 | Ｍｏｓ型トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002319670A true JP2002319670A (ja) | 2002-10-31 |
| JP3485103B2 JP3485103B2 (ja) | 2004-01-13 |
Family
ID=18971436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001121599A Expired - Fee Related JP3485103B2 (ja) | 2001-04-19 | 2001-04-19 | Ｍｏｓ型トランジスタ及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6838366B2 (ja) |
| JP (1) | JP3485103B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005150267A (ja) * | 2003-11-13 | 2005-06-09 | Fujitsu Ltd | 半導体装置とその製造方法 |
| JP2006024587A (ja) * | 2004-07-06 | 2006-01-26 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2006054462A (ja) * | 2004-08-09 | 2006-02-23 | Samsung Electronics Co Ltd | サリサイド工程及びこれを利用した半導体素子の製造方法 |
| US7202539B2 (en) | 2004-06-16 | 2007-04-10 | Renesas Technology Corporation | Semiconductor device having misfet gate electrodes with and without GE or impurity and manufacturing method thereof |
| JP2008506253A (ja) * | 2004-07-06 | 2008-02-28 | インターナショナル・ビジネス・マシーンズ・コーポレーション | シリサイド化金属ゲートの形成のための方法 |
| US7396764B2 (en) | 2005-07-06 | 2008-07-08 | Renesas Technology Corp. | Manufacturing method for forming all regions of the gate electrode silicided |
| JP2012054555A (ja) * | 2004-02-25 | 2012-03-15 | Internatl Business Mach Corp <Ibm> | 相補型金属酸化物半導体（ｃｍｏｓ）構造物 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6858091B2 (en) * | 2001-07-13 | 2005-02-22 | Lam Research Corporation | Method for controlling galvanic corrosion effects on a single-wafer cleaning system |
| US6911695B2 (en) * | 2002-09-19 | 2005-06-28 | Intel Corporation | Transistor having insulating spacers on gate sidewalls to reduce overlap between the gate and doped extension regions of the source and drain |
| US7319063B2 (en) * | 2005-02-02 | 2008-01-15 | United Microelectronics Corp. | Fin field effect transistor and method for manufacturing fin field effect transistor |
| KR100669105B1 (ko) * | 2005-08-03 | 2007-01-16 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
| US20070178683A1 (en) * | 2006-02-02 | 2007-08-02 | Texas Instruments, Incorporated | Semiconductive device fabricated using a two step approach to silicide a gate and source/drains |
| JP5483662B2 (ja) * | 2008-01-15 | 2014-05-07 | Ｊｘ日鉱日石エネルギー株式会社 | 潤滑油組成物 |
| JP5806794B2 (ja) * | 2008-03-25 | 2015-11-10 | Ｊｘ日鉱日石エネルギー株式会社 | 内燃機関用潤滑油組成物 |
| KR101069645B1 (ko) * | 2008-12-26 | 2011-10-04 | 주식회사 하이닉스반도체 | 열적 부담을 줄일 수 있는 상변화 메모리 소자 및 그 제조방법 |
| CN103928329B (zh) * | 2013-01-10 | 2016-08-03 | 中芯国际集成电路制造(上海)有限公司 | Mos晶体管及其形成方法 |
| JP6026914B2 (ja) * | 2013-02-12 | 2016-11-16 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5482895A (en) * | 1993-08-26 | 1996-01-09 | Fujitsu Limited | Method of manufacturing semiconductor devices having silicide electrodes |
| US6200871B1 (en) * | 1994-08-30 | 2001-03-13 | Texas Instruments Incorporated | High performance self-aligned silicide process for sub-half-micron semiconductor technologies |
| US5731239A (en) * | 1997-01-22 | 1998-03-24 | Chartered Semiconductor Manufacturing Pte Ltd. | Method of making self-aligned silicide narrow gate electrodes for field effect transistors having low sheet resistance |
| US6387803B2 (en) * | 1997-01-29 | 2002-05-14 | Ultratech Stepper, Inc. | Method for forming a silicide region on a silicon body |
| US6207543B1 (en) * | 1997-06-30 | 2001-03-27 | Vlsi Technology, Inc. | Metallization technique for gate electrodes and local interconnects |
| JP3232043B2 (ja) | 1997-06-30 | 2001-11-26 | 株式会社東芝 | 半導体装置の製造方法 |
| US6610564B2 (en) * | 2000-03-03 | 2003-08-26 | Shinichi Fukada | Method of fabricating semiconductor device |
| JP2970620B2 (ja) | 1997-10-20 | 1999-11-02 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3168992B2 (ja) | 1998-09-08 | 2001-05-21 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6376320B1 (en) * | 2000-11-15 | 2002-04-23 | Advanced Micro Devices, Inc. | Method for forming field effect transistor with silicides of different thickness and of different materials for the source/drain and the gate |
| US6524939B2 (en) * | 2001-02-23 | 2003-02-25 | Vanguard International Semiconductor Corporation | Dual salicidation process |
-
2001
- 2001-04-19 JP JP2001121599A patent/JP3485103B2/ja not_active Expired - Fee Related
-
2002
- 2002-04-19 US US10/126,593 patent/US6838366B2/en not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005150267A (ja) * | 2003-11-13 | 2005-06-09 | Fujitsu Ltd | 半導体装置とその製造方法 |
| JP4515077B2 (ja) * | 2003-11-13 | 2010-07-28 | 富士通株式会社 | 半導体装置の製造方法 |
| JP2012054555A (ja) * | 2004-02-25 | 2012-03-15 | Internatl Business Mach Corp <Ibm> | 相補型金属酸化物半導体（ｃｍｏｓ）構造物 |
| US7202539B2 (en) | 2004-06-16 | 2007-04-10 | Renesas Technology Corporation | Semiconductor device having misfet gate electrodes with and without GE or impurity and manufacturing method thereof |
| JP2006024587A (ja) * | 2004-07-06 | 2006-01-26 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2008506253A (ja) * | 2004-07-06 | 2008-02-28 | インターナショナル・ビジネス・マシーンズ・コーポレーション | シリサイド化金属ゲートの形成のための方法 |
| JP2012124519A (ja) * | 2004-07-06 | 2012-06-28 | Internatl Business Mach Corp <Ibm> | シリサイド化金属ゲートの形成のための方法 |
| JP2006054462A (ja) * | 2004-08-09 | 2006-02-23 | Samsung Electronics Co Ltd | サリサイド工程及びこれを利用した半導体素子の製造方法 |
| US7396764B2 (en) | 2005-07-06 | 2008-07-08 | Renesas Technology Corp. | Manufacturing method for forming all regions of the gate electrode silicided |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030008487A1 (en) | 2003-01-09 |
| JP3485103B2 (ja) | 2004-01-13 |
| US6838366B2 (en) | 2005-01-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6905922B2 (en) | Dual fully-silicided gate MOSFETs | |
| US7211515B2 (en) | Methods of forming silicide layers on source/drain regions of MOS transistors | |
| JP3609242B2 (ja) | トランジスタ電極上にシリサイド層が形成されているｉｃ構造、ｍｏｓトランジスタおよびその製造方法 | |
| JP3485103B2 (ja) | Ｍｏｓ型トランジスタ及びその製造方法 | |
| US7622345B2 (en) | Method for forming fully silicided gate electrodes and unsilicided poly resistors | |
| JP2005167251A (ja) | Ｃｍｏｓトランジスタの製造方法 | |
| US6258648B1 (en) | Selective salicide process by reformation of silicon nitride sidewall spacers | |
| US7602016B2 (en) | Semiconductor apparatus and method of manufacturing the same | |
| US6667204B2 (en) | Semiconductor device and method of forming the same | |
| US6242354B1 (en) | Semiconductor device with self aligned contacts having integrated silicide stringer removal and method thereof | |
| KR100318311B1 (ko) | 반도체장치의 실리사이드층 형성방법 | |
| US20050253204A1 (en) | Method of forming silicided gate structure | |
| US20050082605A1 (en) | Semiconductor device and method for manufacturing semiconductor device | |
| US6635539B2 (en) | Method for fabricating a MOS transistor using a self-aligned silicide technique | |
| US7172936B2 (en) | Method to selectively strain NMOS devices using a cap poly layer | |
| US7094694B2 (en) | Semiconductor device having MOS varactor and methods for fabricating the same | |
| JPH07115196A (ja) | 半導体装置及びその製造方法 | |
| US6221725B1 (en) | Method of fabricating silicide layer on gate electrode | |
| JP2002110966A (ja) | 半導体装置の製造方法および半導体装置 | |
| JP2000091574A (ja) | 半導体装置および半導体装置の製造方法 | |
| US6277699B1 (en) | Method for forming a metal-oxide-semiconductor transistor | |
| JP3477976B2 (ja) | 半導体装置の製法 | |
| US20010046727A1 (en) | Method for fabricating a gate conductive structure | |
| TWI446447B (zh) | 薄膜電阻之製作方法 | |
| KR100546390B1 (ko) | 듀얼 실리사이드화 공정을 이용한 ｍｏｓ 트랜지스터의제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030924 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081024 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091024 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101024 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101024 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111024 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121024 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121024 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131024 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |