TWI446447B - 薄膜電阻之製作方法 - Google Patents

Description

薄膜電阻之製作方法

本發明係關於一種薄膜電阻之製作方法，尤指一種與金屬閘極(metal gate)製程整合之薄膜電阻之製作方法。

現今半導體產業中，金氧半導體場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistors，MOSFET)多是利用多晶矽(polysilicon)材料來製作閘極(gate)。然而，多晶矽材料仍具有許多缺點：與大多數金屬材料相比，多晶矽閘極具有較高的電阻值，因此多晶矽閘極的傳導速率低於金屬導線。而為了彌補此一缺點，多晶矽閘極需要經過矽化金屬處理，以同時降低接觸電阻及接面寄生電阻(Parasitic Resistance，R_p )，並提升其操作速率至可接受的範圍。

其次，多晶矽閘極亦面對硼穿透(boron penetration)效應以及難以避免的空乏效應(depletion effect)，導致元件效能降低等問題，因此利用不需進行離子摻雜而可避免硼穿透效應與空乏效應之功能函數(work function)金屬材料取代傳統多晶矽閘極之金屬閘極技術已成為一種趨勢。

值得注意的是，傳統上用來形成閘極的多晶矽材料在混 合模式積體電路元件(mixed-mode integrated circuit devices)中亦常被用以製作其他的被動電路元件，如電容、薄膜電阻等。且可藉由調整多晶矽沈積製程的溫度、壓力，以及調整多晶矽薄膜本身之厚度、面積與摻雜值濃度等，來控制多晶矽薄膜電阻之電阻值。

然而，隨著以金屬閘極取代傳統多晶矽閘極之半導體製程趨勢，以往由多晶矽材料整合製作的被動元件，亦可為金屬材料所取代。而與主動元件經歷的半導體製程技術相同，被動元件如薄膜電阻等亦是結合金屬層、介電層之薄膜形成方法與微影、蝕刻等方法所形成。可想而知，這使得金屬閘極，尤其是閘極優先製程(gate-first)與其相關元件之整合技術與製程控制係更形複雜，各材料的厚度與成分之控制亦更加嚴格。因此如何在此一複雜而嚴苛的製程環境中，在不再增加製程複雜度與成本之前提下，成功地整合金屬閘極與薄膜電阻之製作，實係一值得關注之問題。

因此，本發明之一目的係在於提供一種不增加成本而具有競爭力的薄膜電阻之製作方法。

根據本發明所提供之申請專利範圍，係提供一種薄膜電阻之製作方法，該方法首先提供一定義有一電晶體區與一 薄膜電阻區之基底，隨後於該基底上依序形成一介電層、一金屬層與一第一硬遮罩層。接下來，圖案化該第一硬遮罩層，以於該薄膜電阻區內形成至少一薄膜電阻圖案。待薄膜電阻圖案形成後，於該基底上依序形成一多晶矽層與一第二硬遮罩層，並圖案化該第二硬遮罩層，以於該電晶體區內形成至少一閘極圖案。之後，進行一蝕刻製程，以移除部分之該多晶矽層、該金屬層與該介電層，而於該電晶體區內與該薄膜電阻區內分別形成一閘極與一薄膜電阻。

根據本發明所提供之製作薄膜電阻之方法，係藉由設置於多晶矽層與金屬層之間的第一硬遮罩層在蝕刻製程中保護金屬層，使得金屬閘極與薄膜電阻可在同一次蝕刻製程中完成整合製作。此外本發明所提供之方法中，第一硬遮罩層係藉由已廣泛使用於各種電晶體製程中的SAB光罩所定義，因此更無須增加光罩成本。

請參閱第1圖至第7圖，第1圖至第7圖係為本發明所提供之薄膜電阻之製作方法之一第一較佳實施例之示意圖。如第1圖所示，首先提供一基底100，如一矽基底、含矽基底、或矽覆絕緣(silicon-on-insulator，SOI)基底等，基底100上至少定義有一電晶體區102與一薄膜電阻區 104，且薄膜電阻區104內更包含有至少一淺溝隔離(shallow trench isolation，以下簡稱為STI)106。接下來於基底100上依序形成一層由氧化物構成的絕緣層110、一介電層112、一金屬層116。介電層112係為一高介電常數(High-K)介電層，可包含有氧化矽(SiO)、氮化矽(SiN)、氮氧化物(oxy-nitride)、氮氧矽鉿(HfSiON)、氧化鉿(HfO₂ )、氧化鋁(Al₂ O₃ )、氧化鉭(TaO₃ )或其他金屬氧化物，或上述者之任意組合等。而金屬層116則可包含有耐火金屬、鎢(W)、鋁(Al)、鋁銅(AlCu)、鈦(Ti)、矽化鈦(TiSi₂ )、鈷(Co)、矽化鈷(CoSi₂ )、矽化鎳(NiSi)、氮化鈦(TiN)、鎢化鈦(TiW)或氮化鉭(TaN)等。另外，為避免介電層112與金屬層116產生反應或擴散效應，更可於形成金屬層116之前，於介電層112上選擇性地形成一如第1圖所示之阻障層(barrier layer)114，阻障層114可包含有高溫過渡金屬、貴重金屬、稀土金屬等元素及其碳化物、氮化物、矽化物、鋁氮化物或氮矽化物等。此外，阻障層114亦可為一用以調整金屬層116功能函數之覆蓋層，其材料則可為氧化鑭(La₂ O₃ )、氧化鏑(Dy₂ O₃ )、氧化鎂(MgO)、或氧化鋁(Al₂ O₃ )。

請繼續參閱第1圖。接下來，係於基底100上沈積形成一第一硬遮罩層120。其中，考量到金屬層116之熔點較低的問題，第一硬遮罩層120的形成溫度需小於影響金屬層116特性之溫度，故第一硬遮罩層120較佳之材料包含 有矽氧化合物、氮矽化合物、氧化鉿(HfO₂ )、氧化鋁(Al₂ O₃ )、氧化鉭(TaO₃ )，或使用如絕緣層110、介電層112、或阻障層114相同的材料作為第一遮罩層120。此外，第一硬遮罩層120之厚度係小於1000埃(angstroms)，較佳係介於100-200埃。

請參閱第2圖。隨後係圖案化第一硬遮罩層120，以於薄膜電阻區104內的STI 106上方形成至少一薄膜電阻圖案122。值得注意的是，此一圖案化第一硬遮罩層120之步驟係可藉由一自對準金屬矽化物阻擋層(salicide-blocked，SAB)光罩進行。由於SAB光罩為半導體製程中常用之光罩，因此根據本發明所提供之方法，係無須再開發或設計其他光罩，故更可收不額外增加製程成本之效。

請參閱第3圖與第4圖。於基底100上依序形成一多晶矽層118與一第二硬遮罩層130。在形成第二硬遮罩層130之前，亦可根據閘極所需之阻值，選擇性地對多晶矽層118進行一摻雜步驟。第二硬遮罩層130可選取一般與多晶矽層118具有明顯蝕刻選擇比而常用之材料，如矽氧化合物層或氮矽化合物等。第二硬遮罩層130與第一硬遮罩層120之材料係可相同或不同，故不限於上述材料。如第4圖所示，接下來係圖案化第二硬遮罩層130，以於電晶體區102 內形成至少一閘極圖案132。另外，閘極圖案132係可藉由光阻(圖未示)直接曝光顯影而成，且可直接進行後續的蝕刻製程，而更節省第二硬遮罩層130之製作步驟。

請參閱第5圖與第6圖。進行一蝕刻製程，以移除部分之多晶矽層118、金屬層116、阻障層114、介電層112與絕緣層110，而於電晶體區102內與薄膜電阻區104內分別形成一閘極134與一薄膜電阻124，且薄膜電阻124係形成於淺溝隔離106之上方。在此蝕刻製程中，係先以第二硬遮罩層130當做遮罩來移除部分之多晶矽層118，並以第一硬遮罩層120當做停止層。接著，再以第二硬遮罩層130、第一硬遮罩層120當做遮罩來移除部分之金屬層116、阻障層114與介電層112，直至基底100與淺溝隔離106表面。最後如第6圖所示，於蝕刻製程之後進行一移除第一硬遮罩層120與第二硬遮罩層130之步驟，完成金屬閘極134與薄膜電阻124之整合製作。

此外，在移除第一遮罩層120與第二遮罩層130之後，係可再蝕刻部分裸露之金屬層116，以薄化金屬層116，更提高薄膜電阻124之電阻值。

而在本較佳實施例之另一實施型態中，則可藉由調整第一硬遮罩層120的厚度或材質，使得第一硬遮罩層120亦 於此蝕刻製程中移除，故蝕刻製程會隨之移除部分原本由第一硬遮罩層120遮蔽的金屬層116，使薄膜電阻區104內之金屬層116在蝕刻製程中薄化，而達到提高薄膜電阻124電阻值之目的。而在本實施態樣中，蝕刻製程後僅需要移除第二硬遮罩層130。

接下來請參閱第7圖。待閘極134與薄膜電阻124皆已完成製作後，係可接續進行一第一離子佈植製程，以於閘極134兩側之基底100內分別形成一輕摻雜汲極(lightly doped drain，LDD)136，隨後於閘極134側壁形成一側壁子138，以及進行一第二離子佈植製程，以於閘極134兩側之基底100內形成一源極/汲極140等閘極優先製程之各製程步驟，由於該等步驟係為習知相關技藝者及具有通常知識者所熟知，故於此係不再贅述。

請參閱第8圖。第8圖係為本發明所提供之薄膜電阻之製作方法之一第二較佳實施例之示意圖，由於第二較佳實施例中形成整合製作薄膜電阻與金屬閘極之步驟係同於第一較佳實施例，故於此不再贅述。如第8圖所示，在進行蝕刻製程移除部分多晶矽層118、金屬層116、阻障層114、介電層112與絕緣層110，而於電晶體區102與薄膜電阻區104內分別形成一閘極134與薄膜電阻124，以及移除第一硬遮罩層120與第二硬遮罩層130之後，係可進行一預植 入製程160，用以非晶化閘極134兩側之基底100以及摻雜金屬層116。

植入製程160係以銻(Sb)或鍺(Ge)作為主要選擇，施以適當的能量與劑量使基底100之矽晶格結構產生破壞，以於電晶體區102內之閘極134兩側基底100內分別形成一非晶化區域162，此非晶化的結構可用以降低硼的穿隧效應(channeling)與瞬間增益擴散(transient enhanced diffusion，以下簡稱為TED)效應。另外，值得注意的是，本發明更同時利用PAI製程160來處理薄膜電阻區104內之金屬層116，以影響金屬層116的電性表現，進而可增加薄膜電阻124之電阻值。

隨後接續進行第一離子佈植製程，以於閘極134兩側之基底100內分別形成輕摻雜汲極(LDD)136、於閘極134側壁形成側壁子138，以及進行第二離子佈植製程，以於閘極134兩側之基底100內形成源極/汲極140，而如前所述完成具有金屬閘極之電晶體150之製作。由於該等步驟係同於第7圖所繪示，故於此亦不再贅述。

根據本發明所提供之製作薄膜電阻之方法，係藉由設置於多晶矽層與金屬層之間的第一硬遮罩層在蝕刻製程中保護金屬層，使得金屬閘極與薄膜電阻可在同一次蝕刻製程 中完成整合製作，在前閘極製程與其相關元件之整合技術與製程控制複雜且嚴格之要求下，可避免分段製作金屬閘極與薄膜電阻對製程控制造成的負擔。此外，本發明所提供之方法中，第一硬遮罩層係藉由已廣泛使用於各種電晶體製程中的SAB光罩所定義，因此更無須為圖案化第一硬遮罩層此一步驟增加光罩成本。本發明所提供之方法更可藉由PAI製程同時降低電晶體的TED效應，並增加薄膜電阻之電阻值。故本發明所提供之薄膜電阻之製作方法，係為一在不增加製程複雜度與成本之優勢中一次性地整合薄膜電阻與金屬閘極之製作方法。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100‧‧‧基底

102‧‧‧電晶體區

104‧‧‧薄膜電阻區

106‧‧‧淺溝隔離

110‧‧‧絕緣層

112‧‧‧介電層

114‧‧‧阻障層

116‧‧‧金屬層

118‧‧‧多晶矽層

120‧‧‧第一硬遮罩層

122‧‧‧薄膜電阻圖案

124‧‧‧薄膜電阻

130‧‧‧第二硬遮罩層

132‧‧‧閘極圖案

134‧‧‧閘極

136‧‧‧輕摻雜汲極

138‧‧‧側壁子

140‧‧‧源極/汲極

150‧‧‧電晶體

160‧‧‧預非晶化製程

162‧‧‧非晶化區域

第1圖至第7圖係為本發明所提供之薄膜電阻之製作方法之一第一較佳實施例之示意圖。

第8圖係為本發明所提供之薄膜電阻之製作方法之一第二較佳實施例之示意圖。

100‧‧‧基底

102‧‧‧電晶體區

104‧‧‧薄膜電阻區

106‧‧‧淺溝隔離

110‧‧‧絕緣層

112‧‧‧介電層

114‧‧‧阻障層

116‧‧‧金屬層

118‧‧‧多晶矽層

120‧‧‧第一硬遮罩層

130‧‧‧第二硬遮罩層

124‧‧‧薄膜電阻

134‧‧‧閘極

Claims (22)

1. 一種薄膜電阻之製作方法，包含有以下步驟：提供一基底，該基底上定義有一電晶體區與一薄膜電阻區；於該基底上依序形成一介電層、一金屬層與一第一硬遮罩層；圖案化該第一硬遮罩層，以於該薄膜電阻區內定義出至少一薄膜電阻圖案；於該金屬層上依序形成一多晶矽層與一第二硬遮罩層，且該多晶矽層係覆蓋該第一硬遮罩層；圖案化該第二硬遮罩層，以於該電晶體區內定義出至少一閘極圖案；以及進行一蝕刻製程，以移除部分之該多晶矽層、該金屬層與該介電層，而於該電晶體區內與該薄膜電阻區內分別形成一閘極與一薄膜電阻。
2. 如申請專利範圍第1項所述之方法，其中該介電層係為一高介電常數(High-K)介電層。
3. 如申請專利範圍第2項所述之方法，其中該高介電常數介電層包含有氧化矽(SiO)、氮化矽(SiN)、氮氧化物(oxy-nitride)、氧化鉿(HfO₂ )、氧化鋁(Al₂ O₃ )、氧化鉭(TaO₃ )或上述者之任意組合。
4. 如申請專利範圍第3項所述之方法，其中該氮氧化物包含有氮氧矽鉿(HfSiON)。
5. 如申請專利範圍第1項所述之方法，更包含一阻障層(barrier layer)，設置於該金屬層與該介電層中間，且該阻障層包含有高溫過渡金屬、貴重金屬、稀土金屬等元素及其碳化物、氮化物、矽化物、鋁氮化物或氮矽化物。
6. 如申請專利範圍第5項所述之方法，其中該阻障層更用以作為調整該金屬層功函數(work function)之一覆蓋層，其包含有氧化鑭(La₂ O₃ )、氧化鏑(Dy₂ O₃ )、氧化鎂(MgO)、或氧化鋁(Al₂ O₃ )。
7. 如申請專利範圍第1項所述之方法，其中該金屬層包含有耐火金屬、矽化鈷(CoSi₂ )、矽化鎳(NiSi)、氮化鈦(TiN)、鎢化鈦(TiW)或氮化鉭(TaN)。
8. 如申請專利範圍第7項所述之方法，其中該耐火金屬包含有、鎢(W)、鋁(Al)、鋁銅(AlCu)、鈦(Ti)、矽化鈦(TiSi2)、或鈷(Co)。
9. 如申請專利範圍第1項所述之方法，其中該第一硬遮罩層係包含矽氧化合物或氮矽化合物。
10. 如申請專利範圍第1項所述之方法，其中該第一硬遮罩層之厚度係小於1000埃(angstrom)。
11. 如申請專利範圍第10項所述之方法，其中該第一硬遮罩層之厚度係介於100-200埃。
12. 如申請專利範圍第1項所述之方法，其中圖案化該第一硬遮罩層之步驟係藉由一自對準金屬矽化物阻擋(salicide-blocked，SAB)光罩進行。
13. 如申請專利範圍第1項所述之方法，其中該薄膜電阻係形成於一淺溝隔離(shallow trench isolation，STI)之上。
14. 如申請專利範圍第1項所述之方法，其中該第一硬遮罩層係於該蝕刻製程中移除部分之該多晶矽層時作為一停止層。
15. 如申請專利範圍第14項所述之方法，其中該第一硬遮罩層與該第二硬遮罩層係於該蝕刻製程中作為遮罩，以移除部分之該金屬層與該介電層，而於該電晶體區內與該薄膜電阻區內分別形成該閘極與該薄膜電阻。
16. 如申請專利範圍第1項所述之方法，更包含一移除該 第一硬遮罩層與該第二硬遮罩層之步驟，進行於該蝕刻製程之後。
17. 如申請專利範圍第16項所述之方法，更包含一預植入製程，進行於移除該第一硬遮罩層與該第二硬遮罩層之後，用以非晶化該閘極兩側之該基底以及摻雜該金屬層。
18. 如申請專利範圍第1項所述之方法，其中該蝕刻製程亦用以移除該第一硬遮罩層。
19. 如申請專利範圍第18項所述之方法，其中該蝕刻製程係薄化該薄膜電阻區內之金屬層。
20. 如申請專利範圍第18項所述之方法，更包含一移除該第二硬遮罩層之步驟，進行於該蝕刻製程之後。
21. 如申請專利範圍第20項所述之方法，更包含一預植入製程，進行於移除該第二硬遮罩層之後，用以非晶化該閘極兩側之基底以及摻雜該薄化之金屬層。
22. 如申請專利範圍第1項所述之方法，更包含：進行一第一離子佈植製程，以於該閘極兩側之基底內分別形成一輕摻雜汲極；於該閘極側壁形成一側壁子；以及 進行一第二離子佈植製程，以於該閘極兩側之基底內形成一源極/汲極。