JP2008506253A5

JP2008506253A5 -

Info

Publication number: JP2008506253A5
Application number: JP2007520293A
Authority: JP
Filing date: 2005-03-10
Publication date: 2008-04-10

Claims

第一の厚さを有する第一のシリサイド金属のシリサイド化金属ゲートと、隣接する第二の厚さを有する第二の金属のシリサイド化ソース領域およびドレイン領域とを含み、前記第二の厚さは前記第一の厚さより薄く、前記シリサイド化ソース領域およびドレイン領域は、少なくとも前記シリサイド化金属ゲートを含むゲート領域の端に位置合わせされた半導体構造物。
前記第一の厚さは５００Åより厚く、前記第二の厚さは５００Åより薄い、請求項１に記載の半導体構造物。
前記第二の厚さは３００Åより薄い、請求項２に記載の半導体構造物。
前記第二の厚さは２００Åより薄い、請求項２に記載の半導体構造物。
前記第一および第二のシリサイド金属は同じシリサイド金属で構成される、請求項１に記載の半導体構造物。
前記第一および第二のシリサイド金属は異なるシリサイド金属で構成される、請求項１に記載の半導体構造物。
前記同じシリサイド金属はＴｉ、Ｔａ、Ｗ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄまたはそれらの合金の少なくとも一つのシリサイドを含む、請求項５に記載の半導体構造物。
前記同じ金属シリサイドはＣｏ、ＮｉまたはＰｔの少なくとも一つのシリサイドを含む、請求項７に記載の半導体構造物。
前記異なるシリサイド金属はＴｉ、Ｔａ、Ｗ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄまたはそれらの合金の少なくとも二つのシリサイドを含む、請求項６に記載の半導体構造物。
前記異なるシリサイド金属はＣｏ、ＮｉまたはＰｔの少なくとも二つのシリサイドを含む、請求項９に記載の半導体構造物。
前記第一のシリサイド金属はＮｉＳｉ、ＮｉＰｔＳｉまたはそれらの組み合わせを含み、前記第二のシリサイド金属はＮｉＳｉを含む、請求項１に記載の半導体構造物。
前記第一のシリサイド金属はＮｉＳｉ、ＮｉＰｔＳｉまたはそれらの組み合わせを含み、前記第二のシリサイド金属はＣｏＳｉ_２を含む、請求項１に記載の半導体構造物。
表面の上に配置されたシリサイド化ソース領域およびドレイン領域を有する半導体基板を備える金属酸化物半導体（ＭＯＳ）デバイスであって、前記シリサイド化ソース領域およびドレイン領域は５００Å未満の厚さを有し、５００Åを超える厚さを有するシリサイド化金属ゲートを含むゲート領域の端に前記シリサイド化ソース領域およびドレイン領域が自己整合されたデバイス。
金属酸化物半導体構造物を形成する方法であって、
少なくとも一つのパターン形成されたゲート・スタックと、当該ゲート・スタックに隣接するソース領域およびドレイン領域とを備える構造物を設ける工程であって、前記ゲート・スタックは、ポリシリコン・ゲート導体と、当該ゲート導体上にある誘電体キャップと、前記ポリシリコン・ゲート導体の少なくとも側壁の上の誘電体ライナと、前記誘電体ライナの上にあって少なくとも前記ポリシリコン・ゲート導体の側壁に隣接するスペーサと、を含む工程と、
前記ゲート・スタックを備える構造物の上に共形誘電体層と平坦化誘電体層とを含む材料のスタックを堆積する工程と、
前記共形誘電体層と平坦化誘電体層との一部を除去して前記誘電体キャップを露出する工程と、
前記露出された誘電体キャップを除去して前記ポリシリコン・ゲート導体を露出する工程と、
前記ポリシリコン・ゲート導体をシリサイド化金属ゲートに変換する工程と、
前記ソース領域およびドレイン領域を露出する工程と、
前記ソース領域およびドレイン領域をサリサイド化して、前記シリサイド化金属ゲートより薄い厚さを有するシリサイド化ソース領域およびドレイン領域を形成する工程と、
を含む方法。
前記共形誘電体層と前記平坦化誘電体層との前記一部を除去する前記工程は、エッチング・バック・プロセスを含む、請求項１４に記載の方法。
前記共形誘電体層と前記平坦化誘電体層との前記一部を除去する前記工程は、化学的機械研磨を含む、請求項１４に記載の方法。
前記露出された誘電体キャップを除去する前記工程はエッチング・プロセスを含む、請求項１４に記載の方法。
前記エッチング・プロセスは、希釈フッ化水素酸を使用するウェット・エッチングを含む、請求項１７に記載の方法。
前記ポリシリコン・ゲート導体を変換する前記工程はサリサイド化プロセスを含む、請求項１４に記載の方法。
前記サリサイド化プロセスは、ポリシリコンと反応して前記露出されたポリシリコン・ゲート導体の上に金属シリサイドを形成することができる少なくとも一つの金属を形成する工程と、第一のシリサイド相を形成する第一のアニール工程と、未反応金属を完全に除去する工程と、前記第一のシリサイド相を第二のシリサイド相に変換する第二のアニール工程とを含む、請求項１９に記載の方法。
前記第一のアニール工程は３００℃から６００℃の温度で実行される、請求項２０に記載の方法。
前記第二のアニール工程は６００℃から８００℃の温度で実行される、請求項２０に記載の方法。
前記第一のアニール工程および前記第二のアニール工程はＨｅ、Ａｒ、Ｎ_２またはフォーミング・ガスを含む雰囲気中で実行される、請求項２０に記載の方法。
前記完全シリサイド化金属ゲートはＮｉＳｉまたはＮｉＳｉＰｔを含み、前記シリサイド化ソース領域およびドレイン領域はＣｏＳｉ_２を含む、請求項１４に記載の方法。
前記完全シリサイド化金属ゲートはＮｉＳｉまたはＮｉＳｉＰｔを含み、前記シリサイド化ソース領域およびドレイン領域はＮｉＳｉを含む、請求項１４に記載の方法。
金属酸化物半導体構造物を形成する方法であって、
少なくとも一つのパターン形成されたゲート・スタックと、当該ゲート・スタックに隣接するソース領域およびドレイン領域とを含む構造物を設ける工程であって、前記ゲート・スタックは、ポリシリコン・ゲート導体と、当該ゲート導体上にある誘電体キャップと、少なくとも前記ポリシリコン・ゲート導体に隣接する側壁の上にあるスペーサと、を含む工程と、
前記ゲート・スタックを備える前記構造物の上にパターン形成されたフォトレジストを形成する工程であって、前記パターン形成されたフォトレジストは前記誘電体キャップを露出する開口部を含む工程と、
ドライ・エッチング・プロセスを利用して前記露出された誘電体キャップを選択的に除去して前記ポリシリコン・ゲート導体を露出する工程と、
前記パターン形成されたフォトレジストを除去する工程と、
前記ポリシリコン・ゲート導体をシリサイド化金属ゲートに変換する工程と、
前記ソース領域およびドレイン領域をサリサイド化して、前記シリサイド化金属ゲートより薄い厚さを有するシリサイド化ソース領域およびドレイン領域を形成する工程と、
を含む方法。
前記少なくとも一つのパターン形成されたゲート・スタックを囲むようにリフト・オフ層を塗布する工程をさらに含む、請求項２６に記載の方法。
前記誘電体キャップを除去する前に、前記パターン形成されたゲート・スタックの上の前記リフト・オフ層の一部を除去する、請求項２７に記載の方法。
前記誘電体キャップを選択的に除去した後であって、前記ポリシリコン・ゲート導体をシリサイド化金属ゲートに変換する前に、リフト・オフ・プロセスを用いて前記リフト・オフ層の上の前記パターン形成されたフォトレジストを除去する、請求項２７に記載の方法。
前記ポリシリコン・ゲート導体をシリサイド化金属ゲートに変換する前記工程は、第一のアニールおよび第二のアニールを含み、これらの二つのアニールの間に行われる選択エッチングを使用しない、請求項２９に記載の方法。
前記露出された誘電体キャップを選択的に除去する前記工程は、ドライ・エッチング・プロセスを含む、請求項２６に記載の方法。
前記ポリシリコン・ゲート導体をシリサイド化金属ゲートに変換する前記工程は、ポリシリコンと反応して前記露出されたポリシリコン・ゲート導体の上に金属シリサイドを形成することができる少なくとも一つの金属を形成する工程と、第一のシリサイド相を形成する第一のアニール工程と、未反応金属を完全に除去する工程と、前記第一のシリサイド相を第二のシリサイド相に変換する第二のアニール工程とを含む、請求項２６に記載の方法。
金属酸化物半導体構造物を形成する方法であって、
少なくとも一つのパターン形成されたゲート・スタックと、当該ゲート・スタックに隣接するソース領域およびドレイン領域とを含む構造物を設ける工程であって、前記ゲート・スタックはポリシリコン・ゲート導体と、当該ゲート導体上にある誘電体キャップと、少なくとも前記ポリシリコン・ゲート導体に隣接する側壁の上にあるスペーサと、を含む工程と、
前記ゲート・スタックを備える構造物の上に平坦化材料、マスク層およびフォトレジストを含むスタックを堆積する工程と、
前記スタックをパターン形成して前記誘電体キャップを露出する工程と、
ドライ・エッチング・プロセスを利用して前記露出された誘電体キャップを選択的に除去して前記ポリシリコン・ゲート導体を露出する工程と、
前記パターン形成されたスタックを除去する工程と、
前記ポリシリコン・ゲート導体をシリサイド化金属ゲートに変換する工程と、
前記ソース領域およびドレイン領域をサリサイド化してシリサイド化金属ゲートより薄い厚さを有するシリサイド化ソースおよびドレイン領域を形成する工程と、
を含む方法。