JP2006324627A - 二重の完全ケイ化ゲートを形成する方法と前記方法によって得られたデバイス - Google Patents
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Abstract
【解決手段】 二重の完全ケイ化ゲートデバイスを製造する方法は、異なる厚さを有する半導体ゲート電極をそれぞれが有する少なくとも2つのMOSFETデバイスを提供するステップと、前記半導体ゲート電極の各々の上に一定の厚さの金属層を積層するステップと、熱処理を遂行するステップとを含み、前記半導体ゲート電極を完全にケイ化するように、各々の半導体厚さを選択し、それによって前記少なくとも2つのMOSFETは異なる仕事関数を有する。
【選択図】図1
Description
tNi1/tSi1>0.54、好ましくはおよそ0.6である(nMOS)。
tNi2/tSi2>1.1、好ましくはおよそ1.2である(pMOS)。
Ni/Si(原子%)>1(nMOS)
Ni/Si(原子%)>2(pMOS)。
1<Ni/Si(原子%)<2(nMOS)、好ましくは1<Ni/Si(原子%)<1.5、より好ましくはNi/Si(原子%)がおよそ1.2である。
・積層したままの場合
金属/シリコン(%)>x3/y3(nMOS)
金属/シリコン(%)>x2/y2(pMOS)
・第1の熱ステップ及び余分の金属の選択的除去の後
x3/y3<金属/シリコン(%)<x’3/y’3(nMOS)
ここで、x’3/y’3は、形成される金属−シリコン化合物よりも金属リッチな次の金属−シリコン化合物の原子パーセント比であって、例えば、形成される化合物NiSiでは、x3/y3=1であり、その次の化合物Ni2Siでは、x’3/y’3=2である。
Claims (19)
- 異なる厚さを有する半導体ゲート電極をそれぞれが有する少なくとも2つのMOSFETデバイスを提供するステップと、
前記半導体ゲート電極の各々の上に一定の厚さの金属層を積層するステップと、
熱処理を遂行するステップと
を含み、
前記半導体ゲート電極を完全にケイ化するように、各々の半導体厚さを選択し、それによって前記少なくとも2つのMOSFETは異なる仕事関数を有する、二重の完全ケイ化ゲートデバイスを製造する方法。 - 前記二重の完全ケイ化ゲートデバイスは、CMOSデバイスであって、厚い半導体ゲート電極を有するMOSFETがnMOSFETであって、薄い半導体ゲート電極を有するMOSFETがpMOSFETである、請求項1に記載の方法。
- 前記熱ステップは、
前記厚い半導体ゲート電極を部分的にケイ化する第1の熱処理ステップと、
残存する未反応の金属層を取り除くステップと、
前記厚い半導体ゲート電極を完全にケイ化する第2の熱処理ステップと
を含む、請求項1又は2に記載の方法。 - 前記第1の熱ステップの間に形成されケイ化物は、金属リッチなケイ化物である、請求項3に記載の方法。
- 前記第2の熱ステップの後に形成された前記完全ケイ化ゲート電極の金属−半導体の原子パーセント比は、前記第1の熱ステップの後に形成された前記部分的にケイ化されたゲート電極の金属−半導体の原子パーセント比より低い、請求項4に記載の方法。
- 前記半導体ゲート電極は、シリコンを含む、請求項5に記載の方法。
- 前記金属層は、ニッケルを含む、請求項6に記載の方法。
- 前記金属リッチなケイ化物は、x/y≧2のNixSiyケイ化物である、請求項7に記載の方法。
- 前記第2の熱ステップの後に形成された前記完全ケイ化ゲート電極の前記ケイ化物は、x/y=1のNixSiyケイ化物である、請求項8に記載の方法。
- 厚さtSi1を有する第1の半導体ゲート電極を備えた第1のMOSFETを提供するステップと、
tSi2<tSi1である、厚さtSi2を有する第2の半導体ゲート電極を備えた第2のMOSFETを提供するステップと、
前記第1のMOSFETの前記第1の半導体ゲート電極の上に厚さtM1を有する第1の金属層を積層するステップと、
前記第2のMOSFETの前記第2の半導体ゲート電極の上に厚さtM2を有する第2の金属層を積層するステップと、
前記第1のMOSFETの前記第1の半導体ゲートを部分的にケイ化して、ケイ化物Mx1Sy1を形成すると共に、前記第2のMOSFETの前記第2の半導体ゲートを完全にケイ化して、ケイ化物Mx2Sy2を形成するように、第1の熱処理を実行するステップと、
積層した金属の未反応部分を選択的に除去するステップと、
前記部分的にケイ化された第1の半導体ゲート電極を完全にケイ化して、ケイ化物Mx3Sy3を形成するように、第2の熱処理を実行するステップと
を含む、二重の完全ケイ化ゲートデバイスを製造する方法。 - x2/y2>x3/y3である、請求項10に記載の方法。
- 前記第1の熱処理ステップは、前記第1のMOSFETの前記第1ゲート電極を部分的にケイ化すると共に、前記第2のMOSFETの前記第2ゲート電極を完全にケイ化するための熱の使用量を選択するステップを含む、請求項10又は11に記載の方法。
- 前記第1及び第2の金属層は、実質的に同一の組成と厚さ(tM2≒tM1)を有し、前記第1の熱処理ステップの間、前記第1及び第2のMOSFETについて、実質的に同じケイ化物(x1/y1≒x2/y2)が形成される、請求項10から12のいずれか一項に記載の方法。
- 前記第1及び第2のMOSFETの前記第1及び第2の半導体は、シリコンを備える、請求項10から13のいずれか一項に記載の方法。
- 一体としての金属層/半導体ゲート電極の原子パーセント比が、前記第1のMOSFETについては1より大きく、前記第2のMOSFETについては2より大きいように、厚さ比tM1/tSi1及びtM2/tSi2が選択される、請求項14に記載の方法。
- 前記第1のMOSFETの前記部分的にケイ化された第1のゲート電極の金属−半導体の原子パーセント比は、1より大きく2より小さい、請求項15に記載の方法。
- 前記第1及び第2金属層がニッケルを備える、請求項14から16のいずれか一項に記載の方法。
- x1/y1≒x2/y2>1である、請求項17に記載の方法。
- x2/y2>2及びx3/y3≒1である、請求項18に記載の方法。
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