JP2009170762A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【課題】NMOSとPMOSとの境界を明確化して更なる微細化を可能とし、NMOSとPMOSとの閾値電圧を共に実用レベルの低い値に設定できる半導体装置を提供する。
【解決手段】 この半導体装置1は、ゲート電極Gnが金属シリサイド層111/La含有層105/ゲート絶縁膜103の積層構造のNMOSトランジスタと、ゲート電極Gpが前記金属シリサイド層111と同一組成の金属シリサイド層111/前記La含有層105と同一組成のLa含有層105/メタル層104/ゲート絶縁膜103の積層構造のPMOSトランジスタとを備える。
【選択図】図1
【解決手段】 この半導体装置1は、ゲート電極Gnが金属シリサイド層111/La含有層105/ゲート絶縁膜103の積層構造のNMOSトランジスタと、ゲート電極Gpが前記金属シリサイド層111と同一組成の金属シリサイド層111/前記La含有層105と同一組成のLa含有層105/メタル層104/ゲート絶縁膜103の積層構造のPMOSトランジスタとを備える。
【選択図】図1
Description
本発明は、NMOSおよびPMOSのトランジスタを備えた半導体装置およびその製造方法に関する。
MOSトランジスタのゲート空乏化は、ゲート絶縁膜の実効的な膜厚を増加させるため、トランジスタの性能向上を実現するには、ゲートの空乏化を抑えるメタルゲート構造が望ましい。特に、ゲートポリシリコンを全てシリサイド化するフルシリサイド(Fully Silicide = FUSI)の構造は、従来のゲート形成工程を利用できるので、従来の製造プロセスとの整合性が良く、ゲート空乏化抑制のための有望な手段と考えられている。
しかし、NMOSとPMOSの双方に対して、適当な閾値電圧(以下、Vthと呼ぶ)を持つFUSI−CMOSを実現するのは難しい。これは、Vthを決定する、電極材料の実効仕事関数の値をNMOSとPMOSとで異なるものとするのが難しいからである。例えば、ニッケルシリサイドのFUSIゲートの場合、NMOSにNiSi2を用い、PMOSにNi3Siを用いると、それぞれNMOS、PMOSに最も適したVthを得られる。しかし、1つのウエハ内で、二つの組成のニッケルシリサイドを作り分け、かつ微細トランジスタを集積させることは困難である(単一の組成であれば比較的作り易い)。
ここで、別のメタルゲート構造として提案されているMIPS(Metal Inserted poly Silicon Stack)構造を考えてみる。これは、ポリシリコンゲートとゲート絶縁膜との間にメタル層を挿入する手法である。NMOSとPMOSとで異なる金属を挿入すれば(この方法をDualメタルMIPSと呼ぶ)、NMOSとPMOSとの双方において適当なVthを実現できる。例えば、NMOSにTaNあるいはTaSiNを挿入し、PMOSにTiNを挿入すれば、それぞれの材質の仕事関数の値から考えて、Vthは標準的な集積回路に用いるのに適当な値に近くなるはずである。
DualメタルMIPSとして学会で報告されている例としては、非特許文献1等がある。この文献では、Fig.1(a)として新しいDualメタル(Dual High−k)MIPSプロセスを示し、Fig.1(b)として従来のDualメタルMIPSプロセスを示している。しかし、どちらもメタル層を作った上にポリシリコン層を重ねてゲートを形成し、ソースドレイン拡散層はその後に形成される点(いわゆるゲートファーストプロセス)は同じである。ゲートファーストプロセスは、ゲート電極形成より後の製造プロセスが、従来のポリシリコンゲートの製造プロセスとほぼ同じになるため、これまで培ってきた半導体プロセス技術の多くが直接的に適用できることが利点である。
しかし、ゲートファーストプロセスのDualメタルMIPSでは、そのメタル層は、ソースドレイン拡散層活性化アニール等の高温処理を受けるので、そのメタル層の特性が維持し難しい(即ちVthの制御が難しい)という不利点がある。例えば、上述の様に、本来「NMOSにTaNあるいはTaSiNを挿入し、PMOSにTiNを挿入すれば、NMOSおよびPMOSの各々のVthは標準的な集積回路に用いるのに適当な値に近くなる」はずだが、実際にはそれが困難だという状況にある。特に、PMOSのTiNは比較的安定したP型メタルの性質を維持するが、NMOSのTaNやTaSiNは、ポリシリコンと接した状態でソースドレイン拡散層活性化アニールの高温処理を受けると、仕事関数が上昇し、十分低いVthを持ったNMOSの実現は比較的困難である。
また、更に別のメタルゲート構造もある。それは、絶縁膜に金属元素をドープすることで実効仕事関数を変位させて、Vthを狙い通りの値に制御する方法である。特に絶縁膜にHigh−k材料を用いた場合の例が学会などで報告されている。例えば、NMOSのHigh−k絶縁膜にはLaをドープし、PMOSのHigh−k絶縁膜にはAlをドープする。具体的には、NMOSにはLaOを、PMOSにはAlOを、polySi/メタルとHigh−k絶縁膜との間に挟む(キャッピング層)。そして後の熱処理によりキャッピング層からLaやAlが拡散し、それらの金属元素がHigh−k絶縁膜にドープされる。その結果、実効仕事関数が変位する。しかし、これも上記のDualメタルMIPS構造と同様、ゲートファーストプロセスであり、やはり(特にNMOS側)Vthの制御の不安定性の問題がある。
なお、FUSIであれば、ゲートファーストの抱える問題、即ち、後の熱処理によってVthが狙い通りの値にならなくなるという問題は避けられる。FUSIによるメタルゲート形成は、ソースドレイン拡散層の形成後であり、メタルの特性に影響を与えるような高温処理は既に終了しているからである。
VLSI Tech. Dig. (2006), p. 17
結局のところ、メタルゲートCMOSの場合(特に絶縁膜にHfSiONなどのHigh−k絶縁膜を用いた場合)は、Vthの調整が難しいという難点がある。それを解決しようとした場合、下記(i)〜(iii)の条件を満たす必要がある。
(i)FUSIの場合は、NMOSとPMOSとでシリサイドの組成を変える必要がある
(ii)MIPSの場合は、NMOSとPMOSとで挿入金属層の種類を変え、かつ熱に対して安定性を保つ必要がある
(iii)キャッピング層を用いた場合は、NMOSとPMOSとでキャッピング層の種類を変え、かつ熱に対して安定性を保つ必要がある。
(ii)MIPSの場合は、NMOSとPMOSとで挿入金属層の種類を変え、かつ熱に対して安定性を保つ必要がある
(iii)キャッピング層を用いた場合は、NMOSとPMOSとでキャッピング層の種類を変え、かつ熱に対して安定性を保つ必要がある。
しかしそれぞれの場合には下記の様な問題点がある。即ち(i)の場合は、NMOSとPMOSとでシリサイドの組成を変えるには、PMOSのシリコンゲートをNMOSのポリシリコンゲートの1/3程度まで低くする必要がある(参考文献:IEDM Tech. Dig. (2005), p. 661)。即ち図9の様に、トランジスタのポリシリコンゲート1004,1005およびソースドレイン層1010,1011等を形成した後、層間絶縁膜1014を積層し、CMPなどでポリシリコンゲート1004,1005の上面を露出させる。その後、図10の様に、レジスト1015をPMOS部のみを開口する様に積層し、ドライエッチなどによりPMOSのポリシリコンゲート1005をエッチバックする。そして図11の様に、レジスト1015を除去した後、Ni層1016を積層し、熱処理によりNi層1016とポリシリコンゲート1004,1005とを反応させてポリシリコンゲート1004,1005をフルシリサイド化させる。これにより図12の様に、ポリシリコンゲート1004はNiSi層1017に変化し、ポリシリコンゲート1005はNi3Si層1018に変化する。
しかしこの方法は、ウエハ面内でNMOSとPMOSとの間の層間絶縁膜1014の厚さにばらつきが生じるなど、集積化には望ましい方法ではない。またNiSi層1017とNi3Si層1018との境界線(即ちNMOSのゲートとPMOSのゲートとの境界線)を制御することが困難であるという問題もある。例えばNiSi層1017とNi3Si層1018との境界では、両者の中間的なNi2Siが生じる遷移領域ができてしまう。これによりNMOSとPMOSとの分離幅を小さくできないので、微細化には適さないという問題点がある。
また(ii)のMIPS構造については、基本的にゲートファーストプロセスであるため、上述したように、メタル層形成後の熱処理による仕事関数の制御(即ちVthの制御)の困難さがある。具体的には、TiNはトランジスタプロセスの熱処理を経ても比較的安定であり、PMOSのpolySi/TiN/HfSiONの積層構造では、Vthを実用レベルまで下げる事ができる事が学会等で実証されている(参考文献:文献VLSI Tech. Dig. (2007), p. 214)。しかし、NMOSのpolySi/TaSiN/HfSiONなどの積層構造については、Vthを実用レベルまで下げるのは難しいと言える。即ち、NMOSとPMOSとのVthを共に狙い通りの値に制御するのが難しく、また実用レベルの低い値にするのが難しいという問題点がある。
(iii)のキャッピング層についても、基本的にゲートファーストプロセスであるため、(ii)と同様に、NMOSとPMOSとのVthを共に狙い通りの値に制御するのが難しく、また実用レベルの低い値にするのが難しいという問題点がある。
そこでこの発明は、上記のような問題点を解決するためになされたものであり、第1に、NMOSとPMOSとの境界を明確化して更なる微細化を可能とする半導体装置およびその製造方法を提供することにある。
また第2に、NMOSとPMOSとのVthを共に実用レベルの低い値に設定できる半導体装置およびその製造方法を提供することにある。
また第3に、NMOSとPMOSとのVthを共に狙い通りの値に制御できる半導体装置およびその製造方法を提供することにある。
また第4に、NMOSとPMOSとの間の層間絶縁膜の厚さにばらつきが生じない半導体装置の製造方法を提供することをにある。
上記課題を解決する為に、本発明の第1の形態は、ゲート電極が金属シリサイド層/ゲート絶縁膜の積層構造の第1導電型のMOSトランジスタと、ゲート電極が前記金属シリサイド層と同一組成の金属シリサイド層/メタル層/ゲート絶縁膜の積層構造の第2導電型のMOSトランジスタとを備えるものである。
本発明の第1の形態によれば、第1導電型のMOSトランジスタのゲート電極は金属シリサイド層/La含有層/ゲート絶縁膜の積層構造(即ちキャッピング層構造)なので、実効仕事関数が低く、第1導電型のMOSトランジスタの閾値電圧を実用レベルに低くできる。また第2導電型のMOSトランジスタのゲート電極は、金属シリサイド層/La含有層/メタル層/ゲート絶縁膜の積層構造(即ちMIPS構造)なので、実効仕事関数が高く、第2導電型のMOSトランジスタの閾値電圧を実用レベルに低くできる。よって第1導電型および第2導電型のMOSトランジスタの閾値電圧を共に実用レベルに低く設定できる。
特に第1導電型のMOSトランジスタのゲート電極の実効仕事関数は、そのゲート電極の金属シリサイド層により低くなり、更にそのゲート電極のゲート絶縁膜上にLa含有層が形成されるので、La含有層中のLaがゲート絶縁膜に拡散してゲート電極の実効仕事関数がより一層低くなり、これにより第1導電型のMOSトランジスタの閾値電圧をより一層に低くできる。これに対し、第2導電型のMOSトランジスタのゲート電極の実効仕事関数は、メタル層により高くなり、これにより第2導電型のMOSトランジスタの閾値電圧を低くできる。尚、第2導電型のMOSトランジスタのゲート電極にも、La含有層および金属シリサイド層は有るが、それらはメタル層によりゲート絶縁膜に接しないため、実効仕事関数の低下には寄与しない。
また第1導電型と第2導電型とのゲート電極の違いはメタル層を含むか否かなので、第1導電型と第2導電型との境界を明確にでき、これにより更なる微細化が可能になる。
実施の形態1.
この実施の形態に係る半導体装置1は、図1の様に構成されている。
この実施の形態に係る半導体装置1は、図1の様に構成されている。
即ちシリコンウエハ101の表層にはトレンチ分離酸化膜102が形成され、そのトレンチ分離酸化膜102によりNMOS領域(即ちNMOSトランジスタが形成される領域)とPMOS領域(即ちPMOSトランジスタが形成される領域)とが区分されている。尚ここでは、それらPMOS領域のPMOSトランジスタとNMOS領域のNMOSトランジスタとによりCMOSが構成されている。
シリコンウエハ101のNMOS領域上には、順にゲート絶縁膜(例えばHfSiONなどのHigh−k絶縁膜)103、La含有層105、金属シリサイド層111が積層されてNMOSのゲート電極Gnが形成されており、そのゲート電極Gnの両側には、サイドウォール108が形成されている。またシリコンウエハ101の表層には、ゲート電極Gnの両側に、Nch拡散領域106およびNchソースドレイン層109が形成されている。Nchソースドレイン層109の表層には、ソースドレインシリサイド層236が形成されている。
他方、シリコンウエハ101のPMOS領域上には、順にゲート絶縁膜(例えばHfSiONなどのHigh−k絶縁膜)103、メタル層104、La含有層105、金属シリサイド層111が積層されてPMOSのゲート電極Gpが形成されており、そのゲート電極Gpの両側には、サイドウォール108が形成されている。またシリコンウエハ101の表層には、ゲート電極Gpの両側に、Pch拡散領域107およびPchソースドレイン層110が形成されている。Pchソースドレイン層109の表層には、ソースドレインシリサイド層238が形成されている。
各ゲート電極Gn,Gpの金属シリサイド層111は、共に同一組成(例えばNiSi2)により形成されている。また各ゲート電極Gn,GpのLa含有層105も、共に同一組成(例えばLaO)により形成されている。またゲート電極Gpのメタル層104は、例えばTiNにより形成されている。
この様に構成された半導体装置1によれば、NMOSトランジスタのゲート電極Gnは金属シリサイド層111/La含有層105/ゲート絶縁膜103の積層構造(即ちキャッピング層構造)なので、実効仕事関数が低く、NMOSトランジスタの閾値電圧を実用レベルに低くできる。またPMOSトランジスタのゲート電極Gpは、金属シリサイド層111/La含有層105/メタル層104/ゲート絶縁膜103の積層構造(即ちMIPS構造)なので、実効仕事関数が高く、PMOSトランジスタの閾値電圧を実用レベルに低くできる。よってNMOSおよびPMOSのトランジスタの閾値電圧を共に実用レベルに低く設定できる。
特にNMOSトランジスタのゲート電極Gnの実効仕事関数は、そのゲート電極103の金属シリサイド層111により低くなり、更にそのゲート電極Gnのゲート絶縁膜103上にLa含有層105が形成されるので、La含有層105中のLaがゲート絶縁膜103に拡散してゲート電極Gnの実効仕事関数がより一層低くなり、これによりNMOSトランジスタの閾値電圧をより一層に低くできる。これに対し、PMOSトランジスタのゲート電極Gpの実効仕事関数は、メタル層104により高くなり、これによりPMOSトランジスタの閾値電圧を低くできる。尚、PMOSトランジスタのゲート電極Gpにも、La含有層105および金属シリサイド層111は有るが、それらはメタル層104によりゲート絶縁膜103に接しないため、実効仕事関数の低下には寄与しない。
またNMOSとPMOSのゲート電極Gn,Gpの違いはメタル層104を含むか否かなので、NMOSとPMOSとの境界を明確にでき、これにより更なる微細化が可能になる。
またメタル層104はTiNであるので、PMOSトランジスタのゲート電極Gpの仕事関数は十分に高く、PMOSトランジスタの閾値電圧を十分に実用レベルに低くできる。
またメタル層104はTiNであるので、PMOSトランジスタのゲート電極Gpの仕事関数は、熱処理を受けても比較的安定的である。従ってPMOSトランジスタのゲート電極Gpの閾値電圧は、狙い通りの値に制御し易い。
また金属シリサイド層111はNiSi2層であるので、NMOSトランジスタの仕事関数を最も低くでき、これによりNMOSトランジスタの閾値電圧をより一層低くできる。
また上記のNMOSトランジスタと上記のPMOSトランジスタとによりCMOSトランジスタが構成されるので、上記の効果を奏するCMOSトランジスタを構成できる。
尚、ゲート電極Gn,Gpの金属シリサイド層111の組成としては、NiSi2が最も仕事関数が低いので、その組成を採用するのが最も望ましい。ただし、NiSi2は形成がやや難しい部分があるので、次に仕事関数の低いNiSiを用いても構わない。La含有層105の効果が十分であれば、NiSiを適用しても、NMOSの閾値電圧を十分に低くする事は可能である。
実施の形態2.
実施の形態1において、NMOSおよびPMOSのゲート電極Gp,GnのLa含有層105を省略しても構わない。
実施の形態1において、NMOSおよびPMOSのゲート電極Gp,GnのLa含有層105を省略しても構わない。
その場合、NMOSのゲート電極GnはFUSI構造になるので、やはり実効仕事関数は低く、NMOSトランジスタの閾値電圧を実用レベルに低くできる。またPMOSトランジスタのゲート電極Gpは、MIPS構造のままなので、実効仕事関数が高く、PMOSトランジスタの閾値電圧は実用レベルに低いままである。よってこの場合も、NMOSよびPMOSのトランジスタの閾値電圧を共に実用レベルに低く設定できる。尚、この場合もLa含有層105が無い点以外は、実施の形態1と同様の効果を得る。
実施の形態3.
この実施の形態では、実施の形態1に係る半導体装置1の製造方法を説明する。
この実施の形態では、実施の形態1に係る半導体装置1の製造方法を説明する。
まず図2の様に、シリコンウエハ(半導体基板)101の表層にトレンチ分離酸化膜102を形成する。そしてシリコンウエハ101の全面上にHfSiONなどのHigh−k絶縁膜(ゲート絶縁膜)103を形成し、その全面にTiN層(メタル層)104を積層する。そしてTiN層104上にNMOS領域のみを露出する様にレジスト205を積層し、その上から硫酸加水(SPM)液によりその露出したTiN層104のみを除去し、PMOS領域上にTiN層104を選択的に形成する。
そして図3の様に、残りのレジスト205を除去した後、シリコンウエハ101の全面上にLaO層(La含有層)105を積層し、その全面にポリシリコン層212を積層し、その全面にハードマスクとしてのSiN層213を積層する。
そして図4の様に、NMOSおよびPMOSのゲート電極Gn,Gpをパターニングする。これにより、NMOSのゲート電極GnはSiN/polySi/LaO/High−kの積層構造を持ち、PMOSのゲート電極GpはSiN/polySi/LaO/TiN/High−kの積層構造を持つこととなる。尚、NMOSとPMOSとでゲート積層構造が違うが、TiN層104の厚さはそれほど厚くないので、NMOSのゲート電極GnとPMOSのゲート電極Gpとの同時エッチングは可能である。
そして図5の様に、通常の方法で、シリコンウエハ201の表層にNch拡散領域106、Pch拡散領域107、ハローイオン注入領域(図示省略)、Nchソースドレイン層109およびPchソースドレイン層110を形成し、更にゲート電極Gn,Gpの両側にサイドウォール108を形成する。そして、各部106,107,109,110に活性化RTAを行ってそれらを活性化する。そしてNchソースドレイン層109およびPchソースドレイン層110の表層をそれぞれシリサイド化して、ソースドレイン層シリサイド236,238を形成する。その際、ポリシリコン層212上にはSiN層213があるため、ポリシリコン層212はシリサイド化されない。そして層間絶縁膜237を形成する。
そして図6の様に、層間絶縁膜237をSiN層213が露出するまでCMPで研磨し、更に図7の様に、SiN層213をドライエッチにより除去する。そして露出したポリシリコン層212上にNi層(図示省略)を積層して500度以下の熱処理を加える。これにより図8の様に、ポリシリコン層212は全てシリサイド化されてNiSi2層(金属シリサイド層)111になる。
その際、上記のNi層の下にTi層を挟んで熱処理を加える。これによりポリシリコン層212は、NiSi2の組成の金属シリサイド層111になる。あるいは、Ti層の代わりに薄いSiN層を挟んでもNiSi2の金属シリサイド層111が得られる(通常は、NiSiよりもNi含有量が低いシリサイドは、500℃以下の熱処理では形成されないが、上記のNi層中のNiが当該SiN層を通してポリシリコン層212に到達するためシリサイド反応が抑制され、NiSi2が形成されうる)。
そして未反応の上記のNi層を燐酸または硝酸混合液などのエッチングで除去する。そして図8の様に、層間絶縁膜242を積み足し、その後は通常のプロセスフローに沿ってコンタクト孔243の形成などを行う。この様にして半導体装置1が製造される。
(A)この半導体装置の製造方法によれば、シリコンウエハ(半導体基板)101上にゲート絶縁膜103を形成する工程と、ゲート絶縁膜103上にTiN層(メタル層)104を選択的に形成する工程と、TiN層104およびゲート絶縁膜103上に順にLa含有層105およびポリシリコン層212を積層する工程と、ポリシリコン層212、La含有層105、TiN層104およびゲート絶縁膜103をパターニングして、ポリシリコン層212/La含有層105/ゲート絶縁膜103の積層構造のNMOSのゲート電極Gnとポリシリコン層212/La含有層105/メタル層104/ゲート絶縁膜103の積層構造のPMOSのゲート電極Gpとを形成する工程と、シリコンウエハ101上にゲート電極Gnおよびゲート電極Gpを覆う様に層間絶縁膜237を形成する工程と、層間絶縁膜237の上層を除去してゲート電極Gnおよびゲート電極Gpの各々のポリシリコン層212を露出させる工程と、露出された各々のポリシリコン層212上にNi層(金属層:図示省略)を形成する工程と、熱処理により前記Ni層とポリシリコン層212とを反応させてポリシリコン層212をNiSi2層(金属シリサイド層)111に変化させる工程とを備えるので、実施の形態1で述べた効果を奏する半導体装置を製造できる。そして従来の(i)FUSIの場合、(ii)MIPSの場合および(iii)キャッピング層を用いた場合と比べて、下記の点で有利である。
即ち従来の(i)の場合は、NMOSとPMOSとのゲート電極で金属シリサイド層の組成を変える必要があるので、製造工程が複雑化していた。例えばPMOSのゲートポリシリコンのみをエッチバックしてそのゲートポリシリコンの高さをNMOSのそれよりも低くしてからフルシリサイド化を行う必要があった。これに対し、この実施の形態の製造方法では、NMOSおよびPMOSのゲート電極Gn,Gpの金属シリサイド層111の組成は同一なので、従来の(i)の様に製造方法が複雑化することが無く、簡単なプロセスで製造できるという利点がある。
また(ii)の場合は、NMOS用として適用されるTaSiNが高熱処理を受けて実効仕事関数が上昇するので、NMOSトランジスタの閾値電圧を狙い通りの値に下げられない場合がある。これに対し、この実施の形態の製造方法では、MIPSではなくFUSIなので、高温熱処理の影響は受けない(従って閾値電圧を狙い通りの値に設定できる)という利点がある。
また(iii)の場合も、(ii)の場合と同様である。尚、通常、キャッピング層のみで閾値電圧を制御する場合、NMOS側のみあるいはPMOS側のみにキャッピング層を設けるので、製造過程でキャンピング層を一部除去する必要があり製造プロセスが複雑化する。しかしこの実施の形態の製造方法では、LaO層(キャンピング層)105をウエハ101全体に積層させたままで良く、一部を除去する必要はないので、(iii)の場合よりも製造プロセスが簡素化できる。
また(B)製造プロセスの安定性が高まるため集積化に有利である。上記(A)で述べた様に、この実施の形態の製造方法(FUSIプロセス)は、図9〜図12の従来のFUSIプロセスより簡単であるため、トランジスタの特性のばらつきなどを抑制できる。特に層間絶縁膜237の膜厚のばらつきを抑制できるので、集積回路の歩留まりも向上することが見込まれる。
また(C)NMOSとPMOSの境界を明確にでき、微細化に有利である。上記(A)でも述べた様に、従来の(i)のFUSIの場合では、NMOSとPMOSの境界での金属シリサイド層の組成制御が困難であるが、この実施の形態の製造方法では、NMOSとPMOSとで同一組成の金属シリサイド層111を使用し、NMOSとPMOSの境界は、MIPSとしてのTiN層104が有るか否かで決まるため、NMOSとPMOSの境界は明確である。よってNMOSとPMOSとの間を短くでき微細化に有利である。
実施の形態4.
実施の形態3では、実施の形態1の半導体装置の製造方法について説明したが、実施の形態3の製造方法において、LaO(La含有層)105の形成工程を省略すると、実施の形態2の半導体装置の製造方法が得られる。その様に得られる実施の形態2の半導体装置の製造方法の効果は、LaO(La含有層)105の形成工程を省略した点を除いて、実施の形態3の製造方法の効果と同じである。
実施の形態3では、実施の形態1の半導体装置の製造方法について説明したが、実施の形態3の製造方法において、LaO(La含有層)105の形成工程を省略すると、実施の形態2の半導体装置の製造方法が得られる。その様に得られる実施の形態2の半導体装置の製造方法の効果は、LaO(La含有層)105の形成工程を省略した点を除いて、実施の形態3の製造方法の効果と同じである。
実施の形態5.
この実施の形態では、実施の形態3の製造方法をロジック回路トランジスタに適用した場合について説明する。基本的には実施の形態3の製造方法と同じなので、ここでは、実施の形態3をより具体的に説明し直す形で説明する。
この実施の形態では、実施の形態3の製造方法をロジック回路トランジスタに適用した場合について説明する。基本的には実施の形態3の製造方法と同じなので、ここでは、実施の形態3をより具体的に説明し直す形で説明する。
まず図2の様に、シリコンウエハ(半導体基板)101の表層にトレンチ分離酸化膜102を形成する。そしてシリコンウエハ101の全面上にHfSiONなどのHigh−k絶縁膜(ゲート絶縁膜:EOT=1.5nm程度)103を形成し、その全面にTiN層(メタル層)104を10nmに積層する。そしてリソグラフィーによりTiN層104上にNMOS領域のみを露出する様にレジスト205を積層し、その上から硫酸加水(SPM)液によりその露出したTiN層104のみを除去し、PMOS領域上にTiN層104を選択的に形成する。
そして図3の様に、残りのレジスト205を除去した後、シリコンウエハ101の全面上にLaO層(La含有層)105を2mn積層し、その全面にポリシリコン層212を50nm積層し、その全面にハードマスクとしてのSiN層213を50nm積層する。
そして図4の様に、NMOSおよびPMOSのゲート電極Gn,Gpをパターニングする。これにより、NMOSのゲート電極GnはSiN/polySi/LaO/High−kの積層構造を持ち、PMOSのゲート電極GpはSiN/polySi/LaO/TiN/High−kの積層構造を持つこととなる。尚、NMOSとPMOSとでゲート積層構造が違うが、TiN層104の厚さはそれほど厚くないので、NMOSのゲート電極GnとPMOSのゲート電極Gpとの同時エッチングは可能である。
そして図5の様に、イオン注入により、シリコンウエハ201の表層にNch拡散領域106、Pch拡散領域107、ハローイオン注入領域(図示省略)、Nchソースドレイン層109およびPchソースドレイン層110を形成する。そしてシリコンウエハ101上に例えばSiO2を40nm積層して、エッチバックにより、ゲート電極Gn,Gpの両側にSiO2のサイドウォール108を形成する。そして、各部106,107,109,110に活性化RTA(1050℃スパイクRTA)を行ってそれらを活性化する。そしてNchソースドレイン層109およびPchソースドレイン層110の表層をそれぞれシリサイド化して、ソースドレイン層シリサイド236,238を形成する。その際、ポリシリコン層212上にはSiN層213があるため、ポリシリコン層212はシリサイド化されない。そして層間絶縁膜237を形成する。
そして図6の様に、層間絶縁膜237をSiN層213が露出するまでCMPで研磨し、更に図7の様に、SiN層213をドライエッチにより除去する。そして露出したポリシリコン層212上にNi層(図示省略)を20nm積層して500度以下の熱処理を加える。これにより図8の様に、ポリシリコン層212は全てシリサイド化されてNiSi2層(金属シリサイド層)111になる。
その際、上記のNi層の下にTi層を2nm程度挟んで熱処理を加える。これによりポリシリコン層212は、NiSi2の組成の金属シリサイド層111になる。あるいは、Ti層の代わりに5nm程度の薄いSiN層を挟んでもNiSi2の金属シリサイド層111が得られる(通常は、NiSiよりもNi含有量が低いシリサイドは、500℃以下の熱処理では形成されないが、上記のNi層中のNiが当該SiN層を通してポリシリコン層212に到達するためシリサイド反応が抑制され、NiSi2が形成されうる)。
そして未反応の上記のNi層を燐酸または硝酸混合液などのエッチングで除去する。そして図8の様に、層間絶縁膜242を積み足し、その後は通常のプロセスフローに沿ってコンタクト孔243の形成などを行う。以降は、通常のプロセスフローに従う。
この半導体装置の製造方法によっても、実施の形態3の効果と同様の効果を得る。
尚、この実施の形態において、LaO(La含有層)105の形成工程を省略すれば、実施の形態4の製造方法をロジック回路トランジスタに適用した場合になることは言うまでもない事である。
1 半導体装置、101 シリコンウエハ、102 トレンチ分離酸化膜、103 ゲート絶縁膜、104 メタル層、105 La含有層、106 Nch拡散領域、107 Pch拡散領域、108 サイドウォール、109 Nchソースドレイン層、110 Pchソースドレイン層、111 金属シリサイド層、205 フォトレジスト、212 ポリシリコン層、213 SiN層、236 Nchソースドレインシリサイド層、237,242 層間絶縁膜、238 Pchソースドレインシリサイド層、Gn,Gp ゲート電極。
Claims (7)
- ゲート電極が金属シリサイド層/ゲート絶縁膜の積層構造の第1導電型のMOSトランジスタと、
ゲート電極が前記金属シリサイド層と同一組成の金属シリサイド層/メタル層/ゲート絶縁膜の積層構造の第2導電型のMOSトランジスタと、
を備えることを特徴とする半導体装置。 - 前記第1導電型のMOSトランジスタの前記ゲート電極の前記金属シリサイド層と前記ゲート絶縁膜との間にLa含有層を更に有し、
前記第2導電型のMOSトランジスタの前記ゲート電極の前記金属シリサイド層と前記メタル層との間に前記La含有層と同一組成のLa含有層を更に有することを特徴とする請求項1に記載の半導体装置。 - 前記メタル層は、TiNであることを特徴とする請求項1または請求項2に記載の半導体装置。
- 前記金属シリサイド層は、NiSi2であることを特徴とする請求項1または2に記載の半導体装置。
- 前記第1導電型のMOSトランジスタと前記第2導電型のMOSトランジスタとによりCMOSトランジスタが構成されることを特徴とする請求項1〜請求項4の何れかに記載の半導体装置。
- 半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にメタル層を選択的に形成する工程と、
前記メタル層および前記ゲート絶縁膜上にポリシリコン層を積層する工程と、
前記ポリシリコン層、前記メタル層および前記ゲート絶縁膜をパターニングして、ポリシリコン層/ゲート絶縁膜の積層構造の第1ゲート電極とポリシリコン層/メタル層/ゲート絶縁膜の積層構造の第2ゲート電極とを形成する工程と、
前記半導体基板上に前記第1ゲート電極および前記第2ゲート電極を覆う様に層間絶縁膜を形成する工程と、
前記層間絶縁膜の上層を除去して前記第1ゲート電極および第2ゲート電極の各々の前記ポリシリコン層を露出させる工程と、
前記露出された各々のポリシリコン層上に金属層を形成する工程と、
熱処理により前記金属層と前記ポリシリコン層とを反応させて前記ポリシリコン層を金属シリサイド層に変化させる工程と、
を備えることを特徴とする請求項1の記載の半導体装置の製造方法。 - 半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にメタル層を選択的に形成する工程と、
前記メタル層および前記ゲート絶縁膜上に順にLa含有層およびポリシリコン層を積層する工程と、
前記ポリシリコン層、前記La含有層、前記メタル層および前記ゲート絶縁膜をパターニングして、ポリシリコン層/La含有層/ゲート絶縁膜の積層構造の第1ゲート電極とポリシリコン層/La含有層/メタル層/ゲート絶縁膜の積層構造の第2ゲート電極とを形成する工程と、
前記半導体基板上に前記第1ゲート電極および第2ゲート電極を覆う様に層間絶縁膜を形成する工程と、
前記層間絶縁膜の上層を除去して前記第1ゲート電極および第2ゲート電極の各々の前記ポリシリコン層を露出させる工程と、
前記露出された各々のポリシリコン層上に金属層を形成する工程と、
熱処理により前記金属層と前記ポリシリコン層とを反応させて前記ポリシリコン層を金属シリサイド層に変化させる工程と、
を備えることを特徴とする請求項2に記載の半導体装置の製造方法。
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JP2008009020A JP2009170762A (ja) | 2008-01-18 | 2008-01-18 | 半導体装置および半導体装置の製造方法 |
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- 2008-01-18 JP JP2008009020A patent/JP2009170762A/ja active Pending
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