JP2006080261A - 半導体装置の構造およびその製造方法 - Google Patents
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Abstract
【課題】 自己整合的にコンタクトホールを形成する半導体装置において、ゲート電極の側面に形成する絶縁膜の耐圧を大きくする。
【解決手段】 シリコン基板1上に金属膜を含むゲート電極Aを形成し、その側面に側壁シリコン窒化膜13aを形成する。さらにその側面に第一シリコン酸化膜14、第一シリコン窒化膜15、第二シリコン酸化膜16、第二シリコン窒化膜17aを積層したサイドウォールBを形成する。このような構造とすることにより、隣接するサイドウォールBの間に自己整合的にコンタクトホールを形成するとき、金属膜の酸化を防止して、ゲート電極Aの抵抗上昇を抑えることができる。
【選択図】 図1
【解決手段】 シリコン基板1上に金属膜を含むゲート電極Aを形成し、その側面に側壁シリコン窒化膜13aを形成する。さらにその側面に第一シリコン酸化膜14、第一シリコン窒化膜15、第二シリコン酸化膜16、第二シリコン窒化膜17aを積層したサイドウォールBを形成する。このような構造とすることにより、隣接するサイドウォールBの間に自己整合的にコンタクトホールを形成するとき、金属膜の酸化を防止して、ゲート電極Aの抵抗上昇を抑えることができる。
【選択図】 図1
Description
本発明は、半導体装置の構造およびその製造方法に関する。
図29に、従来のフラッシュメモリの断面図を示す。シリコン基板1上に第一ゲート絶縁膜2a、浮遊ゲート3aが形成されている。その上に、シリコン酸化膜4a、シリコン窒化膜5a、シリコン酸化膜6aが積層されている(ここで、シリコン酸化膜4a、シリコン窒化膜5a、シリコン酸化膜6aを全体として、「第二ゲート絶縁膜7a」とする)。
さらにその上に、制御ゲート8a、金属膜9a、シリコン窒化膜10a、層間絶縁膜18aが形成されている(ここで、浮遊ゲート3a、第二ゲート絶縁膜7a、制御ゲート8a、金属膜9aを全体として、「ゲート電極A」とする)。
さらにその上に、制御ゲート8a、金属膜9a、シリコン窒化膜10a、層間絶縁膜18aが形成されている(ここで、浮遊ゲート3a、第二ゲート絶縁膜7a、制御ゲート8a、金属膜9aを全体として、「ゲート電極A」とする)。
また、浮遊ゲート3a、第二ゲート絶縁膜7a、および制御ゲート8aの側面には、シリコン酸化膜11が形成され、シリコン基板1の表面には、拡散層12が形成されている。
さらに、シリコン酸化膜11、金属膜9aおよびシリコン窒化膜10aの側面に、側壁シリコン窒化膜13aが形成されている。
さらに、シリコン酸化膜11、金属膜9aおよびシリコン窒化膜10aの側面に、側壁シリコン窒化膜13aが形成されている。
一方、隣接する側壁シリコン窒化膜13aの間には、SAC(Self Aligned Contact)により形成されたコンタクトホール20の内部を被覆するように、下層Ti/TiN膜21および下層金属膜22からなるソース電極(又はドレイン電極)23aが形成されている。
また、層間絶縁膜18aおよびソース電極(又はドレイン電極)23aの上に、上層層間絶縁膜24が形成され、その中で、ソース電極(又はドレイン電極)23aの上に上層Ti/TiN膜25および上層金属膜26からなるビア27が形成されている。さらに上層層間絶縁膜24およびビア27の上に、Ti膜28および合金膜29を積層した金属配線30が形成されている。
また、層間絶縁膜18aおよびソース電極(又はドレイン電極)23aの上に、上層層間絶縁膜24が形成され、その中で、ソース電極(又はドレイン電極)23aの上に上層Ti/TiN膜25および上層金属膜26からなるビア27が形成されている。さらに上層層間絶縁膜24およびビア27の上に、Ti膜28および合金膜29を積層した金属配線30が形成されている。
ここで、フラッシュメモリのセルの書き込み及び消去時には、ゲート電極-ソース(又はドレイン)電極間に、10〜30V程度の高電圧が印加される。このため、これらの電極間は高い耐圧が必要である。
また、別の従来技術では浮遊ゲート中の電子が側壁シリコン窒化膜に捕獲されセル電流が劣化するのを防ぐため、ゲート電極の側面に、ゲート電極から近い順にシリコン酸化膜、シリコン窒化膜、シリコン酸化膜およびシリコン窒化膜の積層膜(ONON膜)を形成していた(例えば、特許文献1参照)。
特開2003−264247号公報
図29に示した上記従来の技術において、コンタクトホール20をSACにより形成するため、ゲート電極Aの側面にシリコン窒化膜13aを形成する必要があった。しかし、シリコン窒化膜は正孔に対するバリア高さがシリコン酸化膜よりも低いため、ゲート電極A-ソース電極(又はドレイン電極)23a間の耐圧を大きくすることができないという問題があった。
また、ゲート電極の側面にONON膜を形成した別の従来技術において、制御ゲートの低抵抗化を目的として制御ゲートの上に金属膜を形成する場合には、ONON膜の形成時に金属膜が酸化されてしまい、ゲート電極の抵抗を上昇させてしまうおそれがあった。
本発明は上記課題を解決するためになされたもので、ゲート電極の抵抗を上昇させることなく、ゲート電極-ソース電極(又はドレイン電極)間の耐圧を高くすることができる半導体装置の構造およびその製造方法を提供することを目的とする。
本発明に係る半導体装置は、基板と、前記基板の上に形成されたゲート電極と、前記ゲート電極の側面に形成された側壁シリコン窒化膜と、前記側壁シリコン窒化膜の側面に形成されたサイドウォールとを含み、前記サイドウォールは、前記ゲート電極に近い順に第一シリコン酸化膜、第一シリコン窒化膜、第二シリコン酸化膜、第二シリコン窒化膜を積層した構造であることを特徴とする。
また、本発明に係る半導体装置の製造方法は、基板上にゲート電極を形成する工程と、前記ゲート電極の側面に側壁シリコン窒化膜を形成する工程と、前記側壁シリコン窒化膜の側面に第一シリコン酸化膜、第一シリコン窒化膜、第二シリコン酸化膜、第二シリコン窒化膜を順次形成する工程とを含み、前記第一シリコン酸化膜を、前記側壁シリコン窒化膜の側面を酸化することにより形成することを特徴とする。
本発明のその他の特徴については、以下において詳細に説明する。
本発明のその他の特徴については、以下において詳細に説明する。
本発明によれば、ゲート電極の抵抗を上昇させることなく、ゲート電極-ソース電極(又はドレイン電極)間の耐圧を高くすることができる半導体装置の構造およびその製造方法を得ることができる。
以下、図面を参照しながら本発明の実施の形態について説明する。なお、各図において同一または相当する部分には同一符号を付して、その説明を簡略化ないし省略する。
実施の形態1.
図1は、本発明の実施の形態によるフラッシュメモリの断面図である。
図1に示すように、シリコン基板1の上に第一ゲート絶縁膜2が形成され、その上に浮遊ゲート3aが形成されている。さらに、その上にシリコン酸化膜4a、シリコン窒化膜5a、シリコン窒化膜6aが積層されている(以下、シリコン酸化膜4a、シリコン窒化膜5a、シリコン酸化膜6aを全体として、「第二ゲート絶縁膜7a」という)。
そして、第二ゲート絶縁膜7aの上に、制御ゲート8a、金属膜9aが形成されている(以下、浮遊ゲート3a、第二ゲート絶縁膜7a、制御ゲート8aおよび金属膜9aを全体として「ゲート電極A」という)。すなわち、シリコン基板1の上に、ゲート電極Aが形成されている。さらに、ゲート電極Aの上にはシリコン窒化膜10aが形成されている。このように、フラッシュメモリのゲート電極は、第二ゲート絶縁膜7aを挟んだ二重ゲート構造となっている。
図1は、本発明の実施の形態によるフラッシュメモリの断面図である。
図1に示すように、シリコン基板1の上に第一ゲート絶縁膜2が形成され、その上に浮遊ゲート3aが形成されている。さらに、その上にシリコン酸化膜4a、シリコン窒化膜5a、シリコン窒化膜6aが積層されている(以下、シリコン酸化膜4a、シリコン窒化膜5a、シリコン酸化膜6aを全体として、「第二ゲート絶縁膜7a」という)。
そして、第二ゲート絶縁膜7aの上に、制御ゲート8a、金属膜9aが形成されている(以下、浮遊ゲート3a、第二ゲート絶縁膜7a、制御ゲート8aおよび金属膜9aを全体として「ゲート電極A」という)。すなわち、シリコン基板1の上に、ゲート電極Aが形成されている。さらに、ゲート電極Aの上にはシリコン窒化膜10aが形成されている。このように、フラッシュメモリのゲート電極は、第二ゲート絶縁膜7aを挟んだ二重ゲート構造となっている。
また、浮遊ゲート3a、第二ゲート絶縁膜7a、制御ゲート8aの側面にはシリコン酸化膜11が形成されている。さらに、シリコン基板1の表面に拡散層12が形成されている。
ゲート電極Aの側面には側壁シリコン窒化膜13aが形成され、さらにその側面にサイドウォールBが形成されている。そして、サイドウォールBは、ゲート電極Aに近い順に第一シリコン酸化膜14、第一シリコン窒化膜15、第二シリコン酸化膜16、第二シリコン窒化膜17aを積層した構造となっている。
なお、本実施の形態の説明では、側壁シリコン窒化膜13aの側面に形成された第一シリコン酸化膜14、第一シリコン窒化膜15、第二シリコン酸化膜16、第二シリコン窒化膜17aの四層構造をサイドウォールBと称して説明している。しかし、側壁シリコン窒化膜13aとサイドウォールBとを合わせた五層構造をサイドウォールと称しても良い。ここでは、そのような名称の付け方をしていないだけである。
ゲート電極Aの側面には側壁シリコン窒化膜13aが形成され、さらにその側面にサイドウォールBが形成されている。そして、サイドウォールBは、ゲート電極Aに近い順に第一シリコン酸化膜14、第一シリコン窒化膜15、第二シリコン酸化膜16、第二シリコン窒化膜17aを積層した構造となっている。
なお、本実施の形態の説明では、側壁シリコン窒化膜13aの側面に形成された第一シリコン酸化膜14、第一シリコン窒化膜15、第二シリコン酸化膜16、第二シリコン窒化膜17aの四層構造をサイドウォールBと称して説明している。しかし、側壁シリコン窒化膜13aとサイドウォールBとを合わせた五層構造をサイドウォールと称しても良い。ここでは、そのような名称の付け方をしていないだけである。
次に、上記半導体装置の製造方法について説明する。
図2〜図12は、本実施の形態による半導体装置の製造方法を説明するための工程断面図である。
まず、図2に示すように、シリコン基板1上に第一ゲート絶縁膜2を形成する。例えば、酸素を含む雰囲気中で急速熱処理によりシリコン基板1を熱酸化し、5nm程度の膜厚でシリコン酸化膜を形成する。
図2〜図12は、本実施の形態による半導体装置の製造方法を説明するための工程断面図である。
まず、図2に示すように、シリコン基板1上に第一ゲート絶縁膜2を形成する。例えば、酸素を含む雰囲気中で急速熱処理によりシリコン基板1を熱酸化し、5nm程度の膜厚でシリコン酸化膜を形成する。
次に、ゲート絶縁膜2の上に、最終的に浮遊ゲートとなる多結晶シリコン膜3を化学気相成長(Chemical Vapor Deposition;以下、「CVD」という)法により50nm程度の膜厚で形成する。
さらに、多結晶シリコン膜3の上に、最終的に第二ゲート絶縁膜7a(図1参照)となる第二ゲート絶縁膜7として、シリコン酸化膜4、シリコン窒化膜5、およびシリコン酸化膜6を順次形成する。
例えば、多結晶シリコン膜3の表面を酸素雰囲気中で急速熱処理して3nm程度のシリコン酸化膜4を形成する。次にシリコン酸化膜4の表面を窒化処理して5nm程度のシリコン窒化膜5を形成する。そして、シリコン窒化膜5の表面を酸素雰囲気中で急速熱処理して3nm程度のシリコン窒化膜6を形成する。
さらに、多結晶シリコン膜3の上に、最終的に第二ゲート絶縁膜7a(図1参照)となる第二ゲート絶縁膜7として、シリコン酸化膜4、シリコン窒化膜5、およびシリコン酸化膜6を順次形成する。
例えば、多結晶シリコン膜3の表面を酸素雰囲気中で急速熱処理して3nm程度のシリコン酸化膜4を形成する。次にシリコン酸化膜4の表面を窒化処理して5nm程度のシリコン窒化膜5を形成する。そして、シリコン窒化膜5の表面を酸素雰囲気中で急速熱処理して3nm程度のシリコン窒化膜6を形成する。
次に、第二ゲート絶縁膜7の上に、最終的に制御ゲートとなる多結晶シリコン膜8を減圧CVD法により50nm程度の膜厚で形成する。さらに、制御ゲートの抵抗を低くするため、多結晶シリコン膜8の上に、タングステンなどからなる金属膜9を50nm程度の膜厚で形成する。
さらに、金属膜9の上に、シリコン窒化膜10をプラズマCVD法により100nm程度の膜厚で形成する。
さらに、金属膜9の上に、シリコン窒化膜10をプラズマCVD法により100nm程度の膜厚で形成する。
次に、図2に示したシリコン窒化膜10の上に、リソグラフィによりレジストパターン(図示しない)を形成する。次に、これをマスクとして、図2に示したシリコン窒化膜10、金属膜9、多結晶シリコン膜8、第二ゲート絶縁膜7、多結晶シリコン膜3を順次エッチングして、図3に示すようにシリコン窒化膜10a、金属膜9a、制御ゲート8a、第二ゲート絶縁膜7a、および浮遊ゲート3aを形成する。これにより、シリコン基板1の上に、ゲート電極Aを形成する。
次に、図4に示すように、制御ゲート8a、第二ゲート絶縁膜7a、浮遊ゲート3aの側面を酸化してシリコン酸化膜11を形成することにより、ゲート端にバーズビークを入れ、電界を緩和することができる。このとき、上記のエッチングにより減少したシリコン基板1上のシリコン酸化膜の膜厚を回復できる。
さらに、シリコン窒化膜10aをマスクとしてイオン注入を行い、熱処理を行ってシリコン基板1の表面に拡散層12を形成する。
さらに、シリコン窒化膜10aをマスクとしてイオン注入を行い、熱処理を行ってシリコン基板1の表面に拡散層12を形成する。
次に、図5に示すように、シリコン基板1の上に、全面にシリコン窒化膜13を形成する。例えば、減圧CVD法により50nm程度の膜厚で形成する。さらに、図6に示すように、シリコン窒化膜13(図5参照)を全面エッチバックして、シリコン窒化膜10aおよびゲート電極Aの側面に、側壁シリコン窒化膜13aを形成する。
次に、図7に示すように、第一シリコン酸化膜14を、シリコン窒化膜10aの表面および側壁シリコン窒化膜13aの側面を酸化することにより形成する。
例えば、In Situ Steam Generation(以下、「ISSG」という)法により、シリコン窒化膜10aの表面および側壁シリコン窒化膜13aの側面を酸化して、これらの膜の表面に第一シリコン酸化膜14を10〜20nm程度の膜厚で形成する。
例えば、In Situ Steam Generation(以下、「ISSG」という)法により、シリコン窒化膜10aの表面および側壁シリコン窒化膜13aの側面を酸化して、これらの膜の表面に第一シリコン酸化膜14を10〜20nm程度の膜厚で形成する。
ここで、ゲート電極Aの側面に側壁シリコン窒化膜13aを形成した後に、第一シリコン酸化膜14を形成するようにしたので、金属膜9aの側面が酸化されるのを防ぐことができる。従って、ゲート電極の抵抗の上昇を抑えることができる。
さらに、図8に示すように、第一シリコン酸化膜14の側面に、第一シリコン窒化膜15、第二シリコン酸化膜16、および第二シリコン窒化膜17を順次形成する。
例えば、第一シリコン窒化膜15および第二シリコン窒化膜17は、減圧CVD法により10〜20nm程度の膜厚で形成する。第二シリコン酸化膜16はTEOS(Tetraechyl Ortho Silicate)を用いた減圧CVD法により10〜20nmの膜厚で形成する。
例えば、第一シリコン窒化膜15および第二シリコン窒化膜17は、減圧CVD法により10〜20nm程度の膜厚で形成する。第二シリコン酸化膜16はTEOS(Tetraechyl Ortho Silicate)を用いた減圧CVD法により10〜20nmの膜厚で形成する。
次に、図8に示した第二シリコン窒化膜17を全面エッチバックして、図9に示すように、第二シリコン酸化膜16の側面に、第二シリコン窒化膜17aを形成する。このようにして、側壁シリコン窒化膜13aの側面に、第一シリコン酸化膜14、第一シリコン窒化膜15、第二シリコン酸化膜16、および第二シリコン窒化膜17を順次形成する。
その後、側壁シリコン窒化膜13aの側面に第一シリコン酸化膜14、第一シリコン窒化膜15、第二シリコン酸化膜16、および第二シリコン窒化膜17aからなるサイドウォールBが形成される。
次に、図10に示すように、全面に層間絶縁膜18を常圧CVD法などにより500〜1000nm程度の膜厚で形成する。さらに、リソグラフィにより層間絶縁膜18の上に、レジストパターン19を形成する。
その後、側壁シリコン窒化膜13aの側面に第一シリコン酸化膜14、第一シリコン窒化膜15、第二シリコン酸化膜16、および第二シリコン窒化膜17aからなるサイドウォールBが形成される。
次に、図10に示すように、全面に層間絶縁膜18を常圧CVD法などにより500〜1000nm程度の膜厚で形成する。さらに、リソグラフィにより層間絶縁膜18の上に、レジストパターン19を形成する。
次に、図10に示したレジストパターン19をマスクとして層間絶縁膜18をエッチングして、図11に示すように、コンタクトホール20をSelf Aligned Contact(以下、「SAC」という)方式により形成する。これにより、コンタクトホール20は隣接するサイドウォールBの間に自己整合的に形成される。
このとき、コンタクトホール20の側面に、第二シリコン窒化膜17aが残っているので、第二シリコン酸化膜16が膜減りするのを減少させるとともに、ゲート電極Aと後に形成するソース電極(又はドレイン電極)間のサイドウォールBを介した耐圧を向上させることができる。
次に、図示しないが、コンタクトホール20(図11参照)の内側に下層Ti/TiN膜(Ti膜およびTiN膜の積層膜)を形成し、さらにその内側を埋め込むように、タングステンなどからなる下層金属膜を形成する。さらに、図11に示した層間絶縁膜18aをストッパーにして、化学機械研磨(Chemical Mechanical Polishing;以下、「CMP」という)により、下層Ti/TiN膜および下層金属膜をエッチバックして、ソース電極(又はドレイン電極)を形成する。さらに、上層層間絶縁膜を形成する。
次に、上層層間絶縁膜の上にリソグラフィによりレジストパターンを形成して、これをマスクとして上層層間絶縁膜をエッチングし、コンタクトホールを形成する。さらに、このコンタクトホールの内側に上層Ti/TiN膜を形成し、さらにその内側を埋め込むように、タングステンなどからなる上層金属膜を形成する。次に、上層層間絶縁膜をストッパーにして、CMPにより、上層Ti/TiN膜および上層金属膜をエッチバックして、ビアを形成する。
さらに、上層層間絶縁膜およびビアの上にTi膜を形成し、その上にアルミニウムおよび銅からなる合金膜を積層した金属積層膜を成膜する。そして、金属積層膜の上にリソグラフィによりレジストパターンを形成し、これをマスクとして金属積層膜をエッチングして、金属配線を形成する。
これにより、図12に示すように、隣接するゲート電極Aの間に下層Ti/TiN膜21および下層金属膜22からなるソース電極(又はドレイン電極)23aを形成する。また、上層層間絶縁膜24の中で、ソース電極(又はドレイン電極)23aの上に、上層Ti/TiN膜25および上層金属膜26を埋め込んだビア27を形成する。さらに、上層層間絶縁膜24およびビア27の上に、Ti膜28および合金膜29からなる金属配線30を形成する。
次に、上層層間絶縁膜の上にリソグラフィによりレジストパターンを形成して、これをマスクとして上層層間絶縁膜をエッチングし、コンタクトホールを形成する。さらに、このコンタクトホールの内側に上層Ti/TiN膜を形成し、さらにその内側を埋め込むように、タングステンなどからなる上層金属膜を形成する。次に、上層層間絶縁膜をストッパーにして、CMPにより、上層Ti/TiN膜および上層金属膜をエッチバックして、ビアを形成する。
さらに、上層層間絶縁膜およびビアの上にTi膜を形成し、その上にアルミニウムおよび銅からなる合金膜を積層した金属積層膜を成膜する。そして、金属積層膜の上にリソグラフィによりレジストパターンを形成し、これをマスクとして金属積層膜をエッチングして、金属配線を形成する。
これにより、図12に示すように、隣接するゲート電極Aの間に下層Ti/TiN膜21および下層金属膜22からなるソース電極(又はドレイン電極)23aを形成する。また、上層層間絶縁膜24の中で、ソース電極(又はドレイン電極)23aの上に、上層Ti/TiN膜25および上層金属膜26を埋め込んだビア27を形成する。さらに、上層層間絶縁膜24およびビア27の上に、Ti膜28および合金膜29からなる金属配線30を形成する。
以上説明したように、本実施の形態による半導体装置の製造方法は、シリコン基板1上にゲート電極Aを形成して、その側面に側壁シリコン窒化膜13aを形成するようにした。さらに、側壁シリコン窒化膜13aの側面に、第一シリコン酸化膜14、第一シリコン窒化膜15、第二シリコン酸化膜16、第二シリコン窒化膜17を順次形成し、サイドウォールBを形成するようにした。
このとき、第一シリコン酸化膜14をシリコン窒化膜10aの表面および側壁シリコン窒化膜13aの側面を酸化することにより形成するようにした。
このとき、第一シリコン酸化膜14をシリコン窒化膜10aの表面および側壁シリコン窒化膜13aの側面を酸化することにより形成するようにした。
このように形成することにより、シリコン基板1と、シリコン基板1の上に形成されたゲート電極Aと、その側面に形成された側壁シリコン窒化膜13aと、さらにその側面にサイドウォールBが形成され、サイドウォールBは、ゲート電極Aに近い順に第一シリコン酸化膜14、第一シリコン窒化膜15a、第二シリコン窒化膜16a、第二シリコン窒化膜17aを積層した構造となる。
このような構造とすることにより、図11で示したサイドウォールBの第二シリコン酸化膜16aが、コンタクトホール20の形成において膜減りするのを減少させるとともに、ゲート電極Aとソース電極(又はドレイン電極)23a間のサイドウォールBを介した耐圧を向上させることができる。
また、サイドウォールBを形成する前に、ゲート電極Aの側面に側壁シリコン窒化膜13aを形成するようにしたので、金属膜9aの酸化を防止して、ゲート電極Aの抵抗上昇を抑えることができる。
また、サイドウォールBを形成する前に、ゲート電極Aの側面に側壁シリコン窒化膜13aを形成するようにしたので、金属膜9aの酸化を防止して、ゲート電極Aの抵抗上昇を抑えることができる。
なお、本実施の形態においては、ゲート電極Aが、第二ゲート絶縁膜7aを挟んで浮遊ゲート3a(シリコン膜)、制御ゲート8a(シリコン膜)、および金属膜9aを積層した構造である例を示した。しかし、DRAM(Dynamic Random Access Memory)等のゲート電極のように、ゲート電極Aが絶縁膜を挟まない構造であっても良い。すなわち、絶縁膜を挟まないシリコン膜のみからなる構造であっても良い。
次に、本実施の形態の変形例について説明する。
図13〜図15は、本実施の形態の変形例による半導体装置の製造方法を説明するためのフラッシュメモリの断面図である。
まず、シリコン基板1上に第一ゲート絶縁膜2を形成する工程(図2)から、側壁シリコン窒化膜13aを形成するまでの工程(図6)までの工程を上記実施の形態と同様に行う。
図13〜図15は、本実施の形態の変形例による半導体装置の製造方法を説明するためのフラッシュメモリの断面図である。
まず、シリコン基板1上に第一ゲート絶縁膜2を形成する工程(図2)から、側壁シリコン窒化膜13aを形成するまでの工程(図6)までの工程を上記実施の形態と同様に行う。
次に、図13に示すように、シリコン酸化膜10aおよび側壁シリコン窒化膜13aの表面に、第一シリコン酸化膜14をCVD法により300〜500℃程度の温度、好ましくは300〜400℃の温度で形成する。
例えば、TEOSを用いた減圧CVD法により、300℃〜500℃の温度で形成する。または、トリエトキシシラン(Triethoxysilane)を用いた減圧CVD法により、300℃〜400℃の温度で形成する。
例えば、TEOSを用いた減圧CVD法により、300℃〜500℃の温度で形成する。または、トリエトキシシラン(Triethoxysilane)を用いた減圧CVD法により、300℃〜400℃の温度で形成する。
トリエトキシシランは、モノシラン(SiH4)のように、反応性の大きいSi−H結合を有するため、TEOSを用いた場合よりも低温で形成することができる。これにより、トランジスタの特性劣化を防ぐことができる。
さらに、図14に示すように、第一シリコン酸化膜14の上に、上記実施の形態と同様にして第一シリコン窒化膜15、第二シリコン酸化膜16、第二シリコン窒化膜17を形成する。そして、図14に示した第二シリコン窒化膜17を全面エッチバックして、図15に示すように、第二シリコン酸化膜16の側面に第二シリコン窒化膜17aを形成する。
これにより、側壁シリコン窒化膜13aの側面に、第一シリコン酸化膜14、第一シリコン窒化膜15、第二シリコン酸化膜16、および第二シリコン窒化膜17aからなるサイドウォールBを形成する。
さらに、図14に示すように、第一シリコン酸化膜14の上に、上記実施の形態と同様にして第一シリコン窒化膜15、第二シリコン酸化膜16、第二シリコン窒化膜17を形成する。そして、図14に示した第二シリコン窒化膜17を全面エッチバックして、図15に示すように、第二シリコン酸化膜16の側面に第二シリコン窒化膜17aを形成する。
これにより、側壁シリコン窒化膜13aの側面に、第一シリコン酸化膜14、第一シリコン窒化膜15、第二シリコン酸化膜16、および第二シリコン窒化膜17aからなるサイドウォールBを形成する。
この後、詳細な説明は省略するが、全面に層間絶縁膜18を形成してソース電極(又はドレイン電極)23aを形成するまでの工程を上記実施の形態と同様に行う。
以上説明したように、本変形例においては第一シリコン酸化膜14を、CVD法により300℃〜500℃の温度で形成するようにした。これにより、第一シリコン酸化膜14をISSGよりも低温で形成することができるので、拡散層12に含まれる不純物が拡散することを防ぐことができる。従って、上記実施の形態の効果に加えて、トランジスタの実効ゲート長が短くなるのを抑制することができる。
以上説明したように、本変形例においては第一シリコン酸化膜14を、CVD法により300℃〜500℃の温度で形成するようにした。これにより、第一シリコン酸化膜14をISSGよりも低温で形成することができるので、拡散層12に含まれる不純物が拡散することを防ぐことができる。従って、上記実施の形態の効果に加えて、トランジスタの実効ゲート長が短くなるのを抑制することができる。
実施の形態2.
本実施の形態においては、実施の形態1との相違点を中心に説明し、実施の形態1と同様の構成については説明を省略する。
本実施の形態においては、実施の形態1との相違点を中心に説明し、実施の形態1と同様の構成については説明を省略する。
図16は、本実施の形態によるフラッシュメモリの断面図である。
図16において、シリコン基板1の上に、浮遊ゲート3a(シリコン膜)、制御ゲート8a(シリコン膜)および金属膜9aを積層して、シリコン膜および金属膜を含むゲート電極Aが形成されている。そして金属膜9aの側面に接触するように、ゲート電極Aの側面にサイドウォールBが形成され、このサイドウォールBは、ゲート電極Aに近い順に第一シリコン酸化膜14、第一シリコン窒化膜15、第二シリコン酸化膜16、第二シリコン窒化膜17aを積層した構造となっている。
図16において、シリコン基板1の上に、浮遊ゲート3a(シリコン膜)、制御ゲート8a(シリコン膜)および金属膜9aを積層して、シリコン膜および金属膜を含むゲート電極Aが形成されている。そして金属膜9aの側面に接触するように、ゲート電極Aの側面にサイドウォールBが形成され、このサイドウォールBは、ゲート電極Aに近い順に第一シリコン酸化膜14、第一シリコン窒化膜15、第二シリコン酸化膜16、第二シリコン窒化膜17aを積層した構造となっている。
実施の形態1においては、第一シリコン酸化膜14は側壁シリコン窒化膜13aの側面に形成されていたが、本実施の形態では、第一シリコン窒化膜14が金属膜9aの側面に接触するように形成されている。
次に、上記半導体装置の製造方法について説明する。
図17〜図19は、本実施の形態による半導体装置の製造方法を説明するための工程断面図である。
図17〜図19は、本実施の形態による半導体装置の製造方法を説明するための工程断面図である。
まず、シリコン基板1上に第一ゲート絶縁膜2を形成する工程(図2)から、拡散層12を形成するまでの工程(図4)を、実施の形態1と同様に行う。
次に、図17に示すように、金属膜9aの側面に接触するように、ゲート電極Aの側面に第一シリコン酸化膜14を形成する。第一シリコン酸化膜14は、実施の形態1の変形例と同様にして、CVD法により300〜500℃程度の温度、好ましくは300〜400℃の温度で形成する。このように形成することにより、第一シリコン酸化膜14は金属膜9aの側面と接触するように形成しても、金属膜9aが酸化するのを抑制することができる。
これにより、金属膜9aが酸化することを防ぎ、且つ、実施の形態1で形成した側壁シリコン窒化膜13aを形成する工程を省略することができる。
次に、図17に示すように、金属膜9aの側面に接触するように、ゲート電極Aの側面に第一シリコン酸化膜14を形成する。第一シリコン酸化膜14は、実施の形態1の変形例と同様にして、CVD法により300〜500℃程度の温度、好ましくは300〜400℃の温度で形成する。このように形成することにより、第一シリコン酸化膜14は金属膜9aの側面と接触するように形成しても、金属膜9aが酸化するのを抑制することができる。
これにより、金属膜9aが酸化することを防ぎ、且つ、実施の形態1で形成した側壁シリコン窒化膜13aを形成する工程を省略することができる。
次に、図18に示すように、実施の形態1と同様にして第一シリコン酸化膜14の側面に、第一シリコン窒化膜15、第二シリコン酸化膜16、第二シリコン窒化膜17を形成する。そして、図18に示した第二シリコン窒化膜17を全面エッチバックして、図19に示すように、第二シリコン窒化膜17aを形成する。
この後、図示しないが、全面に層間絶縁膜を形成してソース/ドレイン電極を形成するまでの工程を、実施の形態1と同様に行う。
以上説明したように、本実施の形態による半導体装置の製造方法は、シリコン基板1上に浮遊ゲート3a(シリコン膜)、制御ゲート8a(シリコン膜)および金属膜9aを積層して、シリコン膜および金属膜を含むゲート電極Aを形成して、金属膜9aの側面に接触するように、ゲート電極Aの側面に第一シリコン酸化膜14を形成し、さらにその側面に第一シリコン窒化膜15、第二シリコン酸化膜16、第二シリコン窒化膜17を順次形成するようにした。
このとき、第一シリコン酸化膜14を、CVD法により300℃〜500℃の温度で形成するようにした。
このとき、第一シリコン酸化膜14を、CVD法により300℃〜500℃の温度で形成するようにした。
このように形成することにより、シリコン基板1と、シリコン基板1の上に形成された浮遊ゲート3a(シリコン膜)、制御ゲート8a(シリコン膜)、および金属膜9aを積層して、シリコン膜および金属膜を含むゲート電極Aと、該金属膜の側面に接触するようにゲート電極Aの側面にサイドウォールBが形成される。このサイドウォールBは、ゲート電極Aに近い順に第一シリコン酸化膜14、第一シリコン窒化膜15、第二シリコン酸化膜16、第二シリコン窒化膜17aを積層した構造となる。
このようにすることにより、第一シリコン酸化膜14の形成において、金属膜9aが酸化することを防ぎ、且つ、実施の形態1で形成した側壁シリコン窒化膜13aを形成する工程を省略することができる。また、これにより隣接するゲート電極Aの間隔が大きくなるので、SACにより形成されるコンタクトホールのサイズが大きくなり、コンタクト抵抗を低減させることができる。
従って、実施の形態1で得られる効果に加えて、側壁シリコン窒化膜13aを形成する工程を省略することができるとともに、コンタクト抵抗を低減させることができる。
従って、実施の形態1で得られる効果に加えて、側壁シリコン窒化膜13aを形成する工程を省略することができるとともに、コンタクト抵抗を低減させることができる。
なお、本実施の形態においても、ゲート電極Aが、第二ゲート絶縁膜7aを挟んで浮遊ゲート3a(シリコン膜)、制御ゲート8a(シリコン膜)、および金属膜9aを積層した構造である例を示した。しかし、DRAM等のゲート電極のように、ゲート電極Aが絶縁膜を挟まない構造であっても良い。すなわち、絶縁膜を挟まないシリコン膜のみからなる構造であっても良い。
実施の形態3.
本実施の形態においても、実施の形態1との相違点を中心に説明し、実施の形態1と同様の構成については説明を省略する。
本実施の形態においても、実施の形態1との相違点を中心に説明し、実施の形態1と同様の構成については説明を省略する。
図20は、本実施の形態によるフラッシュメモリの断面図である。
図20において、シリコン基板1の上に、浮遊ゲート3a(シリコン膜)、制御ゲート8a(シリコン膜)および金属膜9aを積層して、シリコン膜および金属膜を含むゲート電極Aが形成され、その側面で、少なくとも金属膜9aの側面を覆うように側壁シリコン窒化膜13bが形成されている。
図20において、シリコン基板1の上に、浮遊ゲート3a(シリコン膜)、制御ゲート8a(シリコン膜)および金属膜9aを積層して、シリコン膜および金属膜を含むゲート電極Aが形成され、その側面で、少なくとも金属膜9aの側面を覆うように側壁シリコン窒化膜13bが形成されている。
そして、ゲート電極A、および側壁シリコン窒化膜13bの側面を覆うようにサイドウォールBが形成され、このサイドウォールBは、ゲート電極Aに近い順に第一シリコン酸化膜14、第一シリコン窒化膜15、第二シリコン酸化膜16、第二シリコン窒化膜17aを積層した構造となっている。
次に、上記半導体装置の製造方法について説明する。
図21〜図27は、本実施の形態による半導体装置の製造方法を説明するための工程断面図である。
図21〜図27は、本実施の形態による半導体装置の製造方法を説明するための工程断面図である。
まず、シリコン基板1上に第一ゲート絶縁膜2を形成する工程から、シリコン窒化膜10を形成するまでの工程(図2)を、実施の形態1と同様に行う。
次に、図2に示したシリコン窒化膜10の上にリソグラフィによりレジストパターン(不図示)を形成し、図21に示すように、該レジストパターンをマスクとしてシリコン窒化膜10および金属膜9(図2参照)をエッチングする。さらに、多結晶シリコン膜8(図2参照)を所定膜厚エッチングして、多結晶シリコン膜8bを形成するとともに、溝31を形成する。例えば、多結晶シリコン膜8の膜厚の半分をエッチングして、シリコン窒化膜10aおよび金属膜9aを形成し、底面に多結晶シリコン膜8bが露出した溝31を形成する。
次に、図2に示したシリコン窒化膜10の上にリソグラフィによりレジストパターン(不図示)を形成し、図21に示すように、該レジストパターンをマスクとしてシリコン窒化膜10および金属膜9(図2参照)をエッチングする。さらに、多結晶シリコン膜8(図2参照)を所定膜厚エッチングして、多結晶シリコン膜8bを形成するとともに、溝31を形成する。例えば、多結晶シリコン膜8の膜厚の半分をエッチングして、シリコン窒化膜10aおよび金属膜9aを形成し、底面に多結晶シリコン膜8bが露出した溝31を形成する。
次に、図22に示すように、シリコン窒化膜13を溝31の内面を埋め込むように形成する。さらに、図23に示すように、シリコン窒化膜13(図22参照)を全面エッチバックして、溝31の側面に側壁シリコン窒化膜13bを形成する。
次に、図24に示すように、シリコン窒化膜10aおよび側壁シリコン窒化膜13bをマスクとして、図23に示した多結晶シリコン膜8b、第二ゲート絶縁膜7、多結晶シリコン膜3をエッチングして、シリコン基板1上に、浮遊ゲート3a(シリコン膜)、制御ゲート8c(シリコン膜)、および金属膜9aを積層して、シリコン膜および金属膜を含むゲート電極Aを形成する。
このとき、金属膜9aの側面と、制御ゲート8cの膜厚の半分は、側壁シリコン窒化膜13bによって覆われている。このようにして、ゲート電極Aの側面で、少なくとも金属膜9aの側面を覆うように側壁シリコン窒化膜13bを形成する。
このとき、金属膜9aの側面と、制御ゲート8cの膜厚の半分は、側壁シリコン窒化膜13bによって覆われている。このようにして、ゲート電極Aの側面で、少なくとも金属膜9aの側面を覆うように側壁シリコン窒化膜13bを形成する。
次に、図25に示すように、浮遊ゲート3a、第二ゲート絶縁膜7a、および制御ゲート8cの下半分の側面と、側壁シリコン窒化膜13bの側面と、シリコン窒化膜10aの表面を酸化することにより、第一シリコン酸化膜14を形成する。
例えば、実施の形態1で示したISSG法により酸化して、シリコン酸化膜14を形成する。
例えば、実施の形態1で示したISSG法により酸化して、シリコン酸化膜14を形成する。
このとき、実施の形態1の図4で行ったシリコン酸化膜11を形成する工程を省略することができる。
これにより、工程の簡略化を図ることができる。
さらに、シリコン窒化膜10aをマスクとしてイオン注入を行い、熱処理を行ってシリコン基板1の表面に拡散層12を形成する。
これにより、工程の簡略化を図ることができる。
さらに、シリコン窒化膜10aをマスクとしてイオン注入を行い、熱処理を行ってシリコン基板1の表面に拡散層12を形成する。
次に、図26に示すように、第一シリコン酸化膜14の側面に、第一シリコン窒化膜15、第二シリコン酸化膜16、第二シリコン窒化膜17を形成する。そして、図26に示した第二シリコン窒化膜17を全面エッチバックして、図27に示すように、第二シリコン窒化膜17aを形成する。
この後、図示しないが、全面に層間絶縁膜を形成してソース電極/ドレイン電極を形成するまでの工程を、実施の形態1と同様に行う。
以上説明したように、本実施の形態による半導体装置の製造方法は、シリコン基板1上に浮遊ゲート3a(シリコン膜)、制御ゲート8a(シリコン膜)および金属膜9aを積層して、シリコン膜および金属膜を含むゲート電極Aを形成して、その側面で少なくとも金属膜9aの側面を覆うように側壁シリコン窒化膜13bを形成するようにした。次に、ゲート電極Aおよび側壁シリコン窒化膜13bの側面に、第一シリコン酸化膜14、第一シリコン窒化膜15、第二シリコン酸化膜16、第二シリコン窒化膜17を順次形成するようにした。
このときシリコン酸化膜14を、浮遊ゲート3a、第二ゲート絶縁膜7a、および制御ゲート8cの下半分の側面と、側壁シリコン窒化膜13bの側面と、シリコン窒化膜10aの表面を酸化することにより形成するようにした。
このときシリコン酸化膜14を、浮遊ゲート3a、第二ゲート絶縁膜7a、および制御ゲート8cの下半分の側面と、側壁シリコン窒化膜13bの側面と、シリコン窒化膜10aの表面を酸化することにより形成するようにした。
このように形成することにより、シリコン基板1と、シリコン基板1の上に形成された浮遊ゲート3a(シリコン膜)、制御ゲート8c(シリコン膜)、および金属膜9aを積層して、シリコン膜および金属膜を含むゲート電極Aと、ゲート電極Aの側面で、少なくとも金属膜9aの側面を覆うように形成された側壁シリコン窒化膜13bと、ゲート電極Aおよび側壁シリコン窒化膜13bの側面にサイドウォールBを形成することができる。そして、サイドウォールBは、ゲート電極Aに近い順に第一シリコン酸化膜14、第一シリコン窒化膜15、第二シリコン酸化膜16、第二シリコン窒化膜17aを積層した構造となる。
これにより、実施の形態1で行ったシリコン酸化膜11を形成する工程を省略することができる。従って、実施の形態1の効果に加えて、工程の簡略化を図ることができる。
なお、本実施の形態においても、ゲート電極Aが、第二ゲート絶縁膜7aを挟んで浮遊ゲート3a(シリコン膜)、制御ゲート8a(シリコン膜)、および金属膜9aを積層した構造である例を示した。しかし、DRAM等のゲート電極のように、ゲート電極Aが絶縁膜を挟まない構造であっても良い。すなわち、絶縁膜を挟まないシリコン膜のみからなる構造であっても良い。
なお、本実施の形態においても、ゲート電極Aが、第二ゲート絶縁膜7aを挟んで浮遊ゲート3a(シリコン膜)、制御ゲート8a(シリコン膜)、および金属膜9aを積層した構造である例を示した。しかし、DRAM等のゲート電極のように、ゲート電極Aが絶縁膜を挟まない構造であっても良い。すなわち、絶縁膜を挟まないシリコン膜のみからなる構造であっても良い。
次に、本実施の形態の変形例について説明する。
上記半導体装置の製造方法において、図25に示した第一シリコン酸化膜14の形成において、図28に示すように、シリコン酸化膜10aの表面と、側壁シリコン窒化膜13b、ゲート電極Aの側面に、第一シリコン酸化膜14をCVD法により300〜500℃程度の温度、好ましくは300〜400℃の温度で形成する。
例えば、TEOSを用いた減圧CVD法により、300℃〜500℃の温度で形成する。または、トリエトキシシラン(Triethoxysilane)を用いた減圧CVD法により、300℃〜400℃の温度で形成する。
その他の工程については、上記実施の形態と同様とする。
上記半導体装置の製造方法において、図25に示した第一シリコン酸化膜14の形成において、図28に示すように、シリコン酸化膜10aの表面と、側壁シリコン窒化膜13b、ゲート電極Aの側面に、第一シリコン酸化膜14をCVD法により300〜500℃程度の温度、好ましくは300〜400℃の温度で形成する。
例えば、TEOSを用いた減圧CVD法により、300℃〜500℃の温度で形成する。または、トリエトキシシラン(Triethoxysilane)を用いた減圧CVD法により、300℃〜400℃の温度で形成する。
その他の工程については、上記実施の形態と同様とする。
以上説明したように、本変形例においては第一シリコン酸化膜14を、CVD法により300℃〜500℃の温度で形成するようにした。これにより、第一シリコン酸化膜14をISSGよりも低温で形成することができるので、拡散層に含まれる不純物が拡散することを防ぐことができる。従って、上記実施の形態の効果に加えて、トランジスタの実効ゲート長が短くなるのを抑制することができる。
1 シリコン基板、2 第一ゲート絶縁膜、7 第二ゲート絶縁膜、8 制御ゲート、9 金属膜、11 側壁シリコン酸化膜、13 側壁シリコン窒化膜、14 第一シリコン酸化膜、15 第一シリコン窒化膜、16 第二シリコン酸化膜、17 第二シリコン窒化膜、18 層間絶縁膜、20 コンタクトホール、21 下層Ti/TiN膜、22 下層金属膜、23a ソース電極(又はドレイン電極)、24 上層層間絶縁膜、25 上層Ti/TiN膜、26 上層金属膜、27 ビア、28 Ti膜、29 合金膜、30 金属配線、31 溝、A ゲート電極、B サイドウォール。
Claims (8)
- 基板と、
前記基板の上に形成されたゲート電極と、
前記ゲート電極の側面に形成された側壁シリコン窒化膜と、
前記側壁シリコン窒化膜の側面に形成されたサイドウォールとを含み、
前記サイドウォールは、前記ゲート電極に近い順に第一シリコン酸化膜、第一シリコン窒化膜、第二シリコン酸化膜、第二シリコン窒化膜を積層した構造であることを特徴とする半導体装置。 - 基板と、
前記基板の上にシリコン膜および金属膜を含むゲート電極と、
前記金属膜の側面に接触するように前記ゲート電極の側面に形成されたサイドウォールとを含み、
前記サイドウォールは、前記ゲート電極に近い順に第一シリコン酸化膜、第一シリコン窒化膜、第二シリコン酸化膜、第二シリコン窒化膜を積層した構造であることを特徴とする半導体装置。 - 基板と、
前記基板上にシリコン膜および金属膜を含むゲート電極と、
前記ゲート電極の側面で、少なくとも前記金属膜の側面を覆うように形成された側壁シリコン窒化膜と、
前記ゲート電極および前記側壁シリコン窒化膜の側面に形成されたサイドウォールとを含み、
前記サイドウォールは、前記ゲート電極に近い順に第一シリコン酸化膜、第一シリコン窒化膜、第二シリコン酸化膜、第二シリコン窒化膜を積層した構造であることを特徴とする半導体装置。 - 基板上にゲート電極を形成する工程と、
前記ゲート電極の側面に側壁シリコン窒化膜を形成する工程と、
前記側壁シリコン窒化膜の側面に第一シリコン酸化膜、第一シリコン窒化膜、第二シリコン酸化膜、第二シリコン窒化膜を順次形成する工程とを含み、
前記第一シリコン酸化膜を、前記側壁シリコン窒化膜の側面を酸化することにより形成することを特徴とする半導体装置の製造方法。 - 基板上にゲート電極を形成する工程と、
前記ゲート電極の側面に側壁シリコン窒化膜を形成する工程と、
前記側壁シリコン窒化膜の側面に第一シリコン酸化膜、第一シリコン窒化膜、第二シリコン酸化膜、第二シリコン窒化膜を順次形成する工程とを含み、
前記第一シリコン酸化膜を、化学気相成長法により300℃〜500℃の温度で形成することを特徴とする半導体装置の製造方法。 - 基板上にシリコン膜および金属膜を含むゲート電極を形成する工程と、
前記金属膜の側面に接触するように、前記ゲート電極の側面に第一シリコン酸化膜を形成する工程と、
前記第一シリコン酸化膜の側面に第一シリコン窒化膜、第二シリコン酸化膜、第二シリコン窒化膜を順次形成する工程とを含み、
前記第一シリコン酸化膜を、化学気相成長法により300℃〜500℃の温度で形成することを特徴とする半導体装置の製造方法。 - 基板上にシリコン膜および金属膜を含むゲート電極を形成する工程と、
前記ゲート電極の側面で、少なくとも前記金属膜の側面を覆うように側壁シリコン窒化膜を形成する工程と、
前記側壁シリコン窒化膜の側面に、第一シリコン酸化膜、第一シリコン窒化膜、第二シリコン酸化膜、第二シリコン窒化膜を形成する工程とを含み、
前記第一シリコン酸化膜を、前記側壁シリコン窒化膜の側面を酸化することにより形成することを特徴とする半導体装置の製造方法。 - 基板上にシリコン膜および金属膜を含むゲート電極を形成する工程と、
前記ゲート電極の側面で、少なくとも前記金属膜の側面を覆うように側壁シリコン窒化膜を形成する工程と、
前記側壁シリコン窒化膜の側面に、第一シリコン酸化膜、第一シリコン窒化膜、第二シリコン酸化膜、第二シリコン窒化膜を形成する工程とを含み、
前記第一シリコン酸化膜を、化学気相成長法により300℃〜500℃の温度で形成することを特徴とする半導体装置の製造方法。
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2004
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Cited By (5)
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---|---|---|---|---|
US10896967B2 (en) | 2018-09-13 | 2021-01-19 | Samsung Electronics Co., Ltd. | Integrated circuit device including gate spacer structure |
JP2020141131A (ja) * | 2019-02-26 | 2020-09-03 | 華邦電子股▲ふん▼有限公司Winbond Electronics Corp. | 半導体装置及びその製造方法 |
US11257833B2 (en) | 2019-02-26 | 2022-02-22 | Winbond Electronics Corp. | Memory device and manufacturing method thereof |
CN111696989A (zh) * | 2019-03-15 | 2020-09-22 | 华邦电子股份有限公司 | 存储元件及其制造方法 |
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