JP2002170940A5 - - Google Patents
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【特許請求の範囲】
【請求項1】 ソース領域、ドレイン領域、ゲート電極を含むメモリセル選択用のMISFETと、第1金属からなる第1電極と、誘電体膜と、第2金属からなる第2電極とによって構成される容量素子が半導体基板の主面上に形成され、前記MISFETのソース領域またはドレイン領域のいずれかと前記容量素子の第1電極とが、前記MISFETの上部の第1絶縁膜に形成された第1接続孔の内部のシリコンプラグを介して電気的に接続された半導体集積回路装置であって、
前記シリコンプラグの表面に第1金属シリサイド層が形成され、前記第1金属シリサイド層の表面に金属シリコンナイトライド層または金属シリコンオキシナイトライド層の少なくとも一方が形成されており、前記第1電極は、第1金属膜と第2金属シリサイド膜と第2金属膜とから形成されていることを特徴とする半導体集積回路装置。
【請求項2】 ソース領域、ドレイン領域、ゲート電極を含むメモリセル選択用のMISFETと、第1金属からなる第1電極と、誘電体膜と、第2金属からなる第2電極とによって構成される容量素子が半導体基板の主面上に形成され、前記MISFETのソース領域またはドレイン領域のいずれかと前記容量素子の第1電極とが、前記MISFETの上部の第2絶縁膜に形成された第2接続孔の内部のシリコンプラグと、前記第2絶縁膜の上部の第1絶縁膜に形成された第1接続孔の内部の金属プラグとを介して電気的に接続された半導体集積回路装置であって、
前記シリコンプラグの表面に金属シリサイド層が形成され、前記金属シリサイド層の表面に金属シリコンナイトライド層または金属シリコンオキシナイトライド層の少なくとも一方が形成されており、前記第1電極は、第1金属膜と酸化物吸収層と第2金属膜とから形成されていることを特徴とする半導体集積回路装置。
【請求項3】 請求項1または2記載の半導体集積回路装置において、前記容量素子の第1電極は、前記第1絶縁膜の上部の第3絶縁膜に形成された溝の内部に形成されていることを特徴とする半導体集積回路装置。
【請求項4】 請求項1または2記載の半導体集積回路装置において、前記容量素子の第1電極は、前記第1接続孔の上部に形成された柱状体からなることを特徴とする半導体集積回路装置。
【請求項5】 請求項2記載の半導体集積回路装置において、前記第1接続孔の内部の前記金属プラグは、Ru、PtまたはIrを主成分として含むことを特徴とする半導体集積回路装置。
【請求項6】 請求項1〜5のいずれか1項に記載の半導体集積回路装置において、前記第1電極を構成する前記第1金属は、Ruを主成分として含むことを特徴とする半導体集積回路装置。
【請求項7】 請求項1〜5のいずれか1項に記載の半導体集積回路装置において、前記第1電極を構成する前記第1金属は、PtまたはIrを主成分として含むことを特徴とする半導体集積回路装置。
【請求項8】 請求項1〜7のいずれか1項に記載の半導体集積回路装置において、前記シリコンプラグの表面に形成された前記金属シリサイド層は、Ruシリサイド、Ptシリサイド、TiシリサイドまたはCoシリサイドからなることを特徴とする半導体集積回路装置。
【請求項9】 請求項1〜8のいずれか1項に記載の半導体集積回路装置において、前記金属シリサイド層の表面に形成された前記金属シリコンナイトライド層は、Ruシリコンナイトライド、Ptシリコンナイトライド、TiシリコンナイトライドまたはCoシリコンナイトライドからなり、前記金属シリコンオキシナイトライド層は、それらの酸化物からなることを特徴とする半導体集積回路装置。
【請求項10】 請求項1〜9のいずれか1項に記載の半導体集積回路装置において、前記第2電極を構成する前記第2金属は、W、Ru、Pt、Ir、TiNまたはそれらの積層体であることを特徴とする半導体集積回路装置。
【請求項11】 請求項2〜9のいずれか1項に記載の半導体集積回路装置において、前記酸化物吸収層は、Wシリサイド、Tiシリサイド、Ruシリサイド、Coシリサイド、AlまたはTaNからなることを特徴とする半導体集積回路装置。
【請求項12】 請求項1〜11のいずれか1項に記載の半導体集積回路装置において、前記誘電体膜は、酸化タンタルを主成分として含むことを特徴とする半導体集積回路装置。
【請求項13】 請求項1〜11のいずれか1項に記載の半導体集積回路装置において、前記誘電体膜は、酸化チタン、チタン酸バリウム、チタン酸ストロンチウム、チタン酸バリウムストロンチウムまたはチタン酸鉛のいずれかを主成分として含むことを特徴とする半導体集積回路装置。
【請求項14】 ソース領域、ドレイン領域、ゲート電極を含むメモリセル選択用のMISFETが半導体基板の主面上に形成され、前記MISFETのソース領域またはドレイン領域のいずれかが、前記MISFETの上部の第1絶縁膜に形成された接続孔の内部のシリコンプラグに電気的に接続され、前記シリコンプラグ上の層間絶縁膜内に形成された溝内に前記シリコンプラグに電気的に接続された容量の下部電極が形成され前記下部電極上に容量絶縁膜が形成され前記容量絶縁膜上に上部電極が形成された半導体集積回路装置であって、
前記下部電極は、前記溝内の底面および側面に形成されており、前記下部電極と前記溝の底面および側面との間にシリサイド層が形成されていることを特徴とする半導体集積回路装置。
【請求項15】 半導体基板の主面上に形成された絶縁膜に溝が形成され、前記溝の内部に第1金属からなる第1電極と、誘電体膜と、第2金属からなる第2電極とを積層して構成される容量素子が形成された半導体集積回路装置であって、
前記絶縁膜からなる溝の内壁と前記第1電極との界面の少なくとも一部には、前記絶縁膜に対する接着性が前記第1金属よりも高い材料からなる接着層が形成されていることを特徴とする半導体集積回路装置。
【請求項16】 請求項15記載の半導体集積回路装置において、前記第1電極を構成する前記第1金属は、Ruを主成分として含むことを特徴とする半導体集積回路装置。
【請求項17】 請求項16記載の半導体集積回路装置において、前記接着層は、酸化タンタルまたは窒化タンタルを主成分として含むことを特徴とする半導体集積回路装置。
【請求項18】 請求項16または17記載の半導体集積回路装置において、前記誘電体膜は、酸化タンタルを主成分として含むことを特徴とする半導体集積回路装置。
【請求項19】 以下の工程を有する半導体集積回路装置の製造方法;
(a)半導体基板の主面上に絶縁膜を形成した後、前記絶縁膜をエッチングすることによって溝を形成する工程、
(b)前記溝の内部を含む前記絶縁膜上にCVD法で酸化タンタル膜を堆積する工程、
(c)前記溝の外部および前記溝の底部の前記酸化タンタル膜を除去することによって、前記溝の側壁に前記酸化タンタル膜を残す工程、
(d)前記(c)工程の後、前記溝の内部に第1金属からなる容量素子の第1電極を形成し、前記第1電極の上部に前記容量素子の誘電体膜を形成し、前記誘電体膜の上部に第2金属からなる前記容量素子の第2電極を形成する工程。
【請求項20】 請求項19記載の半導体集積回路装置の製造方法において、前記第1電極を構成する前記第1金属は、Ruを主成分として含むことを特徴とする半導体集積回路装置の製造方法。
【請求項1】 ソース領域、ドレイン領域、ゲート電極を含むメモリセル選択用のMISFETと、第1金属からなる第1電極と、誘電体膜と、第2金属からなる第2電極とによって構成される容量素子が半導体基板の主面上に形成され、前記MISFETのソース領域またはドレイン領域のいずれかと前記容量素子の第1電極とが、前記MISFETの上部の第1絶縁膜に形成された第1接続孔の内部のシリコンプラグを介して電気的に接続された半導体集積回路装置であって、
前記シリコンプラグの表面に第1金属シリサイド層が形成され、前記第1金属シリサイド層の表面に金属シリコンナイトライド層または金属シリコンオキシナイトライド層の少なくとも一方が形成されており、前記第1電極は、第1金属膜と第2金属シリサイド膜と第2金属膜とから形成されていることを特徴とする半導体集積回路装置。
【請求項2】 ソース領域、ドレイン領域、ゲート電極を含むメモリセル選択用のMISFETと、第1金属からなる第1電極と、誘電体膜と、第2金属からなる第2電極とによって構成される容量素子が半導体基板の主面上に形成され、前記MISFETのソース領域またはドレイン領域のいずれかと前記容量素子の第1電極とが、前記MISFETの上部の第2絶縁膜に形成された第2接続孔の内部のシリコンプラグと、前記第2絶縁膜の上部の第1絶縁膜に形成された第1接続孔の内部の金属プラグとを介して電気的に接続された半導体集積回路装置であって、
前記シリコンプラグの表面に金属シリサイド層が形成され、前記金属シリサイド層の表面に金属シリコンナイトライド層または金属シリコンオキシナイトライド層の少なくとも一方が形成されており、前記第1電極は、第1金属膜と酸化物吸収層と第2金属膜とから形成されていることを特徴とする半導体集積回路装置。
【請求項3】 請求項1または2記載の半導体集積回路装置において、前記容量素子の第1電極は、前記第1絶縁膜の上部の第3絶縁膜に形成された溝の内部に形成されていることを特徴とする半導体集積回路装置。
【請求項4】 請求項1または2記載の半導体集積回路装置において、前記容量素子の第1電極は、前記第1接続孔の上部に形成された柱状体からなることを特徴とする半導体集積回路装置。
【請求項5】 請求項2記載の半導体集積回路装置において、前記第1接続孔の内部の前記金属プラグは、Ru、PtまたはIrを主成分として含むことを特徴とする半導体集積回路装置。
【請求項6】 請求項1〜5のいずれか1項に記載の半導体集積回路装置において、前記第1電極を構成する前記第1金属は、Ruを主成分として含むことを特徴とする半導体集積回路装置。
【請求項7】 請求項1〜5のいずれか1項に記載の半導体集積回路装置において、前記第1電極を構成する前記第1金属は、PtまたはIrを主成分として含むことを特徴とする半導体集積回路装置。
【請求項8】 請求項1〜7のいずれか1項に記載の半導体集積回路装置において、前記シリコンプラグの表面に形成された前記金属シリサイド層は、Ruシリサイド、Ptシリサイド、TiシリサイドまたはCoシリサイドからなることを特徴とする半導体集積回路装置。
【請求項9】 請求項1〜8のいずれか1項に記載の半導体集積回路装置において、前記金属シリサイド層の表面に形成された前記金属シリコンナイトライド層は、Ruシリコンナイトライド、Ptシリコンナイトライド、TiシリコンナイトライドまたはCoシリコンナイトライドからなり、前記金属シリコンオキシナイトライド層は、それらの酸化物からなることを特徴とする半導体集積回路装置。
【請求項10】 請求項1〜9のいずれか1項に記載の半導体集積回路装置において、前記第2電極を構成する前記第2金属は、W、Ru、Pt、Ir、TiNまたはそれらの積層体であることを特徴とする半導体集積回路装置。
【請求項11】 請求項2〜9のいずれか1項に記載の半導体集積回路装置において、前記酸化物吸収層は、Wシリサイド、Tiシリサイド、Ruシリサイド、Coシリサイド、AlまたはTaNからなることを特徴とする半導体集積回路装置。
【請求項12】 請求項1〜11のいずれか1項に記載の半導体集積回路装置において、前記誘電体膜は、酸化タンタルを主成分として含むことを特徴とする半導体集積回路装置。
【請求項13】 請求項1〜11のいずれか1項に記載の半導体集積回路装置において、前記誘電体膜は、酸化チタン、チタン酸バリウム、チタン酸ストロンチウム、チタン酸バリウムストロンチウムまたはチタン酸鉛のいずれかを主成分として含むことを特徴とする半導体集積回路装置。
【請求項14】 ソース領域、ドレイン領域、ゲート電極を含むメモリセル選択用のMISFETが半導体基板の主面上に形成され、前記MISFETのソース領域またはドレイン領域のいずれかが、前記MISFETの上部の第1絶縁膜に形成された接続孔の内部のシリコンプラグに電気的に接続され、前記シリコンプラグ上の層間絶縁膜内に形成された溝内に前記シリコンプラグに電気的に接続された容量の下部電極が形成され前記下部電極上に容量絶縁膜が形成され前記容量絶縁膜上に上部電極が形成された半導体集積回路装置であって、
前記下部電極は、前記溝内の底面および側面に形成されており、前記下部電極と前記溝の底面および側面との間にシリサイド層が形成されていることを特徴とする半導体集積回路装置。
【請求項15】 半導体基板の主面上に形成された絶縁膜に溝が形成され、前記溝の内部に第1金属からなる第1電極と、誘電体膜と、第2金属からなる第2電極とを積層して構成される容量素子が形成された半導体集積回路装置であって、
前記絶縁膜からなる溝の内壁と前記第1電極との界面の少なくとも一部には、前記絶縁膜に対する接着性が前記第1金属よりも高い材料からなる接着層が形成されていることを特徴とする半導体集積回路装置。
【請求項16】 請求項15記載の半導体集積回路装置において、前記第1電極を構成する前記第1金属は、Ruを主成分として含むことを特徴とする半導体集積回路装置。
【請求項17】 請求項16記載の半導体集積回路装置において、前記接着層は、酸化タンタルまたは窒化タンタルを主成分として含むことを特徴とする半導体集積回路装置。
【請求項18】 請求項16または17記載の半導体集積回路装置において、前記誘電体膜は、酸化タンタルを主成分として含むことを特徴とする半導体集積回路装置。
【請求項19】 以下の工程を有する半導体集積回路装置の製造方法;
(a)半導体基板の主面上に絶縁膜を形成した後、前記絶縁膜をエッチングすることによって溝を形成する工程、
(b)前記溝の内部を含む前記絶縁膜上にCVD法で酸化タンタル膜を堆積する工程、
(c)前記溝の外部および前記溝の底部の前記酸化タンタル膜を除去することによって、前記溝の側壁に前記酸化タンタル膜を残す工程、
(d)前記(c)工程の後、前記溝の内部に第1金属からなる容量素子の第1電極を形成し、前記第1電極の上部に前記容量素子の誘電体膜を形成し、前記誘電体膜の上部に第2金属からなる前記容量素子の第2電極を形成する工程。
【請求項20】 請求項19記載の半導体集積回路装置の製造方法において、前記第1電極を構成する前記第1金属は、Ruを主成分として含むことを特徴とする半導体集積回路装置の製造方法。
Claims (45)
- ソース領域、ドレイン領域、ゲート電極を含むメモリセル選択用のMISFETと、第1金属からなる第1電極と、誘電体膜と、第2金属からなる第2電極とによって構成される容量素子が半導体基板の主面上に形成され、前記MISFETのソース領域またはドレイン領域のいずれかと前記容量素子の第1電極とが、前記MISFETの上部の第1絶縁膜に形成された第1接続孔の内部のシリコンプラグを介して電気的に接続された半導体集積回路装置であって、
前記シリコンプラグの表面に第1金属シリサイド層が形成され、前記第1金属シリサイド層の表面に金属シリコンナイトライド層または金属シリコンオキシナイトライド層の少なくとも一方が形成されており、前記第1電極は、第1金属膜と第2金属シリサイド膜と第2金属膜とから形成されていることを特徴とする半導体集積回路装置。 - ソース領域、ドレイン領域、ゲート電極を含むメモリセル選択用のMISFETと、第1金属からなる第1電極と、誘電体膜と、第2金属からなる第2電極とによって構成される容量素子が半導体基板の主面上に形成され、前記MISFETのソース領域またはドレイン領域のいずれかと前記容量素子の第1電極とが、前記MISFETの上部の第2絶縁膜に形成された第2接続孔の内部のシリコンプラグと、前記第2絶縁膜の上部の第1絶縁膜に形成された第1接続孔の内部の金属プラグとを介して電気的に接続された半導体集積回路装置であって、
前記シリコンプラグの表面に金属シリサイド層が形成され、前記金属シリサイド層の表面に金属シリコンナイトライド層または金属シリコンオキシナイトライド層の少なくとも一方が形成されており、前記第1電極は、第1金属膜と酸化物吸収層と第2金属膜とから形成されていることを特徴とする半導体集積回路装置。 - 請求項1または2記載の半導体集積回路装置において、前記容量素子の第1電極は、前記第1絶縁膜の上部の第3絶縁膜に形成された溝の内部に形成されていることを特徴とする半導体集積回路装置。
- 請求項1または2記載の半導体集積回路装置において、前記容量素子の第1電極は、前記第1接続孔の上部に形成された柱状体からなることを特徴とする半導体集積回路装置。
- 請求項2記載の半導体集積回路装置において、前記第1接続孔の内部の前記金属プラグは、Ru、PtまたはIrを主成分として含むことを特徴とする半導体集積回路装置。
- 請求項1〜5のいずれか1項に記載の半導体集積回路装置において、前記第1電極を構成する前記第1金属は、Ruを主成分として含むことを特徴とする半導体集積回路装置。
- 請求項1〜5のいずれか1項に記載の半導体集積回路装置において、前記第1電極を構成する前記第1金属は、PtまたはIrを主成分として含むことを特徴とする半導体集積回路装置。
- 請求項1〜7のいずれか1項に記載の半導体集積回路装置において、前記シリコンプラグの表面に形成された前記金属シリサイド層は、Ruシリサイド、Ptシリサイド、TiシリサイドまたはCoシリサイドからなることを特徴とする半導体集積回路装置。
- 請求項1〜8のいずれか1項に記載の半導体集積回路装置において、前記金属シリサイド層の表面に形成された前記金属シリコンナイトライド層は、Ruシリコンナイトライド、Ptシリコンナイトライド、TiシリコンナイトライドまたはCoシリコンナイトライドからなり、前記金属シリコンオキシナイトライド層は、それらの酸化物からなることを特徴とする半導体集積回路装置。
- 請求項1〜9のいずれか1項に記載の半導体集積回路装置において、前記第2電極を構成する前記第2金属は、W、Ru、Pt、Ir、TiNまたはそれらの積層体であることを特徴とする半導体集積回路装置。
- 請求項2〜9のいずれか1項に記載の半導体集積回路装置において、前記酸化物吸収層は、Wシリサイド、Tiシリサイド、Ruシリサイド、Coシリサイド、AlまたはTaNからなることを特徴とする半導体集積回路装置。
- 請求項1〜11のいずれか1項に記載の半導体集積回路装置において、前記誘電体膜は、酸化タンタルを主成分として含むことを特徴とする半導体集積回路装置。
- 請求項1〜11のいずれか1項に記載の半導体集積回路装置において、前記誘電体膜は、酸化チタン、チタン酸バリウム、チタン酸ストロンチウム、チタン酸バリウムストロンチウムまたはチタン酸鉛のいずれかを主成分として含むことを特徴とする半導体集積回路装置。
- ソース領域、ドレイン領域、ゲート電極を含むメモリセル選択用のMISFETが半導体基板の主面上に形成され、前記MISFETのソース領域またはドレイン領域のいずれかが、前記MISFETの上部の第1絶縁膜に形成された接続孔の内部のシリコンプラグに電気的に接続され、前記シリコンプラグ上の層間絶縁膜内に形成された溝内に前記シリコンプラグに電気的に接続された容量の下部電極が形成され前記下部電極上に容量絶縁膜が形成され前記容量絶縁膜上に上部電極が形成された半導体集積回路装置であって、
前記下部電極は、前記溝内の底面および側面に形成されており、前記下部電極と前記溝の底面および側面との間にシリサイド層が形成されていることを特徴とする半導体集積回路装置。 - 以下の工程を有する半導体集積回路装置の製造方法;
(a)第1半導体領域が形成された半導体基板の主面上に第1絶縁膜を形成した後、前記第1半導体領域の上部の前記第1絶縁膜に第1接続孔を形成する工程、(b)前記第1接続孔の内部にシリコンプラグを形成する工程、
(c)前記第1絶縁膜の上部に第3絶縁膜を形成した後、前記第1接続孔の上部の前記第3絶縁膜をエッチングすることによって、その底部に前記シリコンプラグの表面が露出する溝を形成する工程、
(d)前記シリコンプラグの表面に金属シリサイド層を形成した後、前記金属シリサイド層の表面に金属シリコンナイトライド層を形成する工程、
(e)前記溝の内部に第1金属からなる容量素子の第1電極を形成し、前記第1接続孔を通じて前記第1電極と前記第1半導体領域とを電気的に接続する工程、
(f)前記第1電極の上部に前記容量素子の誘電体膜を形成した後、酸素を含む雰囲気中で前記誘電体膜を熱処理する工程、
(g)前記誘電体膜の上部に第2金属からなる前記容量素子の第2電極を形成する工程。 - 以下の工程を有する半導体集積回路装置の製造方法;
(a)第1半導体領域が形成された半導体基板の主面上に第2絶縁膜を形成した後、前記第1半導体領域の上部の前記第2絶縁膜に第2接続孔を形成する工程、
(b)前記第2接続孔の内部にシリコンプラグを形成する工程、
(c)前記第2絶縁膜の上部に第1絶縁膜を形成した後、前記第2接続孔の上部の前記第1絶縁膜をエッチングすることによって、その底部に前記シリコンプラグの表面が露出する第1接続孔を形成する工程、
(d)前記シリコンプラグの表面に金属シリサイド層を形成した後、前記金属シリサイド層の表面に金属シリコンナイトライド層を形成する工程、
(e)前記第1接続孔の内部に金属プラグを形成する工程、
(f)前記第1絶縁膜の上部に第3絶縁膜を形成した後、前記第1接続孔の上部の前記第3絶縁膜をエッチングすることによって、その底部に前記金属プラグの表面が露出する溝を形成する工程、
(g)前記溝の内部に第1金属からなる容量素子の第1電極を形成し、前記第1接続孔および前記第2接続孔を通じて前記第1電極と前記第1半導体領域とを電気的に接続する工程、
(h)前記第1電極の上部に前記容量素子の誘電体膜を形成した後、酸素を含む雰囲気中で前記誘電体膜を熱処理する工程、
(i)前記誘電体膜の上部に第2金属からなる前記容量素子の第2電極を形成する工程。 - 以下の工程を有する半導体集積回路装置の製造方法;
(a)第1半導体領域が形成された半導体基板の主面上に第1絶縁膜を形成した後、前記第1半導体領域の上部の前記第1絶縁膜に第1接続孔を形成する工程、
(b)前記第1接続孔の内部にシリコンプラグを形成する工程、
(c)前記第1絶縁膜の上部に第3絶縁膜を形成した後、前記第1接続孔の上部の前記第3絶縁膜をエッチングすることによって、その底部に前記シリコンプラグの表面が露出する溝を形成する工程、
(d)前記シリコンプラグの表面に金属シリサイド層を形成した後、前記金属シリサイド層の表面に金属シリコンナイトライド層を形成する工程、
(e)前記溝の内部を含む前記第3絶縁膜上に第1金属膜を形成することによって、前記溝の内部に前記第1金属膜を埋め込んだ後、前記溝の外部の前記第1金属膜を除去する工程、
(f)前記第3絶縁膜をエッチングで除去することによって、前記第1接続孔の上部に柱状の前記第1金属膜からなる容量素子の第1電極を形成し、前記第1接続孔を通じて前記第1電極と前記第1半導体領域とを電気的に接続する工程、
(g)前記第1電極の上部に前記容量素子の誘電体膜を形成した後、酸素を含む雰囲気中で前記誘電体膜を熱処理する工程、
(h)前記誘電体膜の上部に第2金属からなる前記容量素子の第2電極を形成する工程。 - 以下の工程を有する半導体集積回路装置の製造方法;
(a)第1半導体領域が形成された半導体基板の主面上に第2絶縁膜を形成した後、前記第1半導体領域の上部の前記第2絶縁膜に第2接続孔を形成する工程、
(b)前記第2接続孔の内部にシリコンプラグを形成する工程、
(c)前記第2絶縁膜の上部に第1絶縁膜を形成した後、前記第2接続孔の上部の前記第1絶縁膜をエッチングすることによって、その底部に前記シリコンプラグの表面が露出する第1接続孔を形成する工程、
(d)前記シリコンプラグの表面に金属シリサイド層を形成した後、前記金属シリサイド層の表面に金属シリコンナイトライド層を形成する工程、
(e)前記第1接続孔の内部に金属プラグを形成する工程、
(f)前記第1絶縁膜の上部に第3絶縁膜を形成した後、前記第1接続孔の上部の前記第3絶縁膜をエッチングすることによって、その底部に前記金属プラグの表面が露出する溝を形成する工程、
(g)前記溝の内部を含む前記第3絶縁膜上に第1金属膜を形成することによって、前記溝の内部に前記第1金属膜を埋め込んだ後、前記溝の外部の前記第1金属膜を除去する工程、
(h)前記第3絶縁膜をエッチングで除去することによって、前記第1接続孔の上部に柱状の前記第1金属膜からなる容量素子の第1電極を形成し、前記第1接続孔および前記第2接続孔を通じて前記第1電極と前記第1半導体領域とを電気的に接続する工程、
(i)前記第1電極の上部に前記容量素子の誘電体膜を形成した後、酸素を含む雰囲気中で前記誘電体膜を熱処理する工程、
(j)前記誘電体膜の上部に第2金属からなる前記容量素子の第2電極を形成する工程。 - 請求項15または16記載の半導体集積回路装置の製造方法において、前記溝の内部に第1金属からなる容量素子の第1電極を形成する工程は、前記溝の内部を含む前記第3絶縁膜上にスパッタリング法で第1金属膜を形成する第1工程と、前記第1工程の後、前記溝の内部を含む前記第3絶縁膜上にCVD法で第1金属膜を形成する第2工程と、前記第2工程の後、前記第3絶縁膜上に形成された前記2層の第1金属膜を除去する第3工程とを含むことを特徴とする半導体集積回路装置の製造方法。
- 請求項17または18記載の半導体集積回路装置の製造方法において、前記溝の内部を含む前記第3絶縁膜上に第1金属膜を形成することによって、前記溝の内部に前記第1金属膜を埋め込む工程は、前記溝の内部を含む前記第3絶縁膜上にスパッタリング法で第1金属膜を形成する第1工程と、前記第1工程の後、前記溝の内部を含む前記第3絶縁膜上にCVD法で第1金属膜を形成する第2工程とを含むことを特徴とする半導体集積回路装置の製造方法。
- 請求項15または16記載の半導体集積回路装置の製造方法において、前記溝の内部に第1金属からなる容量素子の第1電極を形成する工程は、前記溝の内部を含む前記第3絶縁膜上に第1金属膜を形成する第1工程と、前記第1工程の後、前記溝の内部を含む前記第3絶縁膜上に第1導電膜を形成する第2工程と、前記第2工程の後、前記溝の内部を含む前記第3絶縁膜上に第1金属膜を形成する第3工程と、前記第3工程の後、前記第3絶縁膜上の前記2層の第1金属膜およびそれらに挟まれた前記第1導電膜を除去することによって、前記第1電極の内部に前記第1導電膜からなる酸素吸収層を形成する第4工程とを含むことを特徴とする半導体集積回路装置の製造方法。
- 請求項17または18記載の半導体集積回路装置の製造方法において、前記溝の内部を含む前記第3絶縁膜上に第1金属膜を形成することによって、前記溝の内部に前記第1金属膜を埋め込んだ後、前記溝の外部の前記第1金属膜を除去する工程は、前記溝の内部を含む前記第3絶縁膜上に第1金属膜を形成する第1工程と、前記第1工程の後、前記溝の内部を含む前記第3絶縁膜上に第1導電膜を形成する第2工程と、前記第2工程の後、前記溝の内部を含む前記第3絶縁膜上に第1金属膜を形成する第3工程と、前記第3工程の後、前記第3絶縁膜上の前記2層の第1金属膜およびそれらに挟まれた前記第1導電膜を除去する第4工程とを含み、前記第1接続孔の上部に柱状の前記第1金属膜からなる容量素子の第1電極を形成する工程は、前記第1電極の内部に前記第1導電膜からなる酸素吸収層を形成する工程とを含むことを特徴とする半導体集積回路装置の製造方法。
- 請求項16または18記載の半導体集積回路装置の製造方法において、前記第1接続孔の内部に金属プラグを形成する工程は、前記第1接続孔の内部を含む前記第1絶縁膜の上部に前記金属プラグを構成する金属膜と第1導電膜とを堆積する第1工程と、前記第1工程の後、前記第1絶縁膜上の前記金属膜および前記第1導電膜を除去することによって、前記金属プラグの内部に前記第1導電膜からなる酸素吸収層を形成する第2工程とを含むことを特徴とする半導体集積回路装置の製造方法。
- 請求項17または18記載の半導体集積回路装置の製造方法において、前記溝の内部に前記第1金属膜を埋め込んだ後、前記溝の外部の前記第1金属膜を除去する工程は、前記溝の内部を含む前記第3絶縁膜上に第1金属膜を形成する第1工程と、前記第1工程の後、前記溝の内部を含む前記第3絶縁膜上にシリコン膜を形成する第2工程と、前記第2工程の後、前記第3絶縁膜上の前記シリコン膜を除去する第3工程と、前記第3工程の後、前記溝の内部の前記第1金属膜と前記シリコン膜とを熱処理によって反応させ、前記溝の内部に金属シリサイドからなる酸素吸収層を形成する第4工程と、前記第4工程の後、前記溝の内部を含む前記第3絶縁膜上に第1金属膜を形成する第5工程と、前記第5工程の後、前記溝の外部の前記2層の第1金属膜を除去する第6工程とを含むことを特徴とする半導体集積回路装置の製造方法。
- 請求項15〜24のいずれか1項に記載の半導体集積回路装置の製造方法において、前記シリコンプラグの表面に前記金属シリサイド層を形成する工程は、前記溝内を含む前記第3絶縁膜の上部にスパッタリング法で金属膜を堆積する第1工程と、前記第1工程の後、前記シリコンプラグと前記金属膜とを熱処理によって反応させる第2工程とを含むことを特徴とする半導体集積回路装置の製造方法。
- 請求項15〜25のいずれか1項に記載の半導体集積回路装置の製造方法において、前記シリコンプラグの表面に形成された前記金属シリサイド層は、Ruシリサイド、Ptシリサイド、TiシリサイドまたはCoシリサイドからなることを特徴とする半導体集積回路装置の製造方法。
- 請求項15〜26のいずれか1項に記載の半導体集積回路装置の製造方法において、前記金属シリサイド層の表面の前記金属シリコンナイトライド層は、アンモニアガス雰囲気中で前記金属シリサイド層を熱処理することによって形成することを特徴とする半導体集積回路装置の製造方法。
- 請求項15〜26のいずれか1項に記載の半導体集積回路装置の製造方法において、前記金属シリサイド層の表面の前記金属シリコンナイトライド層は、活性窒素を含むプラズマ雰囲気中で前記金属シリサイド層を熱処理することによって形成することを特徴とする半導体集積回路装置の製造方法。
- 請求項27または28記載の半導体集積回路装置の製造方法において、前記金属シリコンナイトライド層の膜厚は、0.5nm〜1.0nmであることを特徴とする半導体集積回路装置の製造方法。
- 請求項15〜29のいずれか1項に記載の半導体集積回路装置の製造方法において、前記第1電極の上部に前記容量素子の誘電体膜を形成した後、酸素を含む雰囲気中で前記誘電体膜を熱処理する工程は、前記誘電体膜の形成とその熱処理とをそれぞれ2回に分けて行うことを特徴とする半導体集積回路装置の製造方法。
- 請求項15〜30のいずれか1項に記載の半導体集積回路装置の製造方法において、前記シリコンプラグの表面に形成する前記金属シリサイド層は、Ruシリサイド、Ptシリサイド、TiシリサイドまたはCoシリサイドからなることを特徴とする半導体集積回路装置の製造方法。
- 請求項15〜30のいずれか1項に記載の半導体集積回路装置の製造方法において、前記金属シリサイド層の表面に形成する前記金属シリコンナイトライド層は、Ruシリコンナイトライド、Ptシリコンナイトライド、TiシリコンナイトライドまたはCoシリコンナイトライドからなることを特徴とする半導体集積回路装置の製造方法。
- 請求項15〜32のいずれか1項に記載の半導体集積回路装置の製造方法において、前記第1電極を構成する前記第1金属は、Ruを主成分として含むことを特徴とする半導体集積回路装置の製造方法。
- 請求項15〜33のいずれか1項に記載の半導体集積回路装置の製造方法において、前記第1電極を構成する前記第1金属は、PtまたはIrを主成分として含むことを特徴とする半導体集積回路装置の製造方法。
- 請求項15〜34のいずれか1項に記載の半導体集積回路装置の製造方法において、前記誘電体膜は、酸化タンタルを主成分として含むことを特徴とする半導体集積回路装置の製造方法。
- 請求項15〜34のいずれか1項に記載の半導体集積回路装置の製造方法において、前記誘電体膜は、酸化チタン、チタン酸バリウム、チタン酸ストロンチウム、チタン酸バリウムストロンチウムまたはチタン酸鉛のいずれかを主成分として含むことを特徴とする半導体集積回路装置の製造方法。
- 請求項15〜36のいずれか1項に記載の半導体集積回路装置の製造方法において、前記第2電極を構成する前記第2金属は、W、Ru、Pt、Ir、TiNまたはそれらの積層体であることを特徴とする半導体集積回路装置の製造方法。
- 請求項16または18記載の半導体集積回路装置の製造方法において、前記第1接続孔の内部の前記金属プラグは、Ru、PtまたはIrを主成分として含むことを特徴とする半導体集積回路装置の製造方法。
- 請求項21、22または23記載の半導体集積回路装置の製造方法において、前記酸素吸収層は、Wシリサイド、Tiシリサイド、Ruシリサイド、Coシリサイド、AlまたはTaNからなることを特徴とする半導体集積回路装置の製造方法。
- 半導体基板の主面上に形成された絶縁膜に溝が形成され、前記溝の内部に第1金属からなる第1電極と、誘電体膜と、第2金属からなる第2電極とを積層して構成される容量素子が形成された半導体集積回路装置であって、
前記絶縁膜からなる溝の内壁と前記第1電極との界面の少なくとも一部には、前記絶縁膜に対する接着性が前記第1金属よりも高い材料からなる接着層が形成されていることを特徴とする半導体集積回路装置。 - 請求項40記載の半導体集積回路装置において、前記第1電極を構成する前記第1金属は、Ruを主成分として含むことを特徴とする半導体集積回路装置。
- 請求項41記載の半導体集積回路装置において、前記接着層は、酸化タンタルまたは窒化タンタルを主成分として含むことを特徴とする半導体集積回路装置。
- 請求項41または42記載の半導体集積回路装置において、前記誘電体膜は、酸化タンタルを主成分として含むことを特徴とする半導体集積回路装置。
- 以下の工程を有する半導体集積回路装置の製造方法;
(a)半導体基板の主面上に絶縁膜を形成した後、前記絶縁膜をエッチングすることによって溝を形成する工程、
(b)前記溝の内部を含む前記絶縁膜上にCVD法で酸化タンタル膜を堆積する工程、
(c)前記溝の外部および前記溝の底部の前記酸化タンタル膜を除去することによって、前記溝の側壁に前記酸化タンタル膜を残す工程、
(d)前記(c)工程の後、前記溝の内部に第1金属からなる容量素子の第1電極を形成し、前記第1電極の上部に前記容量素子の誘電体膜を形成し、前記誘電体膜の上部に第2金属からなる前記容量素子の第2電極を形成する工程。 - 請求項44記載の半導体集積回路装置の製造方法において、前記第1電極を構成する前記第1金属は、Ruを主成分として含むことを特徴とする半導体集積回路装置の製造方法。
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