KR20200094222A - 메모리 어레이 및 메모리 어레이를 형성하는 방법 - Google Patents

메모리 어레이 및 메모리 어레이를 형성하는 방법 Download PDF

Info

Publication number
KR20200094222A
KR20200094222A KR1020207021237A KR20207021237A KR20200094222A KR 20200094222 A KR20200094222 A KR 20200094222A KR 1020207021237 A KR1020207021237 A KR 1020207021237A KR 20207021237 A KR20207021237 A KR 20207021237A KR 20200094222 A KR20200094222 A KR 20200094222A
Authority
KR
South Korea
Prior art keywords
silicon nitride
region
opening
level
along
Prior art date
Application number
KR1020207021237A
Other languages
English (en)
Other versions
KR102421606B1 (ko
Inventor
김창한
체트 이. 카터
콜 스미쓰
콜린 하우더
리차드 제이. 힐
지에 리
Original Assignee
마이크론 테크놀로지, 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크 filed Critical 마이크론 테크놀로지, 인크
Publication of KR20200094222A publication Critical patent/KR20200094222A/ko
Application granted granted Critical
Publication of KR102421606B1 publication Critical patent/KR102421606B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L27/11578—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H01L29/4991—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material comprising an air gap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7889—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment

Abstract

일부 실시형태는 조립체(예컨대, 메모리 어레이)를 형성하는 방법을 포함한다. 제1 개구는 교번하는 제1 및 제2 레벨의 스택을 통해 형성된다. 제1 레벨은 질화규소를 포함하고, 제2 레벨은 이산화규소를 포함한다. 제2 레벨의 이산화규소 중 일부는 메모리 셀 구조물로 대체된다. 메모리 셀 구조물은 전하 차단 영역에 인접한 전하 저장 영역을 포함한다. 터널링 재료는 제1 개구 내에서 형성되고, 채널 재료는 터널링 재료에 인접하여 형성된다. 제2 개구는 스택을 통해 형성된다. 제2 개구는 이산화규소의 나머지 부분을 통해, 그리고 질화규소를 통해 연장된다. 이산화규소의 나머지 부분은 캐비티를 형성하도록 제거된다. 전도성 영역이 캐비티 내에서 형성된다. 질화규소는 전도성 영역 사이에서 공동을 형성하기 위해 제거된다. 일부 실시형태는 메모리 어레이를 포함한다.

Description

메모리 어레이 및 메모리 어레이를 형성하는 방법
본 발명은 메모리 어레이(예컨대, NAND 메모리 어레이), 및 메모리 어레이를 형성하는 방법에 관한 것이다.
메모리는 전자 시스템을 위한 데이터 저장을 제공한다. 플래시 메모리는 메모리의 하나의 유형이며, 최신 컴퓨터 및 디바이스에서 많은 용도를 갖는다. 예를 들어, 최신 개인용 컴퓨터는 플래시 메모리 칩에 저장된 BIOS를 가질 수 있다. 다른 예로서, 컴퓨터 및 다른 디바이스가 종래의 하드 드라이브를 대체하기 위해 솔리드 스테이트 드라이브에서 플래시 메모리를 이용하는 것이 점점 일반화되고 있다. 또 다른 예로서, 플래시 메모리는 새로운 통신 프로토콜이 표준화됨에 따라서 제조업체가 새로운 통신 프로토콜을 지원하고 강화된 특징을 위해 디바이스를 원격으로 업그레이드하는 능력을 제공하는 것을 가능하게 하기 때문에 무선 전자 디바이스에서 널리 사용된다.
NAND는 플래시 메모리의 기본 아키텍처일 수 있으며, 수직 적층형 메모리 셀을 포함하도록 구성될 수 있다.
NAND를 구체적으로 설명하기 전에, 집적 장치(integrated arrangement) 내에서 메모리 어레이의 관계를 보다 일반적으로 설명하는 것이 도움이 될 수 있다. 도 1은 액세스 라인(104)(예컨대, 신호(WL0 내지 WLm)를 전도하는 워드 라인) 및 제1 데이터 라인(106)(예컨대, 신호(BL0 내지 BLn)를 전도하는 비트 라인)과 함께 행 및 열로 배열된 복수의 메모리 셀(103)을 갖는 메모리 어레이(102)를 포함하는 종래 기술의 디바이스(100)의 블록도를 도시한다. 액세스 라인(104) 및 제1 데이터 라인(106)은 메모리 셀(103)로/로부터 정보를 전달하도록 사용될 수 있다. 행 디코더(107) 및 열 디코더(108)는 메모리 셀(103) 중 어느 것이 액세스될지를 결정하도록 어드레스 라인(109) 상의 어드레스 신호(A0 내지 AX)를 디코딩한다. 감지 증폭기 회로(115)는 메모리 셀(103)로부터 판독된 정보의 값을 결정하도록 동작한다. I/O 회로(117)는 메모리 어레이(102)와 입력/출력(I/O) 라인(105) 사이에서 정보의 값을 전달한다. I/O 라인(105) 상의 신호(DQ0 내지 DQN)는 메모리 셀(103)로부터 판독되거나 메모리 셀에 기록될 정보의 값을 나타낼 수 있다. 다른 디바이스는 I/O 라인(105), 어드레스 라인(109) 또는 제어 라인(120)을 통해 디바이스(100)와 통신할 수 있다. 메모리 제어 유닛(118)은 메모리 셀(103)에서 수행될 메모리 동작을 제어하도록 사용되고, 제어 라인(120) 상의 신호를 이용한다. 디바이스(100)는 제1 공급 라인(130) 및 제2 공급 라인(132) 상에서 공급 전압 신호(Vcc 및 Vss)를 각각 수신할 수 있다. 디바이스(100)는 선택 회로(140) 및 입력/출력(I/O) 회로(117)를 포함한다. 선택 회로(140)는 메모리 셀(103)로부터 판독되거나, 또는 메모리 셀 내로 프로그램될 정보의 값을 나타낼 수 있는, 제1 데이터 라인(106) 및 제2 데이터 라인(113) 상의 신호를 선택하도록 I/O 회로(117)를 통해 신호(CSEL1 내지 CSELn)에 응답할 수 있다. 열 디코더(108)는 어드레스 라인(109) 상의 어드레스 신호(A0 내지 AX)에 기초하여 신호(CSEL1 내지 CSELn)를 선택적으로 활성화시킬 수 있다. 선택 회로(140)는 판독 및 프로그래밍 동작 동안 메모리 어레이(102)와 I/O 회로(117) 사이의 통신을 제공하도록 제1 데이터 라인(106) 및 제2 데이터 라인(113) 상의 신호를 선택할 수 있다.
도 1의 메모리 어레이(102)는 NAND 메모리 어레이일 수 있으며, 도 2는 도 1의 메모리 어레이(102)를 위해 이용될 수 있는 3차원 NAND 메모리 디바이스(200)의 블록도를 도시한다. 디바이스(200)는 전하 저장 디바이스의 복수의 스트링을 포함한다. 제1 방향(Z-Z')에서, 전하 저장 디바이스의 각각의 스트링은 예를 들어 32개의 계층(예컨대, 계층0-계층31) 중 하나에 대응하는 각각의 전하 저장 디바이스와 함께 서로 적층된 32개의 전하 저장 디바이스를 포함할 수 있다. 각각의 스트링의 전하 저장 디바이스는 전하 저장 디바이스의 스트링이 그 주위에서 형성되는 반도체 재료(예컨대, 폴리실리콘)의 각각의 필라(pillar)에 형성된 것과 같은 공통 채널 영역을 공유할 수 있다. 제2 방향(X-X')에서, 예를 들어, 복수의 스트링 중 16개의 제1 그룹의 각각의 제1 그룹은 예를 들어 복수의(예컨대, 32개의) 액세스 라인(즉, "글로벌 제어 게이트(CG) 라인", 또한 워드 라인(WL)으로서 공지된)을 공유하는 8개의 스트링을 포함할 수 있다. 각각의 액세스 라인은 계층 내에서 전하 저장 디바이스를 결합할 수 있다. 동일한 액세스 라인에 의해 결합된(그러므로 동일한 계층에 대응하는) 전하 저장 디바이스는 예를 들어 각각의 전하 저장 디바이스가 2 비트의 정보를 저장할 수 있는 셀을 포함할 때 예를 들어 P0/P32, P1/P33, P2/P34 등과 같은 2개의 페이지로 논리적으로 그룹화될 수 있다. 제3 방향(Y-Y')에서, 예를 들어 복수의 스트링 중 8개의 제2 그룹의 각각의 제2 그룹은 8개의 데이터 라인 중 대응하는 것에 의해 결합된 16개의 스트링을 포함할 수 있다. 메모리 블록의 크기는 1,024 페이지 및 총 약 16MB를 포함할 수 있다(예컨대, 16 WL×32 계층×2 비트 = 1,024 페이지/블록, 블록 크기 = 1,024 페이지×16KB/페이지 = 16MB). 스트링, 계층, 액세스 라인, 데이터 라인, 제1 그룹, 제2 그룹 및/또는 페이지의 수는 도 2에 도시된 것보다 많거나 적을 수 있다.
도 3은 도 2에 대해 기술된 스트링의 16개의 제1 그룹 중 하나에서 전하 저장 디바이스의 15개의 스트링을 포함하는, 도 2의 3D NAND 메모리 디바이스(200)의 메모리 블록(300)의 X-X' 방향에서의 단면도를 도시한다. 메모리 블록(300)의 복수의 스트링은 타일 열I, 타일 열j 및 타일 열K과 같은 복수의 서브세트(310, 320, 330)(예컨대, 타일 열)로 그룹화될 수 있으며, 각각의 서브세트(예컨대, 타일 열)는 메모리 블록(300)의 "부분 블록"을 포함한다. 글로벌 드레인측 선택 게이트(SGD) 라인(340)은 복수의 스트링의 SGD에 결합될 수 있다. 예를 들어, 글로벌 SGD 라인(340)은 복수의(예컨대, 3개의) 서브-SGD 드라이버(332, 334, 336) 중 대응하는 것을 통해, 각각의 서브-SGD 라인이 각각의 서브셋(예컨대, 타일 열)에 대응하는 복수의(예컨대, 3개의) 서브-SGD 라인(342, 344, 346)에 결합될 수 있다. 각각의 서브-SGD 드라이버(332, 334, 336)는 다른 부분 블록의 것들과 관계없이 대응하는 부분 블록(예컨대, 타일 열)의 스트링의 SGD를 동시에 결합하거나 차단할 수 있다. 글로벌 소스측 선택 게이트(SGS) 라인(360)은 복수의 스트링의 SGS에 결합될 수 있다. 예를 들어, 글로벌 SGS 라인(360)은 복수의 서브-SGS 드라이버(322, 324, 326) 중 대응하는 것을 통해, 각각의 서브-SGS 라인이 각각의 서브세트(예컨대, 타일 열)에 대응하는 복수의 서브-SGS 라인(362, 364, 366)에 결합될 수 있다. 서브-SGS 드라이버(322, 324, 326)의 각각은 다른 부분 블록의 것들과 관계없이 대응하는 부분 블록(예컨대, 타일 열)의 스트링의 SGS를 동시에 결합하거나 또는 차단할 수 있다. 글로벌 액세스 라인(예컨대, 글로벌 CG 라인)(350)은 복수의 스트링의 각각의 계층에 대응하는 전하 저장 디바이스를 결합할 수 있다. 각각의 글로벌 CG 라인(예컨대, 글로벌 CG 라인(350))은 복수의 서브-스트링 드라이버(312, 314 및 316) 중 대응하는 것을 통해 복수의 서브-액세스 라인(예컨대, 서브-CG 라인)(352, 354, 356)에 결합될 수 있다. 서브-스트링 드라이버의 각각은 다른 부분 블록 및/또는 다른 계층의 것들과 관계없이 각각의 부분 블록 및/또는 계층에 대응하는 전하 저장 디바이스를 동시에 결합하거나 또는 차단할 수 있다. 각각의 서브세트(예컨대, 부분 블록) 및 각각의 계층에 대응하는 전하 저장 디바이스는 전하 저장 디바이스의 "부분 계층"(예컨대, 단일 "타일")을 포함할 수 있다. 각각의 서브세트(예컨대, 부분 블록)에 대응하는 스트링은 서브-소스(372, 374 및 376)(예컨대, "타일 소스") 중 대응하는 것에 결합될 수 있으며, 각각의 서브-소스는 각각의 전원에 결합된다.
NAND 메모리 디바이스(200)는 대안적으로 도 4의 개략도를 참조하여 설명된다.
메모리 어레이(200)는 워드 라인(2021 내지 202N), 및 비트 라인(2281 내지 228M)을 포함한다.
메모리 어레이(200)는 또한 NAND 스트링(2061 내지 206M)을 포함한다. 각각의 NAND 스트링은 전하 저장 트랜지스터(2081 내지 208N)를 포함한다. 전하 저장 트랜지스터는 전하를 저장하도록 플로팅 게이트 재료(예컨대, 폴리실리콘)를 사용할 수 있거나, 또는 전하를 저장하도록 전하 포획 재료(예컨대, 질화규소, 금속 나노도트(conductive nanodot) 등과 같은)를 사용할 수 있다.
전하 저장 트랜지스터(208)는 워드 라인(202)과 스트링(206)의 교차점에 위치된다. 전하 저장 트랜지스터(208)는 데이터의 저장을 위한 비휘발성 메모리 셀을 나타낸다. 각각의 NAND 스트링(206)의 전하 저장 트랜지스터(208)는 소스 선택 디바이스(예컨대, 소스측 선택 게이트, SGS)(210)와 드레인 선택 디바이스(예컨대, 드레인측 선택 게이트, SGD)(212) 사이에서 직렬 소스-드레인으로 연결된다. 각각의 소스 선택 디바이스(210)는 스트링(206)과 소스 선택 라인(214)의 교차점에 위치되는 반면에, 각각의 드레인 선택 디바이스(212)는 스트링(206)과 드레인 선택 라인(215)의 교차점에 위치된다. 선택 디바이스(210 및 212)는 임의의 적절한 액세스 디바이스일 수 있으며, 도 1에서 대체로 박스로 도시된다.
각각의 소스 선택 디바이스(210)의 소스는 공통 소스 라인(216)에 연결된다. 각각의 소스 선택 디바이스(210)의 드레인은 대응하는 NAND 스트링(206)의 제1 전하 저장 트랜지스터(208)의 소스에 연결된다. 예를 들어, 소스 선택 디바이스(2101)의 드레인은 대응하는 NAND 스트링(2061)의 전하 저장 트랜지스터(2081)의 소스에 연결된다. 소스 선택 디바이스(210)는 소스 선택 라인(214)에 연결된다.
각각의 드레인 선택 디바이스(212)의 드레인은 드레인 접점에서 비트 라인(즉, 디지트 라인)(228)에 연결된다. 예를 들어, 드레인 선택 디바이스(2121)의 드레인은 비트 라인(2281)에 연결된다. 각각의 드레인 선택 디바이스(212)의 소스는 대응하는 NAND 스트링(206)의 마지막 전하 저장 트랜지스터(208)의 드레인에 연결된다. 예를 들어, 드레인 선택 디바이스(2121)의 소스는 대응하는 NAND 스트링(2061)의 전하 저장 트랜지스터(208N)의 드레인에 연결된다.
전하 저장 트랜지스터(208)는 소스(230), 드레인(232), 전하 저장 영역(234), 및 제어 게이트(236)를 포함한다. 전하 저장 트랜지스터(208)는 워드 라인(202)에 결합된 제어 게이트(236)를 갖는다. 전하 저장 트랜지스터(208)의 열은 주어진 비트 라인(228)에 결합된 NAND 스트링(206) 내에 있는 트랜지스터이다. 전하 저장 트랜지스터(208)의 행은 주어진 워드 라인(202)에 공통으로 결합된 트랜지스터이다.
개선된 메모리 셀 설계, 개선된 메모리 어레이 아키텍처(예컨대, 개선된 NAND 아키텍처), 및 개선된 메모리 셀 및 개선된 메모리 어레이 아키텍처를 제조하는 방법을 개발하는 것이 바람직할 것이다.
도 1은 메모리 셀을 갖는 메모리 어레이를 갖는 종래 기술의 메모리 디바이스의 블록도를 도시한다.
도 2는 3D NAND 메모리 디바이스 형태를 하는 도 1의 종래 기술의 메모리 어레이의 개략도를 도시한다.
도 3은 X-X' 방향에서 도 2의 종래 기술의 3D NAND 메모리 디바이스의 단면도를 도시한다.
도 4는 종래 기술의 NAND 메모리 어레이의 개략도이다.
도 5 내지 도 24는 예시적인 조립체를 제조하기 위한 예시적인 방법의 예시적인 공정 단계에서의 구성의 영역의 개략적인 단면도이다.
도 6a 및 도 19a는 각각 도 6 및 도 19의 선 A-A을 따른 개략적인 평면도이다.
도 25 및 도 26은 도 23 및 도 24를 참조하여 설명된 것과 다른 예시적인 방법에서 도 22의 예시적인 공정 단계를 따를 수 있는 예시적인 공정 단계에서 도 22의 구성의 영역의 개략적인 단면도이다.
일부 실시형태는 워드 라인 레벨의 단부 주위에서 저밀도 이산화규소 래핑(low-density silicon dioxide wrapping)을 갖는 메모리 어레이를 포함한다. 일부 실시형태는 실리콘 산화질소(silicon oxynitride)를 포함하는 전하 차단 영역을 갖는 메모리 셀을 포함한다. 전하 차단 영역은 이산화규소를 추가로 포함할 수 있다. 일부 실시형태는, 수직 적층형 메모리 셀을 갖고 수직으로 인접한 메모리 셀들 사이에 공동(void)을 갖는 메모리 어레이(예컨대, NAND 메모리 어레이)를 포함한다. 일부 실시형태는 메모리 셀을 형성하는 방법, 및 메모리 어레이를 포함한다. 예시적인 방법이 도 5 내지 도 26을 참조하여 설명되며, 예시적인 아키텍처가 도 24 및 도 26을 참조하여 설명된다.
도 5를 참조하면, 구성(즉, 조립체, 아키텍처 등)(10)은 교번하는 제1 및 제2 레벨(14 및 16)의 스택(12)을 포함한다. 제1 레벨(14)은 제1 재료(18)를 포함하고, 제2 레벨(16)은 제2 재료(20)를 포함한다. 제1 및 제2 재료(18 및 20)는 임의의 적절한 재료일 수 있다. 일부 실시형태에서, 제1 재료(18)는 질화규소를 포함하거나, 질화규소로 본질적으로 이루어지거나, 또는 질화규소로 이루어질 수 있으며; 제2 재료(20)는 이산화규소를 포함하거나, 이산화규소로 본질적으로 이루어지되거나, 또는 이산화규소로 이루어질 수 있다.
레벨(14 및 16)은 임의의 적절한 두께일 수 있으며; 서로 동일한 두께이거나 서로 다른 두께일 수 있다. 일부 실시형태에서, 레벨(14 및 16)은 약 10㎚ 내지 약 400㎚의 범위 내의 수직 두께를 가질 수 있다. 일부 실시형태에서, 제2 레벨(16)은 제1 레벨(14)보다 더 두꺼울 수 있다. 예를 들어, 일부 실시형태에서, 제2 레벨(16)은 약 20㎚ 내지 약 40㎚의 범위 내의 두께를 가질 수 있고, 제1 레벨(14)은 약 15㎚ 내지 약 30㎚ 범위 내의 두께를 가질 수 있다.
제2 레벨(16)의 재료(20)의 일부는 궁극적으로 메모리 셀 게이트의 전도성 재료로 대체된다. 따라서, 레벨(16)은 궁극적으로 NAND 구성의 메모리 셀 레벨에 대응할 수 있다. NAND 구성은 메모리 셀의 스트링(즉, NAND 스트링)을 포함할 것이며, 스트링에서의 메모리 셀의 수는 수직 적층 레벨(16)의 수에 의해 결정된다. NAND 스트링은 임의의 적절한 수의 메모리 셀 레벨을 포함할 수 있다. 예를 들어, NAND 스트링은 8개의 메모리 셀 레벨, 16개의 메모리 셀 레벨, 32개의 메모리 셀 레벨, 64개의 메모리 셀 레벨, 512개의 메모리 셀 레벨, 1024개의 메모리 셀 레벨 등을 가질 수 있다. 수직 스택(12)은 도 5의 도면에 구체적으로 도시된 것보다 더 수직 적층 레벨이 있을 수 있다는 것을 나타내도록 스택의 도시된 영역을 넘어 바깥쪽으로 연장되는 것으로 도시되어 있다.
스택(12)은 베이스(22) 위에 지지되는 것으로 도시되어 있다. 베이스(22)는 반도체 재료를 포함할 수 있으며; 예를 들어 단결정 실리콘을 포함하거나, 단결정 실리콘으로 본질적으로 이루어지거나, 또는 단결정 실리콘으로 이루어질 수 있다. 베이스(22)는 반도체 기판으로서 지칭될 수 있다. "반도체 기판"이라는 용어는 반도체 웨이퍼와 같은 벌크 반도체 재료(단독으로 또는 다른 재료를 포함하는 조립체로), 및 반도체 재료 층(단독으로 또는 다른 재료를 포함하는 조립체로)를 포함하지만 이에 제한되지 않는 반도체 재료를 포함하는 임의의 구성을 의미한다. "기판"이라는 용어는 전술한 반도체 기판을 포함하지만 이에 제한되지 않는 임의의 지지 구조를 지칭한다. 일부 응용에서, 베이스(22)는 집적 회로 제조와 관련된 하나 이상의 재료를 포함하는 반도체 기판에 대응할 수 있다. 이러한 재료는 예를 들어 내화성 금속 재료, 배리어 재료, 확산 재료, 절연체 재료 등 중 하나 이상을 포함할 수 있다.
다른 구성 요소 및 재료가 스택(12)과 베이스(22) 사이에 제공될 수 있다는 것을 나타내도록 스택(12)과 베이스(22) 사이에 공간이 제공된다. 이러한 다른 구성 요소 및 재료는 추가 레벨의 스택, 소스 라인 레벨, 소스측 선택 게이트(SGS) 등을 포함할 수 있다.
도 6을 참조하면, 개구(24)는 스택(12)을 통해 형성된다. 개구는 궁극적으로 메모리 어레이의 수직 적층형 메모리 셀과 관련된 채널 재료 필라를 제조하기 위해 이용되며, 일부 실시형태에서 필라 개구로서 지칭될 수 있다. 개구(24)는 위로부터 보았을 때 임의의 적절한 구성을 가질 수 있고; 일부 예시적인 실시형태에서, 원형, 타원형, 다각형 등일 수 있다. 도 6a는 도시된 구성(10)의 영역의 상부 레벨(16)의 일부의 평면도를 도시하고, 개구(24)가 위로부터 보았을 때 원 형상인 예시적인 구성을 도시한다. 일부 실시형태에서, 개구(24)는 추후 공정 단계에서 형성된 다른 개구와 이를 구별하기 위해 제1 개구로서 지칭될 수 있다. 필라 개구(24)는 도 6의 공정 단계에서 베이스(22)를 가로질러 형성된 실질적으로 동일한 복수의 개구를 나타낼 수 있다("실질적으로 동일한"이라는 용어는 제조 및 측정의 합리적인 허용 오차 내에 있는 것과 동일한 의미이다).
도 7을 참조하면, 제1 레벨(14)의 재료(18)는 갭(즉, 캐비티)(26)를 형성하도록 개구(24)를 따라서 오목하게 된다. 갭(26)은 후속 공정 단계에서 형성된 다른 갭과 이를 구별하기 위해 제1 갭으로서 지칭될 수 있다.
일부 실시형태에서, 제1 레벨(14)의 재료(18)는 질화규소를 포함하거나, 질화규소로 본질적으로 이루어지거나, 또는 질화규소로 이루어질 수 잇으며; 제2 레벨(16)의 재료(20)는 이산화규소를 포함하거나, 이산화규소로 본질적으로 이루어지거나, 또는 이산화규소로 이루어질 수 있다. 이러한 실시형태에서, 재료(18)는 인산을 이용하여 재료(20)에 대해 선택적으로 에칭될 수 있다. "선택적 에칭"이라는 용어는 재료가 다른 재료보다 더 빨리 제거되고, 다른 재료에 비해 하나의 재료에 대해 100% 선택적인 에칭 공정을 포함하지만 이에 제한되지 않는다는 것을 의미한다.
제1 갭(26)은 제2 레벨(16)의 재료(20)의 세그먼트(28)들 사이에서 수직으로 있다.
제1 갭은 제1 레벨(14) 내로 깊이(D1)까지 연장된다. 이러한 깊이는 임의의 적절한 깊이일 수 있으며, 일부 실시형태에서 약 10㎚ 내지 약 20㎚의 범위 내에 있을 것이다.
도 8을 참조하면, 간격 구조물(30)들이 제1 갭(26) 내에 형성된다. 간격 구조물(30)은 재료(32)를 포함한다. 이러한 재료는 임의의 적절한 조성물(들)을 포함할 수 있고; 일부 실시형태에서 실리콘을 포함할 수 있다. 예를 들어, 일부 예시적인 실시형태에서, 재료(32)는 다결정 실리콘을 포함하거나, 다결정 실리콘으로 본질적으로 이루어지거나, 또는 다결정 실리콘으로 이루어질 수 있다. 간격 구조물(30)은 개구(24)를 따르는 외부 가장자리(29)를 포함한다.
재료(32)는 임의의 적절한 처리로 갭(26) 내에 형성될 수 있다. 예를 들어, 일부 실시형태에서, 재료(32)는 개구(24)를 통해 갭(26) 내로 증착될 수 있고; 갭(26)이 재료(32)로 채워지고, 개구(24)는 재료(32)로 적어도 부분적으로 채워진다. 이어서, 에칭은 개구(24) 내에 잉여 재료(32)를 제거하는 한편, 갭(26) 내에 재료(32)를 남기기 위해 이용될 수 있다. 에칭은 임의의 적절한 에칭제 및 에칭 조건을 이용할 수 있다. 일부 예시적인 실시형태에서, 에칭은 테트라메틸암모늄 하이드록시드(TMAH)를 이용할 것이다.
도 9를 참조하면, 제2 레벨(16)의 재료(20)는 제2 갭(34)을 형성하도록 개구(24)를 따라서 오목하게 된다. 일부 실시형태에서, 제2 레벨(16)의 재료(20)는 이산화규소를 포함하거나, 이산화규소로 본질적으로 이루어지나, 또는 이산화규소로 이루어질 수 있고; 간격 구조물(30)의 재료(32)는 다결정 실리콘을 포함하거나, 다결정 실리콘으로 본질적으로 이루어지거나, 또는 다결정 실리콘으로 이루어질 수 있다. 이러한 실시형태에서, 재료(20)는 완충된 산화물 에칭(예컨대, 플루오르화 수소산 및 불화 암모니아와 같은 완충제를 사용하는 에칭)을 이용하여 재료(32)에 대해 선택적으로 에칭될 수 있다. 갭(34)은 간격 구조물(30)의 세그먼트(36)들 사이에 수직으로 있다. 제2 재료(20)의 나머지 부분은 갭(34) 뒤에 있다(그리고, 일부 실시형태에서 갭(34)을 따르는 것으로서 지칭될 수 있다).
제2 갭(34)은 제1 레벨(14) 내로 깊이(D2)까지 연장된다. 이러한 깊이는 임의의 적절한 깊이일 수 있으며, 일부 실시형태에서, 약 10㎚ 내지 약 30㎚의 범위 내에 있을 것이다.
일부 실시형태에서, 제2 갭(34)은 각각 상부 주변부(또는 상부 주변 표면)(31), 하부 주변부(또는 하부 주변 표면)(33), 및 내부 주변부(또는 내부 주변 표면(35))를 포함하는 것으로 고려될 수 있고; 내부 주변부는 상부 주변부와 하부 주변부 사이에서 연장된다.
도시된 실시형태에서, 제1 재료(18)의 영역(39)은 제2 갭(34)의 후방 부분을 따라서 노출된다. 노출된 영역은 제2 갭(34)의 후방에서 깊이(D3)를 따른다. 일부 실시형태에서, 깊이(D3)는 약 5옹스트롬(Å) 내지 약 70 Å의 범위 내에 있을 수 있다. 대안적인 실시형태에서, 제1 재료(18)의 영역은 제2 갭의 후방 부분을 따라서 노출되지 않는다.
도 10을 참조하면, 유전체 배리어 재료(38)의 층은 갭(34) 내에서 주변 표면(31, 33 및 35)을 따라서 순응하여(conformally) 연장되도록; 그리고 간격 구조물(30)의 외부 가장자리(29)를 따라서 연장되도록 형성된다. 유전체 배리어 재료(38)는 임의의 적절한 조성물(들)을 포함할 수 있으며; 일부 실시형태에서 하나 이상의 높은-k 재료를 포함할 수 있다(높은-k라는 용어는 이산화규소보다 큰 유전 상수를 의미한다). 유전체 배리어 재료에 통합될 수 있는 예시적인 조성물은 산화 하프늄, 산화 지르코늄, 산화 알루미늄, 규산염 하프늄, 규산염 지르코늄, 산화 티타늄, 산화 가돌리늄, 산화 니오븀, 산화 탄탈륨 등이다.
유전체 배리어 재료(38)는 제2 갭(34)을 좁힌다.
도 11을 참조하면, 재료(40)는 좁혀진 갭(34) 내에서 형성된다. 일부 실시형태에서, 재료(40)는 질화규소를 포함하거나, 질화규소로 본질적으로 이루어지거나, 또는 질화규소로 이루어질 수 있다. 재료(40)는 개구(24)를 적어도 부분적으로 채우도록 대량의 재료(40)를 초기에 제공하고(즉, 갭(34) 내에서 간격 구조물(30)의 외부 가장자리(29)를 따라서 연장되고; 대량의 재료는 유전체 배리어 재료(38)에 의해 외부 가장자리로부터 질량이 이격된다), 그런 다음 대량의 재료(40)의 일부를 제거하는 한편 갭(34) 내에 재료(40)의 나머지 부분을 남기는 것에 의해 도시된 구성으로 형성될 수 있다.
도 11의 공정 단계에서의 재료(40)는 갭(34) 내에 있는 세그먼트(42)로서 구성되는 것으로 고려될 수 있다. 수직으로 인접한 세그먼트(42)는 간격 구조물(30)을 포함하는 개재 영역(44)에 의해 서로로부터 수직으로 이격된다.
도 12를 참조하면, 유전체 재료(38)의 영역은 개구(24)를 따라서 외부 가장자리(29)를 노출시키도록 간격 구조물(30)의 이러한 외부 가장자리로부터 제거된다. 도 12의 공정 단계에서 남아있는 유전체 재료(38)는 캐비티(34) 내에서 이러한 캐비티의 주변 표면(31, 33 및 35)을 따라서 연장되는 라이너(46)로서 구성되는 것으로 고려될 수 있다.
도 13을 참조하면, 개구(24) 내의 표면은, 세그먼트(42)(도 12)를 산화시켜 전하 차단 영역(48)을 형성하고 간격 구조물(30)(도 11)의 가장자리를 또한 산화시켜 돌출부(ledge)(50)를 형성하는 산화 조건에 노출된다. 산화 조건은 임의의 적절한 화학적 성질 및 동작 파라미터를 이용할 수 있다. 일부 예시적인 실시형태에서, 산화 조건은 적어도 약 700℃의 산화 환경 및/또는 산화 표면의 동작 온도를 포함할 수 있다(그러나, 적어도 약 700℃이도록 제한되지 않으며, 적절한 산화 조건이 원하는 전기 및/또는 다른 속성을 달성한다면 더 낮을 수 있다). 산화 조건은, 예를 들어 산화제의 공급원으로서 증기(예컨대, 현장 증기 발생(ISSG))를 이용할 수 있고/있거나 산화 종(oxidizing species)을 발생시키도록 플라즈마를 이용할 수 있다. 플라즈마는 소위 "원격 플라즈마"일 수 있으며, 이는 플라즈마가 산화될 개구(24) 내의 표면과 접촉하지 않고, 대신에 이러한 플라즈마에 의해 발생된 산화종만이 산화 표면에 도달하는 것을 의미한다.
일부 실시형태에서, 세그먼트(42)(도 12)의 재료(40)(도 12)는 질화규소를 포함하거나, 질화규소로 본질적으로 이루어지거나, 또는 질화규소로 이루어지고; 간격 구조물(30)(도 12)의 재료(32)(도 12)는 다결정 실리콘을 포함하거나, 다결정 실리콘으로 본질적으로 이루어지거나, 또는 다결정 실리콘으로 이루어진다. 산화는 질화규소(40)를 산화시켜 실리콘 산화질소(54) 및 이산화규소(52)를 형성할 수 있고; 추가의 이산화규소(52)를 형성하도록 다결정 실리콘(32)을 산화시킬 수 있다. 이러한 실시형태에서, 전하 차단 영역(48)은 (도시된 바와 같이) 실리콘 산화질소(54) 및 이산화규소(52)를 포함할 수 있다. 재료(52 및 54) 사이의 경계는 재료(52 및 54) 사이의 경계가 실리콘 산화질소와 이산화규소 사이의 가파른 경계일 수 있거나, 또는 구배(gradient)일 수 있다는 것을 나타내기 위해 점선(53)으로 도 13에 개략적으로 도시되어 있다.
일부 실시형태에서, 전하 차단 영역(48) 및/또는 돌출부(50)의 적어도 일부는 적절한 재료(들)(예컨대, 이산화규소)의 증착, 이어서 원하는 형상(예컨대, 도 13에 도시된 전하 차단 영역(48) 및 돌출부(50)의 형상과 유사한 형상)을 달성하도록 적절한 에칭에 의해 형성될 수 있다.
전하 차단 영역(48)은 수직으로 연장되고, 수평 두께(T1)를 갖는다. 이러한 수평 두께는 임의의 적절한 치수일 수 있고, 일부 실시형태에서 약 50Å 내지 약 150Å의 범위 내일 수 있다. 전하 차단 영역의 실리콘 산화질소 재료(54)는 수평 두께(T2)를 가지며; 전하 차단 영역의 이산화규소 재료(52)는 수평 두께(T3)를 갖는다. 일부 실시형태에서, 수평 두께(T2)는 수평 두께(T3)의 적어도 약 2배일 것이다. 일부 실시형태에서, 수평 두께(T2)는 약 20Å 내지 약 140Å의 범위 내에 있을 것이며; 수평 두께(T3)는 약 10Å 내지 약 30Å의 범위 내에 있을 것이다. 일부 실시형태에서, 수평 두께(T2 및 T3)는 서로 구별하기 위해 제1 및 제2 수평 두께로서 각각 지칭될 수 있다.
재료(32 및 40)(도 11)의 산화는 질화규소 재료(40)보다 훨씬 빠르게 다결정 실리콘 재료(32)를 산화시킬 수 있다(예컨대, 질화규소보다 적어도 1.5배, 질화규소보다 적어도 2배, 질화규소보다 적어도 3배 빠르게 다결정 실리콘을 산화시킬 수 있다). 산화가 질화규소 재료(40)로 형성된 실리콘 산화질소(54)/이산화규소(52)로 형성된 것보다 다결정 실리콘(32)으로 형성된 이산화규소(52)로부터 훨씬 더 많은 확장을 유도하는 실시형태에서, 개구(24)를 따르는 계층(16)의 가장자리는 거의 확장되지 않을 수 있으며, 개구(24)를 따르는 계층(14)의 가장자리는 실질적으로 확장될 수 있다(예컨대, 다결정 실리콘(32) 재료로부터 이산화규소(52)의 형성으로 인한 확장은 질화규소 재료(40)로부터 실리콘 산화질소(54)/이산화규소(52)의 형성으로 인한 확장의 적어도 약 2배일 수 있다). 일부 실시형태에서, 개구(24)를 따르는 계층(14)의 가장자리를 따라서 실질적인 확장이 있을 수 있고, 개구(24)를 따르는 계층(16)의 가장자리를 따라서 실질적인 확장이 없을 수 있다("실질적으로 확장이 없다"라는 용어는 검출의 합리적인 허용 범위 내에서 확장이 없다는 것을 의미한다). 돌출부(50)는 전하 차단 영역(48)보다 수평으로 더 긴 것으로 도시되어 있다. 제3 갭(56)은 제2 레벨(16)을 따라서 돌출부(50) 사이에 수직으로 있다.
도시된 실시형태에서, 실리콘 산화질소(58)는 돌출부(50)의 이산화규소(52)가 레벨(14)의 질화규소(18)에 인접한 영역을 따라서 형성된다. 점선(59)은 실리콘 산화질소(58)와 질화규소(18) 사이의 대략적인 경계를 도시하고, 이러한 경계가 가파른 경계면일 수 있거나 구배일 수 있다는 것을 나타내도록 제공된다. 일부 실시형태에서, 돌출부(50)는 개구(24)를 따르는 전방 가장자리(55) 및 전방 가장자리(55) 반대편의 후방 가장자리(57)를 포함하는 것으로 고려될 수 있으며; 후방 가장자리(57)는 제1 재료(18)에 인접한다. 실리콘 산화질소(58)는 돌출부(50)의 후방 가장자리(57)를 따르며, 실리콘 산화질소 라이너(60)로서 구성될 수 있다.
실리콘 산화질소(58)는 선택적이고, 일부 실시형태에서 형성되지 않을 수 있다.
도 14를 참조하면, 전하 저장 재료(62)는 갭(56) 내에 형성된다. 전하 저장 재료는 임의의 적절한 조성물(들)을 포함할 수 있으며; 일부 실시형태에서, 질화규소, 실리콘 산화질소, 전도성 나노도트 등과 같은 전하 포획 재료를 포함할 수 있다. 당업자는 "전하 포획"이라는 용어를 이해하고; "전하 포획"이 전하 캐리어(예컨대, 전자 또는 정공)를 가역적으로 포획할 수 있는 에너지 우물(energy well)을 지칭할 수 있다는 것을 이해할 것이다. 대안적인 실시형태(도시되지 않음)에서, 전하 저장 재료는 플로팅 게이트 재료(예컨대, 다결정 실리콘과 같은)로서 구성될 수 있다.
전하 저장 재료(62)는 임의의 적절한 방법으로 도시된 구성으로 형성될 수 있다. 예를 들어, 일부 실시형태에서, 전하 저장 재료(62)는 질화규소를 포함하거나, 질화규소로 본질적으로 이루어지거나, 질화규소로 이루어질 수 있으며, 개구(24)를 적어도 부분적으로 채우도록 초기에 형성될 수 있다. 잉여 재료(62)는 그런 다음 갭(56) 내에 한정된 재료(62)만을 남기도록 적절한 에칭(예컨대, 고온 인산을 사용하는 에칭, 플루오르화 수소산 처리가 이어지는 산화를 사용하는 에칭 등)으로 제거될 수 있다.
일부 실시형태에서, 전하 저장 재료(62)는 질화규소를 포함할 수 있고, 갭(56) 내에 남아있는 전하 저장 재료(62)의 세그먼트는 질화규소 세그먼트(64)로서 지칭될 수 있다.
도 15를 참조하면, 질화규소 세그먼트(64)(도 16)의 가장자리는 산화되어, 실리콘 산화질소(66) 및 이산화규소(68)를 형성한다. 점선(67)은 재료(66 및 68) 사이의 대략적인 경계를 도시하도록 위해 이용된다. 실리콘 산화질소(66) 및 이산화규소(68)의 형성 후에 남아있는 재료(62)는 전하 저장 영역(예컨대, 전하 포획 영역)(70)에 대응하는 것으로 고려될 수 있다. 전하 포획 영역(70)은 개구(24)에 인접한 외부 가장자리(71), 전하 차단 영역(48)에 인접한 내부 가장자리(73), 및 돌출부(50)에 인접한 수평 가장자리(75)를 갖는다. 도시된 실시형태에서, 실리콘 산화질소(66)는 외부 가장자리(71) 및 수평 가장자리(75)를 따라서 연장된다.
일부 실시형태에서, 실리콘 산화질소(66)는 약 0.5㎚ 내지 약 3㎚ 범위 내의 두께를 가질 수 있고, 이산화규소(68)는 약 0.5㎚ 내지 약 3㎚ 범위 내의 두께를 가질 수 있다.
도시된 실시형태에서, 전하 저장 영역(70)은 전하 차단 영역(48)의 이산화규소(52)를 따르며 이산화규소에 바로 인접한다(구체적으로, 전하 저장 영역(70)의 내부 가장자리(73)는 이러한 이산화규소(52)에 직접 접촉한다(directly against)).
도 16을 참조하면, 돌출부(50)(도 15)는 제4 갭(72)을 형성하기 위해 제거되고, 제4 갭은 전하 포획 영역(70) 사이에 수직으로 있다. 일부 실시형태에서, 돌출부(50)의 재료(52)(도 15)는 이산화규소를 포함하며, 이러한 재료는 다른 구성(10)의 재료에 대해 (예컨대, 완충 산화물 에칭을 이용하여) 선택적으로 제거된다.
도 17을 참조하면, 재료(74)는 갭(72) 내에서 형성된다. 일부 실시형태에서, 재료(74)는 질화규소를 포함하거나, 질화규소로 본질적으로 이루어지거나, 또는 질화규소로 이루어질 수 있으며; 질화규소 세그먼트(76)로서 구성되는 것으로 고려될 수 있다. 질화규소 세그먼트(76)는 제3 질화규소 세그먼트로서 지칭될 수 있다. 일부 실시형태에서, 제1 레벨(14)의 재료(18)는 제1 질화규소로서 지칭될 수 있고, 재료(74)는 제1 질화규소의 일부를 대체하는 제2 질화규소로서 지칭될 수 있다.
질화규소 세그먼트(74)는 임의의 적절한 처리로 형성될 수 있다. 예를 들어, 개구(24)는 적어도 부분적으로 질화규소로 채워질 수 있고, 그런 다음 잉여 질화규소는 갭(72) 내에 세그먼트(74)를 남기도록 적절한 에칭으로 제거될 수 있다.
질화규소 세그먼트(76)는 제1 레벨(14)을 따르며, 제1 재료(18)(일부 실시형태에서 질화규소일 수 있음)에 인접한다. 도시된 실시형태에서, 실리콘 산화질소(58)는 질화규소 세그먼트(76)와 제1 재료(18) 사이에 있다. 다른 실시형태에서, 실리콘 산화질소(58)는 생략될 수 있다.
도 18을 참조하면, 터널링 재료(78, 80 및 82)는 개구(24)의 외부 주변부를 따라서 형성된다.
터널링 재료는 프로그래밍 동작, 소거 동작 등에서 전하 캐리어가 터널을 터널링하거나 그렇지 않으면 통과하는 재료로서 기능할 수 있다. 일부 상황에서, 터널링 재료 중 하나 이상은 게이트 유전체 재료 또는 간단히 유전체 재료로서 지칭될 수 있다. 예시된 실시형태에서, 3개의 터널링 재료가 이용된다. 다른 실시형태에서, 3개보다 적은 터널링 재료가 있을 수 있으며; 또 다른 실시형태에서 3개보다 많은 터널링 재료가 있을 수 있다. 일부 실시형태에서, 터널링 재료(78, 80 및 82)는 원하는 전하 터널링 특성을 가지도록 밴드-갭 엔지니어링될 수 있다. 터널링 재료(80)는 재료(78 및 82)와 조성적으로 다르다. 재료(78 및 82)는 일부 실시형태에서 서로 조성적으로 다를 수 있고, 다른 실시형태에서 서로 조성적으로 동일할 수 있다. 예시된 실시형태에서, 실리콘 산화질소(66)는 추가 터널링 재료에 대응할 수 있다. 일부 실시형태에서, 터널링 재료(78, 80 및 82) 중 하나 이상이 생략될 수 있고; 대신 이러한 터널링 재료의 기능은 실리콘 산화질소(66)에 포함될 수 있다.
일부 예시적인 실시형태에서, 터널링 재료(80)는 질화규소를 포함할 수 있고, 터널링 재료(78 및 82)는 이산화규소를 포함할 수 있다. 일부 예시적인 실시형태에서, 터널링 재료(66 및 78)는 실리콘 산화질소 및 이산화규소를 각각 포함할 수 있으며; 터널링 재료(80)는 질화규소를 포함할 수 있고, 터널링 재료(82)는 이산화규소를 포함할 수 있다.
일부 실시형태에서, 터널링 재료(78, 80 및 82)는 제1, 제2 및 제3 터널링 재료로서 각각 지칭될 수 있다.
채널 재료(84)는 개구(24) 내에서 터널링 재료(78, 80 및 82)를 따라서 형성된다. 도시된 실시형태에서, 채널 재료(84)는 터널링 재료(82)에 직접 접촉한다. 채널 재료(84)는 임의의 적절하게 도핑된 반도체 재료(들)를 포함할 수 있으며; 일부 실시형태에서 실리콘, 게르마늄, III/V 반도체 재료(예컨대, 인화갈륨) 등 중 하나 이상을 포함할 수 있다.
도시된 실시형태에서, 채널 재료(84)는 개구(24)의 주변을 라이닝하고, 절연성 재료(86)는 개구(24)의 나머지 내부 영역을 채운다. 절연성 재료(86)는 예를 들어, 이산화규소와 같은 임의의 적절한 조성물 또는 조성물의 조합을 포함할 수 있다. 채널 재료(84)의 도시된 구성은 절연성 재료(86)가 채널 구성에서의 "중공" 내에 제공되는 중공형 채널 구성인 것으로 고려될 수 있다. 다른 실시형태에서, 채널 재료는 중실형 필라로 구성될 수 있다.
채널 재료(84)는 개구(24)의 주변을 따라서 수직으로 연장되고; 즉, 스택(12)을 통해 수직으로 연장된다.
도 19를 참조하면, 제2 개구(88)는 스택(12)을 통해 형성된다. 제2 개구(88)는 제1 및 제2 재료(18 및 20)의 부분을 통해 연장된다.
도 19a는 구성(10)의 도시된 영역의 상부 레벨(16)의 일부의 평면도를 도시하고, 제2 개구(88)가 슬릿(즉, 트렌치)으로서 구성되는 예시적인 구성을 도시한다.
도 20을 참조하면, 제2 레벨(16)의 재료(20)(도 19)는 제2 레벨(16)을 따라서 캐비티(90)를 형성하기 위해 제거된다. 일부 실시형태에서, 재료(20)는 이산화규소를 포함하고, 완충 산화 에칭으로 제거된다.
도 21을 참조하면, 전도성 재료(92 및 94)는 개구(88) 및 캐비티(90) 내에 제공된다. 전도성 재료(92 및 94)는 예를 들어 다양한 금속(예컨대, 티타늄, 텅스텐, 코발트, 니켈, 백금, 루테늄 등) 중 하나 이상, 금속 함유 조성물(예컨대, 금속 규화물, 금속 질화물, 금속 탄화물 등) 및/또는 전도성-도핑된 반도체 재료(예컨대, 전도성-도핑된 실리콘, 전도성-도핑된 게르마늄 등)와 같은 임의의 적절한 전기 전도성 조성물(들)을 포함할 수 있다. 일부 실시형태에서, 전도성 재료(92)는 티타늄 질화물을 포함하거나, 티타늄 질화물로 본질적으로 이루어지거나, 또는 티타늄 질화물로 이루어질 수 있으며; 전도성 재료(94)는 텅스텐을 포함하거나, 텅스텐으로 본질적으로 이루어지거나, 또는 텅스텐으로 이루어질 수 있다.
도 22를 참조하면, 전도성 재료(92 및 94)는 개구(88)의 중심 영역 내로부터 제거되는 한편, 전도성 재료(92 및 94)를 캐비티(90) 내에 남긴다.
캐비티(90) 내에 남아있는 전도성 재료(92 및 94)는 함께 전도성 영역(96)을 형성한다. 비록 도시된 전도성 영역이 2개의 전도성 재료를 포함할지라도, 다른 실시형태에서 유사한 전도성 영역은 단일 전도성 재료만을 포함할 수 있거나, 또는 2개보다 많은 전도성 재료를 포함할 수 있다.
전하 차단 영역(48)에 근접한 전도성 영역(96)의 부분은 전도성 게이트(98)에 대응할 수 있고, 전하 차단 영역(48)으로부터 더 원위에 있는 전도성 영역(96)의 부분은 워드 라인(160)에 대응할 수 있다. 워드 라인은 레벨(16)을 따르며, 따라서, 일부 실시형태에서 레벨(16)은 워드 라인 레벨로서 지칭될 수 있다. 이러한 워드 라인 레벨은 도 22의 스택(12) 내의 절연성 레벨(14)과 교번하는 것으로서 고려될 수 있다.
일부 실시형태에서, 전도성 영역(96)은 제1 단부(161) 및 제1 단부와 관련하여 반대편에 있는 제2 단부(163)를 포함하는 것으로 고려될 수 있다. 제1 단부(161)는 게이트(98)에 의해 구성되고 게이트 단부로서 지칭될 수 있으며; 제2 단부(163)는 워드 라인(160)으로 구성되고 워드 라인 단부로서 지칭될 수 있다.
도 23를 참조하면, 제1 재료(18)(도 22), 실리콘 산화질소(58)(도 22), 및 재료(74)(도 22)는 공동(162)을 남기도록 적절한 에칭으로 제거된다. 일부 실시형태에서, 재료(18 및 74)는 질화 규소를 포함하거나, 질화규소로 본질적으로 이루어지거나, 또는 질화규소로 이루어지며, 이러한 재료를 제거하는데 이용되는 에칭은 주 에칭제로서 인산을 포함한다. 인산은 질화규소 재료보다 느린 실리콘 산화질소(58)를 통해 에칭될 것이지만; 특히 실리콘 산화질소(58)가 10Å 미만이면 실리콘 산화질소를 통해 에칭될 수 있다. 실리콘 산화질소(58)에 문제가 있으면, 이러한 것들은 생략될 수 있다. 대안적으로, 공동(162)을 형성하는데 이용되는 에칭은 다수의 단계를 포함할 수 있으며, 단계들 중 일부는 질화규소 재료(18 및 74)의 제거에 관련되고, 다른 단계는 실리콘 산화질소 재료(58)의 제거에 관련된다.
질화규소를 제거하기 위해 인산계 에칭을 이용할 때 발생할 수 있는 부산물은 저밀도 이산화규소(164)이다. 본 명세서 및 다음의 청구범위에서 사용되는 용어 "저밀도 이산화규소"는 실온에서 물에 1:50으로 희석된 플루오르화 수소산을 이용할 때 적어도 200 Å/분의 에칭 속도를 갖는 이산화규소를 의미한다. 일부 실시형태에서, 저밀도 이산화규소는 실온에서 물에 1:50으로 희석된 플루오르화 수소산을 이용할 때 적어도 약 300 Å/분, 적어도 약 500 Å/분, 또는 심지어 적어도 약 1000 Å/분의 에칭 속도를 가질 수 있다. 저밀도 이산화규소는 고다공성이며, 따라서 고밀도(저다공성)의 이산화규소보다 낮은 유전 상수를 갖는다. 워드 라인 사이의 용량성 커플링을 감소시키기 위해 수직으로 인접한 워드 라인 사이의 절연성 재료로서 낮은 유전 상수 재료를 이용하는 것이 바람직할 수 있다.
일부 실시형태는 공동(162)을 밀봉하기 위해 저밀도 이산화규소(164)를 유리하게 이용하였으며, 이는 도 23에 개략적으로 도시되어 있다. 질화규소 에칭의 부산물로서 생성된 저밀도 이산화규소(164)는 전도성 영역(96)의 워드 라인 단부(163) 주위를 감싼다. 저밀도 이산화규소(164)는 전도성 영역(96)의 단부(163) 주위로 연장되는 절연성 라이너 영역(166)으로서 구성되는 것으로 고려될 수 있다. 도 23의 실시형태에서, 절연성 라이너 영역(166)은 서로 병합되어 공동(162)의 단부를 핀치 오프(pinch off)시킨다(또는 다시 말해서, 공동의 단부를 밀봉하도록 서로 합쳐진다).
절연성 라이너(166)는 도 23의 실시형태에서 개구(88)를 완전히 채우지 않는다. 따라서, 개구(88)의 나머지 부분은 도 24에 도시된 바와 같이 추가적인 절연성 재료(168)로 채워진다. 절연성 재료(168)는 임의의 적절한 조성물(들)을 포함할 수 있다. 일부 실시형태에서, 절연성 재료(168)는 이산화규소를 포함하거나, 이산화규소로 본질적으로 이루어지거나, 또는 이산화규소로 이루어질 수 있으며; 저밀도 이산화규소(164)보다 높은 밀도일 것이다. 예를 들어, 일부 실시형태에서, 절연성 재료(168)는 실온에서 물에 1:50으로 희석된 플루오르화 수소산을 이용할 때 약 100 Å/분 미만의 에칭 속도를 가질 수 있다.
도 23의 실시형태는 공동(162)을 밀봉하기 위해 서로 병합되는 절연 영역(166)을 형성하는 저밀도 절연성 재료(164)를 도시한다. 다른 실시형태에서, 절연 영역 중 적어도 일부는 서로 병합되지 않을 수 있으며; 따라서, 개방 오리피스(170)는 도 25에 도시된 바와 같이 공동의 단부에 남을 수 있다(즉, 공동 내로 연장될 수 있다). 그러나, 개구(88)를 채우는데 이용되는 절연성 재료(168)는 또한 도 26에 도시된 바와 같이 오리피스(170)를 밀봉할 수 있다.
도 24 및 도 26의 조립체(10)는 메모리 셀의 예시적인 배열을 포함하고, 일부 실시형태에서 메모리 어레이(예컨대, NAND 메모리 어레이)의 예시적인 구성에 대응할 수 있다. 구체적으로, 전도성 게이트(98)는 유전체 배리어 재료(38), 전하 차단 영역(48), 전하 저장 영역(70), 터널링 재료(66, 78, 80 및 82), 및 채널 재료(84)와 함께 메모리 셀(180a, 180b 및 180c)에 통합될 수 있다. 이러한 메모리 셀은 일부 실시형태에서 NAND 메모리 셀일 수 있다. 예시된 메모리 셀은 서로 수직으로 적층되고, NAND 스트링의 일부일 수 있다. 메모리 셀(180a, 180b 및 180c)은 서로 실질적으로 동일하고("실질적으로 동일한"이라는 용어는 제조 및 측정의 합리적인 허용 오차 내에서 동일함을 의미함), 일부 실시형태에서 제1 메모리 셀, 제2 메모리 셀, 및 제3 메모리 셀로서 각각 지칭될 수 있다. 메모리 셀(180a, 180b 및 180c)은 예를 들어, 도 1 내지 도 4를 참조하여 전술한 것과 유사한 NAND 메모리 어레이와 같은 메모리 어레이에 걸쳐서 제조될 수 있는 다수의 실질적으로 동일한 메모리 셀을 나타내는 것으로 고려될 수 있다.
동작시에, 전하 저장 영역(70)은 메모리 셀(180a, 180b 및 180c)에 정보를 저장하도록 구성될 수 있다. 개별 메모리 셀(예컨대, 180a)에 저장된 정보의 값("값"이라는 용어는 하나의 비트 또는 다중 비트를 나타냄)은 전하 저장 영역에 저장된 전하의 양(예컨대, 전자의 수)에 기초할 수 있다. 개별 전하 저장 영역(70) 내에서의 전하의 양은 적어도 부분적으로 관련 게이트(98)에 인가된 전압의 값 및/또는 관련 채널 재료(84)에 인가된 전압의 값에 기초하여 제어(예컨대, 증가 또는 감소)될 수 있다.
터널링 재료(66, 78, 80 및 82)는 메모리 셀(180a, 180b 및 180c)의 터널링 영역(184)을 함께 형성한다. 이러한 터널링 영역은 전하 저장 영역(70)과 채널 재료(84) 사이의 전하(예컨대, 전자)의 원하는 터널링(예컨대, 수송)을 허용하도록 구성될 수 있다. 터널링 영역(184)은 예를 들어 등가 산화물 두께(equivalent oxide thickness: EOT)와 같은, 그러나 이에 한정되지 않는 선택된 기준을 달성하도록 구성(엔지니어링)될 수 있다. EOT는 대표적인 물리적 두께라는 면에서 터널링 영역의 전기적 특성(예컨대, 커패시턴스)을 정량화한다. 예를 들어, EOT는 누설 전류 및 신뢰성 고려 사항을 무시하고 주어진 유전체(예컨대, 터널링 영역(184))와 동일한 커패시턴스 밀도를 가지도록 요구되는 이론적 이산화규소 층의 두께로서 정의될 수 있다.
전하 차단 영역(48)은 전하 저장 영역(70)에 인접하고, 전하 저장 영역(70)으로부터 관련 게이트(98)로 전하가 흐르는 것을 차단하는 메커니즘을 제공할 수 있다. 유전체 배리어 재료(38)는 전하 차단 영역(48)과 관련 게이트(98) 사이에 제공되며, 게이트(98)로부터 전하 저장 영역(70)을 향한 전자의 백-터널링(back-tunneling)을 금지하도록 이용될 수 있다. 일부 실시형태에서, 유전체 배리어 재료(38)는 메모리 셀(180a, 180b 및 180c) 내에서 유전체 배리어 영역을 형성하는 것으로 고려될 수 있다.
일부 실시형태에서, 채널 재료(84)는 전류를 전도하도록 구성된 채널인 것으로 고려될 수 있다. 채널은 제1 메모리 셀(180a)에 통합된 제1 채널 부분(190), 제2 메모리 셀(180b)에 통합된 제2 채널 부분(192), 및 제3 메모리 셀(180c)에 통합된 제3 채널 부분(194)을 포함한다.
메모리 셀(180a)에 통합된 게이트(98)는 제1 게이트로서 지칭될 수 있고, 제2 메모리 셀(180b)에 통합된 게이트(98)는 제2 게이트로서 지칭될 수 있고, 제3 메모리 셀(180c)에 통합된 게이트(98)는 제3 게이트로서 지칭될 수 있다.
메모리 셀 내의 전하 차단 영역(48) 및 전하 저장 영역(70)은 함께 메모리 셀 구조물(196)인 것으로 고려될 수 있다. 제1 메모리 셀(180a) 내의 메모리 셀 구조물(196)은 제1 메모리 셀 구조물로서 지칭될 수 있고, 제2 메모리 셀(180b) 내의 메모리 셀 구조물(196)은 제2 메모리 셀 구조물로서 지칭될 수 있고, 제3 메모리 셀(180c) 내의 메모리 셀 구조물(196)은 제3 메모리 셀 구조물로서 지칭될 수 있다. 유전체 배리어 재료(38)는 제1, 제2 및 제3 메모리 셀(180a, 180b 및 180c) 내에 유전체 배리어 영역을 형성한다. 이러한 유전체 배리어 영역은 일부 실시형태에서 메모리 셀 구조물(196)의 일부인 것으로 고려될 수 있고, 다른 실시형태에서 메모리 셀 구조물(196)과 별개인 것으로 고려될 수 있다. 제1 메모리 셀(180a) 내의 유전체 배리어 영역은 제1 유전체 배리어 영역으로서 지칭될 수 있고, 제2 메모리 셀(180b) 내의 유전체 배리어 영역은 제2 유전체 배리어 영역으로서 지칭될 수 있고, 제3 메모리 셀(180c) 내의 유전체 배리어 영역은 제3 유전체 배리어 영역으로서 지칭될 수 있다.
메모리 셀 구조물(196) 내의 전하 차단 영역(48)은 전하 저장 영역(70)과 게이트(98) 사이에 있다. 도 24 및 26에 도시된 실시형태에서, 전하 차단 영역(48) 내의 실리콘 산화질소(54)는 2개의 반대인 측면(193 및 195)을 갖는 것으로 고려될 수 있다. 전하 차단 영역(48)의 이산화규소(52)는 도시된 실시형태에서 반대인 측면 중 하나(측면(193))를 따르며, 반대인 측면 중 다른 하나(측면(195))는 유전체 배리어 재료(38)에 바로 인접한다.
제1 메모리 셀(180a)의 게이트(98)는 제2 메모리 셀(180b)의 게이트(98)로부터 수직으로 이격되어 있다. 공동(162) 중 하나는 제1 및 제2 메모리 셀(180a, 180b)의 수직 이격 게이트(98) 사이에서 수직으로 있으며; 이러한 공동은 공동이 다른 공동과 구별되는 것을 가능하게 하도록 도 24 및 도 26에서 도면 부호 162a로 지시되어 있다.
공동(162a)은 메모리 셀(180a, 180b)의 수직으로 인접한 게이트 사이에 영역(187)을 가지며, 메모리 셀(180a 및 180b)의 수직으로 인접한 메모리 셀 구조물(196) 사이에 다른 영역(189)을 갖는다. 다른 공동(162)은 유사한 영역(187 및 189)을 갖는다. 따라서, 공동(162)은 수직으로 인접한 메모리 셀 구조물(196) 사이에 전기 절연을 제공할 수 있고, 수직으로 인접한 전도성 게이트(98) 사이의 전기 절연을 또한 제공할 수 있다. 도 24 및 도 26의 실시형태에서, 게이트(98)의 전도성 영역(96)의 적어도 일부는 저밀도 이산화규소(164)에 의해 공동(162)으로부터 이격되고, 전하 저장 영역(70)은 실리콘 산화질소(66)의 영역에 대응하는 라이너(199)에 의해 공동으로부터 이격된다. 유전체 배리어 재료(38)는 공동(162)에 직접 접촉한다.
일부 실시형태에서, 도 24 및 도 26의 스택(12)은 교번하는 절연성 레벨(14) 및 워드 라인 레벨(16)을 포함하는 것으로 고려될 수 있다. 채널 재료(84)는 스택(12)을 따라서 수직으로 연장되고, 게이트(98)는 워드 라인 레벨을 따르며 터널링 재료(66, 76, 80 및 82), 메모리 셀 구조물(196), 및 유전체 배리어 재료(38)에 의해 채널 재료로부터 이격된다.
전하 저장 영역(즉, 전하 저장 구조)(70)은 절연성 레벨(14)을 따라서 공동(162)의 영역을 개재하는 것에 의해 서로로부터 수직으로 이격된다. 전하 저장 영역(70)의 서로로부터의 수직 분리는 공통 NAND 스트링 내에서 인접하는 전하 저장 영역들 사이의 전하 누출을 완화시키거나 또는 방지할 수 있고; 다른 구성 요소(예컨대, 인접하는 전하 저장 영역, 제어 게이트, 채널, 터널 산화물 등)와의 전하 저장 영역의 결합을 완화시킬 수 있다. 이러한 것은 NAND 스트링의 모든 메모리 셀을 따라서 연장되는 연속적인 전하 저장 구조를 갖는 종래의 NAND 구성에 비해 상당한 개선을 가능하게 할 수 있다. 예시적인 개선은 개선된 내구성, 읽기/쓰기 비용에서의 개선, 급속 충전 이득에서의 개선, 급속 충전 손실에서의 개선, 감소된 셀간 용량성 커플링 등 중 하나 이상을 포함할 수 있다.
위에서 논의된 조립체 및 구조는 집적 회로("집적 회로"라는 용어는 반도체 기판에 의해 지지되는 전자 회로를 의미한다) 내에서 이용될 수 있으며; 전자 시스템에 통합될 수 있다. 이러한 전자 시스템은 예를 들어 메모리 모듈, 디바이스 드라이버, 전력 모듈, 통신 모뎀, 프로세서 모듈, 및 애플리케이션 특정 모듈에서 사용될 수 있으며, 다층, 멀티 칩 모듈을 포함할 수 있다. 전자 시스템은 예를 들어 카메라, 무선 디바이스, 디스플레이, 칩셋, 셋톱 박스, 게임, 조명, 차량, 시계, 텔레비전, 휴대폰, 개인용 컴퓨터, 자동차, 산업 제어 시스템, 항공기 등과 같은 광범위한 시스템일 수 있다.
달리 명시되지 않는 한, 본 명세서에 기술된 다양한 재료, 물질, 조성물 등은 예를 들어, 원자 층 증착(ALD), 화학 기상 증착(CVD), 물리 기상 증착(PVD) 등을 포함하여, 현재 공지되어 있거나 아직 개발되지 않은 임의의 적절한 방법으로 형성될 수 있다.
"유전체" 및 "절연성"이라는 용어는 절연성 전기 특성을 갖는 재료를 기술하도록 사용될 수 있다. 용어는 본 개시내용에서 동의어로 고려된다. 일부 예에서 용어 "유전체" 및 다른 예에서 "절연성"(또는 "전기적으로 절연성")이라는 용어의 사용은 다음의 청구범위 내에서 선행 기반을 단순화하기 위해 본 개시내용 내에서 언어 변형을 제공할 수 있으며, 어떠한 중요한 화학적 또는 전기적 차이도 나타내도록 사용되지 않는다.
도면에서 다양한 실시형태의 특정 배향은 단지 예시적인 목적을 위한 것이며, 실시형태는 일부 적용에서 도시된 배향에 대해 회전될 수 있다. 본 명세서에 제공된 설명 및 다음의 청구범위는 구조물이 도면의 특정 배향으로 있는지, 또는 이러한 배향에 대해 회전되는지에 관계없이 다양한 특징 사이에 설명된 관계를 갖는 임의의 구조에 관한 것이다.
첨부된 도면의 단면도는 단지 단면의 평면 내의 특징만을 도시하고, 달리 나타내지 않는 한, 도면을 단순화하기 위해 단면의 평면 뒤에 재료를 나타내지 않는다.
구조물이 다른 구조물 "상에", "인접한" 또는 "기대어 있는" 것으로 언급될 때, 다른 구조물 상에 직접 존재할 수 있거나 개재된 구조물이 존재할 수 있다. 대조적으로, 구조물이 다른 구조물 "상에 직접", "직접 인접" 또는 "직접 접촉"하는 것으로 언급될 때, 개재 구조물은 존재하지 않는다.
구조물(예컨대, 층, 재료 등)은 구조물이 일반적으로 기저 베이스(예컨대, 기판)로부터 위쪽으로 연장된다는 것을 나타내기 위해 "수직 연장되는 것"으로서 지칭될 수 있다. 수직으로 연장되는 구조물은 베이스의 상부 표면에 대해 실질적으로 직교하게 연장될 수 있거나, 그렇지 않을 수 있다.
일부 실시형태는 교번하는 절연성 레벨 및 워드 라인 레벨의 수직 스택을 갖는 메모리 어레이를 포함한다. 채널 재료는 스택을 따라서 수직으로 연장된다. 전도성 세그먼트는 워드 라인 레벨을 따른다. 전도성 세그먼트의 각각은 단면을 따라서 서로에 대해 반대인 제1 및 제2 단부를 갖는다. 전도성 세그먼트는 게이트, 및 게이트에 인접한 워드 라인을 포함한다. 워드 라인은 제2 단부를 포함하고, 게이트는 제1 단부를 포함한다. 메모리 셀 구조물은 워드 라인 레벨을 따르며, 게이트와 채널 재료 사이에 위치된다. 메모리 셀 구조물은 전하 저장 영역 및 전하 차단 영역을 포함한다. 전하 차단 영역은 전하 저장 영역과 게이트 사이에 있다. 공동은 절연성 레벨을 따르며, 메모리 셀 구조물 중 수직으로 인접한 메모리 셀 사이에 있다. 절연성 라이너 영역은 워드 라인 레벨을 따르며, 전도성 세그먼트의 제2 단부 주위로 연장된다. 절연성 라이너 영역은 저밀도 이산화규소를 포함한다.
일부 실시형태는 전류를 전도하는 채널을 갖는 조립체를 포함한다. 채널은 제1 채널 부분, 및 제1 채널 부분 아래의 제2 채널 부분을 포함한다. 제1 메모리 셀 구조물은 제1 게이트와 제1 채널 부분 사이에 위치된다. 제1 메모리 셀 구조물은 제1 전하 저장 영역 및 제1 전하 차단 영역을 포함한다. 제1 전하 차단 영역은 제1 전하 저장 영역과 제1 게이트 사이에 위치된다. 제1 전하 차단 영역은 실리콘 산화질소를 포함하고, 제1 전하 저장 영역은 질화규소를 포함한다. 제2 메모리 셀 구조물은 제1 메모리 셀 구조물 아래에 있고, 제2 게이트와 제2 채널 부분 사이에 위치된다. 제2 메모리 셀 구조물은 제2 전하 저장 영역 및 제2 전하 차단 영역을 포함한다. 제2 전하 차단 영역은 제2 전하 저장 영역과 제2 게이트 사이에 위치된다. 제2 전하 차단 영역은 실리콘 산화질소를 포함하며, 제2 전하 저장 영역은 질화규소를 포함한다. 공동은 제1 및 제2 게이트 사이 및 제1 및 제2 메모리 셀 구조물 사이에 위치된다. 제1 게이트는 공동 위에 있는 전도성 재료를 포함하고, 저밀도 이산화규소에 의해 공동으로부터 이격된다. 제2 게이트는 공동 아래의 전도성 재료를 포함하고, 저밀도 이산화규소에 의해 공동으로부터 이격된다. 제1 라이너는 제1 전하 저장 영역의 질화규소와 공동 사이에 있다. 제2 라이너는 제1 전하 저장 영역의 질화규소와 공동 사이에 있다.
일부 실시형태는 조립체를 형성하는 방법을 포함한다. 제1 개구는 교번하는 제1 및 제2 레벨의 스택을 통해 형성된다. 제1 레벨은 질화규소를 포함하고, 제2 레벨은 이산화규소를 포함한다. 제2 레벨의 이산화규소의 일부는 메모리 셀 구조물로 대체되는 한편, 제2 레벨의 이산화규소의 나머지 부분을 남긴다. 메모리 셀 구조물은 전하 차단 영역에 인접한 전하 저장 영역을 포함한다. 수직으로 연장되는 터널링 재료는 제1 개구 내에 형성된다. 터널링 재료는 메모리 셀 구조물의 전하 저장 영역을 따라서 연장된다. 채널 재료는 제1 개구 내에서 터널링 재료에 인접하여 형성된다. 제2 개구는 스택을 통해 형성된다. 제2 개구는 제2 레벨의 이산화규소의 나머지 부분을 통해 연장되고, 제1 레벨의 질화규소를 통해 연장된다. 제2 레벨의 이산화규소의 나머지 부분은 제2 개구를 따라서 캐비티를 형성하도록 제거된다. 전도성 영역은 캐비티 내에 형성된다. 제1 레벨의 질화규소는 전도성 영역 사이에 공동을 형성하도록 제거된다.
일부 실시형태는 조립체를 형성하는 방법을 포함한다. 제1 개구는 교번하는 제1 및 제2 레벨의 스택을 통해 형성된다. 제1 레벨은 제1 재료를 포함하고, 제2 레벨은 제2 재료를 포함한다. 제1 레벨의 제1 재료는 제1 갭을 형성하도록 제1 개구를 따라서 오목화된다. 제1 갭은 제2 레벨의 세그먼트 사이에서 수직으로 있다. 간격 구조물은 제1 갭 내에서 형성된다. 제2 레벨의 제2 재료는 제2 갭을 형성하고 제2 갭을 따라서 제2 재료의 나머지 부분을 남기도록 제1 개구를 따라서 오목화된다. 제2 갭은 간격 구조물의 세그먼트 사이에 수직으로 있다. 제2 갭의 각각은 상부 주변 표면, 하부 주변 표면, 및 내부 주변 표면을 각각 갖는다. 유전체 배리어 재료의 라이너는 각각의 제2 갭의 상부 주변 표면, 내부 주변 표면, 및 하부 주변 표면을 따라서 연장되고 제2 갭을 좁히도록 형성된다. 제1 질화규소 세그먼트는 좁혀진 제2 갭 내에서 제2 레벨을 따라서 형성된다. 제1 질화규소 세그먼트 중 수직으로 인접한 제1 질화규소 세그먼트는 간격 구조물을 포함하는 영역을 개재하는 것에 의해 서로로부터 수직으로 이격된다. 산화 조건은 질화규소 세그먼트를 산화시키고 간격 구조물을 산화시키도록 사용된다. 산화된 질화규소 세그먼트는 전하 차단 영역이다. 산화된 간격 구조물은 돌출부이다. 제3 갭은 돌출부 사이에 수직으로 있다. 제2 질화규소 세그먼트는 제3 갭 내에서 전하 차단 영역을 따라서 형성된다. 제2 질화규소 세그먼트의 가장자리는 산화된다. 산화된 가장자리는 제1 개구를 따르는 가장자리를 포함하고, 돌출부를 따르는 가장자리를 포함한다. 산화되지 않은 질화규소 세그먼트의 나머지 영역은 전하 포획 영역이다. 돌출부는 제4 갭을 남기도록 제거된다. 제4 갭은 전하 포획 영역 사이에서 수직으로 있다. 제3 질화규소 세그먼트는 제4 갭 내에서 형성된다. 제3 질화규소 세그먼트는 제1 레벨을 따르며, 제1 재료의 나머지 부분에 인접한다. 수직으로 연장된 터널링 재료는 제1 개구 내에서 형성된다. 터널링 재료는 제3 질화규소 세그먼트의 가장자리를 따라서, 그리고 전하 포획 영역을 따라서 연장된다. 채널 재료는 제1 개구 내에서 터널링 재료에 인접하여 형성된다. 제2 개구는 스택을 통해 형성된다. 제2 개구는 제1 재료의 나머지 부분을 통해, 그리고 제2 재료의 나머지 부분을 통해 연장된다. 제2 레벨의 제2 재료의 나머지 부분은 제2 레벨을 따라서 캐비티를 형성하도록 제거된다. 전도성 영역이 캐비티 내에서 형성된다. 제1 레벨의 제1 재료 및 제3 질화규소 세그먼트의 나머지 부분은 제2 개구를 따라서 공동을 형성하도록 제거된다.

Claims (35)

  1. 메모리 어레이로서,
    교번하는 절연성 레벨 및 워드 라인 레벨의 수직 스택;
    상기 스택을 따라서 수직으로 연장되는 채널 재료;
    상기 워드 라인 레벨을 따르는 전도성 세그먼트로서, 각각의 전도성 세그먼트는 단면을 따라서 서로에 대해 반대인 제1 및 제2 단부를 가지며; 상기 전도성 세그먼트는 게이트 및 상기 게이트에 인접한 워드 라인을 포함하고; 상기 워드 라인은 상기 제2 단부를 포함하고, 상기 게이트는 상기 제1 단부를 포함하는, 상기 전도성 세그먼트;
    상기 워드 라인 레벨을 따르고 상기 게이트와 상기 채널 재료 사이에 위치되는 메모리 셀 구조물로서, 상기 메모리 셀 구조물은 전하 저장 영역 및 전하 차단 영역을 포함하며, 상기 전하 차단 영역은 상기 전하 저장 영역과 상기 게이트 사이에 있는, 상기 메모리 셀 구조물;
    상기 절연성 레벨을 따르며 상기 메모리 셀 구조물 중 수직으로 인접한 메모리 셀 구조물 사이에 있는 공동(void); 및
    상기 워드 라인 레벨을 따르며, 상기 전도성 세그먼트의 제2 단부 주위로 연장되고; 저밀도 이산화규소를 포함하는 절연성 라이너 영역을 포함하는, 메모리 어레이.
  2. 제1항에 있어서, 상기 절연성 라이너 영역 중 수직으로 인접한 라이너 영역은 상기 공동의 단부를 밀봉하도록 서로 합쳐지는, 메모리 어레이.
  3. 제1항에 있어서, 상기 절연성 라이너 영역 중 상기 수직으로 인접한 라이너 영역은 상기 공동의 단부 내로 연장되는 오리피스를 남기도록 상기 공동의 단부를 따라서 서로로부터 수직으로 이격되며; 상기 오리피스는 상기 절연성 라이너 영역의 이산화규소보다 높은 밀도를 갖는 이산화규소로 채워지는, 메모리 어레이.
  4. 제1항에 있어서, 상기 전하 차단 영역은 실리콘 산화질소를 포함하는, 메모리 어레이.
  5. 제4항에 있어서, 높은-k 유전체 배리어 재료가 상기 게이트와 상기 전하 차단 영역 사이에 있으며; 상기 높은-k 유전체 배리어 재료는 실리콘 산화질소에 직접 접촉(directly against)하는, 메모리 어레이.
  6. 제4항에 있어서, 상기 전하 차단 영역은, 상기 실리콘 산화질소에 직접 접촉하고 상기 실리콘 산화질소와 상기 전하 저장 영역 사이에서 수직으로 연장되는 이산화규소를 포함하는, 메모리 어레이.
  7. 조립체로서,
    전류를 전도하는 채널로서; 제1 채널 부분, 및 상기 제1 채널 부분 아래의 제2 채널 부분을 포함하는, 상기 채널;
    제1 게이트와 상기 제1 채널 부분 사이에 위치된 제1 메모리 셀 구조물로서; 상기 제1 메모리 셀 구조물은 제1 전하 저장 영역 및 제1 전하 차단 영역을 포함하며; 상기 제1 전하 차단 영역은 상기 제1 전하 저장 영역과 상기 제1 게이트 사이에 위치되며, 상기 제1 전하 차단 영역은 실리콘 산화질소를 포함하고 상기 제1 전하 저장 영역은 질화규소를 포함하는, 상기 제1 메모리 셀 구조물;
    상기 제1 메모리 셀 구조물 아래에 있고 제2 게이트와 상기 제2 채널 부분 사이에 위치된 제2 메모리 셀 구조물로서; 상기 제2 메모리 셀 구조물은 제2 전하 저장 영역 및 제2 전하 차단 영역을 포함하되; 상기 제2 전하 차단 영역은 상기 제2 전하 저장 영역과 상기 제2 게이트 사이에 위치되며; 상기 제2 전하 차단 영역은 실리콘 산화질소를 포함하고 상기 제2 전하 저장 영역은 질화규소를 포함하는, 상기 제2 메모리 셀 구조물;
    상기 제1 및 제2 게이트 사이에 그리고 상기 제1 및 제2 메모리 셀 구조물 사이에 위치되는 공동으로서;
    상기 제1 게이트는 상기 공동 위에 있는 전도성 재료를 포함하고 저밀도 이산화규소에 의해 상기 공동으로부터 이격되며;
    상기 제2 게이트는 상기 공동 아래의 전도성 재료를 포함하고 저밀도 이산화규소에 의해 상기 공동으로부터 이격되는, 상기 공동;
    상기 제1 전하 저장 영역의 질화규소와 상기 공동 사이에 있는 제1 라이너; 및
    상기 제1 전하 저장 영역의 질화규소와 상기 공동 사이에 있는 제2 라이너를 포함하는, 조립체.
  8. 제7항에 있어서, 상기 제1 및 제2 라이너는 실리콘 산화질소를 포함하는, 조립체.
  9. 제7항에 있어서, 상기 제1 게이트와 상기 제1 전하 차단 영역 사이의 제1 유전체 배리어 영역, 및 상기 제2 게이트와 상기 제2 전하 차단 영역 사이의 제2 유전체 배리어 영역을 포함하는, 조립체.
  10. 제9항에 있어서, 상기 제1 및 제2 유전체 배리어 영역은 높은-k 재료를 포함하며, 상기 제1 유전체 배리어 영역의 높은-k 유전체 재료의 가장자리는 상기 공동에 직접 접촉하고; 상기 제2 유전체 배리어 영역의 높은-k 유전체 재료의 가장자리는 상기 공동에 직접 접촉하는, 조립체.
  11. 제7항에 있어서, 상기 제1 전하 차단 영역은 상기 제1 전하 차단 영역의 실리콘 산화질소와 상기 제1 전하 저장 영역의 질화규소 사이의 이산화규소를 포함하며; 상기 제2 전하 차단 영역은 상기 제2 전하 차단 영역의 실리콘 산화질소와 상기 제2 전하 저장 영역의 질화규소 사이의 이산화규소를 포함하는, 조립체.
  12. 조립체를 형성하는 방법으로서,
    교번하는 제1 및 제2 레벨의 스택을 통해 제1 개구를 형성하는 단계로서; 상기 제1 레벨은 질화규소를 포함하고, 제2 레벨은 이산화규소를 포함하는, 상기 단계;
    상기 제2 레벨의 이산화규소의 일부를 메모리 셀 구조물로 대체하는 한편, 상기 제2 레벨의 이산화규소의 나머지 부분을 남기는 단계로서, 상기 메모리 셀 구조물은 전하 차단 영역에 인접한 전하 저장 영역을 포함하는, 상기 단계;
    수직으로 연장되는 터널링 재료를 상기 제1 개구 내에 형성하는 단계로서, 상기 터널링 재료는 상기 메모리 셀 구조물의 전하 저장 영역을 따라서 연장되는, 상기 단계;
    상기 제1 개구 내에서 상기 터널링 재료에 인접하여 채널 재료를 형성하는 단계;
    상기 스택을 통해 제2 개구를 형성하는 단계로서; 상기 제2 개구는 상기 제2 레벨의 이산화규소의 나머지 부분을 통해, 그리고 상기 제1 레벨의 질화규소를 통해 연장되는, 상기 단계;
    상기 제2 개구를 따라서 캐비티를 형성하도록 상기 제2 레벨의 이산화규소의 나머지 부분을 제거하는 단계;
    상기 캐비티 내에 전도성 영역을 형성하는 단계; 및
    상기 전도성 영역 사이에 공동을 형성하도록 상기 제1 레벨의 질화규소를 제거하는 단계를 포함하는, 조립체를 형성하는 방법.
  13. 제12항에 있어서, 상기 제1 레벨의 질화규소는 제1 질화규소이고, 상기 방법은 상기 제1 개구를 형성한 후 및 상기 제2 개구를 형성하기 전에 상기 제1 레벨의 제1 질화규소의 일부를 제2 질화규소로 대체하는 단계를 더 포함하되; 상기 공동을 형성하도록 상기 공동으로부터 질화규소를 제거하는 단계는 상기 제1 및 제2 질화규소를 제거하는 단계를 포함하며; 상기 공동은 상기 게이트 중 수직으로 인접하는 공동 사이의 영역 및 상기 메모리 셀 구조물 중 수직으로 인접하는 메모리 셀 구조물 사이의 영역을 갖는, 조립체를 형성하는 방법.
  14. 제13항에 있어서, 상기 제1 및 제2 질화규소를 제거하는 단계는 상기 제2 개구에 인접한 상기 전도성 영역의 단부 주위로 연장되는 절연성 라이너 영역을 형성하며; 상기 절연성 라이너 영역은 저밀도 이산화규소를 포함하는, 조립체를 형성하는 방법.
  15. 제14항에 있어서, 상기 절연성 라이너 영역 중 수직으로 인접한 절연성 라이너 영역은 상기 공동의 단부를 밀봉하도록 서로 합쳐지는, 조립체를 형성하는 방법.
  16. 제15항에 있어서, 상기 절연성 라이너 영역은 상기 제2 개구를 부분적으로 채우며; 상기 절연성 라이너 영역의 이산화규소보다 높은 밀도를 갖는 이산화규소로 상기 제2 개구의 나머지를 채우는 단계를 더 포함하는, 조립체를 형성하는 방법.
  17. 제14항에 있어서, 상기 상기 절연성 라이너 영역 중 수직으로 인접한 절연성 라이너 영역은 상기 공동의 단부 내로 연장되는 오리피스를 남기도록 상기 공동의 단부를 따라서 서로로부터 수직으로 이격되며; 상기 절연성 라이너 영역은 상기 제2 개구를 부분적으로 채우며; 상기 절연성 라이너 영역의 이산화규소보다 높은 밀도를 갖는 이산화규소로 상기 오리피스, 및 상기 제2 개구의 나머지를 채우는 단계를 더 포함하는, 조립체를 형성하는 방법.
  18. 조립체를 형성하는 방법으로서,
    교번하는 제1 및 제2 레벨의 스택을 통해 제1 개구를 형성하는 단계로서; 상기 제1 레벨은 제1 재료를 포함하고, 제2 레벨은 제2 재료를 포함하는, 상기 제1 개구를 형성하는 단계;
    제1 갭을 형성하도록 상기 제1 개구를 따라서 상기 제1 레벨의 제1 재료를 오목화하는 단계로서; 상기 제1 갭은 상기 제2 레벨의 세그먼트 사이에서 수직으로 있는, 상기 제1 재료를 오목화하는 단계;
    상기 제1 갭 내에서 간격 구조물을 형성하는 단계;
    제2 갭을 형성하고 상기 제2 갭을 따라서 상기 제2 재료의 나머지 부분을 남기도록 상기 제1 개구를 따라서 상기 제2 레벨의 제2 재료를 오목화하는 단계로서;상기 제2 갭은 상기 간격 구조물의 세그먼트 사이에 수직으로 있으며; 상기 제2 갭의 각각은 상부 주변 표면, 하부 주변 표면, 및 내부 주변 표면을 각각 갖는, 상기 제2 재료를 오목화하는 단계;
    상기 각각의 제2 갭의 상부 주변 표면, 내부 주변 표면, 및 하부 주변 표면을 따라서 연장되고 상기 제2 갭을 좁히도록 유전체 배리어 재료의 라이너를 형성하는 단계;
    좁혀진 제2 갭 내에서 상기 제2 레벨을 따라서 제1 질화규소 세그먼트를 형성하는 단계로서; 상기 제1 질화규소 세그먼트 중 수직으로 인접한 제1 질화규소 세그먼트는 상기 간격 구조물을 포함하는 영역을 개재하는 것에 의해 서로로부터 수직으로 이격되는, 상기 제1 질화규소 세그먼트를 형성하는 단계;
    상기 질화규소 세그먼트를 산화시키고 상기 간격 구조물을 산화시키도록 산화 조건을 사용하는 단계로서; 상기 산화된 질화규소 세그먼트는 전하 차단 영역이며; 상기 산화된 간격 구조물은 돌출부이며; 제3 갭이 상기 돌출부 사이에 수직으로 있는, 상기 산화 조건을 사용하는 단계;
    상기 제3 갭 내에서 상기 전하 차단 영역을 따라서 제2 질화규소 세그먼트를 형성하는 단계;
    상기 제2 질화규소 세그먼트의 가장자리를 산화시키는 단계로서; 상기 산화된 가장자리는 상기 제1 개구를 따르는 가장자리를 포함하고 상기 돌출부를 따르는 가장자리를 포함하며; 산화되지 않은 상기 질화규소 세그먼트의 나머지 영역은 전하 포획 영역인; 상기 산화시키는 단계;
    제4 갭을 남기도록 돌출부를 제거하는 단계로서; 상기 제4 갭은 전하 포획 영역 사이에서 수직으로 있는, 상기 돌출부를 제거하는 단계;
    상기 제4 갭 내에서 제3 질화규소 세그먼트를 형성하는 단계로서; 상기 제3 질화규소 세그먼트는 상기 제1 레벨을 따르며, 상기 제1 재료의 나머지 부분에 인접하는, 상기 제3 질화규소 세그먼트를 형성하는 단계;
    상기 제1 개구 내에서 수직으로 연장된 터널링 재료를 형성하는 단계로서; 상기 터널링 재료는 상기 제3 질화규소 세그먼트의 가장자리를 따라서, 그리고 상기 전하 포획 영역을 따라서 연장되는, 상기 터널링 재료를 형성하는 단계;
    상기 제1 개구 내에서 상기 터널링 재료에 인접하여 채널 재료를 형성하는 단계;
    상기 스택을 통해 제2 개구를 형성하는 단계로서; 상기 제2 개구는 상기 제1 재료의 나머지 부분을 통해, 그리고 상기 제2 재료의 나머지 부분을 통해 연장되는, 상기 제2 개구를 형성하는 단계;
    상기 제2 레벨을 따라서 캐비티를 형성하도록 상기 제2 레벨의 제2 재료의 나머지 부분을 제거하는 단계;
    상기 캐비티 내에서 전도성 영역을 형성하는 단계; 및
    상기 제2 개구를 따라서 공동을 형성하도록 제1 레벨의 제1 재료 및 제3 질화규소 세그먼트의 나머지 부분을 제거하는 단계를 포함하는, 조립체를 형성하는 방법.
  19. 제18항에 있어서, 상기 제1 레벨의 제1 재료 및 제3 질화규소 세그먼트의 나머지 부분을 제거하는 단계는 상기 제2 개구에 인접한 전도성 영역의 단부 주위로 연장되는 절연성 라이너 영역을 형성하며; 상기 절연성 라이너 영역은 저밀도 이산화규소를 포함하는, 조립체를 형성하는 방법.
  20. 제19항에 있어서, 상기 절연성 라이너 영역 중 수직으로 인접한 절연성 라이너 영역은 상기 공동의 단부를 밀봉하도록 서로 합쳐지는, 조립체를 형성하는 방법.
  21. 제20항에 있어서, 상기 절연성 라이너 영역은 상기 제2 개구를 부분적으로 채우며; 상기 절연성 라이너 영역의 이산화규소보다 높은 밀도를 갖는 이산화규소로 상기 제2 개구의 나머지를 채우는 단계를 더 포함하는, 조립체를 형성하는 방법.
  22. 제19항에 있어서, 상기 절연성 라이너 영역 중 수직으로 인접한 절연성 라이너 영역은 상기 공동의 단부 내로 연장되는 오리피스를 남기도록 상기 공동의 단부를 따라서 서로로부터 수직으로 이격되고; 상기 절연성 라이너 영역은 상기 제2 개구를 부분적으로 채우며; 상기 절연성 라이너 영역의 이산화규소보다 높은 밀도를 갖는 이산화규소로 상기 오리피스, 및 상기 제2 개구의 나머지를 채우는 단계를 더 포함하는, 조립체를 형성하는 방법.
  23. 제18항에 있어서, 상기 유전체 배리어 재료의 상기 라이너를 형성하는 단계는;
    상기 제2 갭의 주변 표면을 따라서, 그리고 상기 간격 구조물의 외부 가장자리를 따라서 순응하여 연장되도록 상기 유전체 배리어 재료의 층을 형성하는 단계;
    상기 유전체 배리어 재료의 층을 따라서 대량의 질화규소를 형성하는 단계로서; 상기 대량의 질화규소는 상기 갭들 내에서 상기 간격 구조물의 외부 가장자리를 따라서 연장되는, 상기 대량의 질화규소를 형성하는 단계;
    상기 대량의 질화규소로 상기 제1 질화규소 세그먼트를 형성하도록 상기 대량의 질화규소의 일부를 제거하는 단계; 및
    상기 대량의 질화규소의 일부를 제거한 후에; 상기 간격 구조물의 가장자리를 따라서 상기 유전체 재료를 제거하는 한편 상기 유전체 배리어 재료의 라이너를 남기는 단계를 포함하는, 조립체를 형성하는 방법.
  24. 제18항에 있어서, 상기 제1 재료는 질화규소를 포함하며; 상기 제2 재료는 이산화규소를 포함하는, 조립체를 형성하는 방법.
  25. 제24항에 있어서, 상기 제2 레벨은 상기 제1 레벨보다 수직으로 더 두꺼운, 조립체를 형성하는 방법.
  26. 제18항에 있어서, 상기 제2 갭을 형성하도록 상기 제2 재료를 오목화하는 단계는 상기 제2 갭의 후방 부분을 따라서 상기 제1 재료의 영역을 노출시키는, 조립체를 형성하는 방법.
  27. 제18항에 있어서, 상기 간격 구조물은 다결정 실리콘을 포함하며; 상기 산화 조건은 산화하여 상기 질화규소 세그먼트의 질화규소를 따르는 것보다 상기 다결정 실리콘을 따라서 보다 많은 확장을 유도하는, 조립체를 형성하는 방법.
  28. 제27항에 있어서, 상기 산화 조건은 상기 질화규소를 따르는 것보다 상기 다결정 실리콘을 따라서 적어도 약 2배의 확장을 유도하는, 조립체를 형성하는 방법.
  29. 제27항에 있어서, 상기 산화 조건은 상기 질화규소를 따라서 실질적인 확장을 유도하지 않는, 조립체를 형성하는 방법.
  30. 제18항에 있어서, 상기 간격 구조물은 다결정 실리콘을 포함하며; 상기 산화 조건은 상기 질화규소보다 상기 다결정 실리콘을 빨리 산화시키는, 조립체를 형성하는 방법.
  31. 제30항에 있어서, 상기 제1 재료는 질화규소를 포함하며; 상기 돌출부는 상기 제1 개구를 따르는 전방 가장자리 및 상기 제1 재료를 따르는 후방 가장자리를 가지며; 상기 산화 조건은 실리콘 산화질소 라이너를 형성하도록 상기 돌출부의 후방 가장자리를 따르는 상기 제1 재료의 영역을 산화시키며; 상기 제3 질화규소 세그먼트는 상기 실리콘 산화질소 라이너에 직접 접촉하여 형성되며; 상기 공동의 형성은 상기 실리콘 산화질소 라이너의 제거를 포함하는, 조립체를 형성하는 방법.
  32. 제30항에 있어서, 상기 산화 조건은 적어도 약 700℃의 온도를 이용하는, 조립체를 형성하는 방법.
  33. 제32항에 있어서, 상기 산화 조건은 원격 플라즈마를 이용하는, 조립체를 형성하는 방법.
  34. 제32항에 있어서, 상기 산화 조건은 증기를 이용하는, 조립체를 형성하는 방법.
  35. 제30항에 있어서, 상기 전하 차단 영역은 실리콘 산화질소 및 이산화규소를 포함하는, 조립체를 형성하는 방법.
KR1020207021237A 2017-12-27 2018-12-03 메모리 어레이 및 메모리 어레이를 형성하는 방법 KR102421606B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201762610657P 2017-12-27 2017-12-27
US62/610,657 2017-12-27
PCT/US2018/063590 WO2019133192A1 (en) 2017-12-27 2018-12-03 Memory arrays, and methods of forming memory arrays

Publications (2)

Publication Number Publication Date
KR20200094222A true KR20200094222A (ko) 2020-08-06
KR102421606B1 KR102421606B1 (ko) 2022-07-15

Family

ID=66950601

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020207021237A KR102421606B1 (ko) 2017-12-27 2018-12-03 메모리 어레이 및 메모리 어레이를 형성하는 방법

Country Status (5)

Country Link
US (3) US10497715B2 (ko)
JP (1) JP7033657B2 (ko)
KR (1) KR102421606B1 (ko)
CN (1) CN111344864A (ko)
WO (1) WO2019133192A1 (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10593695B1 (en) 2018-10-17 2020-03-17 Micron Technology, Inc. Integrated assemblies having charge-trapping material arranged in vertically-spaced segments, and methods of forming integrated assemblies
US11276832B2 (en) * 2018-11-28 2022-03-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with diffusion break and method
US10978306B2 (en) * 2019-03-29 2021-04-13 Micron Technology, Inc. Semiconductor recess formation
US10777576B1 (en) 2019-04-03 2020-09-15 Micron Technology, Inc. Integrated assemblies having charge-trapping material arranged in vertically-spaced segments, and methods of forming integrated assemblies
US11244954B2 (en) * 2019-08-22 2022-02-08 Micron Technology, Inc. Integrated assemblies having vertically-spaced channel material segments, and methods of forming integrated assemblies
JP2021118234A (ja) * 2020-01-23 2021-08-10 キオクシア株式会社 半導体記憶装置
WO2021163831A1 (en) * 2020-02-17 2021-08-26 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabrication methods thereof
US11114462B1 (en) 2020-02-19 2021-09-07 Sandisk Technologies Llc Three-dimensional memory device with composite charge storage structures and methods for forming the same
US11101289B1 (en) 2020-02-19 2021-08-24 Sandisk Technologies Llc Three-dimensional memory device with composite charge storage structures and methods for forming the same
WO2021167639A1 (en) * 2020-02-19 2021-08-26 Sandisk Technologies Llc Three-dimensional memory device with composite charge storage structures and methods for forming the same
US11264404B2 (en) 2020-06-17 2022-03-01 Micron Technology, Inc. Microelectronic devices including a varying tier pitch, and related electronic systems and methods
US11398486B2 (en) 2020-06-17 2022-07-26 Micron Technology, Inc. Microelectronic devices with tier stacks with varied tier thicknesses, and related methods and systems
US11889683B2 (en) * 2020-07-01 2024-01-30 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11830815B2 (en) 2020-08-28 2023-11-28 Micron Technology, Inc. Microelectronic devices including stair step structures, and related electronic systems and methods
CN112567518B (zh) * 2020-11-10 2024-04-09 长江存储科技有限责任公司 具有在三维存储器器件中的突出部分的沟道结构和用于形成其的方法
KR102587586B1 (ko) * 2021-09-24 2023-10-10 충북대학교 산학협력단 3차원 플래시 메모리 및 그 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120007838A (ko) * 2010-07-15 2012-01-25 삼성전자주식회사 수직형 비휘발성 메모리 소자 및 그 제조방법
US20160043093A1 (en) * 2014-08-11 2016-02-11 Sandisk Technologies Inc. Three dimensional nand string memory devices and methods of fabrication thereof
WO2016025192A1 (en) * 2014-08-11 2016-02-18 Sandisk Technologies Inc. Three dimensional nand string with discrete charge trap segments
KR20170029795A (ko) * 2015-09-08 2017-03-16 삼성전자주식회사 비휘발성 메모리 장치 및 그의 제조 방법
US20170243879A1 (en) * 2016-02-22 2017-08-24 Sandisk Technologies Inc. Three dimensional memory device containing discrete silicon nitride charge storage regions

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4461215B2 (ja) 2003-09-08 2010-05-12 独立行政法人産業技術総合研究所 低誘電率絶縁材料とそれを用いた半導体装置
US8125018B2 (en) * 2005-01-12 2012-02-28 Spansion Llc Memory device having trapezoidal bitlines and method of fabricating same
JP2007009048A (ja) 2005-06-30 2007-01-18 Sumitomo Chemical Co Ltd 絶縁膜形成用組成物及び絶縁膜の製造方法
JP2009277770A (ja) 2008-05-13 2009-11-26 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2010010596A (ja) 2008-06-30 2010-01-14 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR101551901B1 (ko) * 2008-12-31 2015-09-09 삼성전자주식회사 반도체 기억 소자 및 그 형성 방법
US20100314678A1 (en) * 2009-06-12 2010-12-16 Se-Yun Lim Non-volatile memory device and method for fabricating the same
JP2011204773A (ja) * 2010-03-24 2011-10-13 Toshiba Corp 不揮発性半導体記憶装置の製造方法、及び不揮発性半導体記憶装置
US9105737B2 (en) * 2013-01-07 2015-08-11 Micron Technology, Inc. Semiconductor constructions
KR102031622B1 (ko) 2013-01-18 2019-10-14 삼성전자주식회사 수직형 반도체 소자
KR102035279B1 (ko) * 2013-02-04 2019-10-22 삼성전자주식회사 반도체 메모리 소자 및 그의 제조 방법
KR102039708B1 (ko) * 2013-11-13 2019-11-01 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR102248205B1 (ko) * 2014-06-25 2021-05-04 삼성전자주식회사 수직 채널 및 에어 갭을 갖는 반도체 소자
US9691884B2 (en) * 2014-08-26 2017-06-27 Sandisk Technologies Llc Monolithic three dimensional NAND strings and methods of fabrication thereof
US9917096B2 (en) * 2014-09-10 2018-03-13 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
KR102247914B1 (ko) 2014-10-24 2021-05-06 삼성전자주식회사 반도체 장치 및 그 제조방법
US9553100B2 (en) 2014-12-04 2017-01-24 Sandisk Techologies Llc Selective floating gate semiconductor material deposition in a three-dimensional memory structure
US9484357B2 (en) 2014-12-16 2016-11-01 Sandisk Technologies Llc Selective blocking dielectric formation in a three-dimensional memory structure
KR102451170B1 (ko) 2015-09-22 2022-10-06 삼성전자주식회사 3차원 반도체 메모리 장치
JP2017103328A (ja) * 2015-12-01 2017-06-08 株式会社東芝 半導体装置及びその製造方法
US9679912B1 (en) * 2015-12-03 2017-06-13 Kabushiki Kaisha Toshiba Semiconductor device
US9728552B1 (en) 2016-02-09 2017-08-08 Kabushiki Kaisha Toshiba Semiconductor memory device having voids between word lines and a source line
US9865616B2 (en) * 2016-02-09 2018-01-09 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
JP2017163044A (ja) 2016-03-10 2017-09-14 東芝メモリ株式会社 半導体装置およびその製造方法
US10032935B2 (en) 2016-03-16 2018-07-24 Toshiba Memory Corporation Semiconductor memory device with charge-diffusion-less transistors
US10128265B2 (en) 2017-01-18 2018-11-13 Micron Technology, Inc. Memory cells, integrated structures and memory arrays
US10083981B2 (en) 2017-02-01 2018-09-25 Micron Technology, Inc. Memory arrays, and methods of forming memory arrays
JP2018160593A (ja) * 2017-03-23 2018-10-11 東芝メモリ株式会社 半導体装置及びその製造方法
US10164009B1 (en) * 2017-08-11 2018-12-25 Micron Technology, Inc. Memory device including voids between control gates
US10700087B2 (en) * 2017-10-12 2020-06-30 Applied Materials, Inc. Multi-layer stacks for 3D NAND extendibility

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120007838A (ko) * 2010-07-15 2012-01-25 삼성전자주식회사 수직형 비휘발성 메모리 소자 및 그 제조방법
US20160043093A1 (en) * 2014-08-11 2016-02-11 Sandisk Technologies Inc. Three dimensional nand string memory devices and methods of fabrication thereof
WO2016025192A1 (en) * 2014-08-11 2016-02-18 Sandisk Technologies Inc. Three dimensional nand string with discrete charge trap segments
KR20170029795A (ko) * 2015-09-08 2017-03-16 삼성전자주식회사 비휘발성 메모리 장치 및 그의 제조 방법
US20170243879A1 (en) * 2016-02-22 2017-08-24 Sandisk Technologies Inc. Three dimensional memory device containing discrete silicon nitride charge storage regions

Also Published As

Publication number Publication date
US20200075630A1 (en) 2020-03-05
JP7033657B2 (ja) 2022-03-10
US20220199645A1 (en) 2022-06-23
KR102421606B1 (ko) 2022-07-15
US10497715B2 (en) 2019-12-03
WO2019133192A1 (en) 2019-07-04
US11302708B2 (en) 2022-04-12
US20190198520A1 (en) 2019-06-27
CN111344864A (zh) 2020-06-26
JP2021507525A (ja) 2021-02-22

Similar Documents

Publication Publication Date Title
KR102421606B1 (ko) 메모리 어레이 및 메모리 어레이를 형성하는 방법
KR102401867B1 (ko) 메모리 어레이, 및 메모리 어레이를 형성하는 방법
JP6975346B2 (ja) メモリセル、メモリアレイ、及びメモリアレイを形成する方法
JP7389230B2 (ja) 垂直方向に離隔されたチャネル材料セグメントを有する集積アセンブリ及び集積アセンブリを形成する方法
US11362103B2 (en) Memory arrays, and methods of forming memory arrays
TWI766391B (zh) 整合組件及形成整合組件之方法
US20200328280A1 (en) Assemblies Which Include Ruthenium-Containing Conductive Gates

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant