CN116193852A - 半导体结构及其制造方法 - Google Patents

Abstract

本公开实施例涉及半导体领域，提供一种半导体结构及其制造方法，半导体结构包括：第一半导体层，第一半导体层包括第一部以及位于第一部相对两侧的第二部，第一部向远离第二部的方向弯折以弯折围成开口；第一栅极，第一栅极位于开口内；介质层，介质层位于第二部的至少一侧表面；其中，第一部用于构成第一晶体管的第一沟道区，第一沟道区相对两侧的第二部用于构成第一源极接触区或第一漏极接触区。本公开实施例提供的半导体结构及其制造方法可以提高半导体结构的性能。

Description

半导体结构及其制造方法

技术领域

本公开实施例涉及半导体领域，特别涉及一种半导体结构及其制造方法。

背景技术

动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)作为一种公知的半导体存储装置，目前被广泛使用于各种电子设备中。动态随机存取存储器(DRAM)由许多重复的存储单元(cell)组成，每一个存储单元主要由一个晶体管与一个由晶体管所操控的电容器所构成，且存储单元会排列成阵列形式，每一个存储单元通过字线(Word line，简写为WL)与位线(Bit line，简写为BL)彼此电性连接。

但随着半导体技术的发展，将半导体器件微型化仍然成为一种目标，半导体器件的尺寸进一步缩小，同时对其使用性能的要求也越来越高。因此，目前仍需在缩小半导体器件的尺寸的同时，还需提高半导体结构的性能。

发明内容

本公开实施例提供一种半导体结构及其制造方法，至少有利于改善半导体结构的性能。

根据本公开一些实施例，本公开实施例一方面提供一种半导体结构，包括：第一半导体层，第一半导体层包括第一部以及位于第一部相对两侧的第二部，第一部向远离第二部的方向弯折以弯折围成开口；第一栅极，第一栅极位于开口内；介质层，介质层位于第二部的至少一侧表面；其中，第一部用于构成第一晶体管的第一沟道区，第一沟道区相对两侧的第二部用于构成第一源极接触区或第一漏极接触区。

在一些实施例中，介质层包括第一介质层和第二介质层，第一介质层位于第二部的表面，第二介质层位于第一介质层远离第二部的表面，第一介质层的致密度大于第二介质层的致密度。

在一些实施例中，第一介质层的材料包括氮化硅，第二介质层的材料包括氧化硅。

在一些实施例中，第一栅极包括第一栅介质层和第一栅导电层，第一栅介质层覆盖开口的表面，第一栅导电层覆盖第一栅介质层表面且填充满开口，第一栅介质层的介电常数大于第二介质层的介电常数。

在一些实施例中，第一栅介质层的材料包括氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化锆、氧化锆或者氧化钛中的至少其中一者。

在一些实施例中，第一半导体层的材料包括铟镓锌氧化物。

在一些实施例中，多个第一半导体层沿第一方向排列，且在沿第一方向上，每一第一半导体层至少包括两个第一部，每一第一部的开口内具有一第一栅极。

在一些实施例中，多个第一半导体层沿第二方向间隔排列，且在沿第二方向上，多个第一栅极相互连接。

在一些实施例中，多个第一半导体层沿第一方向和第二方向阵列排布，相邻的第一半导体层之间相互间隔，每一第一半导体层的开口内具有一第一栅极；其中，至少一个第一晶体管的第一栅极与另一第一晶体管的第一源极接触区或者第一漏极接触区电连接。

在一些实施例中，半导体结构还包括：第二栅极，一端与第一源极接触区或者第一漏极接触区电连接，另一端沿远离第一半导体层的方向延伸；第二半导体层，位于第二栅极远离第一半导体层的一侧表面，第二半导体层包括第三部以及位于第三部相对两侧的第四部，第三部覆盖第二栅极的表面；其中，第三部用于构成第二晶体管的第二沟道区，第四部用于构成第二晶体管的第二源极接触区或者第二漏极接触区。

在一些实施例中，第二半导体层的材料与第一半导体层的材料相同。

在一些实施例中，第一晶体管和第二晶体管共同构成存储单元，存储单元沿第一方向和第二方向阵列排布。

在一些实施例中，第二栅极包括第二栅介质层和第二栅导电层，第二栅导电层一端与第一源极接触区或者第一漏极接触区电连接，另一端沿远离第一源极接触区或者第一漏极接触区的方向延伸，第二栅介质层覆盖第二栅导电层远离第一源极接触区或者第一漏极接触区的一侧表面，其中，不同的第二晶体管中的第二栅介质层均处于同层，且边缘延伸至相互连接。

在一些实施例中，第一栅极包括第一栅介质层和第一栅导电层，第一栅介质层覆盖开口的表面，第一栅导电层覆盖第一栅介质层表面且填充满开口；其中，第二栅介质层的材料与第一栅介质层的材料相同。

根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构的制造方法，包括：提供基底；在基底上形成第一半导体层，第一半导体层包括第一部以及位于第一部相对两侧的第二部，第一部向远离第二部的方向弯折以弯折围成开口；形成第一栅极，第一栅极位于开口内；形成介质层，介质层位于第二部的至少一侧表面；其中，第一部用于构成第一晶体管的第一沟道区，第一沟道区相对两侧的第二部用于构成第一源极接触区或第一漏极接触区。

在一些实施例中，在基底上形成第一半导体层，包括：形成多个沿第一方向和第二方向间隔排列的第一半导体层，在沿第一方向上，每一第一半导体层包括至少两个第一部；形成第一栅极包括：在每一第一部的开口内形成一第一栅极，且在沿第二方向上，多个第一栅极相互连接。

在一些实施例中，形成第一栅极后还包括：形成第二栅极，一端与第一源极接触区或者第一漏极接触区电连接，另一端沿远离基底表面的方向延伸；形成第二半导体层，第二半导体层位于第二栅极远离第一半导体层的一侧表面，第二半导体层包括第三部以及位于第三部相对两侧的第四部，第三部覆盖第二栅极的表面；其中，第三部用于构成第二晶体管的第二沟道区，第四部用于构成第二晶体管的第二源极接触区或者第二漏极接触区。

本公开实施例提供的技术方案至少具有以下优点：本实施例提供的半导体结构中第一半导体层包括第一部和第二部，第一部向远离第二部的方向弯折形成开口，开口内有第一栅极，第一栅极和第一半导体层用于形成第一晶体管，第一部用于形成第一晶体管的第一沟道区，弯折的开口可以增加第一沟道区与第一栅极的接触面积，提高第一晶体管的栅控能力，且以第一半导体层作为第一晶体管的半导体通道，可以有利于提高载流子的移动速率，降低沟道电阻。

此外，第二部用于构成第一源极接触区或第一漏极接触区，即第二部的表面用于形成接触结构以连接位线或者电容，介质层位于第二部的至少一侧表面，例如，介质层可以位于第二部与接触结构相对的一侧表面，或者位于第二部相对的两侧表面，以将接触结构设置于介质层内，从而避免半导体结构中的其他结构对第二部形成的源极或者漏极产生影响，提高半导体结构的稳定性。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1至图16为本公开一实施例提供的多种半导体结构示意图；

图17至图20为本公开另一实施例提供的半导体结构的制造方法各个步骤对应的结构示意图。

具体实施方式

由背景技术可知，半导体结构的性能有待提高。

根据本公开一些实施例，本公开一实施例提供一种半导体结构，至少有利于改善半导体结构的性能。

下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。

图1至图16为本公开一实施例提供的多种半导体结构示意图，以下将结合附图对本实施例提供的半导体结构进行详细说明，具体如下：

参考图1至图4，半导体结构，包括：第一半导体层101，第一半导体层101包括第一部I以及位于第一部I相对两侧的第二部II，第一部I向远离第二部II的方向弯折以弯折围成开口112；第一栅极102，第一栅极102位于开口112内；介质层103，介质层103位于第二部II的至少一侧表面；其中，第一部I用于构成第一晶体管的第一沟道区，第一沟道区相对两侧的第二部II用于构成第一源极接触区或第一漏极接触区。

本实施例提供的半导体结构中第一半导体层101包括第一部I和第二部II，第一部I向远离第二部II的方向弯折形成开口112，开口112内有第一栅极102，第一栅极102和第一半导体层101用于形成第一晶体管，第一部I用于形成第一晶体管的第一沟道区，弯折的开口112可以增加第一沟道区与第一栅极102的接触面积，提高第一晶体管的栅控能力，且以第一半导体层101作为第一晶体管的半导体通道，可以有利于提高载流子的移动速率。

在一些实施例中，参考图1至图4，图1至图4为本公开实施例提供的多种介质层位于第二部至少部分表面的半导体结构示意图，参考图1，介质层103可以位于第一半导体层101具有开口112的一侧的第二部II表面；在一些实施例中，参考图2，介质层103可以位于第一半导体层101具有开口112的相对一侧的第二部II表面；在一些实施例中，参考图3，介质层103可以位于第一半导体层101的相对两侧的第二部II表面；在一些实施例中，参考图4，介质层103还可以包裹第一半导体层101的第二部II，即介质层103覆盖第二部II的相对两个表面以及远离第一部I的一侧暴露出的侧面。

可以理解的是，参考图5，图5为本公开一实施例提供的接触结构的示意图，第二部II用于构成第一源极接触区或第一漏极接触区，即第二部II的表面用于形成接触结构104以连接位线或者电容。在一些实施例中，参考图5中的(a)，以介质层103位于第一半导体层101具有开口112的相对一侧的第二部II表面为例，介质层103可以位于第二部II与接触结构104相对的一侧表面；在一些实施例中，参考图5中的(b)，介质层103位于第二部II相对的两侧表面，以将接触结构104设置于介质层103内，从而避免半导体结构中的其他结构对第二部II形成的源极或者漏极产生影响，以提高半导体结构的稳定性。

需要说明的是，图5中以介质层103位于第一半导体层101具有开口112的相对的一侧的第二部II表面以及介质层103覆盖第二部II的相对两个表面以及远离第一部I的一侧暴露出的侧面为示例，展示接触结构104与介质层103的位置关系，不构成接触结构104与介质层103位置关系的限定，基于上述实施例中提供的介质层103位于第二部II表面的不同方式，可以得出新的接触结构104与介质层103之间位置关系的实施例。

需要注意的是，本实施例提供的附图中，以开口112的截面形状为矩形作为示例，并不构成对开口112截面形状的限定；在其他实施例中，开口的形状还可以是半圆形、半椭圆形或者其他形状。可以理解的是，半圆形或者半椭圆形可以使第一半导体层和第一栅极的表面平滑过渡，以避免电子聚集；采用矩形或者多边型可以对尖角处进行倒角处理，以使第一半导体层和第一栅极的表面平滑过渡，以避免电子聚集。

在一些实施例中，参考图6，图6为本公开一实施例提供的第一半导体层与基底的位置关系结构示意图，半导体结构还可以包括：基底100；参考图6中的(a)，第一半导体层101的第二部II与基底100表面平行，第一部I沿指向基底100的方向弯折，开口112朝向远离基底100表面的方向；或者，参考图6中的(b)，第一半导体层101的第二部II与基底100表面平行，第一部I沿远离基底100表面的方向弯折，开口112朝向指向基底100表面的方向。

也就是说，第一半导体层101与基底100之间可以具有不同的位置关系，进而形成相应结构的第一晶体管，以便于增加半导体结构的多样性，从而有利于选择较为简单的半导体结构制作工艺形成相应的半导体结构，提高半导体结构的制作效率。

需要说明的是，本实施例提供的附图中，第一半导体层101与基底100的位置关系仅作为示例出现，并不构成第一半导体层101与基底100之间位置关系的限定；在其他实施例中，第一半导体层与基底还可以具有其他的位置关系。

另外，本实施例提供的第一半导体层与基底位置关系的附图中，均以介质层103位于第一半导体层101朝向基底100一侧的第二部II表面为例，并不构成介质层103位于第二部II表面位置的限定；在一些实施例中，介质层可以位于第二部远离基底的一侧表面或者包裹第二部的表面。

对于基底，在一些实施例中，基底包括衬底以及位于衬底表面的绝缘层，第一半导体层、介质层和第一栅极均位于衬底上方的绝缘层内，则衬底与第一半导体层和第一栅极之间可以通过绝缘层隔离，从而避免漏电现象，以提高半导体结构的稳定性。

对于衬底，衬底的材料可以为元素半导体材料或者化合物半导体材料。元素半导体材料可以为锗、硅、硒、硼、碲或者锑；化合物半导体材料可以为砷化镓、磷化锢、锑化锢、碳化硅、硫化镉或者镓砷硅等。

对于绝缘层，绝缘层的材料包括氧化硅、氮化硅或者氮氧化硅等。

对于第一半导体层101，在一些实施例中，第一半导体层101的材料包括铟镓锌氧化物(Indium Gallium Zinc Oxide，IGZO)。当第一半导体层101的材料为IGZO时，IGZO的载流子迁移率是多晶硅的载流子迁移率的20～50倍，可以有利于提高半导体通道中的载流子迁移率，从而有利于降低半导体结构工作时的漏电流，以降低半导体结构的功耗。

对于介质层103，在一些实施例中，参考图7，介质层103包括第一介质层113和第二介质层123，第一介质层113位于第二部II的表面，第二介质层123位于第一介质层113远离第二部II的表面，第一介质层113的致密度大于第二介质层123的致密度。第一介质层113位于第二部II的表面，且第一介质层113的致密度大于第二介质层123，可以更有利于第二部II与其他器件结构的绝缘，第二介质层123的致密度较小，可以大量的覆盖于第一半导体层101具有开口112的相对的一侧表面，从而对第一部I形成的第一沟道区形成保护，避免第一沟道区远离第一栅极102的一侧表面与其他器件结构之间产生漏电。

在一些实施例中，第一介质层113的材料包括氮化硅，第二介质层123的材料包括氧化硅。可以理解的是，氧化硅的致密度小于氮化硅，相应的第二介质层的应力较小，在覆盖第一沟道区远离第一栅极的一侧表面时，可以避免对第一沟道区产生过大的应力，减少第二介质层对第一沟道区的应力影响；第一介质层为氮化硅，可以隔离第二介质层中的氧对第二部形成源极或者漏极产生影响。

对于第一栅极102，在一些实施例中，参考图8，第一栅极102包括第一栅介质层122和第一栅导电层132，第一栅介质层122覆盖开口112的表面，第一栅导电层132覆盖第一栅介质层122表面且填充满开口112，第一栅介质层122的介电常数大于第二介质层123的介电常数。第一栅介质层122的介电常数大于第二介质层123，可以减少第一栅极102中的直接隧穿电流，进而减少漏电，并提高第一栅介质层122的可靠性。

对于第一栅导电层132，在一些实施例中，第一栅导电层132的材料包括多晶硅、氮化钛、铝化钛、氮化钽、硅化镍、硅化钴、钽、铜、铝、镧、钛或者钨中的至少一种。

对于第一栅介质层122，在一些实施例中，第一栅介质层122的材料包括氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化锆、氧化锆或者氧化钛中的至少其中一者。

也就是说，第一栅介质层122为高介电常数的材料构成，从而可以在减小第一栅介质层122的物理厚度的条件下，保持第一栅介质层122的等效氧化层厚度(Equivalentoxide thickness，EOT)不变，以减少直接隧穿效应和减小隧穿电流。

在一些实施例中，参考图9，半导体结构还可以包括隔离层105，隔离层105位于第一栅极102远离第一半导体层101的一侧表面。隔离层105可以将第一栅极102与其他的半导体结构分隔开，避免第一栅极102与其它器件结构之间产生漏电。

在一些实施例中，参考图10，图10为本公开一实施例提供的一种第一半导体层沿第一方向排列的结构示意图，多个第一半导体层101沿第一方向X排列，且在沿第一方向X上，每一第一半导体层101包括至少包括两个第一部I，每一第一部I的开口112内具有一第一栅极102。

通过将第一半导体层101在第一方向X上排列，且每一第一半导体层101包括至少两个第一部I，每一第一部I的开口112内具有一第一栅极102，则一个第一半导体层101可以在沿第一方向X上形成多个第一晶体管，且在沿第一方向X上同一第一半导体层101形成的第一晶体管之间可以共用同一第二部II以形成第一源极接触区或者第一漏极接触区，进而有利于减少多个第一晶体管沿第一方向X排列时所占用的总体面积。

在一些实施例中，参考图11，图11为本公开一实施例提供的另一种第一半导体层沿第一方向排列的结构示意图，位于相邻第一半导体层101的第二部II表面的介质层103可以处于同一层，且边缘延伸至相互连接。则不同的第一半导体层101构成的第一晶体管之间可以共用同一介质层103与其他器件结构隔离，从而提高半导体结构的稳定性；另外，不同第一半导体层101的第二部II表面的介质层103可以在同一工艺步骤中形成，以减少半导体结构的制作工艺，降低半导体结构制作工艺的难度。

可以理解的是，本实施例提供的附图为半导体结构中的部分结构示意图，图10和图11中均示出两个第一半导体层101沿第一方向X排列的结构示意图，并不构成对第一半导体层101在第一方向X上排列数量的限定。

在一些实施例中，参考图12，图12为本公开一实施例提供的一种半导体结构的俯视图，多个第一半导体层101还可以沿第二方向Y间隔排列，且在沿第二方向Y上，多个第一栅极102相互连接。以形成沿第一方向X和第二方向Y阵列排布的多个第一晶体管，且在第二方向Y上，多个第一晶体管的第一栅极102相互连接，可以减少第一晶体管的栅极控制端，提高阵列排布的第一晶体管中字线的控制能力。

在一些实施例中，参考图13，多个第一半导体层101沿第一方向X和第二方向Y阵列排布，相邻的第一半导体层101之间相互间隔，每一第一半导体层101的开口112内具有一第一栅极102；其中，至少一个第一晶体管的第一栅极102与另一第一晶体管的第一源极接触区或者第一漏极接触区电连接。例如图13中所示，一个第一晶体管的第一栅极102与另一第一晶体管的第一源极接触区或者第一漏极接触区可以通过传输线106电连接。

也就是说，多个第一晶体管沿第一方向X和第二方向Y阵列排布，且多个第一晶体管之间均相间隔，其中一个第一晶体管的第一源极接触区或者第一漏极接触区与另一第一晶体管的第一栅极连接后，对应的两个第一晶体管可以构成2T0C的结构，从而减少半导体结构中的电容制作工艺。

在一些实施例中，参考图14，半导体结构还包括：第二栅极202，一端与第一源极接触区或者第一漏极接触区电连接，另一端沿远离第一半导体层101的方向延伸；第二半导体层201，位于第二栅极202远离第一半导体层101的一侧表面，第二半导体层201包括第三部III以及位于第三部III相对两侧的第四部IV，第三部III覆盖第二栅极202的表面；其中，第三部III用于构成第二晶体管的第二沟道区，第四部IV用于构成第二晶体管的第二源极接触区或者第二漏极接触区。通过使第一晶体管的第一源极接触区或者第一漏极接触区与第二栅极电连接，可以使第一晶体管和第二晶体管共同构成2T0C的结构，从而减少半导体结构中的电容制作工艺。

需要说明的是，在一些实施例中，第二栅极的一端与第一源极接触区或者第一漏极接触区电连接可以是接触电连接；在一些实施例中，第二栅极的一端与第一源极接触区或者第一漏极接触区可以采用导电材料形成的传输线一端与第一栅极电接触，另一端与第一源极接触区或者第一漏极接触区电接触，以使第二栅极与第一源极接触区或者第一漏极电连接。

对于第二半导体层201，在一些实施例中，第二半导体层201的材料包括铟镓锌氧化物(Indium Gallium Zinc Oxide，IGZO)。当第二半导体层201的材料为IGZO时，IGZO的载流子迁移率是多晶硅的载流子迁移率的20～50倍，可以有利于提高半导体通道中的载流子迁移率，从而有利于降低半导体结构工作时的漏电流，以降低半导体结构的功耗和提高半导体结构的工作效率。

在一些实施例中，第二半导体层201的材料与第一半导体层101的材料相同。当第二半导体层和第一半导体层的材料相同时，第一晶体管与第二晶体管的半导体通道相同，进而形成的2T0C结构中两个晶体管的结构相近。

在另一些实施例中，第二半导体层的材料可以与第一半导体层的材料不同。

对于第二栅极202，在一些实施例中，参考图15，以第二栅极202与第一源极接触区或者第一漏极接触区接触电连接为例，第二栅极202包括第二栅介质层222和第二栅导电层232，第二栅导电层232的一端与第一源极接触区或者第一漏极接触区电连接，另一端沿远离第一源极接触区或者第一漏极接触区的方向延伸；第二栅介质层222位于第二栅导电层232远离第一源极接触区或者第一漏极接触区的一侧表面，第二半导体层201位于第二栅介质层222远离第二栅导电层232的一侧表面；在沿第二栅导电层232的延伸方向上，第二半导体层201的第三部III与第二栅导电层232与第二栅介质层222接触的表面正对。

对于第二栅导电层232，在一些实施例中，第二栅导电层232的材料包括多晶硅、氮化钛、铝化钛、氮化钽、硅化镍、硅化钴、钽、铜、铝、镧、钛或者钨中的至少一种。

对于第二栅介质层222，在一些实施例中，第二栅介质层222的材料包括氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化锆、氧化锆或者氧化钛中的至少其中一者。

也就是说，第二栅介质层222为高介电常数的材料构成，从而可以在减小第二栅介质层222的物理厚度的条件下，保持第二栅介质层222的等效氧化层厚度(Equivalentoxide thickness，EOT)不变，以减少直接隧穿效应和减小隧穿电流。

在一些实施例中，第二栅导电层232的材料与第一栅导电层132的材料相同，第二栅介质层222的材料与第一栅介质层122的材料相同，从而构成材料性质相近的第一晶体管和第二晶体管，则对应的2T0C中两个晶体管的材料性质相近，从而提升半导体结构使用的稳定性。

在另一些实施例中，第二栅导电层的材料可以与第一栅导电层的材料不同，第二栅介质层的材料可以与第一栅介质层的材料不同。

在一些实施例中，第一晶体管和第二晶体管共同构成存储单元，存储单元沿第一方向和第二方向阵列排布。通过将第一晶体管和第二晶体管共同构成的存储单元沿第一方向和第二方向阵列排布，可以形成阵列排布的2T0C的晶体管结构，以提高半导体结构的集成密度。

在一些实施例中，参考图16，不同的第二晶体管中的第二栅介质层均处于同层，且边缘延伸至相互连接。也就是说，第二晶体管中的第二栅极202可以共用同一第二栅介质层222，进而在半导体结构的制作工艺过程中，不同第二晶体管的第二栅介质层222可以在同一工艺步骤中形成。

需要说明的是，本公开实施例提供的图16仅为半导体结构中的部分结构示意图，图16中仅示出两个存储单元的第二栅介质层222的边缘延伸至相互接触，并不构成半导体结构中存储单元数量的限定。

本实施例提供的半导体结构中第一半导体层包括第一部和第二部，第一部向远离第二部的方向弯折形成开口，开口内有第一栅极，第一栅极和第一半导体层用于形成第一晶体管，第一部用于形成第一晶体管的第一沟道区，弯折的开口可以增加第一沟道区与第一栅极的接触面积，提高第一晶体管的栅控能力，且以第一半导体层作为第一晶体管的半导体通道，可以有利于提高载流子的移动速率。

此外，第二部用于构成第一源极接触区或第一漏极接触区，即第二部的表面用于形成接触结构以连接位线或者电容，介质层位于第二部的至少一侧表面，例如，介质层可以位于第二部与接触结构相对的一侧表面，或者位于第二部相对的两侧表面，以将接触结构设置于介质层内，从而避免半导体结构中的其他结构对第二部形成的源极或者漏极产生影响。

根据本公开一些实施例，本公开另一实施例提供一种半导体结构的制造方法，可用于形成上述半导体结构，以改善形成的半导体结构的性能。需要说明的是，与上述实施例相同或者相应的部分，可参考前述实施例的相应说明，以下将不做详细赘述。

图17至图20为本公开另一实施例提供的半导体结构的制造方法各个步骤对应的结构示意图，以下将结合附图对本实施例提供的半导体结构的制造方法进行详细说明，需要注意的是，本实施例提供的制造方法中以形成单个的第一晶体管，且介质层位于第一半导体层朝向基底的一侧的第二部表面为例进行说明，半导体结构的制造方法具体如下：

参考图17，提供基底300，基底300上覆盖有介质层301，介质层301包括第一介质层311和第二介质层321，第二介质层321覆盖基底300表面，第一介质层311覆盖第二介质层321表面；在介质层301内形成凹槽302；参考图18，形成第一半导体层303，第一半导体层303覆盖凹槽302的顶部与侧壁，且还覆盖介质层301的表面，第一半导体层303包括第一部I以及位于第一部I相对两侧的第二部II，第一部I向远离第二部II的方向弯折以弯折围成开口313，介质层301位于第二部II的至少一侧表面；参考图19，形成第一栅极304，第一栅极304位于开口313内，第一栅极304包括第一栅介质层324和第一栅导电层314，第一栅介质层324覆盖开口313的表面，第二栅导电层314填充满开口313，其中，第一部I用于构成第一晶体管的第一沟道区，第一沟道区相对两侧的第二部II用于构成第一源极接触区或第一漏极接触区。

对于基底300，形成基底300的材料包括元素半导体材料或者化合物半导体材料。元素半导体材料可以为锗、硅、硒、硼、碲或者锑；化合物半导体材料可以为砷化镓、磷化锢、锑化锢、碳化硅、硫化镉或者镓砷硅等。

对于第一介质层311，形成第一介质层311的材料包括氮化硅。

对于第二介质层321，形成第二介质层321的材料包括氧化硅。

对于第一半导体层303，形成第一半导体层303的材料包括铟镓锌氧化物(IndiumGallium Zinc Oxide，IGZO)。

对于第一栅导电层314，形成第一栅导电层314材料包括多晶硅、氮化钛、铝化钛、氮化钽、硅化镍、硅化钴、钽、铜、铝、镧、钛或者钨中的至少一种。

对于第一栅介质层324，形成第一栅介质层324氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化锆、氧化锆或者氧化钛中的至少其中一者。

可以理解的是，本领域的技术人员可以基于上述实施例中提供的形成单个第一晶体管的半导体结构的制造方法，得出形成阵列排布的第一晶体管结构。

例如，在一些实施例中，在基底上形成第一半导体层，包括：形成多个沿第一方向和第二方向间隔排列的第一半导体层，在沿第一方向上，每一第一半导体层包括至少两个第一部；形成第一栅极包括：在每一第一部的开口内形成一第一栅极，且在沿第二方向上，多个第一栅极相互连接。从而形成阵列排布的多个第一晶体管，其中，每一第一半导体层在第一方向上至少有两个第一部，则对应一个第一半导体层可以形成两个第一晶体管，且两个第一晶体管共用同一第二部形成第一源极接触区或者第一漏极接触区，从而使第一晶体管占用的总体面积减少，提高半导体结构的集成密度。另外，在沿第二方向上，多个第一栅极相互连接，可以使第二方向上的多个第一晶体管共用同一第一栅极的控制端，从而有利于减少阵列排布的第一晶体管的栅极控制端数量。

在一些实施例中，参考图20，形成第一栅极304后还包括：形成第二栅极305，一端与第一源极接触区或者第一漏极接触区电连接，另一端沿远离基底300表面的方向延伸，第二栅极305包括第二栅介质层315和第二栅导电层325，第二栅导电层325的一端与第一源极接触区或者第一漏极接触区电连接，另一端沿远离第一源极接触区或者第一漏极接触区的方向延伸；第二栅介质层315位于第二栅导电层325远离第一源极接触区或者第一漏极接触区的一侧表面；形成第二半导体层306，第二半导体层306位于第二栅极305远离第一半导体层306的一侧表面，第二半导体层306包括第三部III以及位于第三部III相对两侧的第四部IV，第三部III覆盖第二栅极306的表面，在沿第二栅导电层325的延伸方向上，第二半导体层306的第三部III与第二栅导电层325与第二栅介质层315接触的表面正对；其中，第三部III用于构成第二晶体管的第二沟道区，第四部IV用于构成第二晶体管的第二源极接触区或者第二漏极接触区。

通过使第一晶体管的第一源极接触区或者第一漏极接触区与第二栅极电连接，可以使第一晶体管和第二晶体管共同构成2T0C的结构，从而减少半导体结构中的电容制作工艺。

对于第二栅导电层325，第二栅导电层325的材料包括多晶硅、氮化钛、铝化钛、氮化钽、硅化镍、硅化钴、钽、铜、铝、镧、钛或者钨中的至少一种。

对于第二栅介质层315，第二栅介质层315的材料包括氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化锆、氧化锆或者氧化钛中的至少其中一者。

对于第二半导体层306，第二半导体层306的材料包括铟镓锌氧化物(IndiumGallium Zinc Oxide，IGZO)。

本公开实施例提供的半导体结构制造方法，形成的第一半导体层包括第一部和第二部，第一部向远离第二部的方向弯折形成开口，开口内有第一栅极，第一栅极和第一半导体层用于形成第一晶体管，第一部用于形成第一晶体管的第一沟道区，弯折的开口可以增加第一沟道区与第一栅极的接触面积，提高第一晶体管的栅控能力，且以第一半导体层作为第一晶体管的半导体通道，可以有利于提高载流子的移动速率。

此外，第二部用于构成第一源极接触区或第一漏极接触区，即第二部的表面用于形成接触结构以连接位线或者电容，介质层位于第二部的至少一侧表面，例如，介质层可以位于第二部与接触结构相对的一侧表面，或者位于第二部相对的两侧表面，以将接触结构设置于介质层内，从而避免半导体结构中的其他结构对第二部形成的源极或者漏极产生影响。

本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。

Claims (17)

1.一种半导体结构，其特征在于，包括：

第一半导体层，所述第一半导体层包括第一部以及位于所述第一部相对两侧的第二部，所述第一部向远离所述第二部的方向弯折以弯折围成开口；

第一栅极，所述第一栅极位于所述开口内；

介质层，所述介质层位于所述第二部的至少一侧表面；

其中，所述第一部用于构成第一晶体管的第一沟道区，所述第一沟道区相对两侧的所述第二部用于构成第一源极接触区或第一漏极接触区。

2.根据权利要求1所述的半导体结构，其特征在于，所述介质层包括第一介质层和第二介质层，所述第一介质层位于所述第二部的表面，所述第二介质层位于所述第一介质层远离所述第二部的表面，所述第一介质层的致密度大于所述第二介质层的致密度。

3.根据权利要求2所述的半导体结构，其特征在于，所述第一介质层的材料包括氮化硅，所述第二介质层的材料包括氧化硅。

4.根据权利要求2所述的半导体结构，其特征在于，所述第一栅极包括第一栅介质层和第一栅导电层，所述第一栅介质层覆盖所述开口的表面，所述第一栅导电层覆盖所述第一栅介质层表面且填充满所述开口，所述第一栅介质层的介电常数大于所述第二介质层的介电常数。

5.根据权利要求4所述的半导体结构，其特征在于，所述第一栅介质层的材料包括氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化锆、氧化锆或者氧化钛中的至少其中一者。

6.根据权利要求1所述的半导体结构，其特征在于，所述第一半导体层的材料包括铟镓锌氧化物。

7.根据权利要求1所述的半导体结构，其特征在于，多个所述第一半导体层沿第一方向排列，且在沿所述第一方向上，每一所述第一半导体层包括至少包括两个所述第一部，每一所述第一部的所述开口内具有一所述第一栅极。

8.根据权利要求7所述的半导体结构，其特征在于，多个所述第一半导体层沿第二方向间隔排列，且在沿所述第二方向上，多个所述第一栅极相互连接。

9.根据权利要求1所述的半导体结构，其特征在于，多个所述第一半导体层沿第一方向和第二方向阵列排布，相邻的所述第一半导体层之间相互间隔，每一所述第一半导体层的所述开口内具有一所述第一栅极；

其中，至少一个所述第一晶体管的所述第一栅极与另一所述第一晶体管的第一源极接触区或者第一漏极接触区电连接。

10.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：

第二栅极，一端与所述第一源极接触区或者第一漏极接触区电连接，另一端沿远离所述第一半导体层的方向延伸；

第二半导体层，位于所述第二栅极远离所述第一半导体层的一侧表面，所述第二半导体层包括第三部以及位于所述第三部相对两侧的第四部，所述第三部覆盖所述第二栅极的表面；其中，所述第三部用于构成第二晶体管的第二沟道区，所述第四部用于构成所述第二晶体管的第二源极接触区或者第二漏极接触区。

11.根据权利要求10所述的半导体结构，其特征在于，所述第二半导体层的材料与所述第一半导体层的材料相同。

12.根据权利要求10所述的半导体结构，其特征在于，所述第一晶体管和所述第二晶体管共同构成存储单元，所述存储单元沿第一方向和第二方向阵列排布。

13.根据权利要求10所述的半导体结构，其特征在于，所述第二栅极包括第二栅介质层和第二栅导电层，所述第二栅导电层一端与所述第一源极接触区或者所述第一漏极接触区电连接，另一端沿远离所述第一源极接触区或者所述第一漏极接触区的方向延伸，第二栅介质层覆盖所述第二栅导电层远离所述第一源极接触区或者第一漏极接触区的一侧表面，其中，不同的所述第二晶体管中的所述第二栅介质层均处于同层，且边缘延伸至相互连接。

14.根据权利要求13所述的半导体结构，其特征在于，所述第一栅极包括第一栅介质层和第一栅导电层，所述第一栅介质层覆盖所述开口的表面，所述第一栅导电层覆盖所述第一栅介质层表面且填充满所述开口；其中，所述第二栅介质层的材料与所述第一栅介质层的材料相同。

15.一种半导体结构的制造方法，其特征在于，包括：

提供基底；

在所述基底上形成第一半导体层，所述第一半导体层包括第一部以及位于所述第一部相对两侧的第二部，所述第一部向远离所述第二部的方向弯折以弯折围成开口；

形成第一栅极，所述第一栅极位于所述开口内；

形成介质层，所述介质层位于所述第二部的至少一侧表面；

其中，所述第一部用于构成第一晶体管的第一沟道区，所述第一沟道区相对两侧的所述第二部用于构成第一源极接触区或第一漏极接触区。

16.根据权利要求15所述的半导体结构的制造方法，其特征在于，在所述基底上形成第一半导体层，包括：

形成多个沿第一方向和第二方向间隔排列的所述第一半导体层，在沿所述第一方向上，每一所述第一半导体层包括至少两个所述第一部；

形成所述第一栅极包括：在每一所述第一部的所述开口内形成一所述第一栅极，且在沿所述第二方向上，多个所述第一栅极相互连接。

17.根据权利要求15所述的半导体结构的制造方法，其特征在于，形成所述第一栅极后还包括：

形成第二栅极，一端与所述第一源极接触区或者第一漏极接触区电连接，另一端沿远离所述基底表面的方向延伸；

形成第二半导体层，所述第二半导体层位于所述第二栅极远离所述第一半导体层的一侧表面，所述第二半导体层包括第三部以及位于所述第三部相对两侧的第四部，所述第三部覆盖所述第二栅极的表面；

其中，所述第三部用于构成第二晶体管的第二沟道区，所述第四部用于构成所述第二晶体管的第二源极接触区或者第二漏极接触区。

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