KR20200031177A - 전하 트랩 구조내 보이드 형성 - Google Patents
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- 239000011800 void material Substances 0.000 title claims abstract description 123
- 230000015572 biosynthetic process Effects 0.000 title claims description 16
- 230000004888 barrier function Effects 0.000 claims abstract description 417
- 230000000903 blocking effect Effects 0.000 claims abstract description 236
- 239000004065 semiconductor Substances 0.000 claims abstract description 189
- 238000000034 method Methods 0.000 claims abstract description 148
- 239000000463 material Substances 0.000 claims description 503
- 238000007789 sealing Methods 0.000 claims description 62
- 238000003860 storage Methods 0.000 claims description 52
- 230000008569 process Effects 0.000 claims description 50
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 45
- 239000003989 dielectric material Substances 0.000 claims description 37
- 150000004767 nitrides Chemical class 0.000 claims description 33
- 238000012545 processing Methods 0.000 claims description 33
- 238000005530 etching Methods 0.000 claims description 30
- 238000000151 deposition Methods 0.000 claims description 28
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 25
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 25
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 claims description 24
- 229910001928 zirconium oxide Inorganic materials 0.000 claims description 24
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 21
- 230000008021 deposition Effects 0.000 claims description 20
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 19
- 239000000126 substance Substances 0.000 claims description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 14
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 claims description 13
- 229910001938 gadolinium oxide Inorganic materials 0.000 claims description 13
- 229940075613 gadolinium oxide Drugs 0.000 claims description 13
- CMIHHWBVHJVIGI-UHFFFAOYSA-N gadolinium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[Gd+3].[Gd+3] CMIHHWBVHJVIGI-UHFFFAOYSA-N 0.000 claims description 13
- 229910000484 niobium oxide Inorganic materials 0.000 claims description 13
- URLJKFSTXLNXLG-UHFFFAOYSA-N niobium(5+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Nb+5].[Nb+5] URLJKFSTXLNXLG-UHFFFAOYSA-N 0.000 claims description 13
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 13
- 229910001936 tantalum oxide Inorganic materials 0.000 claims description 13
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 claims description 13
- 239000002019 doping agent Substances 0.000 claims description 11
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 11
- 238000000137 annealing Methods 0.000 claims description 10
- 229920005591 polysilicon Polymers 0.000 claims description 10
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 claims description 9
- 238000004519 manufacturing process Methods 0.000 claims description 6
- 238000000926 separation method Methods 0.000 claims description 5
- RBFQJDQYXXHULB-UHFFFAOYSA-N arsane Chemical compound [AsH3] RBFQJDQYXXHULB-UHFFFAOYSA-N 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 4
- 229910000073 phosphorus hydride Inorganic materials 0.000 claims description 4
- 230000003213 activating effect Effects 0.000 claims description 2
- 108091006146 Channels Proteins 0.000 description 55
- 239000000758 substrate Substances 0.000 description 18
- 239000000203 mixture Substances 0.000 description 15
- 229910052751 metal Inorganic materials 0.000 description 13
- 239000002184 metal Substances 0.000 description 13
- 239000010410 layer Substances 0.000 description 12
- 238000000231 atomic layer deposition Methods 0.000 description 10
- 230000008878 coupling Effects 0.000 description 10
- 238000010168 coupling process Methods 0.000 description 10
- 238000005859 coupling reaction Methods 0.000 description 10
- 230000005641 tunneling Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 9
- 229910052721 tungsten Inorganic materials 0.000 description 9
- 239000010937 tungsten Substances 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 239000007789 gas Substances 0.000 description 7
- 230000007246 mechanism Effects 0.000 description 7
- 230000002829 reductive effect Effects 0.000 description 7
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 6
- 238000011282 treatment Methods 0.000 description 6
- 150000001875 compounds Chemical class 0.000 description 5
- 238000013461 design Methods 0.000 description 5
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 5
- 230000000670 limiting effect Effects 0.000 description 4
- 230000000873 masking effect Effects 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- CUJRVFIICFDLGR-UHFFFAOYSA-N acetylacetonate Chemical compound CC(=O)[CH-]C(C)=O CUJRVFIICFDLGR-UHFFFAOYSA-N 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 3
- 238000005137 deposition process Methods 0.000 description 3
- 238000013507 mapping Methods 0.000 description 3
- 150000002736 metal compounds Chemical class 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 229910005533 GaO Inorganic materials 0.000 description 2
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- 229910010413 TiO 2 Inorganic materials 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 150000004820 halides Chemical class 0.000 description 2
- 238000003384 imaging method Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000036961 partial effect Effects 0.000 description 2
- 239000000376 reactant Substances 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical class OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 1
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- XDRPDDZWXGILRT-FDGPNNRMSA-L bis[[(z)-4-oxopent-2-en-2-yl]oxy]tin Chemical compound [Sn+2].C\C([O-])=C\C(C)=O.C\C([O-])=C\C(C)=O XDRPDDZWXGILRT-FDGPNNRMSA-L 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000000779 depleting effect Effects 0.000 description 1
- ZOCHARZZJNPSEU-UHFFFAOYSA-N diboron Chemical compound B#B ZOCHARZZJNPSEU-UHFFFAOYSA-N 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 239000011344 liquid material Substances 0.000 description 1
- 229910052976 metal sulfide Inorganic materials 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000013307 optical fiber Substances 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- -1 silicon nitride Chemical class 0.000 description 1
- 239000011343 solid material Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000006557 surface reaction Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 238000005019 vapor deposition process Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B53/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
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- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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- H01L29/51—Insulating materials associated therewith
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- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
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- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
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- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
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- Semiconductor Memories (AREA)
Abstract
전자 장치 및 전자 장치를 형성하는 방법은 다양한 전자 시스템 및 디바이스에 사용하기 위한 하나 이상의 전하 트랩 구조를 포함할 수 있으며, 각각의 전하 트랩 구조는 게이트와 전하 트랩 구조의 전하 트랩 영역의 차단 유전체 사이의 유전체 배리어를 포함한다. 다양한 실시예들에서, 보이드는 전하 트랩 영역과 전하 트랩 구조가 배치되는 영역 사이에 위치된다. 다양한 실시예들에서, 전하 트랩 구조의 반도체 필라로부터 전하 트랩 영역을 분리하는 터널 영역은 터널 영역 및 반도체 필라가 보이드의 경계가 되도록 배열될 수 있다. 추가 장치, 시스템 및 방법이 개시된다.
Description
우선권 출원
본 출원은 2017 년 8 월 11 일자로 출원된 미국 출원 일련 번호 15/675,265에 대한 우선권의 이익을 주장하며, 이는 그 전문이 본 출원에 참조로 통합된다.
전자 산업은 컴포넌트 크기 및 전력 요구량을 줄이려는 지속적인 압박을 받고 있으며 메모리 디바이스의 동작을 개선해야 하는 시장 주도적 요구를 가지고 있다. 컴포넌트 크기를 줄이는 한 가지 방법은 3차원(3D) 구성으로 디바이스를 제조하는 것이다. 예를 들어, 메모리 디바이스는 기판 상에 수직으로 메모리 셀의 스택(stack)으로 배열될 수 있다. 이러한 메모리 셀은 전하 트랩 셀(charge trap cell)로서 구현될 수 있다. 전하 트랩 기반 메모리 디바이스 및 그 동작의 개선은 메모리 디바이스의 디자인 및 처리의 진보에 의해 해결될 수 있다.
도 1a는 다양한 실시예에 따른 전하 트랩 구조의 일례의 단면도이다.
도 1b는 다양한 실시예들에 따른 도 1a의 예시적인 전하 트랩 구조에 대한 보이드 구조(void structure)의 예의 표현이다.
도 2a는 다양한 실시예에 따른 예시적인 전하 트랩 구조의 단면도이다.
도 2b는 다양한 실시예들에 따른 도 2a의 예시적인 전하 트랩 구조에 대한 보이드 구조의 예의 표현이다.
도 3은 다양한 실시예들에 따른 3 차원 메모리 디바이스의 메모리 어레이의 블록 아키텍처 및 페이지 어드레스 매핑의 예의 개략도이다.
도 4는 다양한 실시예에 따른 메모리 디바이스의 수직 스트링에서 다수의 전하 트랩 구조의 예의 단면도이다.
도 5는 다양한 실시예들에 따른 메모리 디바이스의 수직 스트링에서 다수의 전하 트랩 구조의 예의 단면도이다.
도 6은 다양한 실시예에 따른 전하 트랩 구조를 형성하는 예시적인 방법의 특징의 흐름도이다.
도 7은 다양한 실시예에 따른 스택 내에 다수의 전하 트랩 구조를 형성하는 예시적인 방법의 특징의 흐름도이다.
도 8은 다양한 실시예들에 따른 스택에서 다수의 전하 트랩 구조 들을 형성하는 예시적인 방법의 특징들의 흐름도이다.
도면들 9a-9r는 다양한 실시예에 따른 전하 트랩 구조를 형성하는 예시적인 방법의 단계를 도시하는 단면도이다.
도면들 10a-10d는 다양한 실시예에 따른 전하 트랩 구조를 형성하는 예시적인 방법의 단계를 도시하는 단면도이다.
도 11은 다양한 실시예에 따른 다수의 다이(die)를 갖는 예시적인 웨이퍼의 표현이다.
도 12는 다양한 실시예에 따른 메모리 셀로서 전하 트랩 구조의 어레이로 구조화된 메모리를 포함하는 예시적인 시스템의 블록도이다.
도 1b는 다양한 실시예들에 따른 도 1a의 예시적인 전하 트랩 구조에 대한 보이드 구조(void structure)의 예의 표현이다.
도 2a는 다양한 실시예에 따른 예시적인 전하 트랩 구조의 단면도이다.
도 2b는 다양한 실시예들에 따른 도 2a의 예시적인 전하 트랩 구조에 대한 보이드 구조의 예의 표현이다.
도 3은 다양한 실시예들에 따른 3 차원 메모리 디바이스의 메모리 어레이의 블록 아키텍처 및 페이지 어드레스 매핑의 예의 개략도이다.
도 4는 다양한 실시예에 따른 메모리 디바이스의 수직 스트링에서 다수의 전하 트랩 구조의 예의 단면도이다.
도 5는 다양한 실시예들에 따른 메모리 디바이스의 수직 스트링에서 다수의 전하 트랩 구조의 예의 단면도이다.
도 6은 다양한 실시예에 따른 전하 트랩 구조를 형성하는 예시적인 방법의 특징의 흐름도이다.
도 7은 다양한 실시예에 따른 스택 내에 다수의 전하 트랩 구조를 형성하는 예시적인 방법의 특징의 흐름도이다.
도 8은 다양한 실시예들에 따른 스택에서 다수의 전하 트랩 구조 들을 형성하는 예시적인 방법의 특징들의 흐름도이다.
도면들 9a-9r는 다양한 실시예에 따른 전하 트랩 구조를 형성하는 예시적인 방법의 단계를 도시하는 단면도이다.
도면들 10a-10d는 다양한 실시예에 따른 전하 트랩 구조를 형성하는 예시적인 방법의 단계를 도시하는 단면도이다.
도 11은 다양한 실시예에 따른 다수의 다이(die)를 갖는 예시적인 웨이퍼의 표현이다.
도 12는 다양한 실시예에 따른 메모리 셀로서 전하 트랩 구조의 어레이로 구조화된 메모리를 포함하는 예시적인 시스템의 블록도이다.
이하의 상세한 설명은 본 발명의 다양한 실시예를 예시적으로 나타내는 첨부 도면을 참조한다. 이들 실시예는 당업자가 이들 및 다른 실시예를 실시할 수 있도록 충분히 상세하게 설명된다. 다른 실시예들이 이용될 수 있고, 이들 실시예들에 구조적, 논리적 및 전기적 변경이 이루어질 수 있다. 일부 실시예는 새로운 실시예를 형성하기 위해 하나 이상의 다른 실시예와 조합될 수 있으므로, 다양한 실시예는 반드시 상호 배타적일 필요는 없다. 그러므로, 이하의 상세한 설명은 제한적인 의미로 취해져서는 안 된다.
본 출원에서 사용되는 용어 "수평(horizontal)"은 임의의 시점에서 기판의 실제 배향과 무관하게 웨이퍼 또는 다이 아래에 놓인 것과 같은 기판의 통상적인 평면 또는 표면에 평행한 평면으로 정의된다. 용어 "수직(vertical)"은 상기 정의된 바와 같이 수평에 수직인 방향을 지칭한다. 용어 "웨이퍼(wafer)” 및 "기판(substrate)"은 본 출원에서 전반적으로 집적 회로가 형성되는 임의의 구조 및 다양한 집적 회로 제조의 다양한 단계 동안의 이러한 구조를 지칭하기 위해 사용된다. 웨이퍼는 다이의 개별 기판에 대해 집적 회로가 배치되는 다수의 다이를 포함할 수 있다.
도 1a는 여러 전자 장치 포함될 수 있는 일례의 전하 트랩(CT : charge trap) 구조(101)의 일 실시예의 단면도이다. 이러한 디바이스는 전하를 저장하기 위한 하나 이상의 셀을 포함하는 메모리 어레이, 메모리 디바이스, 집적 회로, 또는 다른 디바이스를 포함할 수 있다. CT의 구조(101)는 반도체 필라(103), 전하 트랩 영역(105), 터널 영역(107), 유전체 차단 영역(dielectric blocking region)(109), 유전체 배리어(dielectric barrier)(110) 및 게이트(115)를 포함한다. 유전체 배리어(110)는 유전체 차단 영역(109) 및 게이트(115) 사이에 배치되고 분리시킨다. 유전체 배리어(110)는 유전체 차단 영역(109) 및 전하 트랩 영역(105)과 수직 배열로 배치될 수 있어서, CT 구조(101)가 배치되는 표면과 유전체 배리어(110), 유전체 차단 영역(109), 또는 전하 트랩 영역(105) 중 하나 이상의 영역에 보이드가 위치된다. 구조 내의 보이드는 고체 재료가 없고 액체 재료가 없는 구조의 영역이다. 보이드는 배기 영역, 공극, 가스 충전 영역 또는 유사한 구성의 형태일 수 있다. 구조 또는 구조들 사이의 보이드는 공기로 충전된 갭 또는 영역이다. 여기서, 용어 보이드(void)는 갭 형성 동안과 같이 갭 내에 봉입된 주변 가스를 포함할 수 있다.
유전체 배리어(110)는 유전체 차단 영역(109) 및 전하 트랩 영역(105)의 수직 배열로 배치될 수 있고 전하 트랩 영역(105)은 보이드(120)내 유전체 차단 영역(109)에 대하여 수직으로 리세스된다(recessed). 예를 들어, 전하 트랩 영역과 전하 트랩 구조가 배치된 영역 사이의 거리는 유전체 차단 영역과 전하 트랩 구조가 배치된 영역 사이의 거리보다 클 수 있다. 다양한 실시예들에서, 유전체 차단 영역(109)은 유전체 배리어(110) 및/또는 게이트(115)에 대해 수직으로 보이드(120)에 리세스될 수 있다. 예를 들어, 유전체 차단 영역과 전하 트랩 구조가 배치된 영역 사이의 거리는 유전체 배리어와 전하 트랩 구조가 배치되는 영역 사이의 거리보다 더 길어야 될 수 있다. 보이드(120), 유전체 차단 영역(109) 및 전하 트랩 영역(105)은 전하 트랩 영역(105)의 수직 두께 대 유전체 차단 영역(109)의 수직 두께의 비율과 보이드(120)의 크기가 지정된 범위 내의 게이트(115)와 관련된 커패시턴스를 달성하도록 선택될 수 있도록 구성될 수 있다.
다양한 실시예에서, 전도성 영역(113)을 갖는 CT 구조(101)의 배열들은 다수의 상이한 구조적 배열들을 가질 수 있다. CT 구조(101)는 전도성 영역(113)과 CT 구조(101)의 동작 결합을 제공하기 위해 전송 게이트(transmission gate)로서 동작할 수 있는 CT 와 다른 트랜지스터 구조일 수 있는 액세스 트랜지스터에 의해 전도성 영역(113)으로부터 분리될 수 있다. CT 구조(101)는 다수의 이러한 액세스 트랜지스터에 의해 전도성 영역(113)으로부터 분리될 수 있다. 일부 구조에서, CT (101)의 반도체 필라 (103)는 반도체 필라 (103)와 전도성 영역 (113)의 결합이 반도체 필라 (103)가 집적된 액세스 트랜지스터의 채널에 의해 이루어 지도록 하나 이상의 액세스 트랜지스터에 결합되고 통합될 수 있다.
유전체 배리어 (110)의 일부는 핀(fin) (110-1)으로 지칭될 수 있는 돌출부 (110-1)로서 게이트 (115)의 바닥 표면 아래에서 수직으로 연장될 수 있다. 핀 (110-1)은 보이드 (120)를 형성하기 위한 메커니즘을 제공하고 완성된 CT 구조 (101) 내에 유지될 수 있는 유전체 배리어 (110)의 컴포넌트이다. 대안적으로, 보이드 (120)의 구조 경계를 위한 개구를 형성한 후, 핀 (110-1)은 제거되거나 상당히 감소될 수 있으며, 유전체 배리어 (110)는 게이트 (115)와 유전체 차단 영역 (109) 사이의 영역에 직접 한정된다.
전하 트랩 구조(101)는 기판(102) 상에 위치된 전도성 영역(113) 위에 배치된다. 도 1a에서, 전술한 바와 같이, 전하 트랩 구조(101)와 전도성 영역(113) 사이의 집적 회로 구조와 추가적인 재료가 있을 수 있고/있거나 통합될 수 있음을 나타내기 위해 전하 트랩 구조(101)의 바닥과 전도성 영역(113) 사이에 공간이 도시된다. 절연 영역(isolation region) 또는 다른 집적 회로 구조는 전하 트랩 구조(101)의 컴포넌트를 전도성 영역(113)으로부터 분리할 수 있다. 대안적으로, CT 구조(101)는 분리 유전체 또는 결합 영역없이 전도성 영역 (113) 위에 배치될 수 있으며, 게이트 (115)는 밀봉 유전체(sealing dielectric) (122)에 의해 전도성 영역 (113)으로부터 분리된다. 전술한 바와 같이, CT 구조(101)는 전도성 영역(113) 위에 배치될 수 있고, 게이트(115)는 밀봉 유전체(122)에 의해 CT 구조(101)를 전도성 영역(113)에 결합시키는 액세스 트랜지스터로부터 분리된다.
밀봉 유전체(122)는 CT 구조(101)가 통합된 전자 장치의 상이한 영역의 프로세싱 동안 보이드(120)를 밀봉하는데 사용되는 CT 구조(101)를 위한 영역이며, 밀봉 유전체(122)의 일부는 완성된 구조에 남아서 보이드(120)를 계속 밀봉한다. 보이드(120)는 터널 영역(107), 전하 트랩 영역(105), 유전체 배리어(110), 밀봉 유전체(122), 및 CT 구조(101)가 배치되는 영역 및/또는 밀봉 유전체(122)가 게이트(115)의 일부 위에 배치되는 전도성 영역(113)에 의해 경계가 정해진 영역내에 함유될 수 있다. 핀 (110-1) 없이 배열된 CT 구조 (101)로, 보이드 (120)의 경계로서 터널 영역 (107)을 향한 밀봉 유전체 (122)의 정도(extent)가 밀봉 유전체 (122)를 형성하는 프로세스에 의해 제한될 수 있다. 본 출원에 도면들은 축척에 맞게 도시되지 않는다. 더구나, CT 구조 (101)가 통합된 장치의 다른 컴포넌트에 대한 게이트 (115), 반도체 필라(103) 및 전도성 영역 (113)의 전기적 연결은 CT 구조 (101)에 초점을 둔 것으로 도시되지 않았다.
반도체 필라(103)는 전류를 전도하도록 동작 가능하고 게이트(115)는 전하 저장 영역(105) 에서의 전하 저장을 제어하도록 동작 가능하다. 게이트(115)는 금속 게이트일 수 있다. 게이트(115)는 금속과 금속 화합물의 조합을 포함할 수 있다. 게이트(115)는 전도성이며 전도성 티타늄 질화물 및/또는 텅스텐을 포함할 수 있지만, 이에 한정되지는 않는다. 예를 들어, 게이트(115)는 텅스텐 영역(115-2)이 배치된 전도성 티타늄 질화물 영역(115-1)을 포함한다. 게이트(115)는 제어 게이트로 지칭될 수 있고, 유전체 차단 영역(109)은 제어 유전체로 지칭될 수 있다. 반도체 필라(103)는 다결정질 실리콘(폴리 실리콘(poly silicon))과 같은 반도체 재료를 포함할 수 있지만 이에 한정되지는 않는다. 반도체 필라(103)의 반도체 재료는 전도성 영역(113)이 반도체 영역으로서 구조화된, 전도성 영역(113)의 다수 캐리어 농도보다 적은 다수의 캐리어 농도를 가질 수 있다. 다수 캐리어 농도의 차이는 밑(base) 10의 거듭 제곱의 차수의 크기 (orders of magnitude)일 수 있다. 도 1a에 도시된 구조 (101)의 영역은 중심 영역 (104) 주위에 재료의 링으로서 배열될 수 있다. 중심 영역 (104)은 유전체일 수 있다. 중심 영역(104)은 유전체 산화물과 같은 유전체 재료의 영역 일 수 있지만, 이에 한정되지는 않는다. 중심 영역(104) 에서의 유전체 산화물의 예는 산화 규소를 포함할 수 있지만, 이에 한정되지는 않는다.
전하 트랩 영역(105)은 터널 영역(107)에 의해 반도체 필라(103)로부터 분리된다. 전하 트랩 영역(105)은 반도체 필라(103)로부터 전하를 저장할 수 있는 유전체 재료일 수 있다. 전하 트랩 영역(105)은 유전체 실리콘 질화물을 포함하는 영역과 같은 유전체 질화물 영역일 수 있다. 전하 트랩 영역(105)을 위한 다른 유전체 재료가 전하를 트랩핑하는데 사용될 수 있다. 터널 영역(107)은 예를 들어 한정되는 것은 아니지만, 등가 산화물 두께(EOT : equivalent oxide thickness)와 같은 선택된 기준을 충족시키기 위해 조작된 영역으로서 구성될 수 있다. EOT는 대표적인 물리적 두께 측면에서 유전체의 터널 영역(107)의 전기적 특성, 예컨대 커패시턴스를 정량화한다. 예를 들어, EOT는 누설 전류 및 신뢰성 고려 사항을 무시하고 주어진 유전체(터널링 영역(107))와 동일한 커패시턴스 밀도를 가져야 하는 이론적 SiO2 층의 두께로 정의될 수 있다. 터널 영역(107)은 산화물(oxide) 및 질화물(nitride)을 포함할 수 있다. 터널 영역은 고-κ 유전체를 포함할 수 있으며, 여기서 κ는 유전 상수이다. 고-κ 유전체는 이산화 규소의 유전 상수보다 큰 유전 상수를 갖는 유전체이다.
터널 영역(107)은 한 세트의 유전체 배리어를 포함할 수 있다. 도 1a의 예는 터널 영역(107)이 세 개의 영역 터널 배리어인 것을 도시한다. 3 개의 영역 터널 배리어는 유전체 산화물의 영역에 이어 유전체 질화물의 영역에 이어서 다른 유전체 산화물의 영역으로 배열될 수 있다. 대안적으로, 터널 영역(107)은 2 개의 영역 터널 배리어 또는 하나의 영역 터널 배리어일 수 있다. 또한, 터널 영역(107)은 4 개 이상의 영역을 가질 수 있으며, 여기서 재료 및 두께의 선택은 전하 트랩 영역(105)에 대한 터널링 영역으로서 수행하는 주어진 두께를 갖는 재료의 성능에 의존한다.
유전체 차단 영역(109)은 전하 트랩 영역(105)에 인접하여 컨택하여 배치된다. 유전체 차단 영역(109)은 전하 트랩 영역(105)으로부터 게이트(115)로 흐르는 전하를 차단하는 메커니즘을 제공한다. 유전체 차단 영역(109)은 터널 영역(107)에서 사용된 산화물 또는 다른 유전체일 수 있다. 게이트 (115)는 유전체 차단 영역 (109) 위에 배치되지만, 유전체 차단 영역 (109)과 게이트 (115) 사이에 있는 유전체 배리어 (110)에 의해 유전체 차단 영역 (109)으로부터 분리되는데, 여기서 유전체 배리어 (110)의 재료는 유전체 차단 영역 (109)의 재료와 상이하다.
유전체 차단 영역(109)과 게이트(115) 사이의 얇은 영역으로서 구조화된 유전체 배리어(110)는 게이트(115)로부터 유전체 차단 영역(109)을 통해 전하 트랩 영역(105)으로의 전자의 백 터널링을 방지하는 강화된 터널링 배리어를 가능하게 하여, 그렇게 함으로써 작은 양의(positive) 또는 작은 음의(negative) 임계 전압(Vt) 레벨로의 동작 소거 포화(operational erase saturation)를 제한할 수 있다. 유전체 배리어(110)는 유전체 차단 영역(109)와 게이트(115) 사이의 약 15 옹스트롱(angstrom) 내지 약 50 옹스트롱의 범위의 두께를 가질 수 있다. 유전체 배리어(110)를 위한 재료의 선택은 CT 구조(101)의 제조에 기반될 수 있다. 예를 들어, 보이드(120)를 포함하는 CT 구조(101)가 CT 구조(101)가 될 영역으로부터 측면으로 재료를 제거함으로써 형성되는 프로세스에서, 유전체 배리어(110)에 대한 재료는 유전체 배리어(110)에 대한 재료는 CT 구조 (101)의 측면으로부터 재료를 제거하는데 사용되는 처리 화학물질 및 온도에서 제거에 저항하도록 선택될 수 있다. 유전체 배리어를 위한 재료 (110)는 CT 구조 (101)와 같은 CT 구조의 형성에서 이러한 제거 프로세스에서 유전체 차단 영역 (109)의 제거를 방지하기 위한 마스크로서 작용할 수 있다.
유전체 배리어(110)는 AlOx 영역 또는 AlOx 보다 높은 유전 상수를 갖는 유전체 영역으로서 실현될 수 있다. (명명법 ABx의 사용은 AB 화합물에 대한 특정 화학량론으로 제한되지 않는 AB 재료를 나타낸다.) 유전체 배리어 (110)는 그 산화 알루미늄보다 낮은 전자 친화도를 가질 수 있다. 유전체 배리어 (110)는 산화 알루미늄, 산화 하프늄, 산화 지르코늄, 또는 산화 알루미늄, 산화 규소, 산화 티탄, 산화 가돌리늄, 산화 니오븀 또는 산화 탄탈륨 중 하나 이상과 산화 하프늄 및/또는 산화 지르코늄의 혼합물 중 하나 이상을 포함할 수 있다. 사용될 수 있는 필름의 예는 HfO2 및/또는 ZrO2계 재료 뿐만 아니라 AlOx, SiO2, TiO2, GaOx, NbOx 및 Ta2O5와 같은 다른 재료와의 혼합물을 포함한다. 이러한 재료는 특정 화학량론으로 제한되지 않을 수 있다. 다른 고-κ 유전체가 유전체 배리어 (110)에 사용될 수 있다.
도 1b는 밀봉 유전체(122)가 터널 영역(107)을 향한 방향으로 제한되어 보이드(120)의 경계를 정의하는 도 1a의 CT(101)의 예시이다. 밀봉 유전체(122)는 플라즈마 증강 화학 기상 증착(PECVD : plasma-enhanced chemical vapor deposition) 또는 다른 공핍 프로세스(depleting process)를 사용하여 구현될 수 있는 밀봉 프로세스에 의해 형성될 수 있다. 이러한 공핍 프로세스에서, 대량의 밀봉 유전체는 통로의 표면을 따라 통로에서 밀봉 유전체의 재료가 감소하면서 통로의 개구에 형성된다. 통로를 따라 배치되는 정도는 통로의 개구 면적을 포함하는 다수의 요인에 의존한다. 도 1b에 도시된 바와 같이, 밀봉 유전체(122)는 게이트(115) 아래 영역에서 종단되어 2 개의 보이드로 귀결될 수 있다. 보이드(120-1)는 게이트(115) 아래에 있고, 보이드(120)는 유전체 차단 영역(109) 및 전하 트랩 영역(105) 아래에 있다. 유전체 배리어 (110)의 핀 (110-1)이 제거된 CT 구조(110)에서, 보이드 (120-1 및 120)는 함께 더 큰 보이드를 형성한다.
도 2a는 다양한 전자 장치에 포함될 수 있는 예시적인 CT 구조(201)의 실시예의 단면도이다. 이러한 장치는 전하를 저장하기 위한 하나 이상의 셀을 포함하는 메모리 어레이, 메모리 디바이스, 집적 회로, 또는 다른 장치를 포함할 수 있다. CT 구조 (201)는 반도체 필라 (203), 전하 트랩 영역 (205), 터널 영역 (207), 유전체 차단 영역 (209), 유전체 배리어 (210) 및 게이트 (215)를 포함할 수 있고, 보이드 (220)는 CT 구조 (201)가 배치된 표면과 유전체 배리어 (210), 유전체 차단 영역 (209), 전하 트랩 영역 (205) 또는 터널 영역 (207) 중 하나 이상의 사이의 영역에 배치된다. CT 구조(201)는 보이드(220)의 경계의 일부로서 터널 영역 (207) 및 보이드 (220)의 경계의 수직 경계로서 배열된 반도체 필라(203)로 구조화될 수 있다. 유전체 배리어 (210)는 유전체 차단 영역 (209)과 게이트 (215) 사이에 배치되어 분리되어 있고, 유전체 차단 영역 (209), 전하 트랩 영역 (205) 및 터널 영역 (207)과 수직 배열로 배치될 수 있고 여기서 반도체 필라(203)와 배열된 유전체 차단 영역 (209), 전하 트랩 영역(205) 및 터널 영역(207)은 보이드 (220)의 경계로서 배열될 수 있다. 유전체 차단 영역 (209) 및 전하 트랩 영역 (205)과 함께 유전체 배리어 (210)는 보이드(220)의 경계로서 배열될 수 있다.
다양한 실시예에서, 전도성 영역(213)을 갖는 CT 구조(201)의 배열들은 다수의 상이한 구조적 배열들을 가질 수 있다. CT 구조(201)는 전도성 영역(213)과 CT 구조(201)의 동작 결합을 제공하기 위해 전송 게이트로서 동작할 수 있는 CT 와 다른 트랜지스터 구조일 수 있는 액세스 트랜지스터에 의해 전도성 영역(113)으로부터 분리될 수 있다. CT 구조(201)는 다수의 이러한 액세스 트랜지스터에 의해 전도성 영역(213)으로부터 분리될 수 있다. 일부 구조에서, CT (201)의 반도체 필라 (203)는 반도체 필라 (203)와 전도성 영역 (213)의 결합이 반도체 필라 (203)가 집적된 액세스 트랜지스터의 채널에 의해 이루어 지도록 하나 이상의 액세스 트랜지스터에 결합되고 통합될 수 있다.
유전체 배리어(210)의 일부는 핀(210-1)으로서 게이트(215)의 바닥 표면 아래에서 수직으로 연장될 수 있다. 핀 (210-1)은 보이드 (220)를 형성하기 위한 메커니즘을 제공하고 완성된 CT 구조(201) 내에 유지될 수 있는 유전체 배리어 (210)의 컴포넌트이다. 대안적으로, 보이드 (220)의 구조 경계를 위한 개구를 형성한 후, 핀 (210-1)은 제거되거나 상당히 감소될 수 있으며, 유전체 배리어 (210)는 게이트 (215)와 유전체 차단 영역 (209) 사이의 영역에 직접 한정된다.
전하 트랩 구조(201)는 기판(202) 상에 위치된 전도성 영역(213) 위에 배치된다. 도 2a에서, 전술한 바와 같이, 전하 트랩 구조(201)와 전도성 영역(213) 사이의 집적 회로 구조와 추가적인 재료가 있을 수 있고/있거나 통합될 수 있음을 나타내기 위해 전하 트랩 구조(201)의 바닥과 전도성 영역(213) 사이에 공간이 도시된다. 절연 영역 또는 다른 집적 회로 구조는 전하 트랩 구조(201)의 컴포넌트를 전도성 영역(213)으로부터 분리할 수 있다. 대안적으로, CT 구조(201)는 분리 유전체 또는 결합 영역없이 전도성 영역 (213) 위에 배치될 수 있으며, 게이트 (215)는 밀봉 유전체 (222)에 의해 전도성 영역 (213)으로부터 분리된다. 전술한 바와 같이, CT 구조(201)는 전도성 영역(213) 위에 배치될 수 있고, 게이트(215)는 밀봉 유전체(222)에 의해 CT 구조(201)를 전도성 영역(213)에 결합시키는 액세스 트랜지스터로부터 분리된다.
밀봉 유전체(222)는 CT 구조(201)가 통합된 전자 장치의 상이한 영역의 프로세싱 동안 보이드(220)를 밀봉하는데 사용되는 CT 구조(201)를 위한 영역이며, 밀봉 유전체(222)의 일부는 완성된 구조에 남아서 보이드(220)를 계속 밀봉한다. 보이드(220)는 반도체 필라(203)에 의해 경계가 정해진 영역 내에 그리고 터널 영역(207), 전하 트랩 영역(205), 유전체 배리어(210), 밀봉 유전체(222), 및 CT 구조(201)가 배치되는 영역 및/또는 밀봉 유전체(222)가 게이트(215)의 일부 위에 배치되는 전도성 영역(213)에 의해 경계가 정해진 영역내에 함유될 수 있다. 핀 (210-1) 없이 배열된 CT 구조 (201)로, 보이드 (220)의 경계로서 반도체 필라 (203)을 향한 밀봉 유전체 (222)의 정도가 밀봉 유전체 (222)를 형성하는 프로세스에 의해 제한될 수 있다. 더구나, CT 구조 (201)가 통합된 장치의 다른 컴포넌트에 대한 게이트 (215), 반도체 필라(203) 및 전도성 영역 (213)의 전기적 연결은 CT 구조 (201)에 초점을 둔 것으로 도시되지 않았다.
반도체 필라(203)는 전류를 전도하도록 동작 가능하고 게이트(215)는 전하 저장 영역(205) 에서의 전하 저장을 제어하도록 동작 가능하다. 게이트(215)는 금속 게이트일 수 있다. 게이트(215)는 금속과 금속 화합물의 조합을 포함할 수 있다. 게이트(215)는 전도성이며 전도성 티타늄 질화물 및/또는 텅스텐을 포함할 수 있지만, 이에 한정되지는 않는다. 예를 들어, 게이트(215)는 텅스텐 영역(215-2)이 배치된 전도성 티타늄 질화물 영역(215-1)을 포함할 수 있다. 반도체 필라(203)는 다결정 실리콘(폴리 실리콘(poly silicon))을 포함할 수 있지만 이에 한정되지는 않는다. 반도체 필라(203)의 반도체 재료는 전도성 영역(213)이 반도체 영역으로서 구조화된, 전도성 영역(213)의 다수 캐리어 농도보다 적은 다수의 캐리어 농도를 가질 수 있다. 다수 캐리어 농도의 차이는 밑 10의 거듭 제곱의 차수의 크기일 수 있다.
CT 구조(201)와 관련된 반도체 필라(203)는 2 개의 섹션을 갖는 것으로 간주될 수 있다. 하나의 섹션은 터널 영역(207)에 인접하여 컨택하고, 다른 섹션은 보이드(220)의 경계에 인접하여 컨택된다. 반도체 필라 (203)는 터널 영역 (207)에 의해 경계가 정해진 반도체 필라 (203)의 영역보다 보이드 (220)에 의해 경계가 정해진 반도체 필라(203)의 영역 (223)에 더 높은 캐리어 도핑 레벨을 포함할 수 있다. 영역 (223)에서 더 높은 도핑 레벨은 터널 영역 (207)에 의해 경계가 정해진 반도체 필라(203)의 캐리어 농도에 대한 반도체 필라 (203)의 수직 길이를 따라서의 구배(gradient)로서 분포될 수 있다. 이러한 구배는 터널 영역 (207)에 의해 경계가 정해진 반도체 필라 (203)를 따라서의 도핑에 관한 다수 캐리어 농도(majority carrier concentration)의 초과로 실현될 수 있으며, 터널 영역 (207)을 갖는 반도체 필라(203)의 경계의 시작에서 0에 근접한다. 이 도펀트 구배는 반도체 필라 (203)상의 게이트 (215)의 제어를 향상시킬 수 있다. 더 높은 캐리어 도핑 레벨은 n 형 도핑일 수 있다. 대안적으로, CT 구조(201)의 다양한 섹션에서의 반도체 도핑이 p 형인 경우, 더 높은 캐리어 도핑 레벨은 p 형 도핑일 수 있다. 전하 트랩 구조(201)는 하나의 전하 트랩 구조의 터널 영역이 인접한 전하 트랩 구조들 사이에서 반도체 필라(203)의 영역에서 더 높은 캐리어 도핑 레벨을 갖는 보이드(void)에 의해 수직 스택에서 인접한 전하 트랩 구조의 터널 영역으로부터 분리되도록 수직 스택으로 배열된 다수의 실질적으로 동일하게 구조화된 전하 트랩 구조 중 하나로 배열될 수 있다.
도 2a에 도시된 구조(201)의 영역은 중심 영역(204) 주위에 재료의 링으로서 배열될 수 있다. 중심 영역(204)은 유전체일 수 있다. 중심 영역(204)은 유전체 산화물과 같은 유전체 재료의 영역일 수 있지만, 이에 한정되지는 않는다. 중심 영역(204)에서의 유전체 산화물의 예는 산화 규소를 포함할 수 있지만, 이에 한정되지는 않는다.
전하 트랩 영역(205)은 터널 영역(207)에 의해 반도체 필라(203)으로부터 분리된다. 전하 트랩 영역(205)은 반도체 필라(203)으로부터 전하를 저장할 수 있는 유전체 재료일 수 있다. 전하 트랩 영역(205)은 유전체 실리콘 질화물을 포함하는 영역과 같은 유전체 질화물 영역일 수 있다. 전하 트랩 영역(205)을 위한 다른 유전체 재료가 전하를 트랩핑하는데 사용될 수 있다. 터널 영역(207)은 예를 들어 한정되는 것은 아니지만, 등가 산화물 두께(EOT)와 같은 선택된 기준을 충족시키기 위해 조작된 영역으로서 구성될 수 있다. 터널 영역(207)은 산화물 및 질화물을 포함할 수 있다. 터널 영역(207)은 한 세트의 유전체 배리어를 포함할 수 있다. 도 2a의 예는 터널 영역(207)이 세 개 영역의 터널 배리어인 것을 도시한다. 3 개의 영역 터널 배리어는 유전체 산화물의 영역에 이어 유전체 질화물의 영역에 이어서 다른 유전체 산화물의 영역으로 배열될 수 있다. 대안적으로, 터널 영역(207)은 2 개의 영역 터널 배리어 또는 하나의 영역 터널 배리어일 수 있다. 또한, 터널 영역(207)은 4 개 이상의 영역을 가질 수 있으며, 여기서 재료 및 두께의 선택은 전하 트랩 영역(205)에 대한 터널링 영역으로서 수행하는 주어진 두께를 갖는 재료의 성능에 의존한다.
유전체 차단 영역(209)은 전하 트랩 영역(205)에 인접하여 컨택하여 배치된다. 유전체 차단 영역(209)은 전하 트랩 영역(205)으로부터 게이트(215)로 흐르는 전하를 차단하는 메커니즘을 제공한다. 유전체 차단 영역(209)은 터널 영역(207)에서 사용된 산화물 또는 다른 유전체일 수 있다. 게이트 (215)는 유전체 차단 영역 (209) 위에 배치되지만, 유전체 차단 영역 (209)과 게이트 (215) 사이에 있는 유전체 배리어 (210)에 의해 유전체 차단 영역 (209)으로부터 분리되는데, 여기서 유전체 배리어 (210)의 재료는 유전체 차단 영역 (209)의 재료와 상이하다.
유전체 배리어(210)는 유전체 차단 영역(209)와 게이트(215) 사이의 약 15 옹스트롱 내지 약 50 옹스트롱의 범위의 두께를 가질 수 있다. 유전체 배리어(210)를 위한 재료의 선택은 CT 구조(201)의 제조에 기초할 수 있다. 예를 들어, 보이드(220)를 포함하는 CT 구조(201)가 CT 구조(201)가 될 영역으로부터 측면으로 재료를 제거함으로써 형성되는 프로세스에서, 유전체 배리어(210)에 대한 재료는 유전체 배리어(210)에 대한 재료는 CT 구조 (201)의 측면으로부터 재료를 제거하는데 사용되는 처리 화학물질 및 온도에서 제거에 저항하도록 선택될 수 있다. 유전체 배리어 (210)는 유전체 배리어 영역 (209)의 재료와 상이한 유전체 재료를 포함할 수 있어서, 유전체 배리어 (210)의 유전체 재료는 보이드(220)를 형성하기 위해 게이트 (215)의 형성 및 전하 트랩 영역 (205) 및 유전체 블로킹 영역 (209)의 일부를 제거하기 위한 재료 처리를 견딜 수 있다. 유전체 배리어를 위한 재료 (210)는 CT 구조 (201)와 같은 CT 구조의 형성에서 이러한 제거 프로세스에서 유전체 차단 영역 (209)의 제거를 방지하기 위한 마스크로서 작용할 수 있다.
유전체 배리어(210)는 AlOx 영역 또는 AlOx 보다 높은 유전 상수, κ,를 갖는 유전체 영역으로서 실현될 수 있다. 유전체 배리어 (210)는 그 산화 알루미늄보다 낮은 전자 친화도를 가질 수 있다. 유전체 배리어 (210)는 산화 알루미늄, 산화 하프늄, 산화 지르코늄, 또는 산화 알루미늄, 산화 규소, 산화 티탄, 산화 가돌리늄, 산화 니오븀 또는 산화 탄탈륨 중 하나 이상과 산화 하프늄 및/또는 산화 지르코늄의 혼합물 중 하나 이상을 포함할 수 있다. 사용될 수 있는 필름의 예는 HfO2 및/또는 ZrO2 계 재료 뿐만 아니라 AlOx, SiO2, TiO2, GaOx, NbOx 및 Ta2O5와 같은 다른 재료와의 혼합물을 포함한다. 이러한 재료는 특정 화학량론으로 제한되지 않을 수 있다. 유전체 배리어(210)를 위해 다른 고-k 유전체가 사용될 수 있다.
도 2b는 밀봉 유전체(222)가 반도체 필라(203)를 향한 방향으로 제한되어 보이드(220)의 경계를 정의하는 도 2a의 CT(201)의 예시이다. 밀봉 유전체(222)는 플라즈마 증강 화학 기상 증착(PECVD) 또는 다른 공핍 프로세스를 사용하여 구현될 수 있는 밀봉 프로세스에 의해 형성될 수 있다. 이러한 공핍 프로세스에서, 대량의 밀봉 유전체는 통로의 표면을 따라 통로에서 밀봉 유전체의 재료가 감소하면서 통로의 개구에 형성된다. 통로를 따라 배치되는 정도는 통로의 개구 면적을 포함하는 다수의 요인에 의존한다. 도 2b에 도시된 바와 같이, 밀봉 유전체(222)는 게이트(215) 아래 영역에서 종단되어 2 개의 보이드로 귀결될 수 있다. 보이드(220-1)는 게이트(215) 아래에 있고, 보이드(220)는 유전체 차단 영역(209), 전하 트랩 영역(105) 및 터널 영역(207) 아래에 있다. 유전체 배리어 (210)의 핀 (210-1)이 제거된 CT 구조(210)에서, 보이드 (220-1 및 220)는 함께 더 큰 보이드를 형성한다.
다양한 실시예들에서, 메모리 디바이스는 전하를 저장하기 위한 메모리 셀들이 3D 구조에서 상이한 레벨들로 배열되는 메모리 구조로서 구조화될 수 있다. 예를 들어, 메모리 디바이스는 CT 구조(101) 또는 CT 구조(201)와 유사한 메모리 셀들이 배열될 수 있는 3D NAND 스택을 포함할 수 있다. NAND 어레이 아키텍처는 어레이의 메모리가 액세스 라인들에 로직 행(row)으로 결합되도록 배열된 메모리(예를 들어, 메모리 셀)의 어레이로서 배열될 수 있다. 액세스 라인은 워드 라인일 수 있다. 어레이의 메모리는 소스 라인 및 데이터 라인과 같은 공통 영역 사이에서 직렬로 함께 결합될 수 있다. 데이터 라인은 비트 라인일 수 있다.
3D NAND 스택은 3D NAND 스택으로 배열된 CT 구조들 사이의 보이드의 처리를 가능하게 하도록 선택된 유전체 배리어를 위한 재료를 사용하여 유전체 배리어 (110) 또는 유전체 배리어 (210)와 같은 유전체 배리어로 구현될 수 있다. 3D NAND 스택내의 CT 셀 내에서, 액세스 라인, 예를 들어 워드 라인에 결합되거나 액세스 라인의 일부로서 형성될 수 있는 각각의 이러한 CT 셀의 게이트는 실리콘 질화물과 같은 재료를 갖는 초기에 형성된 영역이 제거되고, 스택의 수직 스트링에서 다수의 CT 셀내 전도성 게이트로 대체되는 프로세스에서 형성될 수 있다. 이러한 게이트는 대체 게이트(replacement gate)로 지칭될 수 있다.
도 3은 3D 메모리 디바이스 (300)의 메모리 어레이 (312)의 블록 아키텍처 및 페이지 어드레스 매핑의 예의 실시예의 개략도이다. 메모리 디바이스(300)는 3D NAND 메모리 디바이스 (300)의 형태로 실현될 수 있다. 메모리 디바이스 (300)는 전하 저장 디바이스 (301)의 다수의 수직 스트링 (311)을 포함할 수 있다. 도 3에 도시된 Z 방향에서, 전하 저장 디바이스의 각각의 스트링 (311)은 다수의 티어(tier) 중 하나에 대응하는 각각의 전하 저장 디바이스 (301)와 서로 적층된 다수의 저장 디바이스(301)를 포함할 수 있다. 예를 들어, 도 3에 도시 된 바와 같이, 32 개의 전하 저장 디바이스는 스트링으로 서로 적층되고, 각각의 전하 저장 디바이스(301)는 티어(Tier)0-티어 31로 도시된 32 개의 티어 중 하나에 대응한다. Z 방향의 저장 디바이스 및 티어의 수는 32 개로 한정되지는 않는다. 개별 스트링 (311)의 전하 저장 디바이스(301)는 저장 전하 디바이스의 스트링이 형성되는 반도체 재료 (예를 들어, 폴리 실리콘)의 개별 필라에 형성된 것과 같은 공통 채널 영역을 공유할 수 있다. 필라는 폴리 실리콘, 단결정 실리콘, 또는 트랜지스터가 제조될 수 있는 다른 반도체 구조일 수 있다.
도 3에 도시된 X 방향에서, 16 개의 스트링 그룹은 32 개의 액세스 라인, CG들을 공유하는 8 개의 스트링을 포함할 수 있다. 액세스 라인들 (CG) 각각은 8 개의 스트링들 중 대응하는 스트링의 각각의 스트링 (311)의 개별 티어에 대응하는 전하 저장 디바이스들 (301)을 결합 (예를 들어, 전기적으로 또는 다른 방식으로 동작가능하게 연결)할 수 있다. 동일한 액세스 라인, CG에 의해 결합된 (따라서 동일한 티어에 대응하는) 전하 저장 디바이스(301)는 각 전하 저장 장치가 다수의 정보 비트를 저장할 수 있는 다중 레벨 셀을 포함할 때 예를 들어 P0/P32, P1/P33, P2/P34 등과 같은 2 개의 페이지로 논리적으로 그룹화될 수 있다. 메모리 디바이스(300)는 각각의 전하 저장 디바이스를 쿼드 레벨 셀로서 동작 시키도록 배열될 수 있다. 페이지 에드레스 매핑은 동일한 티어에서 수평으로(horizontally) 카운팅된다.
도 3에 도시된 Y 방향에서, 8 개의 스트링 그룹은 8 개의 데이터 라인(BL) 중 대응하는 것에 결합된 16 개의 스트링을 포함할 수 있다. 이 예에서 SGS에 대한 구조는 16 개의 필라 스트링을 함께 연결하는 하나의 플레이트(plate) (394)이고, CG에 대한 구조는 16 개의 필라 스트링을 함께 연결하는 하나의 플레이트 (393)이다. SGD는 하나의 필라 스트링에 의해 분리된다. 각각의 방향에서 스트링, 티어, 액세스 라인, 데이터 라인, 스트링의 그룹, 및/또는 페이지의 수는 도 3에 도시된 것들 보다 크거나 작을 수 있다.
수직 스트링 (311)은 각각의 수직 스트링을 따라 배열된 다수의 전하 저장 디바이스 (301)를 갖는 반도체 재료 필라를 포함할 수 있다. 각각의 전하 저장 디바이스(301)는 터널 영역에 의해 개별 수직 스트링의 필라로부터 분리된 전하 트랩 영역; 전하 트랩 영역 상의 유전체 차단 영역; 전하 저장 영역에 전하 저장을 제어하기 위한 유전체 차단 영역 상의 게이트로서, 상기 게이트는 액세스 라인에 결합된, 상기 게이트; 및 유전체 차단 영역과 게이트 사이의 유전체 배리어(dielectric barrier)로서, 보이드(void)가 인접한 전하 저장 디바이스 (301)와 전하 저장 디바이스 (301)의 유전체 배리어, 유전체 차단 영역, 전하 트랩 영역 또는 터널 영역 중 하나 이상의 사이에 위치되는, 상기 유전체 배리어를 포함할 수 있다. 배열에서, 전하 저장 디바이스 (301)는 보이드 내의 유전체 차단 영역에 대해 수직으로 리세스된 전하 트랩 영역 및 보이드의 경계의 수직 경계로서 배열된 터널링 영역으로 구조화될 수 있다. 다른 배열에서, 전하 저장 디바이스(301)는 보이드의 상단 경계의 일부로서의 터널 영역과 보이드의 경계의 수직 경계로서 배열된 채널로 구조화될 수 있다. 전하 저장 디바이스(301)의 다수의 다른 구조는 그것의 유전체 배리어, 유전체 차단 영역, 전하 트랩 영역, 터널 영역 및 전하 저장 디바이스(301)과 관련된 보이드의 수직 경계로서 배열된 채널 영역의 상이한 구조 또는 조합으로 실현될 수 있다.
반도체 재료의 필라로서 구조화된 채널이 스트링 (311)의 모든 전하 저장 디바이스 (301)에 공통인 다양한 실시예에서, 공통 채널은 각각의 전하 저장 디바이스 (301)의 터널 영역에 의해 경계가 정해진 공통 채널의 영역들에서 보다 보이드에 의해 경계가 정해진 인접한 전하 저장 디바이스 (301) 사이의 채널 영역에서 더 높은 캐리어 도핑 레벨을 포함할 수 있다. 더 높은 캐리어 도핑 레벨들은 인접한 전하 저장 디바이스(301) 사이의 도핑 구배로 실현될 수 있다. 도핑 구배는 인접한 전하 저장 디바이스 (301) 사이의 공통 채널을 따라서의 공통 채널에 걸친 구배를 포함할 수 있다. 각각의 전하 저장 디바이스 (301)의 게이트는 각각의 전하 저장 디바이스(301)의 메모리 어레이 (312)에서의 위치에 대응하는 액세스 라인 CG에 결합되거나 통합될 수 있다. 전하 저장 디바이스(301)는 도 1a, 1b, 2a 및 2b와 관련된 CT 구조와 유사한 방식으로 실현될 수 있다.
전하 저장 디바이스 (301)의 컴포넌트는 다수의 상이한 파라미터로부터 특성을 선택함으로써 구현될 수 있다. 전하 저장 디바이스(301)의 유전체 배리어는 산화 알루미늄, 산화 하프늄, 산화 지르코늄, 또는 산화 알루미늄, 산화 규소, 산화 티탄, 산화 가돌리늄, 산화 니오븀 또는 산화 탄탈륨 중 하나 이상과 산화 하프늄 및/또는 산화 지르코늄의 혼합물 중 하나 이상을 포함할 수 있다. 유전체 배리어를 위해 다른 고-k 유전체가 사용될 수 있다. 유전체 배리어는 전하 저장 디바이스(301)의 유전체 차단 영역으로부터 게이트까지 약 15 옹스트롱 내지 약 50 옹스트롱 범위의 두께를 가질 수 있다.
전하 저장 디바이스 (301)의 터널 영역은 3 개의 영역 터널 배리어로서 구현될 수 있다. 이러한 3 개의 영역 터널 배리어는 유전체 산화물의 영역에 이어 유전체 질화물의 영역에 이어서 다른 유전체 산화물의 영역으로 구현될 수 있다. 전하 저장 디바이스(301)의 터널 영역은 3 개의 영역 이외의 다수의 영역 배리어로서 구현될 수 있다. 이러한 다중 영역 배리어는 영역의 재료 및 두께의 선택이 전하 저장 디바이스 (301)의 전하 트랩 영역에 대한 터널링 영역을 수행하기 위해 주어진 두께를 갖는 재료의 성능에 의존하도록 구현될 수 있다. 전하 저장 디바이스(301)의 게이트는 금속 게이트 또는 금속 및 금속 화합물의 조합을 포함하는 게이트로서 구현될 수 있다. 스트링 (311)의 전하 저장 디바이스 (301)의 채널을 폴리 실리콘 채널로서 구현될 수 있다.
도 4는 메모리 디바이스(400)의 수직 스트링 (411)에서 다수의 CT 구조, 예를 들어 CT 구조 (401-1, 401-2 및 401-3)의 실시예의 단면도이다. 수직 스트링(411)은 3D 메모리의 메모리 어레이의 다수의 스트링 중 하나일 수 있다. 다수의 수직 스트링을 갖는 3D 메모리 디바이스의 예가 도 3에 도시 되어있다. 다수의 수직 스트링을 갖는 다른 3D 메모리 디바이스는 도 1a 또는 1b의 CT 구조 (101)와 유사한 CT 메모리 셀로 구성될 수 있다. 3D 메모리 디바이스의 다른 수직 스트링은 상이한 전기적 연결 세트로 배열된 수직 스트링 (411)과 유사하게 구조화될 수 있다.
수직 스트링 (411)은 CT 구조(401-1, 401-2 및 401-3)에 결합되고 그 일부인 반도체 재료의 필라(403)를 포함한다. 메모리 디바이스(400)는 수직 스트링에서 3 개의 CT 구조로 한정되지는 않는다. 도 4는 수직 스트링 (411)를 따라 또는 수직 스트링의 일부로서 수직 스택(406)에 배열된 CT 구조의 아키텍처에 초점을 맞추기 위한 3 개의 CT 구조를 도시한다. 수직 스트링 (411)은 3 개 초과의 CT 구조, 예를 들어, 메모리 디바이스 (400)의 메모리 크기 또는 메모리 디바이스 (400)에 대한 아키텍처를 위한 다른 요인에 따라 수직 스트링 (411)의 필라(403)에 결합된 8, 16, 32, 64, 또는 다른 수의 CT 구조를 포함할 수 있다. 각각의 CT 구조는 스트링의 메모리 셀로서 배열될 수 있으며, 여기서, 각각의 CT 구조는 스트링의 다른 CT 구조와 상이한 수직 레벨에 있으며, 각각의 수직 레벨은 메모리 디바이스의 메모리 어레이의 티어이다.
스택 (406)은 베이스(base) (416)에 의해 지지될 수 있다. 도 4에서, 베이스 (416)와 스택 (406) 사이에 추가 재료 및/또는 집적 회로 구조가 있을 수 있음을 나타내기 위해 베이스 (416)와 스택 (406)의 바닥 사이에 공간이 도시되어 있다. 다양한 애플리케이션들에서, 이러한 추가적인 집적 재료(integrated material)는 예를 들어 소스 측 선택 트랜지스터 재료를 포함할 수 있다. 베이스(416)는 기판(402) 상에 전도성 영역(413)을 포함할 수 있다. 메모리 디바이스(400)의 아키텍처에 따라, 전도성 영역(413)은 소스 영역일 수 있다. 전도성 영역(413)은 반도체 재료를 포함할 수 있다. 반도체 재료는 단결정 실리콘 또는 다결정 실리콘을 포함할 수 있지만, 이에 한정되지는 않는다. 기판(402)은 반도체 기판 또는 절연 재료 및 반도체 재료의 조합을 갖는 기판일 수 있다.
CT 구조 (401-1)는 수직 스트링 (411)을 따라 제 1 전하 트랩 구조로서 배열되며, 그 위의 전하 트랩 구조 (401-2 및 401-3)는 수직 스택 (406)으로 배열되고 각각의 전하 트랩 구조 (401-2 및 401-3)는 수직 스택 (406)의 다른 CT 구조 위에 배치된다. 필라 (403)의 반도체 재료는 개별적으로 CT 구조 (401-1, 401-2 및 401-3)를 위한 필라 (403-1, 403-2 및 403-3)로서 배열된다. 각각의 CT 구조(401-1, 401-2 및 401-3)는 그것들의 개별 채널 (403-1, 403-2, 403-3)에 개별적으로 인접하여 컨택하는 터널 영역 (407-1, 407-2 및 407-3)을 포함한다. 제 1 CT 구조(401-1)의 터널 영역(407-1)은 스트링(411)과 연관된 반도체 재료의 필라(403)을 따라 연장될 수 있고, 각각의 개별 CT 구조(401-2 및 401-3)의 터널 영역(407-2 및 407-3)으로서 다른 CT 구조(401-2 및 401-3)을 통해 연장될 수 있다.
터널 영역들 (407-1, 407-2, 407-3) 각각은 터널 배리어 세트로서 구현될 수 있다. 예를 들어, 터널 영역들 (407-1, 407-2 및 407-3) 각각은 3 개의 영역 터널 배리어로서 구현될 수 있다. 이러한 3 개의 영역 터널 배리어는 유전체 산화물의 영역에 이어 유전체 질화물의 영역에 이어서 다른 유전체 산화물의 영역으로 구현될 수 있다. 터널 영역들 (407-1, 407-2, 407-3) 각각은 2 개의 영역 터널 배리어로서 구현될 수 있다. 터널 영역들 (407-1, 407-2, 407-3) 각각은 하나의 영역 터널 배리어로서 구현될 수 있다. 또한, 각각의 터널 영역 (407-1, 407-2 및 407-3)은 4 개 이상의 영역을 가질 수 있으며, 여기서 이들 터널 영역의 재료 및 두께의 선택은 터널링 영역으로서 수행하기 위한 주어진 두께를 갖는 재료의 성능에 의존한다.
각각의 CT 구조 (401-1, 401-2 및 401-3)는 개별 터널 영역 (407-1, 407-2, 및 407-3)에 인접하여 컨택하는 전하 트랩 영역 (405-1, 405-2 및 405-3)을 포함한다. 전하 트랩 영역들 (405-1, 405-2 및 405-3)의 각각은 채널들 (403-1, 403-2 및 403-3)로부터 개별적으로 전하를 저장할 수 있는 유전체 재료일 수 있다. 전하 트랩 영역(405-1, 405-2 및 405-3)은 유전체 실리콘 질화물을 포함하는 영역과 같은 유전체 질화물 영역으로 실현될 수 있다. 전하 트랩 영역(405-1, 405-2 및 405-3)을 위한 다른 유전체 재료가 전하를 트랩핑하는데 사용될 수 있다. 각각의 CT 구조 (401-1, 401-2 및 401-3)는 개별 전하 트랩 영역 (405-1, 405-2, 및 405-3)에 인접하여 컨택하는 유전체 차단 영역 (409-1, 409-2 및 409-3)을 포함한다.
각각의 CT 구조(401-1, 401-2 및 401-3)는 개별적으로 유전체 배리어 (410-1, 410-2 및 410-3) 및 게이트 (415-1, 415-2 및 415-3)를 포함하고, 여기서 각각의 유전체 배리어 (410-1, 410-2 및 410-3)는 그것들의 개별 CT 구조(401-1, 401-2 및 401-3)의 유전체 차단 영역 (409-1, 409-2 및 409-3)과 게이트 (415-1, 415-2 및 415-3) 사이에 배치된다. 각각의 유전체 배리어 (410-1, 410-2 및 410-3)는 스트링(411)과 연관된 3D 스택(406)으로 배열된 CT 구조 (401-1, 401-2 및 401-3) 사이의 보이드의 처리를 가능하게 하도록 선택된 유전체 배리어를 위한 재료를 사용하여 구현될 수 있다. 3D 스택(406)은 3D NAND 스택(406)으로서 실현될 수 있다. 각각의 유전체 배리어(410-1, 410-2 및 410-3)은 산화 알루미늄 또는 산화 알루미늄 보다 더 큰 유전 상수를 갖는 유전체를 포함할 수 있다. 각각의 유전체 배리어 (410-1, 410-2, 및 410-3)는 산화 하프늄, 산화 지르코늄, 또는 산화 알루미늄, 산화 규소, 산화 티탄, 산화 가돌리늄, 산화 니오븀 또는 산화 탄탈륨 중 하나 이상과 산화 하프늄 및/또는 산화 지르코늄의 혼합물 중 하나 이상을 포함할 수 있다. 유전체 배리어들 (410-1, 410-2 및 410-3) 각각에 대해 다른 고-κ 유전체들이 사용될 수 있다.
CT 구조들(401-3, 401-2, 및 401-1)은 각각 보이드들(420-3, 420-2 및 420-1)에 의해 인접한 CT 구조들로부터 분리될 수 있다. CT 구조의 전하 트랩 영역 및 유전체 차단 영역은 연관된 보이드에 의해 수직 스택에서 인접한 CT 구조의 전하 트랩 영역 및 유전체 차단 영역으로부터 분리될 수 있다. 각각의 CT 구조의 유전체 배리어는 개별 CT 구조의 전하 트랩 영역이 보이드 내의 유전체 차단 영역에 대해 수직으로 리세스되도록 개별 CT 구조의 전하 트랩 영역 및 유전체 차단 영역과 배열될 수 있다. 각각의 CT 구조의 유전체 차단 영역은 개별 CT 구조의 유전체 배리어 및/또는 게이트에 대해 수직으로 보이드 내에 리세스될 수 있다.
보이드(420-3)은 CT 구조(401-3 및 401-2) 사이에 있다. 보이드(420-3)는 CT 구조(401-3)의 유전체 배리어(410-3), 유전체 차단 영역(409-3) 또는 전하 트랩 영역(405-3) 중 하나 이상 및 보이드(420-3)의 경계로서 CT 구조(401-2)의 유전체 배리어(410-2), 유전체 차단 영역(409-2) 또는 전하 트랩 영역(405-2) 중 하나 이상을 포함할 수 있다. CT 구조 (401-3)의 터널 영역 (420-3)의 재료는 CT 구조 (401-2)의 터널 영역 (420-2)으로 연장되고 보이드 (420-3)에 대한 수직 경계를 제공한다. 다양한 실시예들에서, CT 구조들 (401-3 및 401-2)의 유전체 배리어 (410-3 및 410-2) 중 하나 또는 둘 모두는 개별적으로 CT 구조들 (401-3 및 401-2)가 도 4에 도시된 유전체 배리어(410-3 및 410-2)의 핀 구조를 포함하지 않도록 그것들의 개별 게이트들 (415-3 및 415-2)의 에지들 근처에서 종단될 수 있다. (도 1a 및 도 1b의 CT 구조(101)에 대한 핀 구조의 논의를 참조한다.) CT 구조(401-3)의 전하 트랩 영역 (405-3)은 보이드(420-3)에 의해 수직 스택 (406)에서 인접한 CT 구조(401-2)의 전하 트랩 영역 (405-2)으로부터 분리될 수 있다. CT 구조 (401-3)의 전하 트랩 영역 (405-3) 및 유전체 차단 영역 (409-3)은 보이드(420-3)에 의해 수직 스택 (406)에서 인접한 CT 구조 (401-2)의 전하 트랩 영역 (405-2) 및 유전체 차단 영역 (409-2)으로부터 분리될 수 있다. CT 구조(401-3)의 유전체 배리어(410-3)는 전하 트랩 영역(405-3) 및 유전체 차단 영역(409-3)과 배열될 수 있으며, 여기서 전하 트랩 영역(405-3)은 보이드(420-3)내 유전체 차단 영역(409-3)에 대해 수직으로 리세스된다. 유전체 차단 영역(409-3)은 유전체 배리어(410-3) 및/또는 게이트(415-3)에 대해 수직으로 보이드(420-3)에 리세스될 수 있다. CT 구조(401-2)의 유전체 배리어(410-2)는 전하 트랩 영역(405-2) 및 유전체 차단 영역(409-2)과 배열될 수 있으며, 여기서 전하 트랩 영역(405-2)은 보이드(420-3)내 유전체 차단 영역(409-2)에 대해 수직으로 리세스된다. 유전체 차단 영역(409-2)은 유전체 배리어(410-2) 및/또는 게이트(415-2)에 대해 수직으로 보이드(420-3)에 리세스될 수 있다.
보이드(420-2)은 CT 구조(401-2 및 401-1) 사이에 있다. 보이드(420-2)는 CT 구조(401-2)의 유전체 배리어(410-2), 유전체 차단 영역(409-2) 또는 전하 트랩 영역(405-2) 중 하나 이상 및 보이드(420-2)의 경계로서 CT 구조(401-2)의 유전체 배리어(410-2), 유전체 차단 영역(409-2) 또는 전하 트랩 영역(405-2) 중 하나 이상을 포함할 수 있다. CT 구조 (401-2)의 터널 영역 (420-2)의 재료는 CT 구조 (401-1)의 터널 영역 (420-1)으로 연장되고 보이드 (420-2)에 대한 수직 경계를 제공한다. 다양한 실시예들에서, CT 구조들 (401-2및 401-1)의 유전체 배리어 (410-2 및 410-1) 중 하나 또는 둘 모두는 개별적으로 CT 구조들 (401-2 및 401-1)가 도 4에 도시된 유전체 배리어(410-2 및 410-1)의 핀 구조를 포함하지 않도록 그것들의 개별 게이트들 (415-2 및 415-1)의 에지들 근처에서 종단될 수 있다. (도 1a 및 도 1b의 CT 구조(101)에 대한 핀 구조의 논의를 참조한다.) CT 구조(401-2)의 전하 트랩 영역 (405-2)은 보이드(420-2)에 의해 수직 스택 (406)에서 인접한 CT 구조(401-1)의 전하 트랩 영역 (405-1)으로부터 분리될 수 있다. CT 구조 (401-2)의 전하 트랩 영역 (405-2) 및 유전체 차단 영역 (409-2)은 보이드(420-2)에 의해 수직 스택 (406)에서 인접한 CT 구조 (401-1)의 전하 트랩 영역 (405-1) 및 유전체 차단 영역 (409-1)으로부터 분리될 수 있다. CT 구조(401-2)의 유전체 배리어(410-2)는 전하 트랩 영역(405-2) 및 유전체 차단 영역(409-2)과 배열될 수 있어서 전하 트랩 영역(405-2)은 보이드(420-2)내 유전체 차단 영역(409-2)에 대해 수직으로 리세스된다. 유전체 차단 영역(409-2)은 유전체 배리어(410-2) 및/또는 게이트(415-2)에 대해 수직으로 보이드(420-2)에 리세스될 수 있다. CT 구조(401-1)의 유전체 배리어(410-1)는 전하 트랩 영역(405-1) 및 유전체 차단 영역(409-1)과 배열될 수 있어서 전하 트랩 영역(405-1)은 보이드(420-2)내 유전체 차단 영역(409-1)에 대해 수직으로 리세스된다. 유전체 차단 영역(409-1)은 유전체 배리어(410-1) 및/또는 게이트(415-1)에 대해 수직으로 보이드(420-2)에 리세스될 수 있다.
보이드(420-1)은 스택(406)이 배치된 표면과 CT 구조(401-1) 사이에 있다. 보이드 (420-1)는 CT 구조 (401-1)의 유전체 배리어 (410-1), 유전체 차단 영역 (409-1) 또는 전하 트랩 영역 (405-1) 및 스택 (406)이 보이드(420-1)의 경계로서 배치되는 표면 중 하나 이상을 포함할 수 있다. CT 구조 (401-1)의 터널 영역 (420-1)의 재료는 스택 (406)이 배치되는 표면까지 연장될 수 있고 보이드 (420-1)에 대한 수직 경계를 제공할 수 있다. 다양한 실시예에서, 유전체 배리어 (410-1) CT 구조 (401-1) 둘 중 하나는 게이트 (415-1)의 에지 부근에서 종단되어 CT 구조 (401-1)는 도 4에 도시된 유전체 배리어 (410-1)의 핀 구조를 포함하지 않을 수 있다. (도 1a 및 도 1b의 CT 구조(101)에 대한 핀 구조의 논의를 참조한다.) CT 구조(401-1)의 전하 트랩 영역(405-1)은 스택(406)이 보이드(420-1)에 의해 배치되는 표면으로부터 분리될 수 있다. CT 구조(401-1)의 전하 트랩 영역(405-1) 및 유전체 차단 영역(409-1)은 스택(406)이 보이드(420-1)에 의해 배치되는 표면으로부터 분리될 수 있다. CT 구조(401-1)의 유전체 배리어(410-1)는 전하 트랩 영역(405-1) 및 유전체 차단 영역(409-1)과 배열될 수 있어서 전하 트랩 영역(405-1)은 보이드(420-1)내 유전체 차단 영역(409-1)에 대해 수직으로 리세스된다. 유전체 차단 영역(409-1)은 유전체 배리어(410-1) 및/또는 게이트(415-1)에 대해 수직으로 보이드(420-1)에 리세스될 수 있다.
보이드 (420-1, 420-2 및 420-3) 각각은 개별적으로 유전체 영역 (422-1, 422-2 및 422-3)에 의해 밀봉될 수 있다. 유전체 영역(422-1, 422-2 및 422-3)은 개별적으로 보이드(420-1, 420-2 및 420-3)의 경계의 일부일 수 있다. 유전체 영역 (422-1)은 스택 (406)이 배치된 표면 상에 위치될 수 있으며, 이는 전도성 영역 (413)일 수 있고, CT 구조 (401-1)의 게이트 (415-1)의 일부까지 연장되어 위치될 수 있다. 유전체 영역 (422-2)은 CT 구조 (401-2)의 게이트 (415-2)의 일부 상에 위치될 수 있고 CT 구조 (401-1)의 게이트 (415-1)의 일부로 연장되어 위치될 수 있다. 유전체 영역 (422-3)은 CT(401-3)의 게이트 (415-3)의 일부 상에 위치될 수 있고 CT 구조 (401-2)의 게이트 (415-2)의 일부까지 연장되어 위치될 수 있다. 다양한 실시예에서, 하나 이상의 유전체 영역(422-1, 422-2 및 422-3)은 인접한 CT 구조의 게이트를 따라 그리고 그 사이에서 종단될 수 있으며, 이러한 경우 효율적으로 2 개의 보이드(void)가 배열될 수 있다. 각각의 보이드(420-1, 420-2 및 420-3)는 그러한 종단과 관련된 보이드 중 하나이고, 유전체 영역 (422-3, 422-2, 422-1) 각각과 관련된 다른 유효 보이드는 인접한 CT 구조 (401-3, 401-2, 401-1)의 게이트들과 스택 (406)이 각각 배치된 표면 사이의 보이드이다. 이러한 밀봉 유전체 영역(422-1, 422-2 및 422-3)은 도 1a 및 도 1b와 관련하여 논의된 밀봉 유전체 영역과 유사하게 실현될 수 있다.
메모리 디바이스(400)의 스트링(411)의 필라(403)은 도핑된 반도체 중공 채널(hollow channel)로서 구성될 수 있다. 중공 채널은 3D 채널의 중심 영역이 채널의 재료와 다른 재료로 충전될 수 있음을 의미한다. 필라(403)는 유전체 (404)를 둘러싸는 중공 채널로서 폴리 실리콘을 포함할 수 있다. 도 4에 도시된 구조 (400)의 영역은 중심 영역 (404) 주위에 재료의 링으로서 배열될 수 있다. 필라(403)는 전도성 영역 (413)과 필라(403)에 결합된 전도성 데이터 라인 사이에서 전류를 동작가능하게 전도할 수 있다. 이러한 전도성 데이터 라인은 액세스 트랜지스터에 의해 필라(403)에 결합될 수 있다. 다양한 3D 메모리 아키텍처에서, 필라(403)에 결합된 전도성 데이터 라인 및 전도성 영역 (413)의 이러한 배열은 소스 영역인 전도성 영역 (413) 및 데이터 라인인 전도성 데이터 라인이 제공될 수 있다. 전류는 스트링 (411)을 따라 CT 구조(401-1, 401-2 및 401-3)에 저장된 전하에 의해 영향을 받을 수 있으며, 전하를 저장하는 제어는 CT 구조(401-1, 401-2 및 401-3)의 게이트 (415-1, 415-2, 415-3)에 의해 이루어진다. 게이트 (415-1, 415-2 및 415-3)는 메모리 디바이스(400)의 메모리 어레이의 액세스 라인에 통합될 수 있다. 액세스 라인은 워드 라인일 수 있다.
보이드(420-1, 420-2 및 430-3)은 종래의 메모리 어레이와 관련된 액세스 라인-액세스 라인 RC(저항 및 커패시턴스의 산물) 이슈와 전하 트랩 영역 사이의 커플링을 해결하는 메커니즘을 제공한다. 보이드(420-1, 420-2 및 430-3) 및 도 4와 관련하여 논의된 전하 트랩 영역(405-1, 405-2 및 405-3)의 분리는 이러한 커플링 및 RC 이슈를 제한하기 위한 절연(isolation)을 제공한다. CT 구조(401-1, 401-2, 401-3) 사이의 보이드 배열은 65-60 nm의 현재 값으로부터 약 30 nm까지의 3D NAND와 같은 3D 메모리 구조의 티어 피치 스케일링(tier pitch scaling)을 허용한다. 메모리 디바이스(400)와 유사한 구조 디자인 및 관련 프로세싱은 대체 게이트 프로세싱을 사용하여 3D NAND의 수직 스케일링을 위한 툴 용량의 더 적은 티어 증착을 가능하게 한다. 메모리 디바이스 (400)와 유사한 메모리의 인접한 CT 구조들 사이의 전하 트랩 영역의 분리는 인접한 CT 구조들 사이에 연속적인 전하 트랩 영역을 갖는 작은 게이트-대-게이트 간격을 위해 인접한 CT 구조들 사이에서 발생하는 트랩핑된(trapped) 전하 호핑(charge hopping)을 피하거나 최소화한다. 보이드는 전하 트랩 영역 사이의 커플링을 피하거나 최소화할 수 있다. 축소된 커플링 및 전하 호핑은 메모리 디바이스(400) 및 유사한 메모리의 디자인이 더 얇은 메모리 셀 스택을 가질 수 있게 한다. 이들 보이드의 형성은 액세스 라인(게이트) 커패시턴스가 체크되고, 즉 제어되고, 연관된 관련된 게이트에 대한 수직 배치로 유전체 배리어를 제한하여 전도를 유지하도록 하여 액세스 라인(게이트) 저항의 감소를 허용할 수 있다.
도 5는 메모리 디바이스(500)의 수직 스트링(511) 에서의 다수의 CT 구조, 예를 들어 CT 구조(501-1, 501-2 및 501-3)의 실시예의 단면도이다. 수직 스트링(511)은 3D 메모리의 메모리 어레이의 다수의 스트링 중 하나일 수 있다. 다수의 수직 스트링을 갖는 3D 메모리 디바이스의 예가 도 3에 도시된다. 다수의 수직 스트링을 갖는 다른 3D 메모리 디바이스는 도 2a 또는 2b의 CT 구조 (201)와 유사한 CT 메모리 셀로 구성될 수 있다. 3D 메모리 디바이스의 다른 수직 스트링은 상이한 전기적 연결 세트로 배열된 수직 스트링 (511)과 유사하게 구조화될 수 있다.
수직 스트링 (511)은 CT 구조(501-1, 501-2 및 501-3)에 결합되고 그 일부인 반도체 재료의 필라(503)를 포함한다. 메모리 디바이스(500)는 수직 스트링에서 3 개의 CT 구조로 한정되지는 않는다. 도 5는 수직 스트링 (511)를 따라 또는 수직 스트링의 일부로서 수직 스택(506)에 배열된 CT 구조의 아키텍처에 초점을 맞추기 위한 3 개의 CT 구조를 도시한다. 수직 스트링 (511)은 3 개 초과의 CT 구조, 예를 들어, 메모리 디바이스 (500)의 메모리 크기 또는 메모리 디바이스 (500)에 대한 아키텍처를 위한 다른 요인에 따라 수직 스트링 (511)의 필라(503)에 결합된 8, 16, 32, 64, 또는 다른 수의 CT 구조를 포함할 수 있다. 각각의 CT 구조는 스트링의 메모리 셀로서 배열될 수 있으며, 여기서, 각각의 CT 구조는 스트링의 다른 CT 구조와 상이한 수직 레벨에 있으며, 각각의 수직 레벨은 메모리 디바이스의 메모리 어레이의 티어이다.
스택 (506)은 베이스 (516)에 의해 지지될 수 있다. 도 5에서, 베이스 (516)와 스택 (506) 사이에 추가 재료 및/또는 집적 회로 구조가 있을 수 있음을 나타내기 위해 베이스 (516)와 스택 (506)의 바닥 사이에 공간이 도시되어 있다. 다양한 애플리케이션들에서, 이러한 추가적인 집적 재료는 예를 들어 소스 측 선택 트랜지스터 재료를 포함할 수 있다. 베이스(516)는 기판(502) 상에 전도성 영역(513)을 포함할 수 있다. 메모리 디바이스(500)의 아키텍처에 따라, 전도성 영역(513)은 소스 영역일 수 있다. 전도성 영역(513)은 반도체 재료를 포함할 수 있다. 반도체 재료는 단결정 실리콘 또는 다결정 실리콘을 포함할 수 있지만, 이에 한정되지는 않는다. 기판(502)은 반도체 기판 또는 절연 재료 및 반도체 재료의 조합을 갖는 기판일 수 있다.
CT 구조 (501-1)는 수직 스트링 (511)을 따라 제 1 전하 트랩 구조로서 배열되며, 그 위의 전하 트랩 구조 (501-2 및 501-3)는 수직 스택 (506)으로 배열되고 각각의 전하 트랩 구조 (501-2 및 501-3)는 수직 스택 (506)의 다른 CT 구조 위에 배치된다. 필라(503)의 반도체 재료는 CT 구조 (501-1, 501-2 및 501-3)에 대해 개별적으로 채널 (503-1, 503-2 및 503-3)로서 배열되어, 필라 (503)는 CT 구조(501-1, 501-2 및 501-3)사이에서 CT 구조를 통해 연장된다. 각각의 CT 구조(501-1, 501-2 및 501-3)는 개별 채널(503-1, 503-2 및 503-3)에 인접하여 컨택하는 터널 영역(507-1, 507-2 및 507-3)을 개별적으로 포함한다.
터널 영역들 (507-1, 507-2, 507-3) 각각은 터널 배리어 세트로서 구현될 수 있다. 예를 들어, 터널 영역들 (507-1, 507-2 및 507-3) 각각은 3 개의 영역 터널 배리어로서 구현될 수 있다. 이러한 3 개의 영역 터널 배리어는 유전체 산화물의 영역에 이어 유전체 질화물의 영역에 이어서 다른 유전체 산화물의 영역으로 구현될 수 있다. 터널 영역들 (507-1, 507-2, 507-3) 각각은 2 개의 영역 터널 배리어로서 구현될 수 있다. 터널 영역들 (507-1, 507-2, 507-3) 각각은 하나의 영역 터널 배리어로서 구현될 수 있다. 또한, 각각의 터널 영역 (507-1, 507-2 및 507-3)은 4 개 이상의 영역을 가질 수 있으며, 여기서 이들 터널 영역의 재료 및 두께의 선택은 터널링 영역으로서 수행하기 위한 주어진 두께를 갖는 재료의 성능에 의존한다.
각각의 CT 구조 (501-1, 501-2 및 501-3)는 개별 터널 영역 (507-1, 507-2, 및 507-3)에 인접하여 컨택하는 전하 트랩 영역 (505-1, 505-2 및 505-3)을 포함한다. 전하 트랩 영역들 (505-1, 505-2 및 505-3)의 각각은 채널들 (503-1, 503-2 및 503-3)로부터 개별적으로 전하를 저장할 수 있는 유전체 재료일 수 있다. 전하 트랩 영역(505-1, 505-2 및 505-3)은 유전체 실리콘 질화물을 포함하는 영역과 같은 유전체 질화물 영역으로 실현될 수 있다. 전하 트랩 영역(505-1, 505-2 및 505-3)을 위한 다른 유전체 재료가 전하를 트랩핑하는데 사용될 수 있다. 각각의 CT 구조 (501-1, 501-2 및 501-3)는 개별 전하 트랩 영역 (505-1, 505-2, 및 505-3)에 인접하여 컨택하는 유전체 차단 영역 (509-1, 509-2 및 509-3)을 포함한다.
각각의 CT 구조(501-1, 501-2 및 501-3)는 개별적으로 유전체 배리어 (510-1, 510-2 및 510-3) 및 게이트 (515-1, 515-2 및 515-3)를 포함하고, 여기서 각각의 유전체 배리어 (510-1, 510-2 및 510-3)는 그것들의 개별 CT 구조(501-1, 501-2 및 501-3)의 유전체 차단 영역 (509-1, 509-2 및 509-3)과 게이트 (515-1, 515-2 및 515-3) 사이에 배치된다. 각각의 유전체 배리어 (510-1, 510-2 및 510-3)는 스트링(511)과 연관된 3D 스택(506)으로 배열된 CT 구조 (501-1, 501-2 및 501-3) 사이의 보이드의 처리를 가능하게 하도록 선택된 유전체 배리어를 위한 재료를 사용하여 구현될 수 있다. 3D 스택(506)은 3D NAND 스택(506)으로서 실현될 수 있다. 각각의 유전체 배리어(510-1, 510-2 및 510-3)은 산화 알루미늄 또는 산화 알루미늄 보다 더 큰 유전 상수를 갖는 유전체를 포함할 수 있다. 각각의 유전체 배리어 (510-1, 510-2, 및 510-3)는 산화 하프늄, 산화 지르코늄, 또는 산화 알루미늄, 산화 규소, 산화 티탄, 산화 가돌리늄, 산화 니오븀 또는 산화 탄탈륨 중 하나 이상과 산화 하프늄 및/또는 산화 지르코늄의 혼합물 중 하나 이상을 포함할 수 있다. 유전체 배리어들 (510-1, 510-2 및 510-3) 각각에 대해 다른 고-κ 유전체들이 사용될 수 있다.
CT 구조들(501-3, 501-2, 및 501-1)은 각각 보이드들(520-3, 520-2 및 520-1)에 의해 인접한 CT 구조들로부터 분리될 수 있다. CT 구조의 터널 영역은 연관된 보이드에 의해 수직 스택에서 인접한 CT 구조의 터널 영역으로부터 분리될 수 있다. 추가하여, 개별 CT 구조의 전하 트랩 영역 및 유전체 차단 영역은 연관된 보이드에 의해 수직 스택에서 인접한 CT 구조의 전하 트랩 영역 및 유전체 차단 영역으로부터 분리될 수 있다.
보이드(520-3)은 CT 구조(501-3및 501-2) 사이에 있다. 보이드(520-3)는 CT 구조(501-3)의 유전체 배리어(510-3), 유전체 차단 영역(509-3), 전하 트랩 영역(505-3) 또는 터널 영역(507-3) 중 하나 이상 및 보이드(520-3)의 경계로서 CT 구조(501-2)의 유전체 배리어(510-2), 유전체 차단 영역(509-2), 전하 트랩 영역(505-2) 또는 터널 영역(507-2)중 하나 이상을 포함할 수 있다. CT 구조 (501-3)의 채널(520-3)의 재료는 CT 구조 (501-2)의 채널 (520-2)로 연장되고 보이드 (520-3)에 대한 수직 경계를 제공한다. 다양한 실시예들에서, CT 구조들 (501-3 및 501-2)의 유전체 배리어 (510-3 및 510-2) 중 하나 또는 둘 모두는 개별적으로 CT 구조들 (501-3 및 501-2)가 도 5에 도시된 유전체 배리어(510-3 및 510-2)의 핀 구조를 포함하지 않도록 그것들의 개별 게이트들 (515-3 및 515-2)의 에지들 근처에서 종단될 수 있다. (도 2a 및 도 2b의 CT 구조(201)에 대한 핀 구조의 논의를 참조한다.) CT 구조(501-3)의 터널 영역 (507-3)은 보이드(520-3)에 의해 수직 스택 (506)에서 인접한 CT 구조(501-2)의 터널 영역 (507-2)으로부터 분리될 수 있다. CT 구조 (501-3)의 전하 트랩 영역 (505-3) 및 유전체 차단 영역 (509-3)은 보이드(520-3)에 의해 수직 스택 (506)에서 인접한 CT 구조 (501-2)의 전하 트랩 영역 (505-2) 및 유전체 차단 영역 (509-2)으로부터 분리될 수 있다. 도 5에 도시된 메모리 디바이스(500)의 구조의 변형에서, CT 구조(501-3)의 유전체 배리어(510-3)는 전하 트랩 영역(505-3) 및 유전체 차단 영역(509-3)과 배열될 수 있어서 전하 트랩 영역(505-3)는 보이드(520-3)내 유전체 차단 영역(509-3)에 대하여 수직으로 리세스된다. 추가하여, 유전체 차단 영역(509-3)은 유전체 배리어(510-3) 및/또는 게이트(515-3)에 대해 수직으로 보이드(520-3)에 리세스될 수 있다. 이러한 변형은 전하 트랩 영역(505-2)이 보이드(520-3)내 유전체 차단 영역(509-2)에 대해 수직으로 리세스되도록 전하 트랩 영역(505-2) 및 유전체 차단 영역(509-2)과 배열된 CT 구조(501-2)의 유전체 배리어(510-2)를 포함할 수 있다. 추가하여, 유전체 차단 영역(509-2)은 유전체 배리어(510-2) 및/또는 게이트(515-2)에 대해 수직으로 보이드(520-3)에 리세스될 수 있다.
보이드(520-2)은 CT 구조(501-2 및 501-1) 사이에 있다. 보이드(520-2)는 CT 구조(501-2)의 유전체 배리어(510-2), 유전체 차단 영역(509-2), 전하 트랩 영역(505-2) 또는 터널 영역(507-2) 중 하나 이상 및 보이드(520-2)의 경계로서 CT 구조(501-1)의 유전체 배리어(510-1), 유전체 차단 영역(509-1), 전하 트랩 영역(505-1) 또는 터널 영역(507-1)중 하나 이상을 포함할 수 있다. CT 구조 (501-2)의 채널(520-2)의 재료는 CT 구조 (501-1)의 채널 (520-1)로 연장되고 보이드 (520-2)에 대한 수직 경계를 제공한다. 다양한 실시예들에서, CT 구조들 (501-2 및 501-1)의 유전체 배리어 (510-2 및 510-1) 중 하나 또는 둘 모두는 개별적으로 CT 구조들 (501-2 및 501-1)가 도 5에 도시된 유전체 배리어(510-2 및 510-1)의 핀 구조를 포함하지 않도록 그것들의 개별 게이트들 (515-1 및 515-1)의 에지들 근처에서 종단될 수 있다. (도 2a 및 도 2b의 CT 구조(201)에 대한 핀 구조의 논의를 참조한다.) CT 구조(501-2)의 터널 영역 (507-2)은 보이드(520-2)에 의해 수직 스택 (506)에서 인접한 CT 구조(501-2)의 터널 영역 (507-2)으로부터 분리될 수 있다. CT 구조 (501-2)의 전하 트랩 영역 (505-2) 및 유전체 차단 영역 (509-2)은 보이드(520-2)에 의해 수직 스택 (506)에서 인접한 CT 구조 (501-1)의 전하 트랩 영역 (505-1) 및 유전체 차단 영역 (509-1)으로부터 분리될 수 있다. 도 5에 도시된 메모리 디바이스(500)의 구조의 변형에서, CT 구조(501-2)의 유전체 배리어(510-2)는 전하 트랩 영역(505-2) 및 유전체 차단 영역(509-2)과 배열될 수 있어서 전하 트랩 영역(505-2)는 보이드(520-2)내 유전체 차단 영역(509-2)에 대하여 수직으로 리세스된다. 추가하여, 유전체 차단 영역(509-2)은 유전체 배리어(510-2) 및/또는 게이트(515-2)에 대해 수직으로 보이드(520-2)에 리세스될 수 있다. 이러한 변형은 전하 트랩 영역(505-1)이 보이드(520-2)내 유전체 차단 영역(509-1)에 대해 수직으로 리세스되도록 전하 트랩 영역(505-1) 및 유전체 차단 영역(509-1)과 배열된 CT 구조(501-1)의 유전체 배리어(510-1)를 포함할 수 있다. 추가하여, 유전체 차단 영역(509-1)은 유전체 배리어(510-1) 및/또는 게이트(515-1)에 대해 수직으로 보이드(520-2)에 리세스될 수 있다.
보이드(520-1)은 스택(506)이 배치된 표면과 CT 구조(501-1) 사이에 있다. 보이드 (520-1)는 CT 구조 (501-1)의 유전체 배리어 (510-1), 유전체 차단 영역 (509-1), 전하 트랩 영역 (505-1) 또는 터널 영역(507-1) 및 스택 (506)이 보이드(520-1)의 경계로서 배치되는 표면 중 하나 이상을 포함할 수 있다. CT 구조 (501-1)의 채널(520-1)의 재료는 스택(506)이 배치되는 표면으로 연장되고 보이드 (520-1)에 대한 수직 경계를 제공한다. 다양한 실시예에서, CT 구조 (501-1)의 유전체 배리어 (510-1)는 개별 게이트 (515-1)의 에지 부근에서 종단되어 CT 구조 (501-1)는 도 5에 도시된 유전체 배리어 (510-1)의 핀 구조를 포함하지 않을 수 있다. (도 2a 및 도 2b의 CT 구조(201)에 대한 핀 구조의 논의를 참조한다.) CT 구조(501-1)의 터널 영역(507-1)은 스택(506)이 보이드(520-1)에 의해 배치되는 표면으로부터 분리될 수 있다. CT 구조(501-1)의 전하 트랩 영역(505-1) 및 유전체 차단 영역(509-1)은 스택(506)이 보이드(520-1)에 의해 배치되는 표면으로부터 분리될 수 있다. 도 5에 도시된 메모리 디바이스(500)의 구조의 변형에서, CT 구조(501-1)의 유전체 배리어(510-1)는 전하 트랩 영역(505-1) 및 유전체 차단 영역(509-1)과 배열될 수 있어서 전하 트랩 영역(505-1)는 보이드(520-1)내 유전체 차단 영역(509-1)에 대하여 수직으로 리세스된다. 추가하여, 유전체 차단 영역(509-1)은 유전체 배리어(510-1) 및/또는 게이트(515-1)에 대해 수직으로 보이드(520-1)에서 리세스될 수 있다.
보이드 (520-1, 520-2 및 520-3) 각각은 개별적으로 유전체 영역 (522-1, 522-2 및 522-3)에 의해 밀봉될 수 있다. 유전체 영역(522-1, 522-2 및 522-3)은 개별적으로 보이드(520-1, 520-2 및 520-3)의 경계의 일부일 수 있다. 유전체 영역 (522-1)은 스택 (506)이 배치된 표면 상에 위치될 수 있으며, 이는 전도성 영역 (513)일 수 있고, CT 구조 (501-1)의 게이트 (515-1)의 일부까지 연장되어 위치될 수 있다. 유전체 영역 (522-2)은 CT 구조 (501-2)의 게이트 (515-2)의 일부 상에 위치될 수 있고 CT 구조 (501-1)의 게이트 (515-1)의 일부로 연장되어 위치될 수 있다. 유전체 영역(522-3)은 CT(501-3)의 게이트(515-3)의 일부 상에 위치될 수 있고, CT 구조(501-2)의 게이트(515-2)의 일부까지 연장되어 위치될 수 있다. 다양한 실시예에서, 하나 이상의 유전체 영역(522-1, 522-2 및 522-3)은 인접한 CT 구조의 게이트를 따라 그리고 그 사이에서 종단될 수 있으며, 이러한 경우 효율적으로 2 개의 보이드가 배열될 수 있다. 각각의 보이드(520-1, 520-2 및 520-3)는 그러한 종단과 관련된 보이드 중 하나이고, 유전체 영역 (522-3, 522-2, 522-1) 각각과 관련된 다른 유효 보이드는 인접한 CT 구조 (501-3, 501-2, 501-1)의 게이트들과 스택 (506)이 각각 배치된 표면 사이의 보이드이다. 이러한 밀봉 유전체 영역(522-1, 522-2 및 522-3)은 도 2a 및 도 2b와 관련하여 논의된 밀봉 유전체 영역과 유사하게 실현될 수 있다.
메모리 디바이스(500)의 스트링(511)의 필라(503)은 도핑된 반도체 중공 채널로서 구성될 수 있다. 필라(503)은 유전체(504)를 둘러싸는 중공 채널로서 폴리 실리콘을 포함할 수 있다. 도 5에 도시된 구조(500)의 영역은 중심 영역(504) 주위에 재료의 링으로서 배열될 수 있다. 필라(503)는 전도성 영역 (513)과 필라(503)에 결합된 전도성 데이터 라인 사이에서 전류를 동작가능하게 전도할 수 있다. 이러한 전도성 데이터 라인은 액세스 트랜지스터에 의해 필라(503)에 결합될 수 있다. 다양한 3D 메모리 아키텍처에서, 필라(503)에 결합된 전도성 데이터 라인 및 전도성 영역 (513)의 이러한 배열은 소스 영역인 전도성 영역 (513) 및 데이터 라인인 전도성 데이터 라인이 제공될 수 있다. 전류는 스트링 (511)을 따라 CT 구조(501-1, 501-2 및 501-3)에 저장된 전하에 의해 영향을 받을 수 있으며, 전하를 저장하는 제어는 CT 구조(501-1, 501-2 및 501-3)의 게이트 (515-1, 515-2, 515-3)에 의해 이루어진다. 게이트 (515-1, 515-2 및 515-3)는 메모리 디바이스(500)의 메모리 어레이의 액세스 라인에 통합될 수 있다. 액세스 라인은 워드 라인일 수 있다.
CT 구조 (501-1, 501-2 및 501-3)에 대해 개별적으로 채널 (503-1, 503-2 및 503-3)로서 배열된 필라(503)의 반도체 재료는 CT 구조(501-1, 501-2 및 501-3)사이에서 CT 구조를 통해 연장된다. 필라(503)은 교번하는 도핑 레벨들의 영역들을 포함할 수 있다. 예를 들어, 터널 영역들(507-1, 507-2 및 507-3)에 인접하여 컨택하는 채널들(503-1, 503-2 및 503-3)은 개별적으로 보이드(520-1, 520-2 및 520-3)의 경계에 인접하여 형성되는 필라(503)의 영역들과 다르게 도핑될 수 있다. 필라(503)는 터널 영역들 (507-1, 507-2 및 507-3)에 의해 각각 경계가 정해지고 컨택하는 채널 (503-1, 503-2 및 503-3)의 영역 보다 개별적으로 보이드 (520-1, 520-2 및 520-3)에 의해 경계가 정해진 필라 (503)의 영역(523-1, 523-2 및 523-3)에서 더 높은 캐리어 도핑 레벨을 포함할 수 있다. 영역(523-1, 523-2 및 523-3)에서 더 높은 도핑 레벨은 터널 영역(507-1, 507-2 및 507-3)에 의해 개별적으로 경계가 정해진 채널(503-1, 503-2 및 503-3)의 캐리어 농도와 관련하여 필라(503)의 수직 길이를 따라 불균일할 수 있다. 영역(523-1, 523-2 및 523-3)에서 더 높은 도핑 레벨은 터널 영역(507-1, 507-2 및 507-3)에 의해 개별적으로 경계가 정해진 채널(503-1, 503-2 및 503-3)의 캐리어 농도와 관련하여 필라(503)의 수직 길이를 따라 구배로 분포될 수 있다. 이러한 구배는 터널 영역 (507-1, 507-2, 및 507-3)에 의해 경계가 정해진 필라 (503)를 따라서의 도핑에 관한 다수 캐리어 농도의 초과로 실현될 수 있으며, 터널 영역 (507-1, 507-2, 및 507-3)을 갖는 필라(503)의 경계의 시작에서 0에 근접한다. 영역(523-1, 523-2 및 523-3)에서 더 높은 도핑 레벨은 CT 구조 (503-1, 503-2 및 503-3)를 따라 필라 (503)의 길이에 수직인 x 방향으로 필라(503)를 가로 질러 구배로 분포될 수 있다. 이 도펀트 구배는 각각 채널(503-1, 503-2 및 503-3)에서 게이트 채널(515-1, 515-2 및 515-3)의 제어를 향상시킬 수 있다. 더 높은 캐리어 도핑 레벨은 n 형 도핑일 수 있다. 대안적으로, CT 구조(501-1, 501-2 및 501-3)의 다양한 섹션에서의 반도체 도핑이 p 형인 경우, 더 높은 캐리어 도핑 레벨은 p 형 도핑일 수 있다.
보이드(520-1, 520-2 및 530-3)은 종래의 메모리 어레이와 관련된 액세스 라인-액세스 라인 RC(저항 및 커패시턴스의 산물) 이슈와 전하 트랩 영역 사이의 커플링을 해결하는 메커니즘을 제공한다. 보이드(520-1, 520-2 및 530-3) 및 도 5와 관련하여 논의된 전하 트랩 영역(505-1, 505-2 및 505-3)의 분리는 이러한 커플링 및 RC 이슈를 제한하기 위한 절연을 제공한다. CT 구조(501-1, 501-2, 501-3) 사이의 보이드 배열은 65-60 nm의 현재 값으로부터 약 30 nm까지의 3D NAND와 같은 3D 메모리 구조의 티어 피치 스케일링을 허용한다. 메모리 디바이스(500)와 유사한 구조 디자인 및 관련 프로세싱은 대체 게이트 프로세싱을 사용하여 3D NAND의 수직 스케일링을 위한 툴 용량의 더 적은 티어 증착을 가능하게 한다. 메모리 디바이스 (500)와 유사한 메모리의 인접한 CT 구조들 사이의 전하 트랩 영역의 분리는 인접한 CT 구조들 사이에 연속적인 전하 트랩 영역을 갖는 작은 게이트-대-게이트 간격을 위해 인접한 CT 구조들 사이에서 발생하는 트랩핑된 전하 호핑을 피하거나 최소화한다. 보이드는 전하 트랩 영역 사이의 커플링을 피하거나 최소화할 수 있다. 전하 트랩 영역들 사이의 커플링의 감소는 또한 인접한 CT 구조의 터널 영역에 인접한 채널에서 도핑 레벨보다 높은 인접 CT 구조 사이의 도펀트 구배에 의해 제공될 수 있다. 이러한 도핑 구배는 CT 구조(501-1, 501-2 및 501-3)와 같은 개별 CT 구조의 개별 채널(503-1, 503-2 및 503-3)과 같은 채널상의 게이트(515-1, 515-2 및 515-3)와 같은 개별 게이트의 제어를 향상시킬 수 있다. 축소된 커플링 및 전하 호핑은 메모리 디바이스(500) 및 유사한 메모리의 디자인이 더 얇은 메모리 셀 스택을 가질 수 있게 한다. 이들 보이드의 형성은 액세스 라인(게이트) 커패시턴스가 체크되고, 즉 제어되고, 연관된 관련된 게이트에 대한 수직 배치로 유전체 배리어를 제한하여 전도를 유지하도록 하여 액세스 라인(게이트) 저항의 감소를 허용할 수 있다.
도 6은 전하 트랩 구조를 형성하는 예시적인 방법(600)의 실시예의 특징의 흐름도이다. (610)에서, 유전체 배리어가 재료 스택 내의 개구의 벽 상에 형성된다. 유전체 배리어를 형성하는 단계는 산화 알루미늄 또는 산화 알루미늄의 유전 상수보다 더 큰 유전 상수를 갖는 유전체를 형성하는 단계를 포함할 수 있다. 유전체 배리어를 형성하는 단계는 전하 트랩 구조를 프로세싱할 때 온도 및 에칭 화학물질을 견딜 수 있는 재료로 유전체 배리어를 형성하는 단계를 포함할 수 있다. 유전체 배리어를 형성하는 단계는 산화 하프늄, 산화 지르코늄, 또는 산화 알루미늄, 산화 규소, 산화 티탄, 산화 가돌리늄, 산화 니오븀 또는 산화 탄탈륨 중 하나 이상과 산화 하프늄 및/또는 산화 지르코늄의 혼합물 중 하나 이상을 형성하는 단계를 포함할 수 있다. 유전체 배리어를 위한 재료에는 다른 고-κ 유전체 재료가 사용될 수 있다.
(620)에서, 유전체 차단 영역이 유전체 배리어에 인접하여 컨택하여 형성된다. 유전체 차단 영역의 재료는 유전체 배리어의 재료와 상이하다. (630)에서, 전하 트랩 영역이 유전체 차단 영역에 인접하여 컨택하여 형성된다. 전하 트랩 영역을 형성하는 단계는 전하 트랩 영역으로서 유전체 질화물을 형성하는 단계를 포함할 수 있다. 다른 전하 트래핑 재료가 사용될 수 있다. (640)에서, 터널 영역이 전하 트랩 영역에 인접하여 컨택하여 형성된다. 터널 영역은 전하 캐리어를 전하 트랩 영역으로 전달할 수 있는 한 세트의 영역으로 형성될 수 있다. (650)에서, 반도체 필라는 터널 영역에 인접하여 컨택하여 형성되며, 반도체 필라는 터널 영역에 의해 전하 트랩 영역으로부터 분리된다. 반도체 필라는 전류를 전도하도록 동작 가능하다. 반도체 필라를 형성하는 단계는 폴리 실리콘을 형성하는 단계를 포함할 수 있다.
(660)에서, 게이트는 유전체 배리어에 인접하여 컨택하여 형성되며, 게이트는 유전체 배리어에 의해 유전체 차단 영역으로부터 분리된다. 게이트는 전하 트랩 영역에서의 전하 저장을 제어하도록 동작 가능하다. 게이트를 형성하는 단계는 게이트로서 텅스텐을 형성하는 단계를 포함할 수 있다. 게이트를 형성하는 단계는 유전체 배리어와 텅스텐 사이에 티타늄 질화물 영역을 형성하는 단계를 포함할 수 있다.
(670)에서, 유전체 배리어는 유전체 차단 영역의 일부 및 전하 트랩 영역의 일부를 선택적으로 제거할 수 있도록 변형된다. (680)에서, 전하 트랩 영역의 나머지 부분과 전하 트랩 구조가 배치되는 영역 사이에 보이드가 형성되도록 유전체 차단 영역의 일부 및 전하 트랩 영역의 일부가 제거된다.
방법(600) 또는 방법(600)과 유사한 방법의 변형은 그러한 방법의 애플리케이션 및/또는 그러한 방법이 구현되는 시스템의 아키텍처에 따라 결합될 수 있거나 결합되지 않을 수 있는 다수의 상이한 실시예를 포함할 수 있다. 이러한 방법은 보이드 내의 유전체 차단 영역에 대해 수직으로 리세스된 전하 트랩 영역을 형성하는 단계를 포함할 수 있다. 예를 들어, 전하 트랩 영역과 유전체 차단 영역은 전하 트랩 영역과 전하 트랩 구조가 배치되는 영역 사이의 거리가 유전체 차단 영역과 전하 트랩 구조가 배치된 영역 사이의 거리보다 더 크게 형성될 수 있다. 유전체 배리어를 형성하는 단계는 완성된 전하 트랩 구조에서 유전체 차단 영역과 게이트 사이의 두께가 약 15 옹스트롱 내지 약 50 옹스트롱인 유전체 배리어를 형성하는 단계를 포함할 수 있다. 다양한 실시예에서, 유전체 배리어를 변형하는 단계는 : 게이트 및 유전체 차단 영역에 선택적인 유전체 배리어를 원자 층 에칭하는 단계(ALE 또는 때때로 ALEt라고도 함); 변형된 유전체 배리어를 형성하기 위해 추가적인 유전체 배리어 재료를 증착하는 단계; 및 유전체 차단 영역 상에 마스크를 형성하기 위해 변형된 유전체 배리어를 원자 층 에칭하는 단계를 포함할 수 있다. 방법(600) 또는 방법(600)과 유사한 방법은 보이드를 형성할 때 밀봉 유전체를 형성하는 단계를 포함할 수 있다.
ALE는 ALD가 증착 프로세스이고 ALE이 제거 프로세스이라는 점을 제외하고는 ALD(atomic layer deposition)와 유사하다. ALD는 재료가 계량된 방식으로 형성될 수 있게 하는 단일층 단위(monolayer-by-monolayer)의 순차적인 증착 프로세스이다. ALE는 순차적인 자가 제한적인(self-limiting) 표면 반응을 기반으로 하는 재료 제거 기술이다. ALE는 원자 층 제어로 필름을 제거할 수 있는 성능을 제공하여, 광범위한 전자 디바이스의 나노 제조를 가능하게 한다. Al2O3의 ALE 제거는 사이클에서 반응물로서 주석(II) 아세틸아세토네이트(Sn(acac)2) 및 HF와의 순차적이고 자가 제한적인 열 반응을 사용하여 보고되었다. 프로세싱 온도에 따라 사이클 당 옹스트롬의 에칭 속도에서 150-250℃의 온도에서 Al2O3를 선형 제거를 제공하는 Al2O3를 에칭하기 위한 Sn(acac)2 및 HF의 사용이 보고되었다. HfO2의 ALE는 또한 Sn(acac)2 및 HF를 순차적인 자가 제한적인 열 반응에서 반응물로 사용하여 보고되었으며, 여기서 ALE 프로세스에 의한 HfO2의 선형 제거가 달성되었다. ALE에 의해 에칭될 수 있는 다른 재료는 다른 금속 산화물, 금속 질화물, 금속 포스파이드, 금속 설파이드 및 금속 비소(metal arsenides)를 포함한다.
다양한 실시예에서, 관련된 보이드를 갖는 CT 구조를 형성하는 단계를 포함하는 방법은 방법(600)과 유사한 방법의 변형을 사용하여 수행될 수 있다. 이들 특징은 다수의 상이한 순차적인 단계에서 수행될 수 있고 도 6에 제시된 순서 또는 특징에 제한되지 않음에 유의한다.
다양한 실시예들에서, 장치는 전류를 전도하도록 동작 가능한 반도체 필라; 터널 영역에 의해 반도체 필라로부터 분리된 전하 트랩 영역; 전하 트랩 영역에 인접한 유전체 차단 영역; 유전체 차단 영역에 인접하고 전하 트랩 영역에서의 전하 저장을 제어하도록 동작 가능한 게이트; 및 유전체 차단 영역과 게이트 사이에서 그리고 이들 사이를 분리하는 유전체 배리어를 포함할 수 있고, 반도체 필라, 터널 영역, 전하 트랩 영역, 유전체 차단 영역, 유전체 배리어 및 게이트는 전하 트랩 구조의 일부이고, 전하 트랩 영역은 전하 트랩 구조가 배치된 영역으로부터 보이드에 의해 분리된다. 전하 트랩 영역은 보이드 내의 유전체 차단 영역에 대하여 수직으로 리세스될 수 있다. 전하 트랩 영역과 전하 트랩 구조가 배치된 영역 사이의 거리는 유전체 차단 영역과 전하 트랩 구조가 배치된 영역 사이의 거리보다 클 수 있다. 유전체 차단 영역은 유전체 배리어 및/또는 게이트에 대해 수직으로 보이드에 리세스될 수 있다. 유전체 차단 영역과 전하 트랩 구조가 배치된 영역 사이의 거리는 유전체 배리어와 전하 트랩 구조가 배치되는 영역 사이의 거리보다 더 길어야 될 수 있다.
보이드, 유전체 차단 영역 및 전하 트랩 영역은 전하 트랩 영역의 수직 두께 대 유전체 차단 영역의 수직 두께의 비율과 보이드의 크기가 지정된 범위 내의 게이트와 관련된 커패시턴스를 달성하도록 선택된다. 유전체 배리어는 산화 알루미늄 또는 산화 알루미늄의 유전 상수보다 더 큰 유전 상수를 갖는 유전체를 포함할 수 있다. 유전체 배리어는 유전체 차단 영역과 게이트 사이에서 약 15 옹스트롱 내지 약 50 옹스트롱 범위의 두께를 가질 수 있다.
도 7은 재료 스택 내에 다수의 전하 트랩 구조를 형성하는 예시적인 방법(700)의 실시예의 특징의 흐름도이다. (710)에서, 재료 스택은 메모리 셀의 스트링의 다수의 전하 트랩 구조를 형성하기 위해 재료에 의해 둘러싸인 개구가 형성된다. 형성될 다수의 전하 트랩 구조는 제 1 전하 트랩 구조를 포함하고 제 1 전하 트랩 구조를 제외한 스트링의 각각의 전하 트랩 구조는 다수의 전하 트랩 구조 중 다른 하나 전하 트랩 구조 위에 배치된다. (720)에서, 재료 스택 내의 일부를 제거한 후 재료 스택의 후면(backside)으로부터 원자 층 에칭을 사용하여 유전체 배리어 재료의 일부를 제거함으로써, 재료 스택 내의 유전체 배리어 재료가 패터닝된다. 재료 스택을 형성하는 단계는 산화 알루미늄 또는 산화 알루미늄보다 유전 상수가 더 큰 유전체로 유전체 배리어 재료를 형성하는 단계를 포함할 수 있다. 유전체 배리어 재료를 형성하는 단계는 산화 하프늄, 산화 지르코늄, 또는 산화 알루미늄, 산화 규소, 산화 티탄, 산화 가돌리늄, 산화 니오븀 또는 산화 탄탈륨 중 하나 이상과 산화 하프늄 및/또는 산화 지르코늄의 혼합물 중 하나 이상을 형성하는 단계를 포함할 수 있다. 유전체 배리어를 위한 재료에는 다른 고-κ 유전체 재료가 사용될 수 있다.
(730)에서, 패터닝된 유전체 배리어 재료의 부분들은 전하 트랩 구조의 전하 트랩 영역과 유전체 차단 영역에 대응하는 스택의 재료의 일부를 제거하는 마스크로서 사용되어 보이드가 인접한 전하 트랩 구조의 전하 트랩 영역 사이에 형성된다. 유전체 배리어 재료는 각각의 완성된 전하 트랩 구조에서 게이트로부터 유전체 차단 영역을 분리한다. 유전체 배리어 재료는 유전체 차단 영역을 위한 재료와 상이하다.
방법(700) 또는 방법(700)과 유사한 방법의 변형은 그러한 방법의 애플리케이션 및/또는 그러한 방법이 구현되는 시스템의 아키텍처에 따라 결합될 수 있거나 결합되지 않을 수 있는 다수의 상이한 실시예를 포함할 수 있다. 이러한 방법은 보이드 내의 유전체 차단 영역에 대해 수직으로 리세스된 각각의 완성된 전하 트랩 구조에 대한 전하 트랩 영역을 형성하는 단계를 포함할 수 있다. 다수의 전하 트랩 구조의 각각의 전하 트랩 구조를 형성하는 단계는 티어 피치가 약 30 나노 미터가 되도록 메모리 디바이스의 티어에 각각의 전하 트랩 구조를 형성하는 단계를 포함할 수 있다. 일 실시예에서, 형성된 재료 스택의 일부는 다수의 전하 트랩 구조의 터널 영역 및 채널로서 사용될 수 있으며, 각각의 전하 트랩 구조의 터널 영역은 모든 전하 트랩 구조를 통해 제 1 전하 트랩 구조로부터의 스택의 재료의 일부이고, 채널은 모든 전하 트랩 구조를 통해 제 1 전하 트랩 구조로부터의 스택의 재료의 다른 부분이다.
방법(700) 또는 방법(700)과 유사한 방법은 보이드 형성에서 인접한 전하 트랩 구조의 게이트 사이에 밀봉 유전체를 형성하는 단계를 포함할 수 있다. 이러한 방법은 유전체 차단 재료의 개구가 유전체 차단 영역에 대응하는 재료를 프로세싱하기 위한 크기가 될 때까지 추가의 유전체 배리어 재료의 증착 및 에칭을 반복함으로써 유전체 배리어 재료를 패터닝하는 단계를 포함할 수 있다. 개구는 보이드를 형성하기 위해 산화물 에칭을 수행하고 이어서 질화물 에칭을 수행하는데 사용될 수 있다. 보이드를 형성한 후, 유전체가 개방 영역에 형성되어 개방 영역을 밀봉할 수 있으며, 여기서 개방 영역은 유전체 배리어 재료를 패터닝하기 위해 재료 스택의 일부를 제거함으로써 형성된다. 개방 영역에서 유전체를 형성하는 단계는 플라즈마 증강 화학 기상 증착을 사용하여 유전체를 형성하는 단계를 포함할 수 있다.
다양한 실시예에서, 관련된 보이드를 갖는 CT 구조를 형성하는 단계를 포함하는 방법은 방법(700)과 유사한 방법의 변형을 사용하여 수행될 수 있다. 이들 특징은 다수의 상이한 순차적인 단계에서 수행될 수 있고 도 7에 제시된 순서 또는 특징에 제한되지 않음에 유의한다.
다양한 실시예들에서, 메모리 디바이스는 반도체 재료의 수직 필라를 포함하는 메모리 셀의 수직 스트링; 및 수직 스트링을 따라 배열된 제 1 CT 구조를 포함하는 다수의 CT 구조를 포함할 수 있고, 다수의 CT 구조는 수직 스택으로 배열되고 제 1 전하 트랩 구조를 제외한 각각의 CT 구조는 다수의 CT 구조 중 다른 하나 CT 구조 위에 배치된다. 각각의 CT 구조는 CT구조를 위한 채널로서 동작 가능한 반도체 재료; 반도체 재료에 인접하여 컨택하는 터널 영역; 터널 영역에 인접하여 컨택하는 전하 트랩 영역; 전하 트랩 영역에 인접하여 컨택하는 유전체 차단 영역으로서, 전하 트랩 영역은 보이드에 의해 수직 스택에서 인접한 CT 구조의 전하 트랩 영역으로부터 분리되는, 상기 유전체 차단 영역; 및 유전체 차단 영역과 전하 트랩 구조의 게이트 사이에서 그 사이를 분리하는 유전체 배리어를 포함할 수 있다.
각각의 CT 구조의 유전체 배리어는 전하 트랩 영역이 보이드 내의 유전체 차단 영역에 대해 수직으로 리세스 되도록 전하 트랩 영역 및 각각의 CT 구조의 유전체 차단 영역과 함께 배열될 수 있다. 예를 들어, 전하 트랩 영역과 전하 트랩 구조가 배치된 영역 사이의 거리는 유전체 차단 영역과 전하 트랩 구조가 배치된 영역 사이의 거리보다 클 수 있다. 유전체 차단 영역은 유전체 배리어 및/또는 게이트에 대해 수직으로 보이드에 리세스될 수 있다. 예를 들어, 유전체 차단 영역과 전하 트랩 구조가 배치된 영역 사이의 거리는 유전체 배리어 및/또는 전하 트랩 구조가 배치되는 영역 사이의 거리보다 더 길어야 될 수 있다. 제 1 CT 구조의 터널 영역은 반도체 재료의 필라를 따라 연장될 수 있고, 각각의 CT 구조의 터널 영역으로서 다른 CT 구조를 통해 연장될 수 있다. 밀봉 유전체는 인접한 CT 구조의 게이트 사이에 배치되어 스트링의 인접한 전하 트랩 영역 사이의 보이드를 밀봉할 수 있다.
유전체 배리어는 산화 알루미늄 또는 산화 알루미늄의 유전 상수보다 더 큰 유전 상수를 갖는 유전체를 포함할 수 있다. 전하 트랩 영역 및 유전체 차단 영역은 제조시 전하 트랩 영역이 에천트 재료에 의해 부분적으로 제거될 수 있는 반면, 유전체 차단 영역은 에천트 재료에 의해 실질적으로 영향을 받지 않는 재료로 구성될 수 있다. 티어 피치가 30 나노 미터가 되도록 다수의 CT 구조의 각각의 CT 구조는 메모리 디바이스의 티어에 배열될 수 있다.
도 8은 재료 스택 내에 다수의 전하 트랩 구조를 형성하는 예시적인 방법의 실시예의 특징의 흐름도이다. (810)에서, 재료의 스택은 메모리 셀의 스트링의 다수의 전하 트랩 구조의 터널 영역, 전하 트랩 영역, 유전체 차단 영역 및 유전체 배리어를 형성하기 위해 재료에 의해 둘러싸인 개구가 형성된다. 형성되는 다수의 전하 트랩 구조는 제 1 전하 트랩 구조를 포함하고, 제 1 전하 트랩 구조 후에, 메모리 셀의 스트링의 각각의 전하 트랩 구조는 스트링의 다수의 전하 트랩 구조 중 다른 하나의 전하 트랩 구조 위에 배치된다.
(820)에서, 다수의 게이트가 유전체 배리어를 위한 재료와 컨택하여 형성되고, 재료 스택으로부터 재료의 제거는 각각의 게이트가 개방 영역에 의해 다수의 게이트 중 수직으로 인접한 게이트로부터 분리되어 유전체 배리어를 위한 재료의 일부를 노출시키도록 수행된다. 유전체 배리어를 위한 재료와 컨택하는 다수의 게이트를 형성하고, 각각의 게이트가 다수의 게이트의 수직으로 인접한 게이트로부터 분리되도록 재료를 제거하는 단계는 유전체 배리어의 재료를 제거하지 않고 실질적으로 희생 영역(sacrificial region)을 제거하기 위한 화학물질 및 프로세스를 사용하여 유전체 배리어를 위한 재료에 인접한 희생 영역을 제거하는 단계를 포함할 수 있다. 희생 영역이 제거된 각각의 영역에 게이트 재료가 형성될 수 있다. 인접한 유전체 영역들 사이에 미리 형성된 절연 유전체를 제거하기 위해 화학 물질 및 프로세스에 의해 각각의 게이트 사이에서 절연 유전체의 재료가 제거될 수 있다.
(830)에서, 유전체 배리어를 위한 재료는 게이트 사이의 이전에 개방된 영역에 유전체 차단 영역을 위한 재료를 노출시키는 유전체 배리어에 개구를 형성하기 위해 유전체 배리어를 위한 재료에 원자 층 에칭을 적용하는 단계를 포함하여 각각의 개방 영역에서 프로세스된다. 유전체 배리어를 위한 재료에 원자 층 에칭을 적용하는 단계를 포함하여 각각의 개방 영역에서 유전체 배리어를 위한 재료를 프로세싱하는 단계는 실질적으로 게이트의 재료 또는 유전체 차단 영역을 위한 재료를 제거하지 않고 유전체 배리어를 위한 재료 제거에 선택적인 화학 물질을 사용하여 유전체 배리어를 위한 재료의 일부를 제거하기 위해 제 1 원자 층 에칭을 적용하는 단계를 포함할 수 있다. 유전체 배리어에 대한 재료의 일부를 제거한 후, 각각의 개방 영역의 인접한 게이트 상에 그리고 제 1 원자 층 에칭에 의해 노출된 유전체 차단 영역에 대한 재료의 표면 상에 유전체 배리어의 추가 재료가 증착될 수 있다. 유전체 차단 영역의 일부를 제거하기 위한 개구를 제공하는 원자 층 에칭이 유전체 배리어를 위한 추가 재료에 적용될 수 있다.
(840)에서, 유전체 차단 영역을 위한 재료의 일부는 유전체 배리어의 개구를 사용하여 수직으로 제거되어 전하 트랩 영역을 위한 재료를 노출시킨다. (850)에서, 전하 트랩 영역을 위한 재료의 일부가 유전체 배리어의 개구를 사용하여 수직으로 제거된다. (860)에서, 유전체 차단 영역 및 전하 트랩 영역의 일부를 제거한 후, 게이트 사이의 개방 영역은 밀봉되어 인접한 전하 트랩 구조의 전하 트랩 영역의 나머지 부분 사이에 보이드를 형성한다. 보이드를 밀봉하는 단계는 인접한 전하 트랩 구조의 게이트 사이에 유전체를 형성하는 단계를 포함할 수 있다. 인접한 전하 트랩 구조의 게이트들 사이에 유전체를 형성하는 단계는 개방 영역으로의 입구로부터 유전체를 형성하는 단계 및 유전체 배리어를 위한 재료에 도달하기 전에 유전체의 형성을 종료하고 인접한 게이트 사이에 보이드를 남기는 단계를 포함할 수 있다.
방법(800) 또는 방법(800)과 유사한 방법의 변형은 그러한 방법의 애플리케이션 및/또는 그러한 방법이 구현되는 시스템의 아키텍처에 따라 결합될 수 있거나 결합되지 않을 수 있는 다수의 상이한 실시예를 포함할 수 있다. 유전체 차단 영역을 위한 재료 부분을 제거하고 전하 트랩 영역을 위한 재료 부분을 제거하는 단계는 완성된 각각의 전하 트랩 구조의 전하 트랩 영역이 보이드에 유전체 차단 영역에 대해 수직으로 리세스 되도록 이들 부분을 제거하는 단계를 포함할 수 있다. 예를 들어, 각각의 완성된 전하 트랩 구조의 전하 트랩 영역과 전하 트랩 구조가 배치되는 영역 사이의 거리는 각각의 개별 완성된 각각의 전하 트랩 구조의 유전체 차단 영역과 전하 트랩 구조가 배치된 영역 사이의 거리보다 클 수 있다. 유전체 배리어 재료는 각각의 완성된 전하 트랩 구조에서 게이트로부터 유전체 차단 영역을 분리한다. 유전체 배리어의 개구를 사용하여 유전체 차단 영역을 위한 재료의 일부를 수직으로 제거하는 단계는 유전체 차단 영역을 위한 재료의 일부를 제거하기 위해 에칭을 수행하는 단계를 포함할 수 있다. 유전체 배리어 내의 개구를 사용하여 수직으로 전하 트랩 영역을 위한 재료의 일부를 제거하는 단계는 게이트에 대한 재료를 실질적으로 리세스 하지 않고 리세스된 전하 트랩 영역을 형성하기 위해 전하 트랩 영역을 위한 재료의 일부를 제거하기 위해 다른 에칭을 수행하는 단계를 포함할 수 있다. 리세스된 전하 트랩 영역을 형성한 후, 스택 어닐링(annealing)이 수행될 수 있다.
방법 (800)의 변형 또는 방법 (800)과 유사한 방법에 있어서, 각각의 완성된 전하 트랩 구조의 전하 트랩 영역이 보이드의 유전체 차단 영역에 대해 수직으로 리세스되는 경우, 원하는 게이트 스택 치수를 달성하기 위해 완성된 전하 트랩 영역의 두께 대 완성된 유전체 차단 영역의 두께의 비로 유전체 차단 영역의 부분들을 제거하기 위해 사용된 재료 유전체 배리어에서 개구의 크기를 밸런싱하는 단계(balancing)를 포함할 수 있다.
방법(800) 또는 방법(800)과 유사한 방법의 변형은 각각의 전하 트랩 구조와 관련된 보이드를 인접한 전하 트랩 구조 사이의 영역에 밀봉하는 단계를 포함할 수 있으며, 여기서 각각의 보이드는 인접한 전하 트랩 구조의 터널 영역을 제공하는 재료 스택의 재료와 함께 각각의 인접한 전하 트랩 구조의 전하 트랩 영역을 포함하는 경계를 갖는다.
방법 (800)의 변형 또는 방법 (800)과 유사한 방법은 유전체 차단 영역을 위한 재료의 일부 및 전하 트랩 영역을 위한 재료의 일부를 제거하는 단계에 추가하여 유전체 배리어 영역의 개구를 사용하여 터널 영역의 일부를 제거하는 단계, 반도체 필라를 노출시키는 단계를 포함할 수 있다. 이러한 방법은 바로 인접한 전하 트랩 구조 사이의 반도체 필라의 영역에 캐리어 도핑 레벨을 증가시켜 반도체 필라에 도핑을 생성하기 위해 노출된 반도체 필라에 증기를 인가하는 단계를 포함할 수 있다. 증가된 캐리어 도핑 레벨은 전하 트랩 구조의 터널 영역에 의해 경계가 정해진 반도체 필라의 영역에서의 레벨 도핑에 비례한다. 증기를 인가하는 단계는 캐리어 도핑 레벨을 증가시키기 위해 포스핀(phosphine)을 인가하는 단계를 포함할 수 있다. 등방성 증기 어닐링에 사용될 수 있는 다른 증기는 아르신(arsine)이다. 도핑을 제공하는 다른 화학 증기가 사용될 수 있다. 포스핀 및 아르신과 같은 화학 물질은 n 형 도핑을 제공한다. p 형 채널의 경우, 캐리어 도핑 레벨을 증가시키기 위해, 증가된 p 형 도핑을 제공하는 증기가 인가될 수 있다. p 형 종(species)으로 증기 어닐링을 적용하는 단계는 p 형 도핑 레벨에서 증가를 제공하기 위해 디보란(diborane) 가스를 인가하는 단계를 포함할 수 있다. 도핑되지 않은 반도체 필라의 경우, 전하 트랩 구조의 터널 영역에 의해 경계가 정해진 반도체 필라의 영역에서 캐리어 도핑 레벨을 증가시키기 위해, p 형 도핑 또는 n 형 도핑을 제공하는 증기가 인가될 수 있다. 전하 트랩 구조의 터널 영역에 의해 경계가 정해진 반도체 필라의 영역에서 도핑 유형의 선택은 통합 기법의 다른 특징, 예를 들어 CT 구조의 스택에 수직으로 결합된 선택기 디바이스의 도핑 구조에 의존할 수 있다. 다양한 방법은 각각의 전하 트랩 구조의 터널 영역에 의해 경계가 정해진 반도체 필라로 도펀트를 확산시키지 않고 인접한 전하 트랩 구조 사이의 반도체 필라 영역에서 도펀트를 활성화시키는 단계를 포함할 수 있다.
다양한 실시예에서, 전하 트랩 영역은 질화물 영역일 수 있고, 유전체 차단 영역은 산화물 영역일 수 있으며, 유전체 배리어를 위한 재료는 산화 알루미늄 또는 산화 알루미늄의 유전 상수 보다 큰 유전 상수를 갖는 유전체를 포함할 수 있다. 산화 알루미늄의 유전 상수보다 더 큰 유전 상수를 갖는 유전체는 산화 하프늄, 산화 지르코늄, 또는 산화 알루미늄, 산화 규소, 산화 티탄, 산화 가돌리늄, 산화 니오븀 또는 산화 탄탈륨 중 하나 이상과 산화 하프늄 및/또는 산화 지르코늄의 혼합물 중 하나 이상을 포함할 수 있다. 유전체 배리어를 위한 재료에는 다른 고-κ 유전체 재료가 사용될 수 있다.
다양한 실시예들에서, 장치는 전류를 전도하도록 동작 가능한 반도체 필라; 터널 영역에 의해 반도체 필라로부터 분리된 전하 트랩 영역; 전하 트랩 영역에 인접한 유전체 차단 영역; 유전체 차단 영역에 인접하고 전하 트랩 영역에서의 전하 저장을 제어하도록 동작 가능한 게이트; 및 유전체 차단 영역과 게이트 사이의 유전체 배리어를 포함하고, 터널 영역과 반도체 필라는 보이드의 경계로서 배열된다. 유전체 배리어, 유전체 차단 영역 및 전하 트랩 영역은 보이드의 경계로서 배열될 수 있다. 반도체 필라는 터널 영역에 의해 경계가 정해진 반도체 필라의 영역에서 보다 보이드에 의해 경계가 정해진 반도체 필라의 영역에서 더 높은 캐리어 도핑 레벨을 포함할 수 있다. 더 높은 캐리어 도핑 레벨은 n 형 도핑이다.
장치는 전하 트랩 구조를 다이를 포함할 수 있고, 반도체 필라, 터널 영역, 전하 트랩 영역, 유전체 차단 영역, 유전체 배리어 및 게이트는 전하 트랩 구조의 일부로서 배치된다.
CT 구조는 수직 스택 내에 배열된 다수의 실질적으로 동일하게 구조화된 CT 구조 중 하나일 수 있어서, CT 구조의 터널 영역은 보이드에 의해 수직 스택에서 인접한 CT 구조의 터널 영역으로부터 분리된다. CT 구조는 인접한 전하 트랩 구조 사이의 반도체 필라의 영역이 전하 트랩 구조의 터널 영역에 인접하여 컨택하는 반도체 필라의 영역보다 높은 캐리어 도핑 레벨을 갖도록 공통인 반도체 필라와 수직 스택으로 배열될 수 있다. 유전체 배리어는 유전체 차단 영역의 재료와 상이한 유전체 재료를 포함할 수 있어서, 유전체 배리어의 유전체 재료는 보이드를 형성하기 위해 전하 트랩 영역 및 유전체 차단 영역의 일부 제거 및 게이트의 형성을 위한 재료 프로세싱을 견딜 수 있다.
다양한 실시예들에서, 메모리 디바이스는 반도체 재료의 수직 필라를 포함하는 메모리 셀의 수직 스트링; 및 수직 스트링을 따라 배열된 제 1 전하 트랩 구조를 포함하는 다수의 전하 트랩 구조를 포함할 수 있고, 다수의 전하 트랩 구조는 수직 스택으로 배열되고, 제 1 전하 트랩 구조를 제외한 각각의 전하 트랩 구조는 다수의 전하 트랩 구조 중 다른 하나의 트랩 구조 위에 배치된다. 각각의 전하 트랩 구조는 전하 트랩 구조를 위한 채널로서 동작 가능한 반도체 재료; 반도체 재료에 인접하여 컨택하는 터널 영역;터널 영역에 인접하여 컨택하는 전하 트랩 영역; 전하 트랩 영역에 인접하여 컨택하는 유전체 차단 영역; 유전체 차단 영역과 전하 트랩 구조의 게이트 사이를 분리하는 유전체 배리어를 포함할 수 있고, 터널 영역은 보이드에 의해 수직 스택에서 인접한 전하 트랩 구조의 터널 영역으로부터 분리된다. 반도체 재료의 수직 필라는 각각의 CT 구조의 터널 영역에 의해 경계가 정해진 영역에서 보다 보이드에 의해 경계가 정해진 인접한 CT 구조 사이의 영역에서 더 높은 캐리어 도핑 레벨을 포함할 수 있다. 유전체 배리어는 산화 알루미늄 또는 산화 하프늄, 산화 지르코늄, 또는 산화 알루미늄, 산화 규소, 산화 티탄, 산화 가돌리늄, 산화 니오븀 또는 산화 탄탈륨 중 하나 이상과 산화 하프늄 및/또는 산화 지르코늄의 혼합물 중 하나 이상을 포함할 수 있다. 인접한 CT 구조 사이의 보이드에 밀봉을 제공하는 인접한 CT 구조의 게이트 사이에 밀봉 유전체가 배치될 수 있다.
도 9a-9r는 전자 디바이스에서 다수의 CT 구조를 형성하는 실시예의 단계의 특징을 도시하는 단면도이다. 도 9a는 기판 (902) 상의 전도성 영역 (913) 위의 재료 스택 (921)을 도시한다. 재료 스택 (921)은 전도성 절연 영역 (913) 위에 교번하는 절연 유전체 (918) 및 희생 영역 (919)을 포함한다. 교번하는 절연 유전체 (918) 및 희생 영역 (919)의 수는 수직 스택에 형성되는 CT 구조의 수에 의존할 수 있다. 3D 메모리 디바이스의 경우, 이 수는 메모리 디바이스의 메모리 어레이에서 티어의 수, 예를 들어 각각의 티어에 대한 한 쌍의 절연 유전체 (918) 및 희생 영역 (919)에 의존할 수 있다. 메모리 디바이스의 메모리 어레이에서 3 개의 티어에 대응할 수 있는 3 개의 절연 유전체 (918) 및 3 개의 희생 영역 (919)이 논의의 용이성을 위해 도 9a에 도시되어 있다. 절연 유전체 (918)는 산화 규소와 같은 산화물을 포함할 수 있지만, 이에 한정되지는 않으며, 희생 영역 (919)은 실리콘 질화물과 같은 질화물을 포함할 수 있지만, 이에 한정되지는 않는다. 절연 유전체 (918) 및 희생 영역 (919)을 위한 재료의 선택은 다수의 CT 구조를 제조하는데 사용되는 온도 및 화학 물질에 의존할 수 있다. 전도성 영역 (913)은 반도체 영역 (913)일 수 있다. 반도체 영역 (913)은 폴리 실리콘을 포함하여 형성될 수 있다. 도 9a 내지 도 9r에서, 전도성 영역 (913)과 이 절연 유전체 (918) 사이에 추가의 재료 및/또는 집적 회로 구조가 존재할 수 있음을 나타내기 위해 기판 (902)상의 전도성 영역 (913)과 전도성 영역 (913)으로부터 수직으로 스택 (921)의 가장 낮은 절연 유전체 (918) 사이에 공간이 도시된다.
도 9b는 CT 구조의 스트링을 위한 필라가 형성되는 트렌치 (914)를 형성하기 위해 제거 프로세스가 수행된 후의 재료 스택 (921)을 도시한다. 제거 프로세스는 트렌치 (914)를 위한 위치에서 마스킹 영역 및 에칭 재료 스택 (921)을 포함할 수 있다. 트렌치 (914)는 재료 스택 (921)에서 개방 필라 (914)로 지칭될 수 있다. 각각의 개방 필라 (914)는 메모리 디바이스의 메모리 어레이에서 별개의 개별 CT 구조의 스트링이 될 수 있다. 각각의 개방 필라 (914)는 원통형 형상일 수 있거나 재료 스택 (921)을 통해 수직으로 연장되지만 (z 방향), 그러나 재료 스택 (921)에서 y 방향으로 비교적 짧은 거리를 연장되는 다른 유사한 형상을 가질 수 있다. 도 9b에서, 개방 필라 (914)는 x 방향에서 전도성 영역 (913)을 따라 배열되며, 여기서 다수의 CT 구조는 각각의 개방 필라(914)에서 z 방향으로 서로 적층될 것이다. 설명의 용이성을 위해 도시되지는 않았지만, 개방 필라 (914)는 y 방향으로 형성될 수 있고, 다수의 CT 구조는 y 방향에 각각의 개방 필라(914)에서 z 방향으로 서로 적층된다. 예를 들어, 도 2를 참조한다.
도 9c는 도 9b와 관련된 개방 필라 (914) 중 하나를 도시한다. 9c 다음의 도면은 이러한 개방 필라 (914)의 처리를 도시하며, 이러한 처리는 도 9b의 재료 스택 (921)과 관련된 다른 유사한 개방 필라에서 수행된다. 도 9d는 도 9c의 개방 필라 (914)의 벽에 형성된 유전체 배리어 (910)을 위한 재료를 도시한다. 유전체 배리어 (910)를 위한 재료를 형성하는 단계는 산화 알루미늄, 산화 하프늄, 산화 지르코늄, 또는 산화 알루미늄, 산화 규소, 산화 티탄, 산화 가돌리늄, 산화 니오븀 또는 산화 탄탈륨 중 하나 이상과 산화 하프늄 및/또는 산화 지르코늄의 혼합물 중 하나 이상을 증착하는 단계를 포함할 수 있다. 유전체 배리어(910)를 위한 재료를 형성하는 단계는 다른 고-κ 유전체를 증착하는 단계를 포함할 수 있다. 증착은 다수의 증착 프로세스 중 하나 이상을 사용하여 수행될 수 있다. 예를 들어, 증착은 화학 기상 증착(CVD), ALD 또는 3D 메모리 디바이스를 형성하기에 적합한 다른 프로세스를 사용하여 구현될 수 있다. 이러한 증착 기술은 도 9a-9r과 관련된 다수의 CT를 형성하는 다양한 단계에서 재료를 증착하는데 사용될 수 있다. ALD는 영역의 각각의 서브 영역에서 다수의 상이한 화합물의 나노 라미네이트로서 영역을 형성하여 형성된 영역이 나노미터 영역에서 총 두께를 갖는다. "나노 라미네이트(nanolaminate)"라는 용어는 층상화된 스택에서 2 개 이상의 재료의 초 박층의 합성 필름을 의미한다. 전형적으로, 나노 라미네이트 내의 각각의 층은 나노 미터 범위에서 수십 배의 두께를 갖는다. 또한, 나노 라미네이트의 각각의 개별 재료 층은 재료의 단일층만큼 작거나 또는 5 나노 미터만큼 높은 두께를 가질 수 있다. 유전체 배리어 (910)를 위한 재료는 개방 필라 (914)의 벽으로부터 20 내지 50 옹스트롱 범위의 두께로 형성될 수 있다.
도 9e는 개방 필라 (914)의 벽에 대향하는 유전체 배리어 (910)를 위한 재료의 표면 상에 유전체 차단 영역 (909)을 위한 재료를 형성한 후의 도 9d의 구조를 도시한다. 유전체 차단 영역 (909)을 위한 재료는 산화 규소 또는 다른 유전체 재료를 포함할 수 있다. 유전체 차단 영역 (909)을 위한 재료는 유전체 배리어 (910)를 위한 재료와 상이하도록 선택될 수 있다. 도 9f는 전하 트랩 영역 (905)을 위한 재료가 유전체 배리어 (910)를 위한 재료의 표면에 대향하는 유전체 차단 영역 (909)을 위한 재료의 표면 상에 형성된 후의 도 9e의 구조를 도시한다. 전하 트랩 영역 (905)을 위한 재료는 유전체 질화물을 포함할 수 있다. 예를 들어, 전하 트랩 영역 (905)의 유전체 질화물은 실리콘 질화물을 포함할 수 있다. 전하 트랩 영역(905)을 위한 재료는 전하를 트래핑할 수 있는 다른 유전체 재료를 포함할 수 있다.
도 9g는 전하 트랩 영역 (905)을 위한 재료 상에 터널 영역 (907)을 위한 재료를 형성한 후의 도 9f의 구조를 도시한다. 터널 영역 (907)을 위한 재료는 도 9e에 도시된 바와 같이 3 개의 영역 터널 배리어로서 구현될 수 있다. 이러한 3 개의 영역 터널 배리어는 유전체 산화물의 영역에 이어 유전체 질화물의 영역에 이어서 다른 유전체 산화물의 영역으로 구현될 수 있다. 대안적으로, 터널 영역 (907)을 위한 재료는 2 영역 터널 배리어로서 구현될 수 있다. 또한, 터널 영역 (907)을 위한 재료는 하나의 영역 터널 배리어로서 구현될 수 있다. 또한, 터널 영역 (907)을 위한 재료는 4 개 이상의 영역을 가질 수 있으며, 여기서 재료 및 두께의 선택은 전하 트랩 영역 (905)에 대한 터널링 영역으로서 수행하기 위한 주어진 두께를 갖는 재료의 성능에 의존한다. 터널 영역 (907)을 위한 재료는 실리콘 산화물 또는 고-κ 유전체와 같은 하나 이상의 유전체를 포함할 수 있다.
도 9h는 터널 영역 (907)을 위한 재료 상에 반도체 필라 (903)를 위한 재료를 형성한 후의 도 9g의 구조를 도시한다. 반도체 필라(903)의 재료는 도핑된 중공 채널로서 형성될 수 있다. 도핑된 중공 채널은 전도성 영역 (913)에 컨택하는 재료 및/또는 집적 회로 구조를 통해 전도성 영역 (913)에 결합될 수 있다. 예를 들어, 반도체 필라(903)를 위한 재료는 전도성 영역(913)으로 연장되고 이에 컨택하도록 증착된 반도체 재료일 수 있다. 전도성 영역(913)은 반도체 필라(903)의 다수 캐리어 농도보다 높은 농도 레벨에서 다수 캐리어 농도를 갖는 반도체 영역(913)으로 형성될 수 있다. 반도체 영역(913)은 소스 영역으로서 형성될 수 있다.
도 9h의 프로세스된 구조로부터, 완성된 디바이스의 CT 구조에 대한 게이트 및 보이드를 생성하기 위한 절차가 수행될 수 있다. 도 9h에 도시된 구조의 영역은 개방 필라(914)의 중심 영역 주위에 재료의 링으로서 배열될 수 있다. 개방 필라(914)의 중심 영역은 터널 영역(907)을 위한 재료상의 반도체 필라(903)를 위한 재료를 형성한 후 프로세스에서 일정 시간에 유전체로 충전될 수 있다. 도 9h에 도시된 절연 유전체 (918) 및 희생 영역 (919)의 일부와 함께 반도체 필라 (903), 터널 영역 (907), 유전체 차단 영역 (909) 및 유전체 배리어 (910)를 위한 재료로 둘러싸인 개방 필라 (914)의 구조의 어느 한 측면에서, 수직 슬릿(vertical slit)은 유전체 배리어 (910)의 재료에 인접한 절연 유전체 (918) 및 희생 영역 (919)의 프로세싱이 적절한 게이트 및 보이드를 형성할 수 있도록 절연 유전체 (918) 및 희생 영역 (919)의 세트를 통해 생성될 수 있다. 예를 들어, 도 9b에 도시된 바와 같이, 다수의 개방 필라(914)가 프로세싱되고 있다. 일단 개방된 필라가 필라(914)에 CT 구조를 위한 재료를 포함하도록 프로세싱되면, 도 9b의 필라(914) 사이의 영역이 제거되어 슬릿을 형성할 수 있다. 이러한 슬릿은 프로세스 초기에 생성되었을 수 있다. 이들 슬릿은 도 9h의 구조를 추가 프로세스에 액세스할 수 있게 하며, 이는 프로세싱 화학적 화합물을 필라 (914)의 원하는 영역 및/또는 (914) 부근의 즉각적인 영역에 제공하는 단계를 포함할 수 있다.
도 9i는 희생 영역 (919)의 제거 후의 도 9h의 구조를 도시하며, 여기서 제거 후 공기는 이전의 희생 영역 (919)을 점유할 수 있다. 희생 영역들 (919)의 제거는 절연 영역들 (918)을 위한 재료 및 유전체 배리어 (910)를 위한 재료에 선택적인 희생 영역들 (919)의 재료를 에칭하는 단계를 포함할 수 있다. 에칭과 관련하여 선택적으로, 희생 영역 (919)을 제거하는 에천트는 절연 영역 (918)을 위한 재료 및 유전체 배리어 (910)를 제거하지 않는 것을 의미한다. 희생 영역들 (919)을 위한 재료가 실리콘 질화물과 같은 질화물이고, 절연 영역들 (918)을 위한 재료가 산화 규소와 같은 산화물이고, 유전체 배리어를 위한 재료가 AlOx와 같은 금속 산화물인 경우, 희생 영역들 (919)의 질화물은 고온 인산 에천트(hot phosphoric acid etchant)를 사용하여 제거될 수 있다.
도 9j는 이전에 희생 영역 (919)이었던 영역에서 게이트 (915)를 위한 재료의 증착 후의 도 9i의 구조를 도시한다. 게이트 (915) 용 재료를 증착하는 이러한 기술은 전형적으로 대체 게이트 증착으로 지칭된다. 게이트(915)를 위한 재료는 금속을 포함할 수 있다. 이러한 금속은 텅스텐을 포함할 수 있지만 이에 한정되지는 않는다. 게이트(915)를 위한 재료는 금속 및 비 금속의 화합물을 포함할 수 있고, 화합물이 금속 특성을 갖는다. 게이트(915)를 위한 재료는 전도성 티타늄 질화물을 포함할 수 있지만, 이에 한정되지 않는다. 게이트(915)를 위한 재료는 재료의 조합을 포함할 수 있다. 예를 들어, 게이트(915)를 위한 재료는 전도성 티타늄 질화물 및 텅스텐을 포함할 수 있지만, 이에 한정되지는 않는다. 일부 구조에서, 게이트 (915)의 전도성 티타늄 질화물은 절연 영역 (918)을 위한 재료 및 유전체 배리어 (910)를 위한 재료를 게이트 (915)의 텅스텐으로부터 분리할 수 있다.
게이트 (915)를 위한 재료의 증착은 절연 영역 (918)을 위한 재료 및 유전체 배리어 (910)를 위한 재료에 선택적인 증착 기술을 사용하여 온도에서 재료로 이루어질 수 있다. 절연 영역 (918)을 위한 재료 및 유전체 배리어 (910)를 위한 재료에 대한 선택적 증착은 절연 영역 (918)을 위한 재료 및 유전체 배리어 (910)를 위한 재료와 실질적인 상호 작용없이 원하는 위치에 증착을 위해 선택된 재료가 증착되는 것을 의미한다. 재료와의 계면에서의 절연 영역 (918)을 위한 재료 및 유전체 배리어 (910)를 위한 재료가 상호 작용할 수 있지만, 절연 영역 (918)을 위한 재료 및 유전체 배리어 (910)를 위한 재료는 실질적으로 증착 이전과 동일하게 남겨진다. 메모리 디바이스에서 메모리 셀들의 스트링을 형성하기 위해, 게이트 (915)를 위한 재료를 형성하는 단계는 메모리 어레이를 위한 액세스 라인에 결합되거나 또는 통합되는 게이트 (915)를 위한 재료를 절연시키는 단계를 포함할 수 있다. 이러한 액세스 라인은 워드 라인일 수 있다.
도 9k는 게이트(915)를 위한 재료 사이에 절연 영역 (918)을 위한 재료를 제거한 후의 도 9j의 구조를 도시한다. 절연 영역 (918)의 티어의 제거는 게이트 (915)를 위한 재료 및 유전체 배리어 (910)를 위한 재료의 선택과 관련하여 선택된 화학 물질을 사용하여 수행될 수 있다. 선택에 사용되는 기준은 게이트 (915)를 위한 재료 및 유전체 배리어 (910)를 위한 재료에 선택적인 화학 물질을 선택하여 화학 물질이 게이트 (915)를 위한 재료 및 유전체 배리어 (910)를 위한 재료에 실질적으로 영향을 미치지 않도록 하는 것을 포함할 수 있다. 유전체 배리어(910)를 위한 재료는 유전체 차단 영역 (909)을 위한 재료를 제거하지 않고 절연 영역 (918)의 티어가 제거될 수 있게 하는 마스크로서 작용한다. 절연 영역 (918)의 티어의 제거는 유전체 배리어 (910)를 위한 재료가 견딜 수 있는 플루오르화 수소 (HF), 가스 에칭, 또는 다른 화학 물질의 사용을 포함할 수 있어서, 절연 영역(918)의 티어의 제거에 따라 유전체 차단 영역 (909)의 하지 재료가 제거되지 않는다.
AlOx 또는 다른 고-κ 재료와 같은 유전체 배리어(910)를 위한 재료는 질화물 제거와 같은 희생 영역 (919)의 고온 인산 제거 뿐만 아니라 HF 또는 산화물 티어 제거와 같은 절연 영역 (918)의 제거에 사용되는 다른 화학 물질에 저항할 수 있도록 증착되어야 한다. AlOx의 경우, 이러한 화학 물질을 견딜 수 있도록 AlOx의 증착을 위해 구현될 수 있는 고온 ALD 프로세스 및 할라이드(halide)계 ALD 프로세스가 있다. 이러한 증착된 필름은 고온 인산 뿐만 아니라 HF 및 다른 산화물 에칭 화학 물질에 견딜 수 있도록 구현될 수 있는 HfOx 및 다른 고-κ 재료의 증착을 위한 할라이드 프로세스가 존재한다. 유전체 배리어 (910)를 위한 HfOx 및/또는 다른 고-κ 재료를 형성하여 제거 프로세스를 견뎌내는 다른 프로세스는 표준 금속 유기 ALD 전구체의 사용을 포함할 수 있다. 유전체 배리어 (910)가 제거 프로세스를 견뎌 내기 위해 재료를 컨디셔닝하는 다른 프로세스는 ALD 증착 후에 다양한 처리를 사용하는 것을 포함할 수 있다. 이들 다른 프로세스는 어닐링(불활성 또는 반응성 환경에서), 플라즈마 처리 등을 포함할 수 있다.
도 9l은 필라(914)에서 다른 재료를 처리하기 위한 준비에서 유전체 배리어 (910)를 위한 재료의 일부를 제거한 후의도 9k의 구조를 도시한다. 유전체 배리어 (910)를 위한 재료의 부분의 제거는 게이트 (915)를 위한 재료 및 유전체 차단 영역 (909)을 위한 재료가 제거되지 않도록 게이트 (915)를 위한 재료 및 유전체 차단 영역 (909)을 위한 재료에 선택적인 ALE을 사용하여 수행될 수 있다. ALE의 계량(metered) 제거 메커니즘은 게이트 (915)를 위한 재료와 유전체 차단 영역 (909)을 위한 재료 사이에서 유전체 배리어 (910)를 위한 재료를 너무 많이 리세스하지 않으면서 게이트 (915)를 위한 재료 사이에서 유전체 배리어 (910)를 위한 재료를 제거할 수 있게 한다.
도 9m 유전체 차단 영역(909)을 위한 재료 및 게이트(915)를 위한 재료 상에 유전체 배리어(910)를 위한 추가 재료를 형성한 후의 도 9k의 구조를 도시한다. 이 추가 재료의 증착은 유전체 차단 영역 (909)과 게이트 (915)를 위한 재료 상의 영역을 충전하는 것을 포함할 수 있고 게이트 (915)를 위한 재료 상에 얇은 두께를 갖는 영역을 제공할 수 있다. 예를 들어, 게이트 (915)를 위한 재료상의 추가 재료의 두께는 2 nm 일 수 있지만, 이에 한정되지는 않는다.
도 9n은 유전체 배리어 (910)를 위한 추가 재료의 일부를 제거한 후의 도 9m의 구조를 도시한다. 게이트 (915)를 위한 재료 및 유전체 차단 영역 (909)을 위한 재료가 제거되지 않도록 게이트 (915)를 위한 재료 및 유전체 차단 영역 (909)을 위한 재료에 선택적인 유전체 배리어 (910)를 위한 추가 재료의 ALE을 사용하여 제거가 수행될 수 있다. ALE는 적용된 사이클 당 옹스트롱의 에칭 속도로 계량된 방식으로 재료를 제거하는 성능으로 인해 미세한 에칭을 제어할 수 있다. 유전체 차단 영역 (909)을 위한 재료의 더 많은 마스킹을 위해 유전체 배리어(910)를 위한 추가 재료의 증착 및 에칭이 반복될 수 있다.
도 9o는 유전체 차단 영역 (909)을 위한 재료를 처리하기 위한 마스크를 제공하기 위한 개구를 형성하기 위해 유전체 배리어(910)를 위한 추가 재료의 증착 및 에칭의 반복 후의 도 9n의 구조를 도시한다. 게이트 (915)를 위한 재료 및 유전체 차단 영역 (909)을 위한 재료가 제거되지 않도록 게이트 (915)를 위한 재료 및 유전체 차단 영역 (909)을 위한 재료에 선택적인 유전체 배리어 (910)를 위한 추가 재료의 ALE을 사용하여 제거가 수행될 수 있다. 유전체 차단 영역 (909)을 위한 재료를 처리하기 위해 유전체 차단 영역 (909)을 위한 재료의 개구가 마스크가 원하는 크기를 충족할 때까지, 유전체 배리어(910)를 위한 추가 재료의 증착 및 에칭의 연속 반복이 수행될 수 있다. 개구를 갖는 유전체 배리어 (910)를 위한 결과의 재료는 이어서 유전체 차단 영역 (909)를 위한 재료 및 전하 트랩 영역 (905)을 위한 재료를 에칭하기 위해 임계 치수 감소 마스크로서 사용될 수 있다. 일 실시예에서, 도 9e 및 도 9f와 연관된 개방 필라 (914) 내의 전하 트랩 영역 (905)을 위한 재료 및 유전체 차단 영역 (909)를 위한 재료의 형성 동안에 전하 트랩 영역 (905)에 대한 재료 대 유전체 차단 영역 (909)에 대한 재료의 적절한 두께 비율을 사용함으로써 유전체 배리어(910)를 위한 추가 재료의 다수의 증착/에칭 사이클이 수적으로 감소될 수 있다. 유전체 배리어(910)를 위한 추가 재료의 다수의 증착/에칭 사이클에 대한 기초인 유전체 배리어(910)를 위한 재료의 원하는 개구 크기는 완성된 CT 구조에서 전하 트랩 영역(905)과 유전체 차단 영역(909)을 위한 구조의 관계와 관련될 수 있다. 전하 트랩 영역 (905)을 위한 재료 대 유전체 블로킹 영역 (909)을 위한 재료의 두께 비율은 인접한 완성된 CT 구조에서 전하 트랩 영역 (905) 사이의 보이드의 크기를 제어할 수 있도록 충분히 높게 만들어 질 수 있다.
도 9p는 유전체 차단 영역 (909)을 위한 재료의 일부를 제거한 후의 도 9o의 구조를 도시한다. 제거는 게이트(915)를 위한 재료 및 유전체 배리어(910)를 위한 재료가 제거되지 않도록 게이트(915)를 위한 재료 및 유전체 배리어(910)를 위한 재료에 대해 선택적으로 수행될 수 있다. 또한, 유전체 차단 영역(909)을 위한 재료 부분의 제거는 전하 트랩 영역(905)을 위한 재료를 제거와 수행될 수 있으며, 이는 제거 재료 및 제거 시간과 같은 프로세싱 파라미터의 선택으로 달성될 수 있다. 산화물을 포함하는 유전체 차단 영역 (909)을 위한 재료를 갖는, 유전체 차단 영역 (909)을 위한 재료의 부분의 제거는 산화물 에칭을 포함할 수 있다.
도 9q는 전하 트랩 영역 (905)을 위한 재료의 일부를 제거한 후의도 9p의 구조를 도시한다. 게이트 (915)를 위한 재료, 유전체 배리어 (910)를 위한 재료, 및 유전체 차단 영역 (909)를 위한 재료가 제거되지 않도록 제거는 게이트 (915)를 위한 재료, 유전체 배리어 (910)를 위한 재료, 및 유전체 차단 영역(909)을 위한 재료에 선택적으로 수행될 수 있다. 질화물을 포함하는 전하 트랩 영역(905)을 위한 재료를 갖는, 전하 트랩 영역(905)을 위한 재료의 부분의 제거는 질화물 에칭을 포함할 수 있다. 유전체 차단 영역(909)을 위한 재료는 산화물이고 전하 트랩 영역(905)을 위한 재료가 질화물을 포함하는 경우, 산화물 에칭이 수행될 수 있으며, 그 뒤에 질화물 에칭, 습식 에칭 또는 가스 에칭이 수행되어 게이트(915)를 위한 재료를 리세스하지 않고 유전체 차단 영역(909)의 일부 및 전하 트랩 영역(905)의 일부를 제거할 수 있다.
전하 트랩 영역(905)을 위한 재료의 일부의 제거는 전하 트랩 영역(905)을 위한 재료가 유전체 차단 영역(909)을 위한 재료로부터 수직으로 리세스되도록 수행될 수 있다. 또한, 유전체 차단 영역(909)을 위한 재료가 유전체 차단 영역(909)을 위한 재료 및/또는 게이트(915)를 위한 재료로부터 수직으로 리세스되도록 유전체 차단 영역(909)을 위한 재료가 처리될 수 있다. 개방 필라 (914)에서 이들 영역의 형성 단계에서 전하 트랩 영역 (905)을 위한 재료 대 유전체 차단 영역 (909)을 위한 재료의 두께 비율을 제어하는 것은 터널 영역(907)를 위한 재료를 향한 영역에서 게이트 (915)를 위한 재료 아래의 작은 임계 치수를 보상할 수 있다. 유전체 배리어 (910)를 위한 재료를 패터닝하는 것으로부터의 마스크의 형성 및 전하 트랩 영역 (905)을 위한 재료 대 유전체 차단 영역 (909)를 위한 재료의 두께 비율과 유전체 차단 영역 (909)을 위한 재료 및 전하 트랩 영역 (905)을 위한 재료의 등방성 에칭 프로파일의 밸런싱은 최적의 게이트 및 CT 스택 치수를 제공 할 수 있어서, CT 스택이 형성되는 메모리 디바이스의 메모리 어레이에서 30nm 티어 피치를 허용한다. 또한, 유전체 차단 영역(909)을 위한 재료 및 전하 트랩 영역(905)을 위한 재료의 제거로부터 스택에서의 CT 에지를 따른 에칭 손상을 방지하기 위해 어닐링 또는 다른 처리가 수행될 수 있다.
도 9r은 보이드(920)을 밀봉하기 위해 유전체 (922)를 형성한 후의 도 9q의 구조를 도시한다. 유전체 (922)가 게이트 (915)를 위한 재료, 유전체 배리어(910)를 위한 재료 및 유전체 차단 영역 (909)을 위한 재료를 변화시키기 위해 상호 작용하지 않도록 유전체 (922)의 형성은 게이트 (915)를 위한 재료, 유전체 배리어 (910)를 위한 재료, 및 유전체 차단 영역 (909)을 위한 재료에 선택적으로 수행될 수 있다. 유전체 (922)는 보이드(920)를 밀봉하기 위해 "핀치 오프(pinch off)" 밀봉 프로세스로 형성될 수 있다. 밀봉 프로세스는 플라즈마 증강 화학 기상 증착 (PECVD) 또는 다른 공핍 프로세스를 사용하여 구현될 수 있다. 밀봉을 형성할 때, PECVD 또는 완전히 등도포성이 아인 다른 증착 프로세스를 사용하면 보이드를 제공할 수 있다. 이러한 경우에, 밀봉 필름은 전형적으로 수 mTorr 내지 수 Torr의 서브 대기압(sub atmospheric)에서 증착된다. 이 압력은 밀봉된 후에 보이드 내부에 남아 있다. 이 보이드는 "공극(air gap)"으로 지칭될 수 있지만, 가스의 조성물은 보이드가 밀봉될 때의 프로세스의 조성물일 수 있다.
핀치 오프 밀봉은 또한 유전체 배리어(910)를 위한 재료의 부분들 사이의 공간인 유전체 배리어(910)를 위한 재료의 개구를 핀치 오프할 수 있다. 메모리 디바이스의 메모리 어레이를 위한 CT 메모리 셀을 형성하는 이러한 밀봉 프로세스는 보이드 (920)의 경계의 일부를 형성하고 정의한다. 도 9r에 도시된 바와 같이, 보이드 (920)는 밀봉 유전체 (922)에 추가하여, 형성되는 인접한 CT 구조의 전하 트랩 영역 (905)을 위한 재료 사이의 터널 영역 (907)을 위한 재료에 의해 정의되는 수직 경계를 갖는다. 밀봉 프로세스는 유전체 배리어(910)를 위한 재료에 도달하기 전에 게이트(915)를 위한 인접한 재료 사이의 영역에서 밀봉 유전체가 끝나도록 도 1b와 관련된 프로세스와 유사하게 구현될 수 있다.
도 9r에 도시된 구조는 전기적 연결을 형성하고 구조가 형성된 전자 디바이스에 통합되도록 처리될 수 있다. 이 추가 처리된 상태에서, 반도체 필라(903), 터널 영역(907), 전하 트랩 영역(905), 유전체 배리어(910) 및 게이트(915)를 위한 재료는 유전체(404)로 충전된 필라(914)의 중심을 갖는 도 4에 도시된 개별 CT 구조로서 효과적으로 세그먼트화될 수 있다. 도 9a 내지 도 9r에 도시된 처리 단계에 대한 변형은 스택 내의 인접한 CT 구조 사이의 보이드에 대한 대안적인 구조를 생성하도록 이루어질 수 있다. 예를 들어, 밀봉 유전체를 형성하기 전에, 도 9q에 도시된 보이드 영역을 위한 영역에서 유전체 배리어(910)을 위한 재료의 핀 구조가 ALE를 사용하여 제거되거나 상당히 감소될 수 있다. 도 9a 내지 도 9r에 도시된 처리 단계에 대한 다른 변형은 수직 스택에서 다수의 CT 구조에 대한 보이드에 대한 경계를 생성하도록 이루어질 수 있다.
도 10a-10d는 전자 디바이스에서 다수의 CT 구조를 형성하는 실시예의 단계의 특징을 도시하는 단면도이다. 도 10a는 도 9a-9r의 단계로의 변형을 시작하는 프로세싱 단계를 도시한다. 도 10a는 반도체 필라(1003)를 위한 재료, 터널 영역(1007)을 위한 재료, 전하 트랩 영역(1005)을 위한 재료, 유전체 차단 영역(1009)를 위한 재료, 및 게이트(1015)를 위한 재료에 연결된 필라(1014)의 유전체 배리어(1010)를 위한 재료 갖는 구조를 도시하고, 여기서 이들 재료들은 기판(1002) 상에 전도성 영역(1013) 위에 배열된다. 도 10a에 도시된 구조는 도 9a 내지 도 9o에 도시된 프로세싱 단계와 유사하거나 동일한 프로세싱 단계를 사용하여 형성될 수 있다.
도 10b는 유전체 차단 영역 (1009)을 위한 재료 부분, 전하 트랩 영역 (1005)을 위한 재료 부분 및 터널 영역 (1007)을 위한 재료 부분을 제거한 후의 반도체 필라 (1003)를 위한 재료를 노출시킨 후의 도 10a의 구조를 도시한다. 반도체 필라(1003)의 재료는 도핑된 중공 채널로서 형성될 수 있다. 도핑된 중공 채널은 전도성 영역(1013) 상에 결합되고 이와 컨택하는 재료 및/또는 집적 회로 구조를 통해 전도성 영역(1013)에 결합될 수 있다. 예를 들어, 반도체 필라(1003)를 위한 재료는 전도성 영역(1013)으로 연장되고 이에 컨택하도록 증착된 반도체 재료일 수 있다. 전도성 영역(1013)은 반도체 필라(1003)의 다수 캐리어 농도보다 높은 농도 레벨에서 다수 캐리어 농도를 갖는 반도체 영역(1013)으로 형성될 수 있다. 반도체 영역(1013)은 소스 영역으로서 형성될 수 있다. 산화물을 포함하는 유전체 차단 영역 (1009)을 위한 재료, 질화물을 포함하는 전하 트랩 영역 (1005)을 위한 재료, 및 하나 이상의 산화물 및 질화물을 포함하는 터널 영역 (1007)을 위한 재료를 갖는, 이들 재료 영역의 일부의 제거는 반도체 필라 (1003)를 위한 재료를 노출시키기 위해 산화물/질화물 스택 에칭의 세트를 포함할 수 있다.
도 10c는 반도체 필라(1003)를 위한 노출된 재료의 영역 (1023)에서 반도체 필라 (1003)의 도핑을 증강시키기 위해 반도체 필라 (1003)를 위한 노출된 재료를 도핑 증기로 처리한 후의 도 10b의 구조를 도시한다. 반도체 필라(1003)의 노출된 재료를 처리하는 것은 캐리어 도핑 레벨을 증가시키기 위해 포스핀(PH3)을 인가하는 단계를 포함할 수 있다. 포스핀은 약 700℃ 내지 약 750℃의 온도 범위에서 어닐링에 인가될 수 있다. 다른 어닐링 온도 범위가 사용될 수 있다. 도핑 프로세스는 영역(1023)을 증강된 N+영역으로 제공할 수 있다. 등방성 증기 어닐링에 사용될 수 있는 다른 증기는 아르신(AsH3)이다. 다른 n 형 도펀트가 사용될 수 있다. CT 구조에 대한 다양한 섹션에서 반도체 도핑이 p 형인 경우, p 형 도펀트가 사용될 수 있으며, 영역(1023)을 증강된 P+ 영역으로 제공한다. p 형 채널의 경우, 캐리어 도핑 레벨을 증가시키기 위해, 증가된 p 형 도핑을 제공하는 증기가 인가될 수 있다. p 형 종으로 증기 어닐링을 적용하는 것은 p 형 도핑 레벨에서 증가를 제공하기 위해 디보란(B2H6) 가스를 인가하는 것을 포함할 수 있다. 도핑되지 않은 채널의 경우, 전하 트랩 구조의 터널 영역에 의해 경계가 정해진 채널 영역에서 캐리어 도핑 레벨을 증가시키기 위해, p 형 도핑 또는 n 형 도핑을 제공하는 증기가 인가될 수 있다. 전하 트랩 구조의 터널 영역에 의해 경계가 정해진 채널 영역에서 도핑 유형의 선택은 통합 기법의 다른 특징, 예를 들어 CT 구조의 스택에 수직으로 결합된 선택기 디바이스의 도핑 기법에 의존할 수 있다. 인접한 전하 트랩 구조들 사이의 반도체 필라 (1003) 재료의 영역 (1023)의 도펀트는 터널 영역 (1007)의 재료에 의해 경계가 정해진 반도체 필라 (1003)의 재료로 도펀트를 확산시키지 않고 활성화될 수 있다.
터널 영역(1023)을 위한 재료에 의해 경계가 정해진 반도체 필라(1003)를 위한 재료의 캐리어 농도와 관련하여, 영역(1023)에서 더 높은 도핑 레벨은 반도체 필라(1003)을 위한 재료의 수직 길이를 따라 불균일할 수 있다. 영역들(1023)에서 더 높은 도핑 레벨은 터널 영역(1007)을 위한 재료에 의해 경계가 정해진 채널(1023)을 위한 재료의 캐리어 농도에 비하여 채널(1023)의 수직 길이를 따라 구배로 분포될 수 있다. 이러한 구배는 터널 영역 (1007)에 의해 경계가 정해진 반도체 필라 (1003)를 위한 재료를 따라서의 도핑에 관한 다수 캐리어 농도의 초과로 실현될 수 있으며, 터널 영역 (1007)를 위한 재료를 갖는 반도체 필라(1003)를 위한 재료의 경계의 시작에서 0에 근접한다. 영역(1023)에서의 높은 도핑 레벨은 반도체 필라(1003)의 재료를 가로 질러 반도체 필라(1003) 재료의 길이에 수직인 x 방향에 구배로서 분포될 수 있다.
도 10d는 보이드(1020)를 밀봉하기 위해 유전체 (1022)를 형성한 후의 도 10c의 구조를 도시한다. 유전체 (1022)의 형성은 게이트 (1015)를 위한 재료, 유전체 배리어 (1010)를 위한 재료 및 유전체 차단 영역 (1009)를 위한 재료에 대해 선택적으로 수행되어 유전체 (1022)가 게이트 (1015)를 위한 재료, 유전체 배리어(1010)를 위한 재료 및 유전체 차단 영역 (1009)을 위한 재료를 변화시키기 위해 상호 작용하지 않도록 할 수 있다. 유전체 (1022)는 보이드 (1020)를 밀봉하기 위해 "핀치 오프" 밀봉 프로세스로 형성될 수 있다. 밀봉 프로세스는 플라즈마 증강 화학 기상 증착 (PECVD) 또는 다른 공핍 프로세스를 사용하여 구현될 수 있다. 핀치 오프 밀봉은 또한 유전체 배리어 (1010)를 위한 재료의 개구인 핀치 오프할 수 있으며, 이는 유전체 배리어 (1010)를 위한 재료의 부분들 사이의 공간이다. 메모리 디바이스의 메모리 어레이를 위한 CT 메모리 셀을 형성하는 이러한 밀봉 프로세스는 보이드 (1020)의 경계의 일부를 형성하고 정의한다. 도 10c에 도시된 바와 같이, 보이드(1020)는 밀봉 유전체 (1022)에 추가하여, 형성되는 인접한 CT 구조의 터널 영역 (1007)을 위한 재료 사이에서 반도체 필라(1003)를 위한 재료에 의해 정의되는 수직 경계를 갖는다. 밀봉 프로세스는 유전체 배리어(1010)를 위한 재료에 도달하기 전에 게이트(1015)를 위한 인접한 재료 사이의 영역에서 밀봉 유전체가 끝나도록 도 2b와 관련된 프로세스와 유사하게 구현될 수 있다.
도 10d에 도시된 구조는 전기적 연결을 형성하고 구조가 형성된 전자 디바이스에 통합되도록 처리될 수 있다. 이 추가 처리된 상태에서, 반도체 필라(1003), 터널 영역(1007), 전하 트랩 영역(1005), 유전체 배리어(1010) 및 게이트(1015)를 위한 재료는 유전체(504)로 충전된 필라(1014)의 중심을 갖는 도 5에 도시된 개별 CT 구조로서 효과적으로 세그먼트화될 수 있다. 도 10a 내지 도 10d에 도시된 프로세싱 단계에 대한 변형은 스택 내의 인접한 CT 구조 사이의 보이드에 대한 대안적인 구조를 생성하도록 이루어질 수 있다. 예를 들어, 밀봉 유전체를 형성하기 전에, 도 10c에 도시된 보이드 영역을 위한 영역에서 유전체 배리어(1010)을 위한 재료의 핀 구조가 ALE를 사용하여 제거되거나 상당히 감소될 수 있다. 도 10a 내지 도 10d에 도시된 프로세싱 단계에 대한 다른 변형은 수직 스택 내의 다수의 CT 구조를 위한 보이들에 대한 경계를 정의하고 생성하기 위해 이루어질 수 있다.
도 11은 다수의 전자 컴포넌트를 제공하도록 배열된 웨이퍼 (1100)의 예의 실시예를 도시한다. 웨이퍼 (1100)는 다수의 다이스(dice) (1105)가 제조될 수 있는 웨이퍼로서 제공될 수 있다. 대안적으로, 웨이퍼 (1100)는 다수의 다이스 (1105)가 전자 기능을 제공하기 위해 처리되고 패키징을 위해 웨이퍼 (1100)로부터 싱귤레이션(singulation)을 기다리고 있는 웨이퍼로서 제공될 수 있다. 웨이퍼(1110)는 집적 회로 칩과 같은 전자 디바이스를 처리하기 위한 반도체 웨이퍼, 반도체 온 절연체 웨이퍼(semiconductor on insulator wafer), 또는 다른 적절한 웨이퍼로서 제공될 수 있다. 웨이퍼(1110)는 도 1 내지 도 10과 관련된 임의의 실시예 또는 실시예의 조합과 관련된 방법에 따라 제조될 수 있다.
다양한 마스킹 및 프로세싱 기술을 사용하여, 각각의 다이 (1105)가 웨이퍼 (1100)상의 다른 다이스와 동일한 기능 및 패키지 구조를 갖는 집적 회로로서 제조되도록 기능 회로부를 포함하도록 각각의 다이(1105)는 처리될 수 있다. 대안적으로, 다양한 마스킹 및 프로세싱 기술을 사용하여, 모든 다이스 (1105)가 웨이퍼 (1100)상의 다른 다이스와 동일한 기능 및 패키지 구조를 갖는 집적 회로로서 제조되지 않도록 다양한 다이스 (1105) 세트가 기능 회로부를 포함하도록 처리될 수 있다. 본 출원에서 전자 성능을 제공하는 집적된 회로르 갖는 패키지형 다이는 집적 회로 (IC) 로 지칭된다.
웨이퍼(1100)는 다수의 다이스(1105)를 포함할 수 있다. 다수의 다이스의 각각의 다이(1105)는 CT 구조를 포함할 수 있다. CT는 보이드와 관련하여 구조화되거나 구조화될 수 있다. CT 및/또는 다수의 CT는 도 1-10과 관련하여 본 출원에 교시된 CT와 유사하거나 동일하게 구조화될 수 있다.
다양한 실시예들에서, 각각의 다이(1105)의 CT구조는 전류를 전도하도록 동작 가능한 반도체 필라; 터널 영역에 의해 반도체 필라로부터 분리된 전하 트랩 영역; 전하 트랩 영역 상의 유전체 차단 영역; 유전체 차단 영역상에서 전하 트랩 영역에서의 전하 저장을 제어하는 게이트; 및 유전체 차단 영역과 게이트 사이에서 그리고 그 사이를 분리하는 유전체 배리어를 포함할 수 있고, 유전체 배리어는 유전체 차단 영역 및 전하 트랩 영역과 수직 배열로 배치되어, 전하 트랩 영역과 CT 구조가 배치되는 영역 사이에 보이드가 위치되도록 한다. 유전체 배리어는 유전체 차단 영역, 전하 트랩 영역, 또는 터널 영역 및 CT 구조가 배치된 영역 중 하나 이상의 사이에 보이드가 위치하도록 유전체 차단 영역 및 전하 트랩 영역과 수직 배열로 배치될 수 있다. 전하 트랩 영역은 보이드 내의 유전체 차단 영역에 대하여 수직으로 리세스될 수 있다. 전하 트랩 영역은 유전체 질화물 영역일 수 있고, 유전체 차단 영역은 산화물 영역일 수 있으며, 터널 영역은 유전체 영역의 세트를 포함할 수 있다.
각각의 다이(1105)의 CT 구조는 다수의 수직 스트링의 수직 스트링을 따라 배열된 제 1 CT 구조를 포함하는 다수의 CT 구조 중 하나일 수 있으며, 여기서 제 1 CT 구조 이후에 각각의 전하 트랩 구조는 다수의 CT 구조 중 다른 하나의 CT 구조 위에 배치될 수 있다. 개별 수직 스트링을 따라 각각의 CT 구조는 수직 스트링을 따라 모든 CT 구조에 대해 수직 스트링을 따라 수직으로 배열된 반도체 재료의 일부인 CT 구조를 위한 반도체 필라; 반도체 필라에 인접하여 컨택하는 터널 영역; 터널 영역에 인접하여 컨택하는 전하 트랩 영역으로서, 전하 트랩 영역은 보이드에 의해 수직 스택에서 인접한 CT 구조의 전하 트랩 영역으로부터 분리되는, 상기 전하 트랩 영역; 전하 트랩 영역에 인접하여 컨택하는 유전체 차단 영역; 및 유전체 차단 영역과 CT 구조의 게이트 사이에 유전체 배리어를 포함할 수 있다. 각각의 CT 구조의 전하 트랩 영역은 보이드 내의 각각의 CT 구조의 유전체 차단 영역에 대하여 수직으로 리세스될 수 있다. 제 1 CT 구조의 터널 영역은 반도체 재료의 필라를 따라 연장될 수 있고, 각각의 CT 구조의 터널 영역으로서 다른 CT 구조를 통해 연장될 수 있다. 유전체는 인접한 CT 구조의 게이트들 사이에 배치될 수 있으며, 보이드는 유전체와 대향하는 터널 영역에 의해 경계가 정해진 인접한 CT 구조들 사이에 있다. 다수의 CT 구조(들)의 각각의 CT 구조의 전하 트랩 영역은 유전체 질화물 영역일 수 있고, 유전체 차단 영역은 산화물 영역일 수 있고, 터널 영역은 유전체 영역의 세트를 포함할 수 있다.
다양한 실시예들에서, 각각의 다이(1105)의 CT구조는 전류를 전도하도록 동작 가능한 반도체 필라; 터널 영역에 의해 반도체 필라로부터 분리된 전하 트랩 영역; 전하 트랩 영역 상의 유전체 차단 영역; 유전체 차단 영역상에서 전하 트랩 영역에서의 전하 저장을 제어하는 게이트; 및 유전체 차단 영역과 게이트 사이의 유전체 배리어를 포함하고, 터널 영역과 반도체 필라는 보이드의 경계로서 배열된다. 유전체 배리어, 유전체 차단 영역 및 전하 트랩 영역은 보이드의 경계로서 배열될 수 있다. 반도체 필라는 터널 영역에 의해 경계가 정해진 반도체 필라의 영역에서 보다 보이드에 의해 경계가 정해진 반도체 필라의 영역에서 더 높은 캐리어 도핑 레벨을 포함할 수 있다. 더 높은 캐리어 도핑 레벨은 n 형 도핑이다. 유전체 배리어는 유전체 차단 영역의 재료와 상이한 유전체 재료를 포함할 수 있어서, 유전체 배리어의 유전체 재료는 보이드를 형성하기 위해 전하 트랩 영역 및 유전체 차단 영역의 일부 제거 및 게이트의 형성을 위한 재료 프로세싱을 견딜 수 있다.
각각의 다이(1105)의 CT 구조는 다수의 CT 구조 중 하나일 수 있으며, 실질적으로 동일하게 구조화되고, 수직 스택으로 배열되어 CT 구조의 터널 영역이 보이드에 의해 수직 스택에서 인접한 CT 구조의 터널 영역으로부터 분리된다. CT 구조는 공통 반도체 필라와 수직 스택 내에 배열될 수 있어서, 인접한 CT 구조 사이의 공통 반도체 필라의 영역은 CT 구조의 터널 영역에 인접하여 컨택하는 공통 반도체 필라의 영역보다 더 높은 캐리어 도핑 레벨을 갖는다.
다양한 실시예들에서, 각각의 다이(1105)는 메모리 디바이스를 포함할 수 있다. 메모리 디바이스는 다수의 수직 스트링을 포함할 수 있고, 여기서 각각의 수직 스트링은 각각의 수직 스트링을 따라 배열된 제 1 CT 구조를 포함하는 다수의 CT 구조 및 반도체 재료의 필라를 포함한다. 다수의 CT 구조는 수직 스택으로 배열될 수 있고, 제 1 CT 구조를 제외한 각각의 CT 구조는 다수의 CT 구조 중 다른 하나의 CT 구조 위에 배치된다. 각각의 CT 구조는 CT구조를 위한 채널로서 배열된 반도체 재료; 터널 영역에 인접하여 컨택하는 전하 트랩 영역; 전하 트랩 영역에 인접하여 컨택하는 유전체 차단 영역; 유전체 차단 영역과 CT 구조의 게이트 사이에 이를 분리하는 유전체 배리어를 포함할 수 있고, 터널 영역은 보이드에 의해 수직 스택에서 인접한 CT 구조의 터널 영역으로부터 분리된다. 필라는 각각의 CT 구조의 터널 영역에 의해 경계가 정해진 필라의 영역에서 보다 보이드에 의해 경계가 정해진 인접한 CT 구조 사이의 채널의 영역에서 더 높은 캐리어 도핑 레벨을 포함할 수 있다. 각각의 CT 구조의 유전체 배리어는 산화 알루미늄 또는 산화 하프늄, 산화 지르코늄, 또는 산화 알루미늄, 산화 규소, 산화 티탄, 산화 가돌리늄, 산화 니오븀 또는 산화 탄탈륨 중 하나 이상과 산화 하프늄 및/또는 산화 지르코늄의 혼합물 중 하나 이상을 포함할 수 있다. 인접한 CT 구조 사이의 보이드에 밀봉을 제공하는 인접한 CT 구조의 게이트 사이에 밀봉 유전체가 배치될 수 있다.
도 12는 메모리 셀로서 CT 구조의 어레이로 구성된 메모리 (1263)를 포함하는 예시적인 시스템 (1200)의 실시예의 블록도를 도시한다. 본 출원에서 논의된 다양한 실시예에 따른 구조와 유사하거나 동일한 방식으로 보이드를 갖는 CT 구조 및 메모리의 아키텍처가 실현될 수 있다. 시스템 (1200)은 메모리 (1263)에 동작 가능하게 결합된 제어기 (1262)를 포함할 수 있다. 시스템 (1200)은 또한 전자 장치 (1267) 및 주변 디바이스 (1269)를 포함할 수 있다. 제어기 (1262), 메모리 (1263), 전자 장치 (1267), 또는 주변 디바이스 (1269) 중 하나 이상은 하나 이상의 IC 형태일 수 있다.
버스 (1266)는 시스템 (1200)의 다양한 컴포넌트들 사이 및/또는 그 사이에 전기 전도성을 제공한다. 일 실시예에서, 버스 (1266)는 각각 독립적으로 구성된 어드레스 버스, 데이터 버스 및 제어 버스를 포함할 수 있다. 대안적인 실시예에서, 버스 (1266)는 어드레스, 데이터 또는 제어 중 하나 이상을 제공하기 위해 공통 전도성 라인을 사용할 수 있으며, 이의 사용은 제어기 (1262)에 의해 조절된다. 제어기 (1262)는 하나 이상의 프로세서 형태일 수 있다.
전자 장치(1267)는 추가 메모리를 포함할 수 있다. 시스템 (1200)의 메모리는 동적 랜덤 액세스 메모리 (DRAM), 정적 랜덤 액세스 메모리 (SRAM), 동기식 동적 랜덤 액세스 메모리 (SDRAM), 동기식 그래픽 랜덤 액세스 메모리(SGRAM), DDR (double data rate dynamic ram), 더블 데이터 레이트 SDRAM 및 자기 기반 메모리와 같은 하나 이상의 유형의 메모리로서 구성될 수 있지만, 이에 한정되지는 않는다.
주변 디바이스(1269)은 디스플레이들, 이미징 디바이스들, 인쇄 디바이스들, 무선 디바이스들, 추가 저장 메모리, 및 제어기 (1262)와 함께 동작할 수 있는 제어 디바이스들을 포함할 수 있다. 다양한 실시예에서, 시스템 (1200)은 광섬유 시스템 또는 디바이스, 전기 광학 시스템 또는 디바이스, 광학 시스템 또는 디바이스, 이미징 시스템 또는 디바이스, 및 무선 시스템 또는 디바이스, 텔레통신 시스템 또는 디바이스 및 컴퓨터와 같은 정보 처리 시스템 또는 디바이스를 포함하지만, 이에 한정되지는 않는다.
본 출원에서 특정 실시예들이 도시되고 설명되었지만, 동일한 목적을 달성하도록 계산된 임의의 구성이 도시된 특정 실시예들로 대체될 수 있다는 것이 당업자에게 이해될 것이다. 다양한 실시예는 본 출원에서 설명된 치환 및/또는 실시예의 조합을 사용한다. 상기 설명은 예시를 위한 것이며 한정적이지 않으며, 본 출원에 사용된 어구 또는 용어는 설명의 목적을 위한 것임을 이해해야 한다. 또한, 전술한 상세한 설명에서, 본 개시를 간소화하기 위해 다양한 특징들이 단일 실시예에서 함께 그룹화됨을 알 수 있다. 이 개시 방법은 청구된 실시예가 각 청구 범위에 명시적으로 나열된 것보다 더 많은 특징을 요구한다는 의도를 반영하는 것으로 해석되어서는 안 된다. 따라서, 다음의 청구 범위는 상세한 설명에 포함되며, 각각의 청구 범위는 그 자체가 별도의 실시예로서 있다.
Claims (55)
- 장치에 있어서,
전류를 전도하도록 동작 가능한 반도체 필라(semiconductor pillar);
터널 영역에 의해 상기 반도체 필라로부터 분리된 전하 트랩 영역(charge trap region);
상기 전하 트랩 영역에 인접한 유전체 차단 영역;
상기 유전체 차단 영역에 인접하고 상기 전하 트랩 영역에서의 전하 저장을 제어하도록 동작 가능한 게이트(gate); 및
상기 유전체 차단 영역과 상기 게이트 사이에서 이들 사이를 분리하는 유전체 배리어(dielectric barrier)를 포함하되, 상기 반도체 필라, 상기 터널 영역, 상기 전하 트랩 영역, 상기 유전체 차단 영역, 상기 유전체 배리어 및 상기 게이트는 전하 트랩 구조의 일부이고, 상기 전하 트랩 영역은 상기 전하 트랩 구조가 배치된 영역으로부터 보이드(void)에 의해 분리되는, 장치. - 제 1 항에 있어서, 상기 전하 트랩 영역과 상기 전하 트랩 구조가 배치된 영역 사이의 거리는 상기 유전체 차단 영역과 상기 전하 트랩 구조가 배치된 영역 사이의 거리보다 더 큰, 장치.
- 제 2 항에 있어서, 상기 유전체 차단 영역과 상기 전하 트랩 구조가 배치된 영역 사이의 거리는 상기 유전체 배리어와 상기 전하 트랩 구조가 배치된 영역 사이의 거리보다 더 큰, 장치.
- 제 1 항에 있어서, 상기 유전체 배리어는 산화 알루미늄을 포함하는, 장치.
- 제 1 항에 있어서, 상기 유전체 배리어는 산화 알루미늄보다 더 큰 유전 상수를 갖는 유전체 재료를 포함하는, 장치.
- 제 1 항에 있어서, 상기 유전체 배리어는 상기 유전체 차단 영역과 상기 게이트 사이에서 약 15 옹스트롱(angstroms) 내지 약 50 옹스트롱 범위의 두께를 갖는, 장치.
- 메모리 디바이스에 있어서,
반도체 재료의 수직 필라를 포함하는 메모리 셀의 수직 스트링; 및
상기 수직 스트링을 따라 배열된 제 1 전하 트랩 구조를 포함하는 다수의 전하 트랩 구조를 포함하되, 상기 다수의 전하 트랩 구조는 수직 스택(vertical stack)으로 배열되고, 상기 제 1 전하 트랩 구조를 제외한 각각의 전하 트랩 구조는 상기 다수의 전하 트랩 구조 중 다른 하나 트랩 구조 위에 배치되고, 각각의 전하 트랩 구조는,
상기 전하 트랩 구조를 위한 채널로서 동작 가능한 상기 반도체 재료;
상기 반도체 재료에 인접하여 컨택하는 터널 영역;
상기 터널 영역에 인접하여 컨택하는 전하 트랩 영역;
상기 전하 트랩 영역에 인접하여 컨택하는 유전체 차단 영역으로서, 상기 전하 트랩 영역은 보이드에 의해 상기 수직 스택에서 인접한 전하 트랩 구조의 상기 전하 트랩 영역으로부터 분리되는, 상기 유전체 차단 영역; 및
상기 유전체 차단 영역과 상기 전하 트랩 구조의 게이트 사이에서 이들 사이를 분리하는 유전체 배리어를 포함하는, 메모리 디바이스. - 제 7 항에 있어서, 각각의 전하 트랩 구조의 상기 유전체 배리어는 각각의 전하 트랩 구조의 상기 전하 트랩 영역과 상기 유전체 차단 영역과 배열되어 상기 전하 트랩 영역과 상기 전하 트랩 구조가 배치된 영역 사이의 거리가 상기 유전체 차단 영역과 상기 전하 트랩 구조가 배치된 영역 사이의 거리보다 더 큰, 메모리 디바이스.
- 제 8 항에 있어서, 상기 유전체 차단 영역과 상기 전하 트랩 구조가 배치된 영역 사이의 거리는 상기 유전체 배리어 및/또는 상기 게이트와 상기 전하 트랩 구조가 배치된 영역 사이의 거리보다 더 큰, 메모리 디바이스.
- 제 7 항에 있어서, 상기 제 1 전하 트랩 구조의 터널 영역은 상기 반도체 재료의 수직 필라를 따라 연장되고, 상기 스트링의 각각의 전하 트랩 구조의 터널 영역으로서 다른 전하 트랩 구조를 통해 연장되는, 메모리 디바이스.
- 제 7 항에 있어서, 상기 스트링의 인접한 전하 트랩 영역들 사이에 상기 보이드를 밀봉하기 위해, 인접한 전하 트랩 구조의 게이트들 사이에 밀봉 유전체(sealing dielectric)가 배치되는, 메모리 디바이스.
- 제 7 항에 있어서, 상기 유전체 배리어는 산화 알루미늄을 포함하는, 메모리 디바이스.
- 제 7 항에 있어서, 상기 유전체 배리어는 산화 알루미늄보다 더 큰 유전 상수를 갖는 유전체 재료를 포함하는, 메모리 디바이스.
- 제 7 항에 있어서, 상기 전하 트랩 영역 및 상기 유전체 차단 영역은 제조시에 상기 전하 트랩 영역이 에천트 재료에 의해 부분적으로 제거될 수 있는 반면 상기 유전체 차단 영역은 상기 에천트 재료에 의해 실질적으로 영향을 받지 않도록 하는 재료로 구성되는, 메모리 디바이스.
- 제 7 항에 있어서, 상기 다수의 전하 트랩 구조의 각각의 전하 트랩 구조는 티어 피치(tier pitch)가 약 30 나노 미터가 되도록 상기 메모리 디바이스의 티어 내에 배열되는, 메모리 디바이스.
- 전하 트랩 구조를 형성하는 방법으로서, 상기 방법은,
재료 스택 내의 개구의 벽 상에 유전체 배리어를 형성하는 단계;
상기 유전체 배리어에 인접하여 컨택하는 유전체 차단 영역을 형성하는 단계;
상기 유전체 차단 영역에 인접하여 컨택하는 전하 트랩 영역을 형성하는 단계;
상기 전하 트랩 영역에 인접하여 컨택하는 터널 영역을 형성하는 단계;
상기 터널 영역에 인접하여 컨택하는 반도체 필라를 형성하는 단계로서, 상기 반도체 필라는 상기 터널 영역에 의해 상기 전하 트랩 영역으로부터 분리되고, 상기 반도체 필라는 전류를 전도하도록 동작 가능한, 상기 반도체를 필라를 형성하는 단계;
상기 유전체 배리어에 인접하여 컨택하는 게이트를 형성하는 단계로서, 상기 게이트는 상기 유전체 배리어에 의해 상기 유전체 차단 영역으로부터 분리되고, 상기 게이트는 상기 전하 트랩 영역의 전하 저장을 제어하도록 동작 가능한, 상기 게이트를 형성하는 단계;
상기 유전체 차단 영역의 일부 및 상기 전하 트랩 영역의 일부를 선택적으로 제거할 수 있도록 상기 유전체 배리어를 변형하는 단계; 및
상기 전하 트랩 영역의 나머지 부분과 상기 전하 트랩 구조가 배치된 영역 사이에 보이드가 형성되도록 상기 유전체 차단 영역의 일부 및 상기 전하 트랩 영역의 일부를 제거하는 단계를 포함하는, 방법. - 제 16 항에 있어서, 상기 방법은 상기 전하 트랩 영역과 상기 전하 트랩 구조가 배치되는 영역 사이의 거리가 상기 유전체 차단 영역과 상기 전하 트랩 구조가 배치된 영역 사이의 거리보다 더 크도록 상기 전하 트랩 영역 및 상기 유전체 차단 영역을 형성하는 단계를 포함하는, 방법.
- 제 16 항에 있어서, 상기 반도체 필라를 형성하는 단계는 폴리 실리콘을 형성하는 단계를 포함하는, 방법.
- 제 16 항에 있어서, 상기 유전체 배리어를 형성하는 단계는 산화 알루미늄을 형성하는 단계를 포함하는, 방법.
- 제 16 항에 있어서, 상기 유전체 배리어를 형성하는 단계는 산화 알루미늄보다 더 큰 유전 상수를 갖는 유전체 재료를 형성하는 단계를 포함하는, 방법.
- 제 16 항에 있어서, 상기 유전체 배리어를 변형하는 단계는,
상기 게이트 및 상기 유전체 차단 영역에 선택적으로 상기 유전체 배리어를 원자 층 에칭하는 단계(atomic layer etching);
변형된 유전체 배리어를 형성하기 위해 추가적인 유전체 배리어 재료를 증착하는 단계; 및
상기 유전체 차단 영역 상에 마스크를 형성하기 위해 상기 변형된 유전체 배리어를 원자 층 에칭하는 단계를 포함하는, 방법. - 방법에 있어서,
제 1 전하 트랩 구조를 포함하는 메모리 셀의 스트링의 다수의 전하 트랩 구조를 형성하기 위해 재료에 의해 둘러싸인 개구를 갖는 재료 스택을 형성하는 단계로서, 상기 제 1 전하 트랩 구조를 제외한 상기 스트링의 각각의 트랩 구조는 상기 스트링의 다수의 전하 트랩 구조 중 다른 하나의 전하 트랩 구조 위에 배치되는, 상기 재료 스택을 형성하는 단계;
상기 재료 스택 내의 일부를 제거한 후 상기 재료 스택의 후면(backside)으로부터 원자 층 에칭을 사용하여 유전체 배리어 재료의 일부를 제거함으로써, 상기 재료 스택 내의 상기 유전체 배리어 재료를 패터닝하는 단계(patterning);
상기 전하 트랩 구조의 전하 트랩 영역과 상기 유전체 차단 영역에 대응하는 상기 스택의 재료의 일부를 제거하기 위해 상기 패터닝된 유전체 배리어 재료의 부분들은 마스크로서 사용하는 단계로서, 보이드가 인접한 전하 트랩 구조의 전하 트랩 영역 사이에 형성되고, 상기 유전체 배리어 재료는 각각의 완성된 전하 트랩 구조에 게이트로부터 상기 유전체 차단 영역을 분리하는, 상기 마스크로서 사용하는 단계를 포함하는, 방법. - 제 22 항에 있어서, 상기 유전체 배리어 재료를 패터닝하는 단계는 상기 유전체 배리어 재료의 개구가 상기 유전체 차단 영역에 대응하는 재료를 처리하기 위한 크기가 될 때까지 추가적인 유전체 배리어 재료의 증착 및 에칭을 반복하는 단계를 포함하는, 방법.
- 제 23 항에 있어서, 상기 방법은 상기 개구를 사용하여 산화물 에칭을 수행한 다음, 질화물 에칭을 수행하여 상기 보이드를 형성하는 단계를 포함하는, 방법.
- 제 22 항에 있어서, 상기 방법은 상기 보이드를 형성한 후, 개방 영역을 밀봉하기 위해 상기 개방 영역에 유전체를 형성하는 단계를 포함하고, 상기 개방 영역은 상기 유전체 스택 재료를 패터닝하기 위해 재료 스택의 일부를 제거함으로써 형성되는, 방법.
- 제 22 항에 있어서, 상기 개방 영역에서 유전체를 형성하는 단계는 플라즈마 증강 화학 기상 증착을 사용하여 유전체를 형성하는 단계를 포함하는, 방법.
- 방법에 있어서,
제 1 전하 트랩 구조를 포함하는 메모리 셀의 스트링의 다수의 전하 트랩 구조의 터널 영역, 전하 트랩 영역, 유전체 차단 영역 및 유전체 배리어를 형성하기 위해 재료에 의해 둘러싸인 개구를 갖는 재료 스택을 형성하는 단계로서, 상기 제 1 전하 트랩 구조 이후에 메모리 셀의 스트링의 각각의 트랩 구조는 상기 스트링의 다수의 전하 트랩 구조 중 다른 하나의 전하 트랩 구조 위에 배치되는, 상기 재료 스택을 형성하는 단계;
각각의 게이트가 개방 영역에 의해 다수의 게이트 중 수직으로 인접한 게이트로부터 분리되어 상기 유전체 배리어를 위한 재료의 일부를 노출 시키도록 상기 재료 스택으로부터 재료의 제거하고 상기 유전체 배리어를 위한 재료와 컨택하여 다수의 게이트를 형성하는 단계;
상기 게이트 사이의 이전에 개방된 영역에 상기 유전체 차단 영역을 위한 재료를 노출시키는 상기 유전체 배리어에 개구를 형성하기 위해 상기 유전체 배리어를 위한 재료에 원자 층 에칭을 적용하는 단계를 포함하여 각각의 상기 개방 영역에서 상기 유전체 배리어를 위한 재료를 처리하는 단계;
상기 유전체 배리어의 개구를 사용하여 수직으로 상기 유전체 차단 영역을 위한 재료의 일부는 제거하여 상기 전하 트랩 영역을 위한 재료를 노출시키는 단계; 및
상기 유전체 배리어의 개구를 이용하여 상기 전하 트랩 영역을 위한 재료의 일부를 수직으로 제거하는 단계; 및
상기 유전체 차단 영역 및 상기 전하 트랩 영역의 일부를 제거한 후에, 상기 게이트 사이의 개방 영역을 밀봉하여 인접한 전하 트랩 구조의 전하 트랩 영역의 나머지 부분 사이에 보이드를 형성하는 단계를 포함하는, 방법. - 제 27 항에 있어서, 각각의 게이트가 상기 다수의 게이트의 수직으로 인접한 게이트로부터 분리되도록 상기 유전체 배리어를 위한 재료와 컨택하는 다수의 게이트를 형성하고 재료를 제거하는 단계는,
상기 유전체 배리어를 위한 재료를 제거하지 않고 실질적으로 희생 영역(sacrificial region)을 제거하기 위한 화학물질 및 프로세스를 사용하여 상기 유전체 배리어를 위한 재료에 인접한 상기 희생 영역을 제거하는 단계;
희생 영역이 제거된 각각의 영역에 게이트 재료를 형성하는 단계; 및
화학 물질 및 프로세스에 의해 각각의 게이트 사이에서 절연 유전체의 재료를 제거하여 인접한 희생 영역 사이에 미리 형성된 상기 절연 유전체를 제거하는 단계를 포함하는, 방법. - 제 27 항에 있어서, 상기 유전체 배리어를 위한 재료에 원자 층 에칭을 적용하는 단계를 포함하는 각각의 개방 영역에서 상기 유전체 배리어를 위한 재료를 처리하는 단계는
실질적으로 상기 게이트의 재료 또는 상기 유전체 차단 영역을 위한 재료를 제거하지 않고 상기 유전체 배리어를 위한 재료 제거에 선택적인 화학 물질을 사용하여 상기 유전체 배리어를 위한 재료의 일부를 제거하기 위해 제 1 원자 층 에칭을 적용하는 단계;
상기 유전체 배리어에 대한 재료의 일부를 제거한 후, 각각의 개방 영역의 인접한 게이트 상에 그리고 상기 제 1 원자 층 에칭에 의해 노출된 상기 유전체 차단 영역에 대한 재료의 표면 상에 상기 유전체 배리어의 추가 재료를 증착하는 단계; 및
상기 유전체 차단 영역의 일부를 제거하기 위한 상기 개구를 제공하는 원자 층 에칭을 상기 유전체 배리어를 위한 추가 재료에 적용하는 단계를 포함하는, 방법. - 제 27 항에 있어서, 상기 방법은 상기 유전체 차단 영역을 위한 재료 부분을 제거하는 단계 및 상기 전하 트랩 영역을 위한 재료 부분을 제거하는 단계를 포함하여 각각의 완성된 전하 트랩 구조의 전하 트랩 영역과 상기 전하 트랩 구조가 배치되는 영역 사이의 거리가 각각의 개별 완성된 전하 트랩 구조의 유전체 차단 영역과 상기 전하 트랩 구조가 배치되는 영역 사이의 거리보다 크고, 상기 유전체 배리어 재료는 상기 유전체 차단 영역을 각각의 완성된 전하 트랩 구조에 게이트로부터 분리하는, 방법.
- 제 30 항에 있어서, 상기 유전체 배리어 내의 개구를 사용하여 상기 유전체 차단 영역을 위한 재료의 일부를 수직으로 제거하는 단계는, 상기 유전체 차단 영역을 위한 재료의 일부를 제거하기 위해 에칭을 수행하는 단계를 포함하고, 상기 유전체 배리어 내의 개구를 사용하여 수직으로 상기 전하 트랩 영역을 위한 재료의 일부를 제거하는 단계는 상기 전하 트랩 영역을 위한 재료의 일부를 제거하기 위해 다른 에칭을 수행하는 단계를 포함하는, 방법.
- 제 30 항에 있어서, 상기 방법은 상기 스택을 어닐링하는 단계를 포함하는, 방법.
- 제 30 항에 있어서, 상기 개방 영역을 밀봉하는 단계는 인접한 전하 트랩 구조의 게이트 사이에 유전체를 형성하는 단계를 포함하는, 방법.
- 제 33 항에 있어서, 상기 인접한 전하 트랩 구조의 게이트들 사이에 유전체를 형성하는 단계는 상기 개방 영역으로의 입구로부터 유전체를 형성하는 단계 및 상기 유전체 배리어를 위한 재료에 도달하기 전에 유전체의 형성을 종료하는 단계, 및 인접한 게이트 사이에 보이드를 남기는 단계를 포함하는, 방법.
- 제 27 항에 있어서, 상기 방법은 상기 유전체 차단 영역을 위한 재료의 일부 및 상기 전하 트랩 영역을 위한 재료의 일부를 제거하는 것에 추가하여 상기 유전체 배리어 개구를 이용하여 상기 터널 영역의 일부를 제거하는 단계, 반도체 필라를 노출시키는 단계를 포함하는, 방법.
- 제 35 항에 있어서, 상기 노출된 반도체 필라에 도핑을 생성하여 바로 인접한 전하 트랩 구조들 사이의 상기 노출된 반도체 필라의 영역에서 캐리어 도핑 레벨을 증가시키기 위해 상기 노출된 반도체 필라에 증기를 인가하는 단계를 포함하고, 상기 증가된 캐리어 도핑 레벨은 상기 전하 트랩 구조의 터널 영역에 의해 경계가 정해진 상기 반도체 필라의 영역에서 도핑 레벨에 비교되는, 방법.
- 제 36 항에 있어서, 상기 증기를 인가하는 단계는 상기 캐리어 도핑 레벨을 증가시키기 위해 포스핀(phosphine) 또는 아르신(arsine)을 인가하는 단계를 포함하는, 방법.
- 제 36 항에 있어서, 상기 증기를 인가하는 단계는 캐리어 도핑 레벨을 증가시키기 위해 디보란 가스(diborane gas)를 인가하는 단계를 포함하는, 방법.
- 제 36 항에 있어서, 도핑되지 않은 반도체 필라에 대하여, 상기 증기를 인가하는 단계는 p 형 도핑 또는 n 형 도핑을 제공하는 증기를 인가하는 단계를 포함하는, 방법.
- 제 36 항에 있어서, 상기 방법은 각각의 전하 트랩 구조의 터널 영역에 의해 경계가 정해진 반도체 필라로 도펀트를 확산시키지 않고 인접한 전하 트랩 구조들 사이의 반도체 필라 영역에서 도펀트를 활성화시키는 단계를 포함하는, 방법.
- 제 27 항에 있어서, 상기 전하 트랩 영역은 질화물 영역이고, 상기 유전체 차단 영역은 산화물 영역이고, 상기 유전체 배리어를 위한 재료는 산화 알루미늄 또는 산화 알루미늄보다 큰 유전 상수를 갖는 유전체를 포함하는, 방법.
- 장치에 있어서,
전류를 전도하도록 동작 가능한 반도체 필라(semiconductor pillar);
터널 영역에 의해 상기 반도체 필라로부터 분리된 전하 트랩 영역(charge trap region);
상기 전하 트랩 영역에 인접한 유전체 차단 영역;
상기 유전체 차단 영역에 인접하고 상기 전하 트랩 영역에서의 전하 저장을 제어하도록 동작 가능한 게이트(gate); 및
상기 유전체 차단 영역과 상기 게이트 사이의 유전체 배리어를 포함하고, 상기 터널 영역과 상기 반도체 필라는 보이드의 경계로서 배열되는, 장치. - 제 42 항에 있어서, 상기 유전체 배리어, 상기 유전체 차단 영역 및 상기 전하 트랩 영역은 상기 보이드의 경계로서 배열되는, 장치.
- 제 42 항에 있어서, 상기 반도체 필라는 상기 터널 영역에 의해 경계가 정해진 상기 반도체 필라의 영역에서 보다 상기 보이드에 의해 경계가 정해진 상기 반도체 필라의 영역에서 더 높은 캐리어 도핑 레벨을 포함하는, 장치.
- 제 44 항에 있어서, 상기 더 높은 캐리어 도핑 레벨은 n 형 도핑인, 장치.
- 제 44 항에 있어서, 상기 장치는 전하 트랩 구조를 갖는 다이이고, 상기 반도체 필라, 터널 영역, 상기 전하 트랩 영역, 상기 유전체 차단 영역, 상기 유전체 배리어 및 상기 게이트는 상기 전하 트랩의 일부로서 배치된, 장치.
- 제 46 항에 있어서, 상기 전하 트랩 구조는 수직 스택으로 배열된 다수의 실질적으로 동일하게 구조화된 전하 트랩 구조 중 하나이며, 상기 전하 트랩 구조의 터널 영역은 상기 보이드에 의해 상기 수직 스택에서 인접한 전하 트랩 구조의 터널 영역으로부터 분리되는, 장치.
- 제 47 항에 있어서, 상기 전하 트랩 구조는 상기 수직 스택에 배열되고, 인접한 전하 트랩 구조들 사이의 상기 반도체 필라의 영역이 상기 전하 트랩 구조의 터널 영역에 인접하여 컨택하는 상기 반도체 필라의 영역 보다 더 높은 캐리어 도핑 레벨을 갖도록 상기 반도체 필라가 공통(common)되는, 장치.
- 제 42 항에 있어서, 상기 유전체 배리어는 상기 유전체 배리어의 유전체 재료가 상기 보이드를 형성하기 위해 상기 게이트의 형성 및 상기 유전체 차단 영역 및 상기 전하 트랩 영역의 일부의 제거를 위한 재료 처리를 견딜 수 있도록 상기 유전체 차단 영역의 재료와 다른 유전체 재료를 포함하는, 장치.
- 메모리 디바이스에 있어서,
반도체 재료의 수직 필라를 포함하는 메모리 셀의 수직 스트링; 및
상기 수직 스트링을 따라 배열된 제 1 전하 트랩 구조를 포함하는 다수의 전하 트랩 구조로서, 상기 다수의 전하 트랩 구조는 수직 스택(vertical stack)으로 배열되고, 상기 제 1 전하 트랩 구조를 제외한 각각의 전하 트랩 구조는 상기 다수의 전하 트랩 구조 중 다른 하나 트랩 구조 위에 배치되고, 각각의 전하 트랩 구조는,
상기 전하 트랩 구조를 위한 채널로서 동작 가능한 상기 반도체 재료;
상기 반도체 재료에 인접하고 컨택하는 터널 영역;
상기 터널 영역에 인접하여 컨택하는 전하 트랩 영역;
상기 전하 트랩 영역에 인접하여 컨택하는 유전체 차단 영역;
상기 유전체 차단 영역과 상기 전하 트랩 구조의 게이트 사이에서 이들을 분리하는 유전체 배리어를 포함하되, 상기 터널 영역은 보이드에 의해 상기 수직 스택에서 인접한 전하 트랩 구조의 터널 영역으로부터 분리되는, 메모리 디바이스. - 제 50 항에 있어서, 상기 반도체 재료 필라는 각각의 전하 트랩 구조의 터널 영역에 의해 경계가 정해진 영역에서 보다 상기 보이드에 의해 경계가 정해진 인접한 전하 트랩 구조 사이의 영역에서 더 높은 캐리어 도핑 레벨을 포함하는, 메모리 디바이스.
- 제 50 항에 있어서, 상기 유전체 배리어는 산화 알루미늄을 포함하는, 메모리 디바이스.
- 제 50 항에 있어서, 상기 유전체 배리어는 산화 하프늄 및 산화 알루미늄, 산화 지르코늄, 산화 규소, 산화 티타늄, 산화 가돌리늄, 산화 니오븀 또는 산화 탄탈륨 중 하나 이상과 산화 하프늄의 혼합물을 포함하는 그룹 중 하나 이상의 재료를 포함하는, 메모리 디바이스.
- 제 50 항에 있어서, 상기 유전체 배리어는 산화 지르코늄 및 산화 알루미늄, 산화 하프늄, 산화 규소, 산화 티타늄, 산화 가돌리늄, 산화 니오븀 또는 산화 탄탈륨 중 하나 이상과 산화 지르코늄의 혼합물을 포함하는 그룹 중 하나 이상의 재료를 포함하는, 메모리 디바이스.
- 제 50 항에 있어서, 인접한 전하 트랩 구조 사이의 보이드에 밀봉을 제공하는 인접한 전하 트랩 구조의 게이트 사이에 밀봉 유전체가 배치되는, 메모리 디바이스.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020227015230A KR20220066174A (ko) | 2017-08-11 | 2018-07-30 | 전하 트랩 구조내 보이드 형성 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US15/675,265 US10453855B2 (en) | 2017-08-11 | 2017-08-11 | Void formation in charge trap structures |
| US15/675,265 | 2017-08-11 | ||
| PCT/US2018/044353 WO2019032323A1 (en) | 2017-08-11 | 2018-07-30 | EMPTY FORMATION IN LOAD TRAP STRUCTURES |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020227015230A Division KR20220066174A (ko) | 2017-08-11 | 2018-07-30 | 전하 트랩 구조내 보이드 형성 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20200031177A true KR20200031177A (ko) | 2020-03-23 |
| KR102396276B1 KR102396276B1 (ko) | 2022-05-10 |
Family
ID=65271706
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020207007242A KR102396276B1 (ko) | 2017-08-11 | 2018-07-30 | 전하 트랩 구조내 보이드 형성 |
| KR1020227015230A KR20220066174A (ko) | 2017-08-11 | 2018-07-30 | 전하 트랩 구조내 보이드 형성 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020227015230A KR20220066174A (ko) | 2017-08-11 | 2018-07-30 | 전하 트랩 구조내 보이드 형성 |
Country Status (7)
| Country | Link |
|---|---|
| US (3) | US10453855B2 (ko) |
| EP (1) | EP3665723A4 (ko) |
| JP (1) | JP7138698B2 (ko) |
| KR (2) | KR102396276B1 (ko) |
| CN (1) | CN111149203A (ko) |
| TW (1) | TWI691091B (ko) |
| WO (1) | WO2019032323A1 (ko) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US9136128B2 (en) | 2011-08-31 | 2015-09-15 | Micron Technology, Inc. | Methods and apparatuses including memory cells with air gaps and other low dielectric constant materials |
| US10453855B2 (en) | 2017-08-11 | 2019-10-22 | Micron Technology, Inc. | Void formation in charge trap structures |
| US10164009B1 (en) | 2017-08-11 | 2018-12-25 | Micron Technology, Inc. | Memory device including voids between control gates |
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| US10446572B2 (en) | 2017-08-11 | 2019-10-15 | Micron Technology, Inc. | Void formation for charge trap structures |
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2018
- 2018-07-30 KR KR1020207007242A patent/KR102396276B1/ko active IP Right Grant
- 2018-07-30 CN CN201880063596.6A patent/CN111149203A/zh not_active Withdrawn
- 2018-07-30 WO PCT/US2018/044353 patent/WO2019032323A1/en unknown
- 2018-07-30 KR KR1020227015230A patent/KR20220066174A/ko not_active Application Discontinuation
- 2018-07-30 EP EP18843748.7A patent/EP3665723A4/en active Pending
- 2018-07-30 JP JP2020506985A patent/JP7138698B2/ja active Active
- 2018-08-03 TW TW107127000A patent/TWI691091B/zh active
-
2019
- 2019-09-24 US US16/580,751 patent/US11037951B2/en active Active
-
2021
- 2021-05-07 US US17/314,384 patent/US11569255B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130109289A (ko) * | 2012-03-27 | 2013-10-08 | 삼성전자주식회사 | 반도체 소자 및 이의 제조 방법 |
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| US20170229474A1 (en) * | 2016-02-09 | 2017-08-10 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method for manufacturing same |
| US9679907B1 (en) * | 2016-02-29 | 2017-06-13 | Sandisk Technologies Llc | Three-dimensional memory device with charge-trapping-free gate dielectric for top select gate electrode and method of making thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| US10453855B2 (en) | 2019-10-22 |
| CN111149203A (zh) | 2020-05-12 |
| US20190051656A1 (en) | 2019-02-14 |
| TW201911581A (zh) | 2019-03-16 |
| JP2020530657A (ja) | 2020-10-22 |
| EP3665723A4 (en) | 2021-05-05 |
| TWI691091B (zh) | 2020-04-11 |
| EP3665723A1 (en) | 2020-06-17 |
| US11037951B2 (en) | 2021-06-15 |
| JP7138698B2 (ja) | 2022-09-16 |
| WO2019032323A1 (en) | 2019-02-14 |
| US20210265365A1 (en) | 2021-08-26 |
| US11569255B2 (en) | 2023-01-31 |
| KR20220066174A (ko) | 2022-05-23 |
| US20200020703A1 (en) | 2020-01-16 |
| KR102396276B1 (ko) | 2022-05-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
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