JP2020530657A - 電荷トラップ構造における空間の形成 - Google Patents

Abstract

電子装置、及び、この電子装置を形成する方法には、様々な電子システム及びデバイスで使用するための１つまたは複数の電荷トラップ構造が含まれる場合があり、各電荷トラップ構造が、電荷トラップ構造の電荷トラップ領域上で、ゲートとブロック誘電体との間に誘電体バリアを含んでいる。様々な実施形態では、空間が、電荷トラップ領域と、電荷トラップ構造が配置される領域との間に配置されている。様々な実施形態では、電荷トラップ領域を電荷トラップ構造の半導体ピラーから分離するトンネル領域は、トンネル領域と半導体ピラーとが空間の境界であるように、配置することができる。追加の装置、システム、及び方法が開示されている。【選択図】図１Ａ

Description

優先権出願
本出願は、２０１７年８月１１日に出願された、米国特許出願第１５／６７５，２６５号の利益を主張する。この文献は、その全体が、参照することにより、本明細書に組み込まれる。

電子機器産業が、構成要素のサイズの低減と、出力の要請との両方に対し、常に圧力がかけられており、メモリデバイスの動作を向上させるように、市場原理によって求められている。構成要素のサイズを低減するアプローチの１つが、３次元（３Ｄ）構成でデバイスを製造することである。たとえば、メモリデバイスは、基板上に垂直にスタックされたメモリセルとして配置することができる。そのようなメモリセルは、電荷トラップセルとして実施することができる。電荷トラップベースのメモリデバイス、及び、このメモリデバイスの動作の向上が、メモリデバイスの設計及び処理における進歩によって取り組まれ得る。

様々な実施形態に係る、例示的な電荷トラップ構造の断面図である。 様々な実施形態に係る、図１Ａの例示的電荷トラップ構造に関する空間構造の実施例を示す図である。 様々な実施形態に係る、例示的な電荷トラップ構造の断面図である。 様々な実施形態に係る、図２Ａの例示的電荷トラップ構造に関する空間構造の実施例を示す図である。 様々な実施形態に係る、３次元メモリデバイスのメモリアレイの、ブロックアーキテクチャとページアドレスマッピングとの実施例を示す概略図である。 様々な実施形態に係る、メモリデバイスの垂直ストリングにおける複数の電荷トラップ構造の実施例の断面図である。 様々な実施形態に係る、メモリデバイスの垂直ストリングにおける複数の電荷トラップ構造の実施例の断面図である。 様々な実施形態に係る、電荷トラップ構造を形成する例示的方法の特徴のフロー図である。 様々な実施形態に係る、スタックされた複数の電荷トラップ構造を形成する例示的方法の特徴のフロー図である。 様々な実施形態に係る、スタックされた複数の電荷トラップ構造を形成する例示的方法の特徴のフロー図である。 様々な実施形態に係る、電荷トラップ構造を形成する例示的方法の各段階を示す断面図である。 様々な実施形態に係る、電荷トラップ構造を形成する例示的方法の各段階を示す断面図である。 様々な実施形態に係る、電荷トラップ構造を形成する例示的方法の各段階を示す断面図である。 様々な実施形態に係る、電荷トラップ構造を形成する例示的方法の各段階を示す断面図である。 様々な実施形態に係る、電荷トラップ構造を形成する例示的方法の各段階を示す断面図である。 様々な実施形態に係る、電荷トラップ構造を形成する例示的方法の各段階を示す断面図である。 様々な実施形態に係る、電荷トラップ構造を形成する例示的方法の各段階を示す断面図である。 様々な実施形態に係る、電荷トラップ構造を形成する例示的方法の各段階を示す断面図である。 様々な実施形態に係る、電荷トラップ構造を形成する例示的方法の各段階を示す断面図である。 様々な実施形態に係る、電荷トラップ構造を形成する例示的方法の各段階を示す断面図である。 様々な実施形態に係る、電荷トラップ構造を形成する例示的方法の各段階を示す断面図である。 様々な実施形態に係る、電荷トラップ構造を形成する例示的方法の各段階を示す断面図である。 様々な実施形態に係る、電荷トラップ構造を形成する例示的方法の各段階を示す断面図である。 様々な実施形態に係る、電荷トラップ構造を形成する例示的方法の各段階を示す断面図である。 様々な実施形態に係る、電荷トラップ構造を形成する例示的方法の各段階を示す断面図である。 様々な実施形態に係る、電荷トラップ構造を形成する例示的方法の各段階を示す断面図である。 様々な実施形態に係る、電荷トラップ構造を形成する例示的方法の各段階を示す断面図である。 様々な実施形態に係る、電荷トラップ構造を形成する例示的方法の各段階を示す断面図である。 様々な実施形態に係る、電荷トラップ構造を形成する例示的方法の各段階を示す断面図である。 様々な実施形態に係る、電荷トラップ構造を形成する例示的方法の各段階を示す断面図である。 様々な実施形態に係る、電荷トラップ構造を形成する例示的方法の各段階を示す断面図である。 様々な実施形態に係る、電荷トラップ構造を形成する例示的方法の各段階を示す断面図である。 様々な実施形態に係る、複数のダイを有する例示的ウェーハの図である。 様々な実施形態に係る、電荷トラップ構造のアレイで構築されたメモリをメモリセルとして含む、例示的システムのブロック図である。

以下の詳細な説明は、本発明の様々な実施形態を例として示す添付図面を参照する。これら実施形態は、当業者が、これらの実施形態及び他の実施形態を実施することを可能にするために、十分に詳細に記載される。他の実施形態が利用される場合があり、また、構造的、論理的、及び電気的変更が、これら実施形態に対して行われる場合がある。様々な実施形態は、いくつかの実施形態が、新たな実施形態を形成するように、１つまたは複数の他の実施形態と組み合わせられ得ることから、必ずしも相互に排他的ではない。したがって、以下の詳細な説明は、限定する意味では取られない。

本文献で使用される「水平」との用語は、任意の時点における基板の実際の向きに関わらず、ウェーハまたはダイの下にある平面または表面などの、基板の通常の平面または表面に対して平行な平面として規定される。「垂直」との用語は、上で規定された水平に対して垂直な方向に関する。「ウェーハ」及び「基板」との用語は、本明細書では、概して、集積回路が上に形成される任意の構造を参照し、また、集積回路の製造の様々な段階の間のそのような構造にも参照するために使用される。ウェーハは、集積回路が、それぞれのダイの基板に対して配置される、複数のダイを含む場合がある。

図１Ａは、様々な電子装置に含めることができる、例示的な電荷トラップ（ＣＴ）構造１０１の実施形態の断面図である。そのような装置は、メモリアレイ、メモリデバイス、集積回路、または、電荷を貯蔵するための１つまたは複数のセルを含む他の装置を含むことができる。ＣＴ構造１０１は、半導体ピラー１０３、電荷トラップ領域１０５、トンネル領域１０７、誘電体ブロック領域１０９、誘電体バリア１１０、及びゲート１１５を含むことができる。誘電体バリア１１０は、誘電体ブロック領域１０９とゲート１１５との間に配置されるとともに、誘電体ブロック領域１０９とゲート１１５とを分離する。誘電体バリア１１０は、誘電体ブロック領域１０９及び電荷トラップ領域１０５とともに、垂直な構成で配置することができ、それにより、ＣＴ構造１０１が配置される表面と、誘電体バリア１１０、誘電体ブロック領域１０９、または電荷トラップ領域１０５の１つまたは複数との間の領域に、空間が配置されるようになっている。構造内の空間は、固体材料及び液体材料が存在しない構造の領域である。空間は、真空にされた領域、空隙、ガスで充填された領域、または類似の構造の形態である場合がある。構造内または構造間の空隙は、空気で充填された隙間または領域である。本明細書では、空隙との用語は、隙間の形成の間などに、隙間に包含された周囲のガスを含む場合がある。

誘電体バリア１１０は、誘電体ブロック領域１０９及び電荷トラップ領域１０５とともに、垂直な構成で配置することができ、ここで、電荷トラップ領域１０５は、誘電体ブロック領域１０９に対して垂直に、空間１２０内で凹状になっている。たとえば、電荷トラップ領域と、電荷トラップ構造が配置される領域との間の距離は、誘電体ブロック領域と、電荷トラップ構造が配置される領域との距離より大とすることができる。様々な実施形態では、誘電体ブロック領域１０９は、誘電体バリア１１０及び／またはゲート１１５に対して垂直に、空間１２０内で凹状にすることができる。たとえば、誘電体ブロック領域と、電荷トラップ構造が配置される領域との間の距離は、誘電体バリアと、電荷トラップ構造が配置される領域との距離より大とすることができる。空間１２０、誘電体ブロック領域１０９、及び電荷トラップ領域１０５は、誘電体ブロック領域１０９の垂直方向の厚さに対する電荷トラップ領域１０５の垂直方向の厚さの割合と、空間１２０のサイズとを、特定のレンジ内の、ゲート１１５に関連付けられる静電容量を得るように選択することができるように、構築することができる。

様々な実施形態では、導電性領域１１３を伴うＣＴ構造１０１の配置は、複数の異なる構造的配置を有することができる。ＣＴ構造１０１は、ＣＴ構造１０１に対する導電性領域１１３の動作可能なカップリングを提供するように、トランスミッションゲートとして動作可能に作用することができるＣＴとは異なるトランジスタ構造とすることができるアクセストランジスタにより、導電性領域１１３から分離することができる。ＣＴ構造１０１は、複数のそのようなアクセストランジスタにより、導電性領域１１３から分離することができる。いくつかの構造では、ＣＴ１０１の半導体ピラー１０３は、１つまたは複数のアクセストランジスタに結合されるとともに、組み込まれている場合があり、それにより、導電性領域１１３との半導体ピラー１０３のカップリングが、半導体ピラー１０３が組み込まれたアクセストランジスタのチャンネルによって形成されるようになっている。

誘電体バリア１１０の一部は、フィン１１０−１と称される場合がある突起１１０−１として、ゲート１１５の底部表面の下に垂直に延びることができる。フィン１１０−１は、空間１２０を形成する機構を提供する誘電体バリア１１０の構成要素であり、完全なＣＴ構造１０１内にあるままとすることができる。代替的には、空間１２０の境界を構造化するように開口を形成した後に、フィン１１０−１は、除去されるか、著しく低減され得、誘電体バリア１１０を、ゲート１１５と誘電体ブロック領域１０９との間に直接存在する領域に限定されたままとする。

電荷トラップ構造１０１は、基板１０２上に位置する導電性領域１１３の上方に配置されている。図１Ａでは、上述のように、電荷トラップ構造１０１と導電性領域１１３との間に、追加の材料及び／または集積回路構造が存在する場合があることを示すために、電荷トラップ構造１０１の底部と導電性領域１１３との間に空間が示されている。絶縁領域または他の集積回路構造は、電荷トラップ構造１０１の構成要素を、導電性領域１１３から分離することができる。代替的には、ＣＴ構造１０１は、分離またはカップリング領域を伴わずに、ゲート１１５が、シール用誘電体１２２によって導電性領域１１３から分離された状態で、導電性領域１１３上に配置することができる。上述のように、ＣＴ構造１０１は、シール用誘電体１２２により、ＣＴ構造１０１を導電性領域１１３に結合するアクセストランジスタからゲート１１５が分離された状態で、導電性領域１１３の上方に配置することができる。

シール用誘電体１２２は、ＣＴ構造１０１が組み込まれた電子装置の異なるエリアを処理する間、空間１２０をシールするために使用されるＣＴ構造１０１のための領域であり、シール用誘電体１２２の各部が、完成した構造内に残り、空間１２０をシールし続けている。空間１２０は、トンネル領域１０７、電荷トラップ領域１０５、誘電体バリア１１０、シール用誘電体１２２、及び、ＣＴ構造１０１が配置される領域、及び／または導電性領域１１３によって境界が定められた領域内に包含され得、ここで、シール用誘電体１２２は、ゲート１１５の一部に配置されている。フィン１１０−１を伴わずにＣＴ構造１０１が配置されていると、空間１２０の境界としての、トンネル領域１０７へ向かうシール用誘電体１２２の範囲は、シール用誘電体１２２を形成するための処理によって限定することができる。各図は、本明細書では正寸で示されていない。さらに、ゲート１１５、半導体ピラー１０３、及び導電性領域１１３の、ＣＴ構造１０１が組み込まれる装置の他の構成要素に対する電気接続は、ＣＴ構造１０１に注目するために、示されていない。

半導体ピラー１０３は、電流を通すように動作可能であり、ゲート１１５は、電荷貯蔵領域１０５における電荷の貯蔵を制御するように動作可能である。ゲート１１５は、金属のゲートとすることができる。ゲート１１５は、金属と金属化合物との組合せを含むことができる。ゲート１１５は、導電性であり、限定ではないが、導電性の窒化チタン及び／またはタングステンを含むことができる。たとえば、ゲート１１５は、タングステン領域１１５−２が配置される、導電性の窒化チタン領域１１５−１を含んでいる。ゲート１１５は、制御ゲートと称することができ、誘電体ブロック領域１０９は、制御誘電体と称することができる。半導体ピラー１０３は、限定ではないが、多結晶シリコン（ポリシリコン）などの半導体材料を含むことができる。半導体ピラー１０３の半導体材料は、導電性領域１１３の大部分のキャリア濃度より小である大部分のキャリア濃度を有する場合があり、導電性領域１１３が、半導体領域として構築されている。大部分のキャリア濃度の差異は、ベース１０の累乗の大きさとすることができる。図１Ａに示す構造１０１の領域は、中心領域１０４周りの材料のリングとして配置することができる。中心領域１０４は、誘電体とすることができる。中心領域１０４は、限定ではないが、誘電酸化物などの誘電材料の領域とすることができる。中心領域１０４内の誘電酸化物の実施例には、限定ではないが、シリコン酸化物が含まれ得る。

電荷トラップ領域１０５は、トンネル領域１０７によって半導体ピラー１０３から分離されている。電荷トラップ領域１０５は、半導体ピラー１０３から電荷を貯蔵することができる誘電材料とすることができる。電荷トラップ領域１０５は、誘電体シリコン窒化物を含む領域など、誘電窒化物領域とすることができる。電荷トラップ領域１０５のための他の誘電材料を、電荷をトラップするために使用することができる。トンネル領域１０７は、たとえば、限定ではないが、等価酸化膜厚（ＥＯＴ）などの、選択された基準を満たすように設計された領域として構築することができる。ＥＯＴは、象徴的な物理的厚さに関する、誘電体の、静電容量などのトンネル領域１０７の電気的特性を定量化する。たとえば、ＥＯＴは、漏洩電流及び信頼性の考慮事項を無視し、所与の誘電体（トンネル領域１０７）として同じ静電容量密度を有する必要がある、理論上のＳｉＯ_２層の厚さとして規定することができる。トンネル領域１０７は、酸素及び窒素を含むことができる。トンネル領域は、高κの誘電体を含むことができ、ここで、κは誘電率である。高κの誘電体は、二酸化ケイ素の誘電率より大である誘電率を有する誘電体である。

トンネル領域１０７は、誘電体バリアのセットを含む場合がある。図１Ａの実施例は、３つの領域のトンネルバリアであるトンネル領域１０７を示している。３つの領域のトンネルバリアは、誘電酸化物の領域、次の誘電窒化物の領域、次の別の誘電酸化物の領域として配置され得る。代替的には、トンネル領域１０７は、２つの領域のトンネルバリア、または、１つの領域のトンネルバリアとすることができる。さらに、トンネル領域１０７は、４つ以上の領域を有する場合があり、材料及び厚さの選択は、電荷トラップ領域１０５へのトンネル領域として作用する、所与の厚さの材料の特性に基づいている。

誘電体ブロック領域１０９は、電荷トラップ領域１０５に隣接するとともに電荷トラップ領域１０５と接触して配置されている。誘電体ブロック領域１０９は、電荷が電荷トラップ領域１０５からゲート１１５に流れることをブロックする機構を提供している。誘電体ブロック領域１０９は、トンネル領域１０７で使用されるものなど、酸化物か、他の誘電体とすることができる。ゲート１１５は、誘電体ブロック領域１０９上に配置されているが、誘電体バリア１１０によって誘電体ブロック領域１０９から分離されている。誘電体バリア１１０は、誘電体ブロック領域１０９とゲート１１５との間にあり、誘電体バリア１１０の材料は、誘電体ブロック領域１０９とは異なっている。

誘電体ブロック領域１０９とゲート１１５との間の、薄い領域として構築された誘電体バリア１１０により、ゲート１１５から、誘電体ブロック領域１０９を通って電荷トラップ領域１０５に入る、電子のバックトンネルを防止する、向上されたトンネルバリアが可能になり、それにより、動作上の消去飽和を、微小な正の閾値電圧か微小な負の閾値電圧のレベル（Ｖ_ｔ）に制限することができる。誘電体バリア１１０は、誘電体ブロック領域１０９とゲート１１５との間の、約１５オングストロームから約５０オングストロームまでのレンジの厚さを有することができる。誘電体バリア１１０のための材料の選択は、ＣＴ構造１０１の製造に基づくことができる。たとえば、空間１２０を含むＣＴ構造１０１が、ＣＴ構造１０１となる側のエリアから材料を除去することによって形成される処理では、誘電体バリア１１０のための材料が、ＣＴ構造１０１の側部から材料を除去する際に使用される、処理用の化学物質及び温度での除去に耐えるように、誘電体バリア１１０のための材料を選択することができる。誘電体バリア１１０のための材料は、ＣＴ構造１０１のようなＣＴ構造の形成におけるそのような除去処理において、誘電体ブロック領域１０９の除去を防止するマスクとして作用することができる。

誘電体バリア１１０は、ＡｌＯ_ｘ領域か、ＡｌＯ_ｘより高い誘電率を有する誘電体領域として実現することができる。（用語ＡＢ_ｘの使用により、ＡＢの複合材料に関する特定の化学量論に限定されない、ＡＢ材料を示している。）誘電体バリア１１０は、酸化アルミニウムの電子親和性より小である電子親和性を有することができる。誘電体バリア１１０は、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、または、酸化ハフニウム及び／または酸化ジルコニウムの、酸化アルミニウム、シリコン酸化物、酸化チタン、酸化ガドリニウム、酸化ニオブ、もしくはタンタル酸化物の１つもしくは複数との混合物の、１つまたは複数を含むことができる。使用することができるフィルムの実施例には、ＨｆＯ_２及び／またはＺｒＯ_２をベースとする材料、ならびに、ＡｌＯ_ｘ、ＳｉＯ_２、ＴｉＯ_２、ＧａＯ_ｘ、ＮｂＯ_ｘ、及びＴａ_２Ｏ_５などの他の材料との混合物が含まれる。そのような材料は、特定の化学量論には限定されない場合がある。他の高κ誘電体を、誘電体バリア１１０のために使用することができる。

図１Ｂは、図１ＡのＣＴ１０１の図であり、ここでは、シール用誘電体１２２が、トンネル領域１０７に向かう方向に制限され、空間１２０の境界を規定している。シール用誘電体１２２は、プラズマ誘起化学蒸着（ＰＥＣＶＤ）または他の空乏処理（ｄｅｐｌｅｔｉｎｇ ｐｒｏｃｅｓｓ）を使用して実施することができるシール処理によって形成される場合がある。そのような空乏処理では、シール用誘電体のバルクが、通路の開口において形成されており、シール用誘電体の材料が、通路の表面に沿って、通路において減少している。通路に沿う配置の範囲は、通路の開口の面積を含む、複数の因子に基づいている。図１Ｂに示すように、シール用誘電体１２２は、ゲート１１５の下の領域で終端することができ、２つの空間に繋がる。空間１２０−１は、ゲート１１５の下にあり、空間１２０は、誘電体ブロック領域１０９及び電荷トラップ領域１０５の下にある。誘電体バリア１１０のフィン１１０−１が除去されたＣＴ構造１１０では、空間１２０−１と空間１２０とが、ともにより大である空間を形成する。

図２Ａは、様々な電子装置に含めることができる例示的なＣＴ構造２０１の実施形態の断面図である。そのような装置は、メモリアレイ、メモリデバイス、集積回路、または、電荷を貯蔵するための１つまたは複数のセルを含む他の装置を含むことができる。ＣＴ構造２０１は、半導体ピラー２０３、電荷トラップ領域２０５、トンネル領域２０７、誘電体ブロック領域２０９、誘電体バリア２１０、及びゲート２１５を含むことができ、空間２２０が、ＣＴ構造２０１が配置される表面と、誘電体バリア２１０、誘電体ブロック領域２０９、電荷トラップ領域２０５、またはトンネル領域２０７の１つまたは複数との間の領域に位置している。ＣＴ構造２０１は、空間２２０の境界の一部としてのトンネル領域２０７と、空間２２０の境界の垂直な境界として配置された半導体ピラー２０３とを伴って構築することができる。誘電体バリア２１０は、誘電体ブロック領域２０９とゲート２１５との間に配置されるとともに、誘電体ブロック領域２０９とゲート２１５とを分離しており、また、誘電体ブロック領域２０９、電荷トラップ領域２０５、及びトンネル領域２０７とともに、垂直な構成で配置することができ、ここで、半導体ピラー２０３とともに配置された誘電体ブロック領域２０９、電荷トラップ領域２０５、及びトンネル領域２０７が、空間２２０の境界として配置され得る。誘電体ブロック領域２０９及び電荷トラップ領域２０５と合わせられた誘電体バリア２１０は、空間２２０の境界として配置することができる。

様々な実施形態では、導電性領域２１３を伴うＣＴ構造２０１の配置は、複数の異なる構造的配置を有することができる。ＣＴ構造２０１は、ＣＴ構造２０１への導電性領域２１３の動作可能なカップリングを提供するトランスミッションゲートとして動作可能に作用することができるＣＴとは異なる、トランジスタ構造とすることができるアクセストランジスタにより、導電性領域１１３から分離することができる。ＣＴ構造２０１は、複数のそのようなアクセストランジスタにより、導電性領域２１３から分離することができる。いくつかの構造では、ＣＴ２０１の半導体ピラー２０３は、１つまたは複数のアクセストランジスタに結合されるとともに、組み込まれている場合があり、それにより、導電性領域２１３との半導体ピラー２０３のカップリングが、半導体ピラー２０３が組み込まれるアクセストランジスタのチャンネルによって形成されるようになっている。

誘電体バリア２１０の一部は、フィン２１０−１として、ゲート２１５の底部表面の下に垂直に延びることができる。フィン２１０−１は、空間２２０を形成する機構を提供し、完全なＣＴ構造２０１内にあるままとすることができる、誘電体バリア２１０の構成要素である。代替的には、空間２２０の境界を構築するように開口を形成した後に、フィン２１０−１は、除去されるか、著しく低減され得、誘電体バリア２１０を、ゲート２１５と誘電体ブロック領域２０９との間に直接存在する領域に実質的に限定されたままとする。

電荷トラップ構造２０１は、基板２０２上に位置する導電性領域２１３の上方に配置されている。図２Ａでは、上述のように、電荷トラップ構造２０１と導電性領域２１３との間に、追加の材料及び／または集積回路構造が存在する場合があることを示すために、電荷トラップ構造２０１の底部と導電性領域２１３との間に空間が示されている。絶縁領域または他の集積回路構造は、電荷トラップ構造２０１の構成要素を、導電性領域２１３から分離することができる。代替的には、ＣＴ構造２０１は、分離またはカップリング領域を伴わずに、ゲート２１５が、シール用誘電体２２２によって導電性領域２１３から分離された状態で、導電性領域２１３上に配置することができる。上述のように、ＣＴ構造２０１は、シール用誘電体２２２により、ＣＴ構造２０１を導電性領域２１３に結合するアクセストランジスタからゲート２１５が分離された状態で、導電性領域２１３の上方に配置することができる。

シール用誘電体２２２は、ＣＴ構造２０１が組み込まれた電子装置の異なるエリアを処理する間、空間２２０をシールするために使用されるＣＴ構造２０１のための領域であり、シール用誘電体２２２の各部が、完成した構造内に残り、空間２２０をシールし続けている。空間２２０は、半導体ピラー２０３によって境界が定められるとともに、トンネル領域２０７、電荷トラップ領域２０５、誘電体バリア２１０、シール用誘電体２２２、及び、ＣＴ構造２０１が配置される領域、及び／または導電性領域２１３によって境界が定められた領域内に包含され得、ここで、シール用誘電体２２２は、ゲート２１５の一部に配置されている。フィン２１０−１を伴わずに配置されたＣＴ構造２０１では、空間２２０の境界としての、半導体ピラー２０３に向かってのシール用誘電体２２２の範囲は、シール用誘電体２２２を形成するための処理によって限定され得る。さらに、ゲート２１５、半導体ピラー２０３、及び導電性領域２１３の、ＣＴ構造２０１が組み込まれた装置の他の構成要素に対する電気接続は、ＣＴ構造２０１に注目するために、示されていない。

半導体ピラー２０３は、電流を通すように動作可能であり、ゲート２１５は、電荷貯蔵領域２０５における電荷の貯蔵を制御するように動作可能である。ゲート２１５は、金属のゲートとすることができる。ゲート２１５は、金属と金属化合物との組合せを含むことができる。ゲート２１５は、導電性であり、限定ではないが、導電性の窒化チタン及び／またはタングステンを含むことができる。たとえば、ゲート２１５は、タングステン領域２１５−２が配置される、導電性の窒化チタン領域２１５−１を含むことができる。半導体ピラー２０３は、限定ではないが、多結晶シリコン（ポリシリコン）を含むことができる。半導体ピラー２０３の半導体材料は、導電性領域２１３の大部分のキャリア濃度より小である大部分のキャリア濃度を有する場合があり、導電性領域２１３が、半導体領域として構築されている。大部分のキャリア濃度の差異は、ベース１０の累乗の大きさとすることができる。

ＣＴ構造２０１と関連付けられた半導体ピラー２０３は、２つのセクションを有するように考慮することができる。一方のセクションは、トンネル領域２０７に隣接するとともにトンネル領域２０７と接触しており、他方のセクションは、空間２２０に隣接するとともに、空間２２０の境界である。半導体ピラー２０３は、トンネル領域２０７によって境界が定められた半導体ピラー２０３の領域よりも、空間２２０によって境界が定められた半導体ピラー２０３の領域２２３において、高いキャリアドーピングレベルを含むことができる。領域２２３における、より高いドーピングレベルは、トンネル領域２０７によって境界が定められた半導体ピラー２０３のキャリア濃度に関し、半導体ピラー２０３の垂直方向の長さに沿う勾配として分布され得る。そのような勾配は、トンネル領域２０７によって境界が定められた半導体ピラー２０３に沿うドーピングに対し、大部分のキャリア濃度の過度な量で実現され得、トンネル領域２０７との半導体ピラー２０３の境界の始点において、ゼロに近づく。このドーパント勾配は、半導体ピラー２０３上のゲート２１５の制御を向上させることができる。より高いキャリアドーピングレベルを、ｎ型のドーピングとすることができる。代替的には、ＣＴ構造２０１の様々なセクションの、ｐ型の半導体ドーピングでは、より高いキャリアドーピングレベルを、ｐ型のドーピングとすることができる。電荷トラップ構造２０１は、垂直スタックで配置された、複数の実質的に同一の構造の電荷トラップ構造の１つとして配置される場合があり、それにより、１つの電荷トラップ構造のトンネル領域が、空間により、垂直スタックの隣接する電荷トラップ構造のトンネル領域から分離されるようになっており、隣接する電荷トラップ構造間の半導体ピラー２０３の領域のキャリアドーピングレベルがより高くなっている。

図２Ａに示す構造２０１の領域は、中心領域２０４周りの材料のリングとして配置することができる。中心領域２０４は、誘電体とすることができる。中心領域２０４は、限定ではないが、誘電酸化物などの誘電材料の領域とすることができる。中心領域２０４内の誘電酸化物の実施例には、限定ではないが、シリコン酸化物が含まれ得る。

電荷トラップ領域２０５は、トンネル領域２０７によって半導体ピラー２０３から分離されている。電荷トラップ領域２０５は、半導体ピラー２０３から電荷を貯蔵することができる誘電材料とすることができる。電荷トラップ領域２０５は、誘電体シリコン窒化物を含む領域など、誘電窒化物領域とすることができる。電荷トラップ領域２０５のための他の誘電材料を、電荷をトラップするために使用することができる。トンネル領域２０７は、たとえば、限定ではないが、等価酸化膜厚（ＥＯＴ）などの、選択された基準を満たすように設計された領域として構築することができる。トンネル領域２０７は、酸化物及び窒化物を含むことができる。トンネル領域２０７は、誘電体バリアのセットを含む場合がある。図２Ａの実施例は、３つの領域のトンネルバリアであるトンネル領域２０７を示している。３つの領域のトンネルバリアは、誘電酸化物の領域、次の誘電窒化物の領域、次の別の誘電酸化物の領域として配置され得る。代替的には、トンネル領域２０７は、２つの領域のトンネルバリア、または、１つの領域のトンネルバリアとすることができる。さらに、トンネル領域２０７は、４つ以上の領域を有する場合があり、材料及び厚さの選択は、電荷トラップ領域２０５へのトンネル領域として作用する所与の厚さの材料の特性に基づいている。

誘電体ブロック領域２０９は、電荷トラップ領域２０５に隣接するとともに電荷トラップ領域２０５と接触して配置されている。誘電体ブロック領域２０９は、電荷が電荷トラップ領域２０５からゲート２１５に流れることをブロックする機構を提供している。誘電体ブロック領域２０９は、トンネル領域２０７で使用されるものなど、酸化物か、他の誘電体とすることができる。ゲート２１５は、誘電体ブロック領域２０９上に配置されているが、誘電体バリア２１０によって誘電体ブロック領域２０９から分離されている。誘電体バリア２１０は、誘電体ブロック領域２０９とゲート２１５との間にあり、誘電体バリア２１０の材料は、誘電体ブロック領域２０９の材料とは異なっている。

誘電体バリア２１０は、誘電体ブロック領域２０９とゲート２１５との間の、約１５オングストロームから約５０オングストロームまでのレンジの厚さを有することができる。誘電体バリア２１０のための材料の選択は、ＣＴ構造２０１の製造に基づくことができる。たとえば、空間２２０を含むＣＴ構造２０１が、ＣＴ構造２０１となる側のエリアから材料を除去することによって形成される処理では、誘電体バリア２１０のための材料が、ＣＴ構造２０１の側部から材料を除去する際に使用される、処理用の化学物質及び温度での除去に耐えるように、誘電体バリア２１０のための材料を選択することができる。誘電体バリア２１０は、誘電体ブロック領域２０９の材料とは異なる誘電材料を含むことができ、それにより、誘電体バリア２１０の誘電材料が、ゲート２１５の形成のための材料の処理、ならびに、空間２２０を形成するための、電荷トラップ領域２０５及び誘電体ブロック領域２０９の一部の除去に耐えることが可能であるようになっている。誘電体バリア２１０のための材料は、ＣＴ構造２０１のようなＣＴ構造の形成におけるそのような除去処理において、誘電体ブロック領域２０９の除去を防止するマスクとして作用することができる。

誘電体バリア２１０は、ＡｌＯ_ｘ領域か、ＡｌＯ_ｘより高い誘電率κを有する誘電体領域として実現することができる。誘電体バリア２１０は、酸化アルミニウムより小である電子親和性を有することができる。誘電体バリア２１０は、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、または、酸化ハフニウム及び／または酸化ジルコニウムの、酸化アルミニウム、シリコン酸化物、酸化チタン、酸化ガドリニウム、酸化ニオブ、もしくはタンタル酸化物の１つもしくは複数との混合物の、１つまたは複数を含むことができる。使用することができるフィルムの実施例には、ＨｆＯ_２及び／またはＺｒＯ_２をベースとする材料、ならびに、ＡｌＯ_ｘ、ＳｉＯ_２、ＴｉＯ_２、ＧａＯ_ｘ、ＮｂＯ_ｘ、及びＴａ_２Ｏ_５などの他の材料との混合物が含まれる。そのような材料は、特定の化学量論には限定されない場合がある。他の高κ誘電体を、誘電体バリア２１０のために使用することができる。

図２Ｂは、図２ＡのＣＴ２０１の図であり、ここでは、シール用誘電体２２２が、半導体ピラー２０３に向かう方向に制限され、空間２２０の境界を規定している。シール用誘電体２２２は、プラズマ誘起化学蒸着（ＰＥＣＶＤ）または他の空乏処理を使用して実施することができるシール処理によって形成される場合がある。そのような空乏処理では、シール用誘電体のバルクが、通路の開口において形成されており、シール用誘電体の材料が、通路の表面に沿って、通路において減少している。通路に沿う配置の範囲は、通路の開口の面積を含む、複数の因子に基づいている。図２Ｂに示すように、シール用誘電体２２２は、ゲート２１５の下の領域で終端することができ、２つの空間に繋がる。空間２２０−１は、ゲート２１５の下にあり、空間２２０は、誘電体ブロック領域２０９、電荷トラップ領域１０５、及びトンネル領域２０７の下にある。誘電体バリア２１０のフィン２１０−１が除去されたＣＴ構造２１０では、空間２２０−１及び２２０が、ともにより大である空間を形成する。

様々な実施形態では、メモリデバイスは、電荷を貯蔵するためのメモリセルが、３Ｄ構造の様々なレベルで配置されている、メモリ構造として構築され得る。たとえば、メモリデバイスは、ＣＴ構造１０１またはＣＴ構造２０１に類似のメモリセルを配置することができる３ＤＮＡＮＤスタックを含むことができる。ＮＡＮＤアレイアーキテクチャは、アレイのメモリが、アクセスラインに論理列で結合されているように配置されたメモリのアレイ（たとえば、メモリセル）として配置することができる。アクセスラインは、ワードラインである場合がある。アレイのメモリは、ソースラインなどの共通の領域と、データラインとの間で、ともに直列に結合することができる。データラインは、ビットラインである場合がある。

３ＤＮＡＮＤスタックは、３ＤＮＡＮＤスタックに配置されたＣＴ構造間の空間の処理を可能にするように選択された誘電体バリアのための材料を使用して、誘電体バリア１１０または誘電体バリア２１０などの誘電体バリアとともに実施することができる。３ＤＮＡＮＤスタックのＣＴセル内では、アクセスライン、たとえばワードラインに結合されているか、アクセスラインの一部として形成されている場合がある、そのようなＣＴセルの各々のゲートは、ある処理で形成することができる。この処理では、シリコン窒化物などの材料を有する、最初に形成された領域が、除去されるとともに、スタックの垂直のストリングで、複数のセル内の導電ゲートによって置き換えられる。そのようなゲートは、置換ゲートと称される場合がある。

図３は、３Ｄメモリデバイス３００のメモリアレイ３１２の、ブロックアーキテクチャとページアドレスマッピングとの、実施例の実施形態を示す概略図である。メモリデバイス３００は、３ＤＮＡＮＤメモリデバイス３００の形態で実現することができる。メモリデバイス３００は、電荷貯蔵デバイス３０１の複数の垂直なストリング３１１を備えることができる。図３に示すＺ方向では、電荷貯蔵デバイスの各ストリング３１１が、各電荷貯蔵デバイス３０１が複数の段の１つに対応した状態で、互いの上にスタックされた複数の貯蔵デバイス３０１を備えることができる。たとえば、図３に示すように、３２の電荷貯蔵デバイスが、電荷貯蔵デバイス３０１の各々が、Ｔｉｅｒ０からＴｉｅｒ３１として示される３２の段の１つに対応した状態で、ストリングで、互いの上にスタックされている。Ｚ方向における貯蔵デバイス及び段の数は、３２には限定されない。それぞれのストリング３１１の電荷貯蔵デバイス３０１は、電荷貯蔵デバイスのストリングが周りに形成された、半導体材料（たとえば、ポリシリコン）のそれぞれのピラーに形成されたものなど、共通のチャンネル領域を共有する場合がある。ピラーは、ポリシリコン、モノクリスタルシリコン、または、トランジスタを製造することができる、他の半導体構造である場合がある。

図３に示すＸ方向では、１６のストリングのグループが、３２のアクセスライン、ＣＧを共有する８つのストリングを備えている場合がある。アクセスラインＣＧの各々は、８つのストリングの対応するものの各ストリング３１１のそれぞれの段に対応する電荷貯蔵デバイス３０１に結合されている（たとえば、電気的に、または、別様に動作可能に接続されている）場合がある。同じアクセスラインＣＧによって結合された（そして、このため、同じ段に対応する）電荷貯蔵デバイス３０１は、各電荷貯蔵デバイスが、情報の複数のビットを貯蔵することが可能である、複数レベルのセルを備えている場合、Ｐ０／Ｐ３２、Ｐ１／Ｐ３３、Ｐ２／Ｐ３４など、たとえば、２つのページに、論理的にグループ分けがされる。メモリデバイス３００は、各電荷貯蔵デバイスを、クアッドレベルセルとして動作するように配置することができる。ページアドレスマッピングは、同じ段で、水平にカウントアップする。

図３に示すＹ方向では、ストリングの８つのグループが、８つのデータライン（ＢＬ）の対応する１つに結合された、１６のストリングを備えることができる。この実施例におけるＳＧＳに関する構造は、１６のピラーストリングをともに接続する１つのプレート３９４であり、ＣＧに関する構造は、１６のピラーストリングをともに接続する１つのプレート３９３である。ＳＧＤは、１つのピラーストリングによって分割されている。ストリング、段、アクセスライン、データライン、各方向におけるストリングのグループ、及び／またはページの数は、図３に示す数より大であるか小である場合がある。

垂直ストリング３１１は、複数の電荷貯蔵デバイス３０１が各垂直ストリングに沿って配置された、半導体材料のピラーを含むことができる。電荷貯蔵デバイス３０１の各々は、トンネル領域によってそれぞれの垂直ストリングのピラーから分離されている電荷トラップ領域と、電荷トラップ領域上の誘電体ブロック領域と、誘電体ブロック領域上の、電荷貯蔵領域の電荷の貯蔵を制御するゲートであって、このゲートが、アクセスラインに結合されている、ゲートと、誘電体ブロック領域とゲートとの間の誘電体バリアであって、空間が、電荷貯蔵デバイス３０１及び隣接する電荷貯蔵デバイス３０１の、誘電体バリア、誘電体ブロック領域、電荷トラップ領域、またはトンネル領域の１つまたは複数の間に位置している、誘電体バリアと、を含むことができる。ある配置では、電荷貯蔵デバイス３０１は、その電荷トラップ領域が、空間内のその誘電体ブロック領域に対して垂直に凹状になっており、そのトンネル領域が、空間の境界の垂直な境界として配置された状態で、構築することができる。別の配置では、電荷貯蔵デバイス３０１は、空間の上方の境界の一部としてのそのトンネル領域と、空間の境界の垂直な境界として配置されたそのチャンネルとを伴って構成することができる。電荷貯蔵デバイス３０１の複数の他の構造は、電荷貯蔵デバイス３０１に関連付けられた空間の垂直な境界として配置された、その誘電体バリア、誘電体ブロック領域、電荷トラップ領域、トンネル領域、及びチャンネルの、異なるものか組合せを伴って実現することができる。

半導体材料のピラーとして構築されたチャンネルが、ストリング３１１のすべての電荷貯蔵デバイス３０１に共通である様々な実施形態では、共通のチャンネルが、各電荷貯蔵デバイス３０１のトンネル領域によって境界が定められている共通のチャンネルの領域よりも高い、空間によって境界が定められている、隣接する電荷貯蔵デバイス３０１間のチャンネルの領域のキャリアドーピングレベルを含むことができる。より高いキャリアドーピングレベルは、隣接する電荷貯蔵デバイス３０１間のドーピング勾配として実現することができる。ドーピング勾配は、隣接する電荷貯蔵デバイス３０１間の共通のチャンネルに沿って、共通のチャンネルにわたる勾配を含む場合がある。各電荷貯蔵デバイス３０１のゲートは、それぞれの電荷貯蔵デバイス３０１のメモリアレイ３１２の位置に対応するアクセスラインＣＧに結合することができるか、一体にすることができる。電荷貯蔵デバイス３０１は、図１Ａ、図１Ｂ、図２Ａ、及び図２Ｂに関連付けられたＣＴ構造に類似の方式で実現される場合がある。

電荷貯蔵デバイス３０１の構成要素は、複数の異なるパラメータから特性を選択することによって実施され得る。貯蔵デバイス３０１の誘電体バリアは、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、または、酸化ハフニウム及び／または酸化ジルコニウムの、酸化アルミニウム、シリコン酸化物、酸化チタン、酸化ガドリニウム、酸化ニオブ、もしくはタンタル酸化物の１つもしくは複数との混合物の、１つまたは複数を含むことができる。他の高κ誘電体を、誘電体バリアのために使用することができる。誘電体バリアは、電荷貯蔵デバイス３０１の誘電体ブロック領域からゲートまで、約１５オングストロームから約５０オングストロームまでのレンジの厚さを有している。

電荷貯蔵デバイス３０１のトンネル領域は、３つの領域のトンネルバリアとして実施することができる。そのような３つの領域のトンネルバリアは、誘電酸化物の領域、次の誘電窒化物の領域、次の別の誘電酸化物の領域として実施され得る。電荷貯蔵デバイス３０１のトンネル領域は、３つの領域以外の複数の領域のバリアとして実施することができる。そのような複数の領域のバリアは、その領域の材料及び厚さの選択が、電荷貯蔵デバイス３０１の電荷トラップ領域へのトンネル領域として作用する所与の厚さの材料の特性に基づいているように、実施することができる。電荷貯蔵デバイス３０１のゲートは、金属ゲート、または、金属と金属化合物との組合せを含むゲートとして実施することができる。ストリング３１１の電荷貯蔵デバイス３０１のチャンネルは、ポリシリコンチャンネルとして実施することができる。

図４は、メモリデバイス４００の垂直ストリング４１１内の、複数のＣＴ構造の実施形態、たとえば、ＣＴ構造４０１−１、４０１−２、及び４０１−３の断面図である。垂直ストリング４１１は、３Ｄメモリのメモリアレイの複数のストリングの１つとすることができる。複数の垂直ストリングを有する、３Ｄメモリデバイスの実施例が、図３に示されている。複数の垂直ストリングを有する他の３Ｄメモリデバイスが、図１Ａまたは図１ＢのＣＴ構造１０１に類似のＣＴメモリセルとともに構築され得る。３Ｄメモリデバイス内の他の垂直ストリングは、電気接続の異なるセットで配置された、垂直ストリング４１１と同様に構築することができる。

垂直ストリング４１１は、ＣＴ構造４０１−１、４０１−２、及び４０１−３に結合されるとともに、その一部である、半導体材料のピラー４０３を含んでいる。メモリデバイス４００は、垂直ストリングの３つのＣＴ構造には限定されない。図４は、垂直ストリング４１１に沿って、または、垂直ストリング４１１の一部として、垂直スタック４０６に配置されたＣＴ構造のアーキテクチャに注目するために、３つのＣＴ構造を示している。垂直ストリング４１１は、メモリデバイス４００のメモリサイズ、または、メモリデバイス４００のためのアーキテクチャに関する他の因子に基づき、垂直ストリング４１１のピラー４０３に結合された、４以上のＣＴ構造、たとえば、８、１６、３２、６４、または他の数のＣＴ構造を含むことができる。各ＣＴ構造は、ストリングのメモリセルとして配置することができ、各ＣＴ構造は、ストリングの他のＣＴ構造とは異なる垂直方向のレベルにあり、その垂直方向のレベルの各々は、メモリデバイスのメモリアレイの段である。

スタック４０６は、ベース４１６によって支持することができる。図４では、ベース４１６とスタック４０６との間に、追加の材料及び／または集積回路構造が存在する場合があることを示すために、スタック４０６の底部とベース４１６との間にスペースが示されている。様々な用途では、そのような追加の組み込まれた材料が、たとえば、ソース側が選択するトランジスタ材料を含む場合がある。ベース４１６は、基板４０２上に導電性領域４１３を含む場合がある。メモリデバイス４００のアーキテクチャに応じて、導電性領域４１３は、ソース領域である場合がある。導電性領域４１３は、半導体材料を含む場合がある。半導体材料は、限定ではないが、モノクリスタルのシリコンまたは多結晶シリコンを含む場合がある。基板４０２は、半導体基板であるか、半導体材料と絶縁材料との組合せを有する基板である場合がある。

ＣＴ構造４０１−１は、垂直ストリング４１１に沿う第１の電荷トラップ構造として配置され、ＣＴ構造４０１−１の上に、電荷トラップ構造４０１−２及び４０１−３が、電荷トラップ構造４０１−２及び４０１−３の各々が垂直スタック４０６の別のＣＴ構造の上に配置された状態で、垂直スタック４０６内に配置されている。ピラー４０３の半導体材料は、ＣＴ構造４０１−１、４０１−２、及び４０１−３に関するピラー４０３−１、４０３−２、及び４０３−３として、それぞれ配置されている。ＣＴ構造４０１−１、４０１−２、及び４０１−３の各々は、そのそれぞれのチャンネル４０３−１、４０３−２、及び４０３−３に隣接するとともに接触するトンネル領域４０７−１、４０７−２、及び４０７−３をそれぞれ含んでいる。第１のＣＴ構造４０１−１のトンネル領域４０７−１は、ストリング４１１と関連付けられた半導体材料のピラー４０３に沿って延びることができ、また、それぞれのＣＴ構造４０１−２及び４０１−３の各々の、トンネル領域４０７−２及び４０７−３として、他のＣＴ構造４０１−２及び４０１−３を通って延びることができる。

トンネル領域４０７−１、４０７−２、及び４０７−３の各々は、トンネルバリアのセットとして実施することができる。たとえば、トンネル領域４０７−１、４０７−２、及び４０７−３の各々は、３つの領域のトンネルバリアとして実施することができる。そのような３つの領域のトンネルバリアは、誘電酸化物の領域、次の誘電窒化物の領域、次の別の誘電酸化物の領域として実施され得る。トンネル領域４０７−１、４０７−２、及び４０７−３の各々は、２つの領域のトンネルバリアとして実施される場合がある。トンネル領域４０７−１、４０７−２、及び４０７−３の各々は、１つの領域のトンネルバリアとして実施される場合がある。さらに、トンネル領域４０７−１、４０７−２、及び４０７−３の各々は、４つ以上の領域を有する場合があり、これらトンネル領域の材料及び厚さの選択は、トンネル領域として作用する所与の厚さの材料の特性に基づいている。

ＣＴ構造４０１−１、４０１−２、及び４０１−３の各々は、そのそれぞれのトンネル領域４０７−１、４０７−２、及び４０７−３に隣接するとともに接触する電荷トラップ領域４０５−１、４０５−２、及び４０５−３をそれぞれ含んでいる。電荷トラップ領域４０５−１、４０５−２、及び４０５−３の各々は、チャンネル４０３−１、４０３−２、及び４０３−３からの電荷をそれぞれ貯蔵することができる誘電材料とすることができる。電荷トラップ領域４０５−１、４０５−２、及び４０５−３は、誘電体シリコン窒化物を含む領域など、誘電窒化物領域として実現することができる。電荷トラップ領域４０５−１、４０５−２、及び４０５−３のための他の誘電材料を、電荷をトラップするために使用することができる。ＣＴ構造４０１−１、４０１−２、及び４０１−３の各々は、そのそれぞれの電荷トラップ領域４０５−１、４０５−２、及び４０５−３に隣接するとともに接触する誘電体ブロック領域４０９−１、４０９−２、及び４０９−３をそれぞれ含んでいる。

ＣＴ構造４０１−１、４０１−２、及び４０１−３の各々は、誘電体バリア４１０−１、４１０−２、及び４１０−３、ならびに、ゲート４１５−１、４１５−２、及び４１５−３をそれぞれ含んでおり、ここで、誘電体バリア４１０−１、４１０−２、及び４１０−３の各々が、そのそれぞれのＣＴ構造４０１−１、４０１−２、及び４０１−３の誘電体ブロック領域４０９−１、４０９−２、及び４０９−３と、ゲート４１５−１、４１５−２、及び４１５−３との間に配置されている。誘電体バリア４１０−１、４１０−２、及び４１０−３の各々は、ストリング４１１と関連付けられた３Ｄスタック４０６に配置された、ＣＴ構造４０１−１、４０１−２、及び４０１−３間の空間の処理を可能にするように選択された誘電体バリアのための材料を使用して実施することができる。３Ｄスタック４０６は、３ＤＮＡＮＤスタック４０６として実現することができる。誘電体バリア４１０−１、４１０−２、及び４１０−３の各々は、酸化アルミニウム、または、酸化アルミニウムの誘電率より大である誘電率を有する誘電体を含むことができる。誘電体バリア４１０−１、４１０−２、及び４１０−３の各々は、酸化ハフニウム、酸化ジルコニウム、または、酸化ハフニウム及び／または酸化ジルコニウムの、酸化アルミニウム、シリコン酸化物、酸化チタン、酸化ガドリニウム、酸化ニオブ、もしくはタンタル酸化物の１つもしくは複数との混合物の、１つまたは複数を含むことができる。他の高κ誘電体を、誘電体バリア４１０−１、４１０−２、及び４１０−３の各々のために使用することができる。

ＣＴ構造４０１−３、４０１−２、及び４０１−１は、空間４２０−３、４２０−２、及び４２０−１により、それぞれ隣接するＣＴ構造から分離することができる。ＣＴ構造の電荷トラップ領域及び誘電体ブロック領域は、関連する空間により、垂直スタックの隣接するＣＴ構造の電荷トラップ領域及び誘電体ブロック領域から分離され得る。各ＣＴ構造の誘電体バリアは、それぞれのＣＴ構造の電荷トラップ領域が、誘電体ブロック領域に対して垂直に、空間内に凹状になっているように、それぞれのＣＴ構造の電荷トラップ領域及び誘電体ブロック領域を伴って配置することができる。それぞれのＣＴ構造の誘電体ブロック領域は、それぞれのＣＴ構造の誘電体バリア及び／またはゲートに対して垂直に、空間内に凹状になっている場合がある。

空間４２０−３は、ＣＴ構造４０１−３とＣＴ構造４０１−２との間にある。空間４２０−３は、ＣＴ構造４０１−３の誘電体バリア４１０−３、誘電体ブロック領域４０９−３、または電荷トラップ領域４０５−３の１つまたは複数、及び、ＣＴ構造４０１−２の誘電体バリア４１０−２、誘電体ブロック領域４０９−２、または電荷トラップ領域４０５−２の１つまたは複数を、空間４２０−３の境界として含むことができる。ＣＴ構造４０１−３のトンネル領域４２０−３の材料は、ＣＴ構造４０１−２のトンネル領域４２０−２まで延び、空間４２０−３のための垂直な境界を提供する。様々な実施形態では、ＣＴ構造４０１−３の誘電体バリア４１０−３とＣＴ構造４０１−２の誘電体バリア４１０−２との一方または両方は、それらのそれぞれのゲート４１５−３とゲート４１５−２との縁部付近で終端する場合があり、それにより、ＣＴ構造４０１−３及び４０１−２が、図４に示す誘電体バリア４１０−３及び４１０−２のフィン構造を含まないようになっている。（図１Ａ及び図１ＢのＣＴ構造１０１に関するフィン構造の議論を参照されたい。）ＣＴ構造４０１−３の電荷トラップ領域４０５−３は、垂直スタック４０６の隣接するＣＴ構造４０１−２の電荷トラップ領域４０５−２から、空間４２０−３によって分離され得る。ＣＴ構造４０１−３の電荷トラップ領域４０５−３及び誘電体ブロック領域４０９−３は、垂直スタック４０６の隣接するＣＴ構造４０１−２の電荷トラップ領域４０５−２及び誘電体ブロック領域４０９−２から、空間４２０−３によって分離され得る。ＣＴ構造４０１−３の誘電体バリア４１０−３は、電荷トラップ領域４０５−３及び誘電体ブロック領域４０９−３を伴って配置することができ、ここで、電荷トラップ領域４０５−３は、誘電体ブロック領域４０９−３に対して垂直に、空間４２０−３内に凹状になっている。誘電体ブロック領域４０９−３は、誘電体バリア４１０−３及び／またはゲート４１５−３に対して垂直に、空間４２０−３内で凹状になっている場合がある。ＣＴ構造４０１−２の誘電体バリア４１０−２は、電荷トラップ領域４０５−２及び誘電体ブロック領域４０９−２を伴って配置することができ、ここで、電荷トラップ領域４０５−２は、誘電体ブロック領域４０９−２に対して垂直に、空間４２０−３内に凹状になっている。誘電体ブロック領域４０９−２は、誘電体バリア４１０−２及び／またはゲート４１５−２に対して垂直に、空間４２０−３内で凹状になっている場合がある。

空間４２０−２は、ＣＴ構造４０１−２とＣＴ構造４０１−１との間にある。空間４２０−２は、ＣＴ構造４０１−２の誘電体バリア４１０−２、誘電体ブロック領域４０９−２、または電荷トラップ領域４０５−２の１つまたは複数、及び、ＣＴ構造４０１−２の誘電体バリア４１０−２、誘電体ブロック領域４０９−２、または電荷トラップ領域４０５−２の１つまたは複数を、空間４２０−２の境界として含むことができる。ＣＴ構造４０１−２のトンネル領域４２０−２の材料は、ＣＴ構造４０１−１のトンネル領域４２０−１まで延び、空間４２０−２のための垂直な境界を提供する。様々な実施形態では、ＣＴ構造４０１−２の誘電体バリア４１０−２とＣＴ構造４０１−１の誘電体バリア４１０−１との一方または両方は、それらのそれぞれのゲート４１５−２ゲート４１５−１との縁部付近で終端する場合があり、それにより、ＣＴ構造４０１−２及び４０１−１が、図４に示す誘電体バリア４１０−２及び４１０−１のフィン構造を含まないようになっている。（図１Ａ及び図１ＢのＣＴ構造１０１に関するフィン構造の議論を参照されたい。）ＣＴ構造４０１−２の電荷トラップ領域４０５−２は、垂直スタック４０６の隣接するＣＴ構造４０１−１の電荷トラップ領域４０５−１から、空間４２０−２によって分離され得る。ＣＴ構造４０１−２の電荷トラップ領域４０５−２及び誘電体ブロック領域４０９−２は、垂直スタック４０６の隣接するＣＴ構造４０１−１の電荷トラップ領域４０５−１及び誘電体ブロック領域４０９−１から、空間４２０−２によって分離され得る。ＣＴ構造４０１−２の誘電体バリア４１０−２は、電荷トラップ領域４０５−２及び誘電体ブロック領域４０９−２を伴って配置することができ、それにより、電荷トラップ領域４０５−２が、誘電体ブロック領域４０９−２に対して垂直に、空間４２０−２内に凹状になっている。誘電体ブロック領域４０９−２は、誘電体バリア４１０−２及び／またはゲート４１５−２に対して垂直に、空間４２０−２内で凹状になっている場合がある。ＣＴ構造４０１−１の誘電体バリア４１０−１は、電荷トラップ領域４０５−１及び誘電体ブロック領域４０９−１を伴って配置することができ、それにより、電荷トラップ領域４０５−１が、誘電体ブロック領域４０９−１に対して垂直に、空間４２０−２内に凹状になっている。誘電体ブロック領域４０９−１は、誘電体バリア４１０−１及び／またはゲート４１５−１に対して垂直に、空間４２０−２内で凹状になっている場合がある。

空間４２０−１は、ＣＴ構造４０１−１と、スタック４０６が配置される表面との間にある。空間４２０−１は、ＣＴ構造４０１−１の誘電体バリア４１０−１、誘電体ブロック領域４０９−１、または電荷トラップ領域４０５−１の１つまたは複数と、スタック４０６が配置される表面とを、空間４２０−１の境界として含むことができる。ＣＴ構造４０１−１のトンネル領域４２０−１の材料は、スタック４０６が配置される表面に延びることができ、また、空間４２０−１のための垂直な境界を提供することができる。様々な実施形態では、誘電体バリア４１０−１とＣＴ構造４０１−１との両方の内の一方が、ゲート４１５−１の縁部付近で終端する場合があり、それにより、ＣＴ構造４０１−１が、図４に示す誘電体バリア４１０−１のフィン構造を含まないようになっている。（図１Ａ及び図１ＢのＣＴ構造１０１に関するフィン構造の議論を参照されたい。）ＣＴ構造４０１−１の電荷トラップ領域４０５−１は、スタック４０６が配置される表面から、空間４２０−１によって分離することができる。ＣＴ構造４０１−１の電荷トラップ領域４０５−１及び誘電体ブロック領域４０９−１は、スタック４０６が配置される表面から、空間４２０−１によって分離することができる。ＣＴ構造４０１−１の誘電体バリア４１０−１は、電荷トラップ領域４０５−１及び誘電体ブロック領域４０９−１を伴って配置することができ、それにより、電荷トラップ領域４０５−１が、誘電体ブロック領域４０９−１に対して垂直に、空間４２０−１内に凹状になっている。誘電体ブロック領域４０９−１は、誘電体バリア４１０−１及び／またはゲート４１５−１に対して垂直に、空間４２０−１内に凹状になっている場合がある。

空間４２０−１、４２０−２、及び４２０−３の各々は、それぞれ、誘電体領域４２２−１、４２２−２、及び４２２−３によってシールすることができる。誘電体領域４２２−１、４２２−２、及び４２２−３は、それぞれ、空間４２０−１、４２０−２、及び４２０−３の境界の一部とすることができる。誘電体領域４２２−１は、導電性領域４１３である場合がある、スタック４０６が配置される表面上に位置することができ、また、ＣＴ構造４０１−１のゲート４１５−１の一部へと延びることができるとともに、この一部の上に位置することができる。誘電体領域４２２−２は、ＣＴ構造４０１−２のゲート４１５−２の一部上に位置することができ、また、ＣＴ構造４０１−１のゲート４１５−１の一部へと延びることができるとともに、この一部の上に位置することができる。誘電体領域４２２−３は、ＣＴ４０１−３のゲート４１５−３の一部上に位置することができ、また、ＣＴ構造４０１−２のゲート４１５−２の一部へと延びることができるとともに、この一部の上に位置することができる。様々な実施形態では、誘電体領域４２２−１、４２２−２、及び４２２−３の１つまたは複数が、隣接するＣＴ構造のゲートに沿って、このゲート間で終端する場合があり、ここで、そのようなケースでは、効率的に、２つの空間が配置される場合がある。空間４２０−１、４２０−２、及び４２０−３の各々は、そのような終端に関連付けられた空間の１つであり、誘電体領域４２２−３、４２２−２、及び４２２−１の各々に関連付けられた他の有効な空間が、それぞれ、隣接するＣＴ構造４０１−３、４０１−２、４０１−１のゲートと、スタック４０６が配置される表面との間の空間である。そのようなシール用誘電体領域４２２−１、４２２−２、及び４２２−３は、図１Ａ及び図１Ｂに関して論じたシール用誘電体領域と同様に実現することができる。

メモリデバイス４００のストリング４１１のピラー４０３は、ドーピングされた半導体の中空チャンネルとして構築することができる。中空チャンネルにより、３−Ｄチャンネルの中心の領域を、チャンネルの材料とは異なる材料で充填することができることが意味される。ピラー４０３は、誘電体４０４を囲む中空チャンネルとして、ポリシリコンを含むことができる。図４に示す構造４００の領域は、中心領域４０４周りの材料のリングとして配置することができる。ピラー４０３は、導電性領域４１３と、ピラー４０３に結合された導電性データラインとの間で、動作可能に電流を通すことができる。そのような導電性データラインは、アクセストランジスタによってピラー４０３に結合されている場合がある。様々な３Ｄメモリアーキテクチャでは、導電性領域４１３と、ピラー４０３に結合された導電性データラインとのそのような配置に、ソース領域である導電性領域４１３と、データラインである導電性データラインとが設けられ得る。電流は、ストリング４１１に沿うＣＴ構造４０１−１、４０１−２、及び４０１−３に貯蔵された電荷によって影響され得、ここで、電荷の貯蔵の制御は、ＣＴ構造４０１−１、４０１−２、及び４０１−３のゲート４１５−１、４１５−２、及び４１５−３によるものである。ゲート４１５−１、４１５−２、及び４１５−３は、メモリデバイス４００のメモリアレイのアクセスラインに組み込むことができる。アクセスラインは、ワードラインである場合がある。

空間４２０−１、４２０−２、及び４３０−３は、慣習的なメモリアレイに関連する、電荷トラップ領域間のカップリングと、アクセスライン対アクセスラインのＲＣ（抵抗と静電容量の乗算）との問題に対処する機構を提供する。空間４２０−１、４２０−２、及び４３０−３、ならびに、図４に関して論述した、電荷トラップ領域４０５−１、４０５−２、及び４０５−３の分離により、そのようなカップリングとＲＣとの問題を制限する絶縁が提供される。ＣＴ構造４０１−１、４０１−２、及び４０１−３間の空間の配置により、３ＤＮＡＮＤなどの３Ｄメモリ構造の段のピッチを、現在の値である６５ｎｍ〜６０ｎｍから、約３０ｎｍへとスケーリングすることが可能になる。メモリデバイス４００に類似の、構造的設計、及び、関連する処理により、置換ゲート処理を使用した３ＤＮＡＮＤの垂直スケーリングに関するツールのキャパシティの、より少ない段の堆積が可能になる。メモリデバイス４００に類似のメモリの、隣接するＣＴ構造間の電荷トラップ領域の分離により、隣接するＣＴ構造間の連続した電荷トラップ領域を有する、ゲートからゲートの空間が小さい、隣接するＣＴ構造間で発生する、トラップされた電荷のホッピングを避けるか最小にする。空間は、電荷トラップ領域間のカップリングを避けるか最小にすることを可能にする場合がある。低減されたカップリング及び電荷のホッピングにより、メモリデバイス４００及び類似のメモリの設計が、メモリセルのより薄いスタックを有することを可能にする。これら空間の形成により、アクセスライン（ゲート）の静電容量を、チェックされた状態に規定する、すなわち制御された状態に規定することができ、また、その関連するゲートに関する垂直な配置への、誘電体バリアを限定の実施において、アクセスライン（ゲート）の抵抗の低減をも可能にすることができる。

図５は、メモリデバイス５００の垂直ストリング５１１内の、複数のＣＴ構造の実施形態、たとえば、ＣＴ構造５０１−１、５０１−２、及び５０１−３の断面図である。垂直ストリング５１１は、３Ｄメモリのメモリアレイの複数のストリングの１つとすることができる。複数の垂直ストリングを有する、３Ｄメモリデバイスの実施例が、図３に示されている。複数の垂直ストリングを有する他の３Ｄメモリデバイスが、図２Ａまたは図２ＢのＣＴ構造２０１に類似のＣＴメモリセルとともに構築され得る。３Ｄメモリデバイス内の他の垂直ストリングは、電気接続の異なるセットとともに配置された、垂直ストリング５１１と同様に構築することができる。

垂直ストリング５１１は、ＣＴ構造５０１−１、５０１−２、及び５０１−３に結合されるとともに、その一部である、半導体材料のピラー５０３を含んでいる。メモリデバイス５００は、垂直ストリングの３つのＣＴ構造には限定されない。図５は、垂直ストリング５１１に沿って、または、垂直ストリング５１１の一部として、垂直スタック５０６に配置されたＣＴ構造のアーキテクチャに注目するために、３つのＣＴ構造を示している。垂直ストリング５１１は、メモリデバイス５００のメモリサイズ、または、メモリデバイス５００のためのアーキテクチャに関する他の因子に基づき、垂直ストリング５１１のピラー５０３に結合された、４以上のＣＴ構造、たとえば、８、１６、３２、６４、または他の数のＣＴ構造を含むことができる。各ＣＴ構造は、ストリングのメモリセルとして配置することができ、各ＣＴ構造は、ストリングの他のＣＴ構造とは異なる垂直方向のレベルにあり、その垂直方向のレベルの各々は、メモリデバイスのメモリアレイの段である。

スタック５０６は、ベース５１６によって支持することができる。図５では、ベース５１６とスタック５０６との間に、追加の材料及び／または集積回路構造が存在する場合があることを示すために、スタック５０６の底部とベース５１６との間にスペースが示されている。様々な用途では、そのような追加の組み込まれた材料が、たとえば、ソース側が選択するトランジスタ材料を含む場合がある。ベース５１６は、基板５０２上に導電性領域５１３を含む場合がある。メモリデバイス５００のアーキテクチャに応じて、導電性領域５１３は、ソース領域である場合がある。導電性領域５１３は、半導体材料を含む場合がある。半導体材料は、限定ではないが、モノクリスタルのシリコンまたは多結晶シリコンを含む場合がある。基板５０２は、半導体基板であるか、半導体材料と絶縁材料との組合せを有する基板である場合がある。

ＣＴ構造５０１−１は、垂直ストリング５１１に沿う第１の電荷トラップ構造として配置され、ＣＴ構造５０１−１の上に、電荷トラップ構造５０１−２及び５０１−３が、電荷トラップ構造５０１−２及び５０１−３の各々が垂直スタック５０６の別のＣＴ構造の上に配置された状態で、垂直スタック５０６内に配置されている。ピラー５０３の半導体材料は、ＣＴ構造５０１−１、５０１−２、及び５０１−３のそれぞれに関するチャンネル５０３−１、５０３−２、及び５０３−３として配置され、それにより、ピラー５０３が、ＣＴ構造５０１−１、５０１−２、及び５０１−３間に、ＣＴ構造５０１−１、５０１−２、及び５０１−３を通って延びるようになっている。ＣＴ構造５０１−１、５０１−２、及び５０１−３の各々は、そのそれぞれのチャンネル５０３−１、５０３−２、及び５０３−３に隣接するとともに接触するトンネル領域５０７−１、５０７−２、及び５０７−３をそれぞれ含んでいる。

トンネル領域５０７−１、５０７−２、及び５０７−３の各々は、バリアのセットとして実施することができる。たとえば、トンネル領域５０７−１、５０７−２、及び５０７−３の各々は、３つの領域のトンネルバリアとして実施することができる。そのような３つの領域のトンネルバリアは、誘電酸化物の領域、次の誘電窒化物の領域、次の別の誘電酸化物の領域として実施され得る。トンネル領域５０７−１、５０７−２、及び５０７−３の各々は、２つの領域のトンネルバリアとして実施される場合がある。トンネル領域５０７−１、５０７−２、及び５０７−３の各々は、１つの領域のトンネルバリアとして実施される場合がある。さらに、トンネル領域５０７−１、５０７−２、及び５０７−３の各々は、４つ以上の領域を有する場合があり、これらトンネル領域の材料及び厚さの選択は、トンネル領域として作用する所与の厚さの材料の特性に基づいている。

ＣＴ構造５０１−１、５０１−２、及び５０１−３の各々は、そのそれぞれのトンネル領域５０７−１、５０７−２、及び５０７−３に隣接するとともに接触する電荷トラップ領域５０５−１、５０５−２、及び５０５−３をそれぞれ含んでいる。電荷トラップ領域５０５−１、５０５−２、及び５０５−３の各々は、チャンネル５０３−１、５０３−２、及び５０３−３からの電荷をそれぞれ貯蔵することができる誘電材料とすることができる。電荷トラップ領域５０５−１、５０５−２、及び５０５−３は、誘電体シリコン窒化物を含む領域など、誘電窒化物領域として実現することができる。電荷トラップ領域５０５−１、５０５−２、及び５０５−３のための他の誘電材料を、電荷をトラップするために使用することができる。ＣＴ構造５０１−１、５０１−２、及び５０１−３の各々は、そのそれぞれの電荷トラップ領域５０５−１、５０５−２、及び５０５−３に隣接するとともに接触する誘電体ブロック領域５０９−１、５０９−２、及び５０９−３をそれぞれ含んでいる。

ＣＴ構造５０１−１、５０１−２、及び５０１−３の各々は、誘電体バリア５１０−１、５１０−２、及び５１０−３、ならびに、ゲート５１５−１、５１５−２、及び５１５−３をそれぞれ含んでおり、ここで、誘電体バリア５１０−１、５１０−２、及び５１０−３の各々が、そのそれぞれのＣＴ構造５０１−１、５０１−２、及び５０１−３の誘電体ブロック領域５０９−１、５０９−２、及び５０９−３と、ゲート５１５−１、５１５−２、及び５１５−３との間に配置されている。誘電体バリア５１０−１、５１０−２、及び５１０−３の各々は、ストリング５１１と関連付けられた３Ｄスタック５０６に配置された、ＣＴ構造５０１−１、５０１−２、及び５０１−３間の空間の処理を可能にするように選択された誘電体バリアのための材料を使用して実施することができる。３Ｄスタック５０６は、３ＤＮＡＮＤスタック５０６として実現することができる。誘電体バリア５１０−１、５１０−２、及び５１０−３の各々は、酸化アルミニウム、または、酸化アルミニウムの誘電率より大である誘電率を有する誘電体を含むことができる。誘電体バリア５１０−１、５１０−２、及び５１０−３の各々は、酸化ハフニウム、酸化ジルコニウム、または、酸化ハフニウム及び／または酸化ジルコニウムの、酸化アルミニウム、シリコン酸化物、酸化チタン、酸化ガドリニウム、酸化ニオブ、もしくはタンタル酸化物の１つもしくは複数との混合物の、１つまたは複数を含むことができる。他の高κ誘電体を、誘電体バリア５１０−１、５１０−２、及び５１０−３の各々のために使用することができる。

ＣＴ構造５０１−３、５０１−２、及び５０１−１は、空間５２０−３、５２０−２、及び５２０−１のそれぞれにより、隣接するＣＴ構造から分離され得る。ＣＴ構造のトンネル領域は、関連する空間により、垂直スタックの隣接するＣＴ構造のトンネル領域から分離され得る。さらに、それぞれのＣＴ構造の電荷トラップ領域及び誘電体ブロック領域は、関連する空間により、垂直スタックの隣接するＣＴ構造の電荷トラップ領域及び誘電体ブロック領域から分離させられる場合がある。

空間５２０−３は、ＣＴ構造５０１−３とＣＴ構造５０１−２との間にある。空間５２０−３は、ＣＴ構造５０１−３の誘電体バリア５１０−３、誘電体ブロック領域５０９−３、電荷トラップ領域５０５−３、またはトンネル領域５０７−３の１つまたは複数、及び、ＣＴ構造５０１−２の誘電体バリア５１０−２、誘電体ブロック領域５０９−２、電荷トラップ領域５０５−２、またはトンネル領域５０７−２の１つまたは複数を、空間５２０−３の境界として含むことができる。ＣＴ構造５０１−３のチャンネル５２０−３の材料は、ＣＴ構造５０１−２のチャンネル５２０−２まで延び、空間５２０−３のための垂直な境界を提供する。様々な実施形態では、ＣＴ構造５０１−３の誘電体バリア５１０−３とＣＴ構造５０１−２の誘電体バリア５１０−２との両方の内の一方は、それらのそれぞれのゲート５１５−３とゲート５１５−２との縁部付近で終端する場合があり、それにより、ＣＴ構造５０１−３及び５０１−２が、図５に示す誘電体バリア５１０−３及び５１０−２のフィン構造を含まないようになっている。（図２Ａ及び図２ＢのＣＴ構造２０１に関するフィン構造の議論を参照されたい。）ＣＴ構造５０１−３のトンネル領域５０７−３は、垂直スタック５０６の隣接するＣＴ構造５０１−２のトンネル領域５０７−２から、空間５２０−３によって分離され得る。ＣＴ構造５０１−３の電荷トラップ領域５０５−３及び誘電体ブロック領域５０９−３は、垂直スタック５０６の隣接するＣＴ構造５０１−２の電荷トラップ領域５０５−２及び誘電体ブロック領域５０９−２から、空間５２０−３によって分離され得る。図５に示すメモリデバイス５００の構造の変形形態では、ＣＴ構造５０１−３の誘電体バリア５１０−３は、電荷トラップ領域５０５−３及び誘電体ブロック領域５０９−３を伴って配置される場合があり、それにより、電荷トラップ領域５０５−３が、誘電体ブロック領域５０９−３に対して垂直に、空間５２０−３内に凹状になっている。さらに、誘電体ブロック領域５０９−３は、誘電体バリア５１０−３及び／またはゲート５１５−３に対して垂直に、空間５２０−３内で凹状になっている場合がある。そのような変形形態には、電荷トラップ領域５０５−２が、誘電体ブロック領域５０９−２に対して垂直に、空間５２０−３内に凹状になっているように、電荷トラップ領域５０５−２及び誘電体ブロック領域５０９−２を伴って配置されたＣＴ構造５０１−２の誘電体バリア５１０−２が含まれる場合がある。さらに、誘電体ブロック領域５０９−２は、誘電体バリア５１０−２及び／またはゲート５１５−２に対して垂直に、空間５２０−３内で凹状になっている場合がある。

空間５２０−２は、ＣＴ構造５０１−２とＣＴ構造５０１−１との間にある。空間５２０−２は、ＣＴ構造５０１−２の誘電体バリア５１０−２、誘電体ブロック領域５０９−２、電荷トラップ領域５０５−２、またはトンネル領域５０７−２の１つまたは複数、及び、ＣＴ構造５０１−１の誘電体バリア５１０−１、誘電体ブロック領域５０９−１、電荷トラップ領域５０５−１、またはトンネル領域５０７−１の１つまたは複数を、空間５２０−２の境界として含むことができる。ＣＴ構造５０１−２のチャンネル５２０−２の材料は、ＣＴ構造５０１−１のチャンネル５２０−１まで延び、空間５２０−２のための垂直な境界を提供する。様々な実施形態では、ＣＴ構造５０１−２の誘電体バリア５１０−２とＣＴ構造５０１−１の誘電体バリア５１０−１との両方の内の一方は、それらのそれぞれのゲート５１５−１とゲート５１５−１との縁部付近で終端する場合があり、それにより、ＣＴ構造５０１−２及び５０１−１が、図５に示す誘電体バリア５１０−２及び５１０−１のフィン構造を含まないようになっている。（図２Ａ及び図２ＢのＣＴ構造２０１に関するフィン構造の議論を参照されたい。）ＣＴ構造５０１−２のトンネル領域５０７−２は、垂直スタック５０６の隣接するＣＴ構造５０１−２のトンネル領域５０７−２から、空間５２０−２によって分離され得る。ＣＴ構造５０１−２の電荷トラップ領域５０５−２及び誘電体ブロック領域５０９−２は、垂直スタック５０６の隣接するＣＴ構造５０１−１の電荷トラップ領域５０５−１及び誘電体ブロック領域５０９−１から、空間５２０−２によって分離され得る。図５に示すメモリデバイス５００の構造の変形形態では、ＣＴ構造５０１−２の誘電体バリア５１０−２は、電荷トラップ領域５０５−２及び誘電体ブロック領域５０９−２を伴って配置される場合があり、それにより、電荷トラップ領域５０５−２が、誘電体ブロック領域５０９−２に対して垂直に、空間５２０−２内に凹状になっている。さらに、誘電体ブロック領域５０９−２は、誘電体バリア５１０−２及び／またはゲート５１５−２に対して垂直に、空間５２０−２内で凹状になっている場合がある。そのような変形形態には、電荷トラップ領域５０５−１が、誘電体ブロック領域５０９−１に対して垂直に、空間５２０−２内に凹状になっているように、電荷トラップ領域５０５−１及び誘電体ブロック領域５０９−１を伴って配置された、ＣＴ構造５０１−１の誘電体バリア５１０−１が含まれる場合がある。さらに、誘電体ブロック領域５０９−１は、誘電体バリア５１０−１及び／またはゲート５１５−１に対して垂直に、空間５２０−２内で凹状になっている場合がある。

空間５２０−１は、ＣＴ構造５０１−１とスタック５０６が配置される表面との間にある。空間５２０−１は、ＣＴ構造５０１−１の誘電体バリア５１０−１、誘電体ブロック領域５０９−１、電荷トラップ領域５０５−１、またはトンネル領域５０７−１の１つまたは複数と、スタック５０６が配置される表面とを、空間５２０−１の境界として含むことができる。ＣＴ構造５０１−１のチャンネル５２０−１の材料は、スタック５０６が配置される表面に延び、また、空間５２０−１のための垂直な境界を提供する。様々な実施形態では、ＣＴ構造５０１−１の誘電体バリア５１０−１が、そのそれぞれのゲート５１５−１の縁部付近で終端する場合があり、それにより、ＣＴ構造５０１−１が、図５に示す誘電体バリア５１０−１のフィン構造を含まないようになっている。（図２Ａ及び図２ＢのＣＴ構造２０１に関するフィン構造の議論を参照されたい。）ＣＴ構造５０１−１のトンネル領域５０７−１は、スタック５０６が配置される表面から、空間５２０−１によって分離することができる。ＣＴ構造５０１−１の電荷トラップ領域５０５−１及び誘電体ブロック領域５０９−１は、スタック５０６が配置される表面から、空間５２０−１によって分離することができる。図５に示すメモリデバイス５００の構造の変形形態では、ＣＴ構造５０１−１の誘電体バリア５１０−１は、電荷トラップ領域５０５−１及び誘電体ブロック領域５０９−１を伴って配置される場合があり、それにより、電荷トラップ領域５０５−１が、誘電体ブロック領域５０９−１に対して垂直に、空間５２０−１内に凹状になっている。さらに、誘電体ブロック領域５０９−１は、誘電体バリア５１０−１及び／またはゲート５１５−１に対して垂直に、空間５２０−１内で凹状になっている場合がある。

空間５２０−１、５２０−２、及び５２０−３の各々は、それぞれ、誘電体領域５２２−１、５２２−２、及び５２２−３によってシールすることができる。誘電体領域５２２−１、５２２−２、及び５２２−３は、それぞれ、空間５２０−１、５２０−２、及び５２０−３の境界の一部とすることができる。誘電体領域５２２−１は、導電性領域５１３である場合がある、スタック５０６が配置される表面上に位置することができ、また、ＣＴ構造５０１−１のゲート５１５−１の一部へと延びることができるとともに、この一部の上に位置することができる。誘電体領域５２２−２は、ＣＴ構造５０１−２のゲート５１５−２の一部上に位置することができ、また、ＣＴ構造５０１−１のゲート５１５−１の一部へと延びることができるとともに、この一部の上に位置することができる。誘電体領域５２２−３は、ＣＴ５０１−３のゲート５１５−３の一部上に位置することができ、また、ＣＴ構造５０１−２のゲート５１５−２の一部へと延びることができるとともに、この一部の上に位置することができる。様々な実施形態では、誘電体領域５２２−１、５２２−２、または５２２−３の１つまたは複数が、隣接するＣＴ構造のゲートに沿って、このゲート間で終端する場合があり、ここで、そのようなケースでは、効率的に、２つの空間が配置される場合がある。空間５２０−１、５２０−２、及び５２０−３の各々は、そのような終端に関連付けられた空間の１つであり、誘電体領域５２２−３、５２２−２、及び５２２−１の各々に関連付けられた他の有効な空間が、それぞれ、隣接するＣＴ構造５０１−３、５０１−２、５０１−１のゲートと、スタック５０６が配置される表面との間の空間である。そのようなシール用誘電体領域５２２−１、５２２−２、及び５２２−３は、図２Ａ及び図２Ｂに関して論じたシール用誘電体領域と同様に実現することができる。

メモリデバイス５００のストリング５１１のピラー５０３は、ドーピングされた半導体の中空チャンネルとして構築することができる。ピラー５０３は、誘電体５０４を囲む中空チャンネルとして、ポリシリコンを含むことができる。図５に示す構造５００の領域は、中心領域５０４周りの材料のリングとして配置することができる。ピラー５０３は、導電性領域５１３と、ピラー５０３に結合された導電性データラインとの間で、動作可能に電流を通すことができる。そのような導電性データラインは、アクセストランジスタによってピラー５０３に結合されている場合がある。様々な３Ｄメモリアーキテクチャでは、導電性領域５１３と、ピラー５０３に結合された導電性データラインとのそのような配置に、ソース領域である導電性領域５１３と、データラインである導電性データラインとが設けられ得る。電流は、ストリング５１１に沿うＣＴ構造５０１−１、５０１−２、及び５０１−３に貯蔵された電荷によって影響され得、ここで、電荷の貯蔵の制御は、ＣＴ構造５０１−１、５０１−２、及び５０１−３のゲート５１５−１、５１５−２、及び５１５−３によるものである。ゲート５１５−１、５１５−２、及び５１５−３は、メモリデバイス５００のメモリアレイのアクセスラインに組み込むことができる。アクセスラインは、ワードラインである場合がある。

ＣＴ構造５０１−１、５０１−２、及び５０１−３にそれぞれ関するチャンネル５０３−１、５０３−２、及び５０３−３として配置されたピラー５０３の半導体材料は、ＣＴ構造５０１−１、５０１−２、及び５０１−３間に、ＣＴ構造５０１−１、５０１−２、及び５０１−３を通って延びている。ピラー５０３は、交互になっているドーピングレベルの領域を含み得る。たとえば、トンネル領域５０７−１、５０７−２、及び５０７−３に隣接するとともに、トンネル領域５０７−１、５０７−２、及び５０７−３に接触するチャンネル５０３−１、５０３−２、及び５０３−３は、それぞれ、空間５２０−１、５２０−２、及び５２０−３に隣接するとともに、空間５２０−１、５２０−２、及び５２０−３の境界を形成するピラー５０３の領域とは異なってドーピングされ得る。ピラー５０３は、空間５２０−１、５２０−２、及び５２０−３によってそれぞれ境界が定められた、ピラー５０３の領域５２３−１、５２３−２、及び５２３−３において、それぞれ、トンネル領域５０７−１、５０７−２、及び５０７−３によって境界が定められているとともに、トンネル領域５０７−１、５０７−２、及び５０７−３に接触するチャンネル５０３−１、５０３−２、及び５０３−３の領域よりも高いキャリアドーピングレベルを含み得る。領域５２３−１、５２３−２、及び５２３−３における、より高いドーピングレベルは、トンネル領域５０７−１、５０７−２、及び５０７−３によってそれぞれ境界が定められたチャンネル５０３−１、５０３−２、及び５０３−３のキャリア濃度に関し、ピラー５０３の垂直方向の長さに沿って非一様とすることができる。領域５２３−１、５２３−２、及び５２３−３における、より高いドーピングレベルは、トンネル領域５０７−１、５０７−２、及び５０７−３によってそれぞれ境界が定められたチャンネル５０３−１、５０３−２、及び５０３−３のキャリア濃度に関し、ピラー５０３の垂直方向の長さに沿う勾配として分布され得る。そのような勾配は、トンネル領域５０７−１、５０７−２、及び５０７−３によって境界が定められたピラー５０３に沿うドーピングに関し、大部分のキャリア濃度の過度な量で実現され得、ピラー５０３の、トンネル領域５０７−１、５０７−２、及び５０７−３との境界の始点において、ゼロに近づく。領域５２３−１、５２３−２、及び５２３−３における、より高いドーピングレベルは、ＣＴ構造５０３−１、５０３−２、及び５０３−３に沿うピラー５０３の長さに垂直の、ｘ方向の、ピラー５０３にわたる勾配として分布され得る。ドーパント勾配は、チャンネル５０３−１、５０３−２、及び５０３−３のそれぞれのゲートチャンネル５１５−１、５１５−２、及び５１５−３の制御を向上させることができる。より高いキャリアドーピングレベルを、ｎ型のドーピングとすることができる。代替的には、ＣＴ構造５０１−１、５０１−２、及び５０１−３の様々なセクションの半導体ドーピングがｐ型であれば、より高いキャリアドーピングレベルを、ｐ型のドーピングとすることができる。

空間５２０−１、５２０−２、及び５３０−３は、慣習的なメモリアレイに関連する、電荷トラップ領域間のカップリングと、アクセスライン対アクセスラインのＲＣ（抵抗と静電容量の乗算）との問題に対処する機構を提供する。空間５２０−１、５２０−２、及び５３０−３、ならびに、電荷トラップ領域５０５−１、５０５−２、及び５０５−３の分離により、図５に関して論述したように、そのようなカップリングとＲＣの結果とを制限する絶縁が提供される。ＣＴ構造５０１−１、５０１−２、及び５０１−３間の空間の配置により、３ＤＮＡＮＤなどの３Ｄメモリ構造の段のピッチを、現在の値である６５ｎｍ〜６０ｎｍから、約３０ｎｍへとスケーリングすることが可能になる。メモリデバイス５００に類似の、構造的設計、及び、関連する処理により、置換ゲート処理を使用した３ＤＮＡＮＤの垂直スケーリングに関するツールのキャパシティの、より少ない段の堆積が可能になる。メモリデバイス５００に類似のメモリの、隣接するＣＴ構造間の電荷トラップ領域の分離により、隣接するＣＴ構造間の連続した電荷トラップ領域を有する、小さいゲートからゲートの空間の隣接するＣＴ構造間で発生する、トラップされた電荷のホッピングを避けるか最小にする。空間は、電荷トラップ領域間のカップリングを避けるか最小にすることを可能にする場合がある。電荷トラップ領域間のカップリングの低減も、隣接するＣＴ構造の、トンネル領域に隣接するチャンネルにおけるドーピングレベルよりも高い、隣接するＣＴ構造間のドーパント勾配によって提供される場合がある。そのようなドーピングの勾配は、ＣＴ構造５０１−１、５０１−２、及び５０１−３などの、そのそれぞれのＣＴ構造の、チャンネル５０３−１、５０３−２、及び５０３−３などのそれぞれのチャンネル上の、ゲート５１５−１、５１５−２、及び５１５−３などの個別のゲートの制御を向上させる場合がある。低減されたカップリング及び電荷のホッピングにより、メモリデバイス５００及び類似のメモリの設計が、メモリセルのより薄いスタックを有することを可能にする。これら空間の形成により、アクセスライン（ゲート）の静電容量を、チェックされた状態に規定する、すなわち制御された状態に規定することができ、また、その関連するゲートに関する垂直な配置への、誘電体バリアの限定の実施において、アクセスライン（ゲート）の抵抗の低減をも可能にすることができる。

図６は、電荷トラップ構造を形成する例示的方法６００の実施形態の特徴のフロー図である。６１０では、材料スタックの開口の壁上に誘電体バリアが形成される。誘電体バリアを形成することは、酸化アルミニウム、または、酸化アルミニウムの誘電率より大である誘電率を有する誘電体を形成することを含むことができる。誘電体バリアを形成することは、電荷トラップ構造の処理における温度及びエッチング用の化学物質に耐えることができる材料で、誘電体バリアを形成することが含むことができる。誘電体バリアを形成することは、酸化ハフニウム、酸化ジルコニウム、または、酸化ハフニウム及び／または酸化ジルコニウムの、酸化アルミニウム、シリコン酸化物、酸化チタン、酸化ガドリニウム、酸化ニオブ、またはタンタル酸化物の１つまたは複数との混合物の、１つまたは複数を形成することを含むことができる。他の高κ誘電材料が、誘電体バリアのための材料に使用される場合がある。

６２０では、誘電体バリアに隣接するとともに誘電体バリアに接触する誘電体ブロック領域が形成される。誘電体ブロック領域の材料は、誘電体バリアの材料とは異なっている。６３０では、誘電体ブロック領域に隣接するとともに誘電体ブロック領域に接触する電荷トラップ領域が形成される。電荷トラップ領域を形成することは、電荷トラップ領域として誘電窒化物を形成することを含むことができる。他の電荷トラップ材料が使用される場合がある。６４０では、トンネル領域が、電荷トラップ領域に隣接するとともに電荷トラップ領域と接触して形成される。トンネル領域は、電荷トラップ領域への電荷キャリアの移送を規定することができる領域のセットとして形成される場合がある。６５０では、半導体ピラーが、トンネル領域に隣接するとともにトンネル領域と接触して形成され、半導体ピラーが、トンネル領域によって電荷トラップ領域から分離されている。半導体ピラーは、電流を通すように動作可能である。半導体ピラーを形成することは、ポリシリコンを形成することを含むことができる。

６６０では、ゲートが、誘電体バリアに隣接するとともに誘電体バリアと接触して形成され、このゲートは、誘電体バリアによって誘電体ブロック領域から分離されている。ゲートは、電荷トラップ領域の電荷の貯蔵を制御するように動作可能である。ゲートを形成することは、タングステンをゲートとして形成することを含むことができる。ゲートを形成することには、誘電体バリアとタングステンとの間に窒化チタン領域を形成することが含まれ得る。

６７０では、誘電体バリアが、誘電体ブロック領域の一部と、電荷トラップ領域の一部との選択的な除去を可能にするように変更される。６８０では、誘電体ブロック領域の一部と、電荷トラップ領域の一部とが除去され、それにより、空間が、電荷トラップ領域の残りの部分と、電荷トラップ構造が配置される領域との間に形成されるようになっている。

方法６００の変形形態、または、方法６００に類似の方法には、そのような方法の用途、及び／または、そのような方法が実施されるシステムのアーキテクチャに応じて、組み合わせられる場合があるか、組み合わせられない場合がある、複数の異なる実施形態が含まれ得る。そのような方法は、誘電体ブロック領域に対して垂直に、空間内に凹状になっている電荷トラップ領域を形成することが含まれ得る。たとえば、電荷トラップ領域と誘電体ブロック領域とは、電荷トラップ領域と、電荷トラップ構造が配置される領域との間の距離が、誘電体ブロック領域と、電荷トラップ構造が配置される領域との間の距離より大であるように形成され得る。誘電体バリアを形成することは、完全な電荷トラップ構造における、誘電体ブロック領域とゲートとの間の、約１５オングストロームから約５０オングストロームまでのレンジの厚さを有する誘電体バリアを形成することを含むことができる。様々な実施形態では、誘電体バリアを変化させることには、ゲート及び誘電体ブロック領域に対して選択的に、誘電体バリアの原子層エッチング（ＡＬＥ、または、場合によってはＡＬＥｔと称される）をすることと、変更された誘電体バリアを形成するように、追加の誘電体バリア材料を堆積させることと、誘電体ブロック領域上にマスクを形成するように、変更された誘電体バリアの原子層エッチングをすることと、が含まれ得る。方法６００、または、方法６００に類似の方法は、空間を形成することに、シール用誘電体を形成することを含むことができる。

ＡＬＥは、原子層堆積（ＡＬＤ）が堆積処理であり、ＡＬＥが除去処理であることを除き、ＡＬＤに類似している。ＡＬＤは、計量された方式で材料を形成することを可能にする、単一層毎の連続した堆積処理である。ＡＬＥは、連続して発生する、自己制御方式の表面の反応に基づく材料除去技術である。ＡＬＥは、原子層制御によってフィルムを除去する特性を提供し、電子デバイスの広範囲の微細加工を可能にする。サイクル中の反応物としてのアセチルアセトネートスズ（ＩＩ）（Ｓｎ（ａｃａｃ）_２）及びＨＦを伴う自己制御方式の熱反応を使用する、ＡＬＥによるＡｌ_２Ｏ_３の除去が報告されている。Ｓｎ（ａｃａｃ）_２及びＨＦを、Ａｌ_２Ｏ_３をエッチングするために使用し、１５０℃から２５０℃の温度で、処理温度に応じたサイクル毎のオングストロームのエッチング量で、Ａｌ_２Ｏ_３の線形除去を行うことが、報告された。連続して発生する、自己制御方式の熱反応における反応物としてＳｎ（ａｃａｃ）_２及びＨＦを使用したＨｆＯ_２のＡＬＥも報告されており、ＡＬＥ処理によるＨｆＯ_２の線形除去が達成された。ＡＬＥによってエッチングされる場合がある他の材料には、他の金属酸化物、窒化金属、リン化金属、硫化金属、及びヒ化金属が含まれる。

様々な実施形態では、関連する空間を有するＣＴ構造を形成することを含む方法は、方法６００に類似の方法の変形形態を使用して実施することができる。これら特徴が、複数の異なる順番に配列されたステップで実施することができ、図６に提供されたような順番または特徴に限定されないことに留意されたい。

様々な実施形態では、装置が、電流を通すように動作可能である半導体ピラーと、トンネル領域によって半導体ピラーから分離されている電荷トラップ領域と、電荷トラップ領域に隣接した誘電体ブロック領域と、誘電体ブロック領域に隣接するとともに、電荷トラップ領域の電荷の貯蔵を制御するように動作可能であるゲートと、誘電体ブロック領域とゲートとの間にあるとともに、誘電体ブロック領域とゲートとを分離する誘電体バリアであって、半導体ピラー、トンネル領域、電荷トラップ領域、誘電体ブロック領域、誘電体バリア、及びゲートが、電荷トラップ構造の一部であり、電荷トラップ領域が、空間により、電荷トラップ構造が配置される領域から分離されている、誘電体バリアと、を備えることができる。電荷トラップ領域は、誘電体ブロック領域に対して垂直に、空間内に凹状にすることができる。電荷トラップ領域と、電荷トラップ構造が配置される領域との間の距離は、誘電体ブロック領域と、電荷トラップ構造が配置される領域との間の距離より大とすることができる。誘電体ブロック領域は、誘電体バリア及び／またはゲートに対して垂直に、空間内に凹状にすることができる。誘電体ブロック領域と、電荷トラップ構造が配置される領域との間の距離は、誘電体バリアと、電荷トラップ構造が配置される領域との間の距離より大とすることができる。

空間、誘電体ブロック領域、及び電荷トラップ領域は、誘電体ブロック領域の垂直方向の厚さに対する電荷トラップ領域の垂直方向の厚さの割合と、空間のサイズとを、特定のレンジ内のゲートに関連付けられる静電容量を得るように選択するように、構築される。誘電体バリアは、酸化アルミニウム、または、酸化アルミニウムの誘電率より大である誘電率を有する誘電体を含むことができる。誘電体バリアは、誘電体ブロック領域とゲートとの間の、約１５オングストロームから約５０オングストロームまでのレンジの厚さを有することができる。

図７は、材料のスタックにおける複数の電荷トラップ構造の形成の例示的方法７００の実施形態の特徴のフロー図である。７１０では、材料のスタックが、メモリセルのストリングの複数の電荷トラップ構造を形成するように、材料によって囲まれた開口を有して形成される。形成されることになる複数の電荷トラップ構造は、第１の電荷トラップ構造を除く、ストリングの各電荷トラップ構造が、複数の電荷トラップ構造の別の電荷トラップ構造の上方に配置された状態で、第１の電荷トラップ構造を含んでいる。７２０では、材料のスタック内の誘電体バリア材料が、材料のスタックの各部を除去した後に、材料のスタックの後方から、原子層エッチングを使用して、誘電体バリア材料の各部を除去することにより、パターンが形成される。材料のスタックを形成することは、酸化アルミニウム、または、酸化アルミニウムの誘電率より大である誘電率を有する誘電体で、誘電体バリア材料を形成することを含むことができる。誘電体バリア材料を形成することは、酸化ハフニウム、酸化ジルコニウム、または、酸化ハフニウム及び／または酸化ジルコニウムの、酸化アルミニウム、シリコン酸化物、酸化チタン、酸化ガドリニウム、酸化ニオブ、もしくはタンタル酸化物の１つもしくは複数との混合物の、１つまたは複数を形成することを含むことができる。他の高κ誘電材料が、誘電体バリアのための材料に使用される場合がある。

７３０では、パターンが形成された誘電体バリア材料の各部が、空間が、隣接する電荷トラップ構造の電荷トラップ領域間に形成されるように、電荷トラップ構造の誘電体ブロック領域及び電荷トラップ領域に対応するスタックの材料の各部を除去するためのマスクとして使用される。誘電体バリア材料は、誘電体ブロック領域を、完成した各電荷トラップ構造のゲートから分離する。誘電体バリア材料は、誘電体ブロック領域のための材料とは異なっている。

方法７００の変形形態、または、方法７００に類似の方法には、そのような方法の用途、及び／または、そのような方法が実施されるシステムのアーキテクチャに応じて、組み合わせられる場合があるか、組み合わせられない場合がある、複数の異なる実施形態が含まれ得る。そのような方法は、誘電体ブロック領域に対して垂直に、空間内に凹状になっている、完成した各電荷トラップ構造のための電荷トラップ領域を形成することを含むことができる。複数の電荷トラップ構造の各電荷トラップ構造を形成することは、段のピッチが約３０ナノメートルであるように、メモリデバイスの段の各電荷トラップ構造を形成することを含むことができる。一実施形態では、形成された材料のスタックの部分は、複数の電荷トラップ構造のトンネル領域及びチャンネルとして使用することができ、ここで、各電荷トラップ構造のトンネル領域は、第１の電荷トラップ構造からすべての電荷トラップ構造を通るスタックの材料の部分であり、チャンネルは、第１の電荷トラップ構造からすべての電荷トラップ構造を通るスタックの材料の別の部分である。

方法７００、または、方法７００に類似の方法は、空間を形成することに、隣接する電荷トラップ構造のゲート間のシール用誘電体を形成することを含むことができる。そのような方法は、誘電体バリア材料内の開口が、誘電体ブロック領域に対応する材料を処理するためのサイズを得るまで、追加の誘電体バリア材料の堆積及びエッチングを繰り返すことにより、誘電体バリア材料にパターンを形成することを含むことができる。開口は、空間を形成するように、酸化物エッチングと、その後の窒化物エッチングとを実施するために使用される。空間を形成した後に、誘電体が、開領域をシールするように、開領域に形成され得、開領域は、誘電体バリア材料にパターン形成するように、材料のスタックの各部を除去することによって形成された。開領域に誘電体を形成することは、プラズマ誘起化学蒸着を使用して誘電体を形成することを含むことができる。

様々な実施形態では、関連する空間を有するＣＴ構造を形成することを含む方法は、方法７００に類似の方法の変形形態を使用して実施することができる。これら特徴が、複数の異なる順番に配列されたステップで実施され得、図７に示されたような順番または特徴に限定されないことに留意されたい。

様々な実施形態では、メモリデバイスは、半導体材料の垂直ピラーを含むメモリセルの垂直ストリングと、垂直ストリングに沿って配置された第１のＣＴ構造を含む複数のＣＴ構造であって、複数のＣＴ構造が、第１のＣＴ構造を除き、複数のＣＴ構造の別のＣＴ構造の上に配置された、各ＣＴ構造との垂直スタックで配置されている、複数のＣＴ構造と、を備えることができる。各ＣＴ構造は、ＣＴ構造のためのチャンネルとして動作可能である半導体材料、半導体材料に隣接するとともに半導体材料と接触しているトンネル領域、トンネル領域に隣接するとともにトンネル領域と接触している電荷トラップ領域、電荷トラップ領域に隣接するとともに電荷トラップ領域と接触している誘電体ブロック領域であって、電荷トラップ領域が、空間により、垂直スタックの隣接するＣＴ構造の電荷トラップ領域から分離されている、誘電体ブロック領域、及び、ＣＴ構造の誘電体ブロック領域とゲートとの間で、誘電体ブロック領域とゲートとを分離している誘電体バリアを含むことができる。

各ＣＴ構造の誘電体バリアは、電荷トラップ領域が、誘電体ブロック領域に対して垂直に、空間内に凹状になっているように、各ＣＴ構造の電荷トラップ領域及び誘電体ブロック領域を伴って配置することができる。たとえば、電荷トラップ領域と、電荷トラップ構造が配置される領域との間の距離は、誘電体ブロック領域と、電荷トラップ構造が配置される領域との間の距離より大とすることができる。誘電体ブロック領域は、誘電体バリア及び／またはゲートに対して垂直に、空間内に凹状にすることができる。たとえば、誘電体ブロック領域と、電荷トラップ構造が配置される領域との間の距離は、誘電体バリア及び／またはゲートと、電荷トラップ構造が配置される領域との距離より大とすることができる。第１のＣＴ構造のトンネル領域は、半導体材料のピラーに沿って延びることができるとともに、各ＣＴ構造のトンネル領域として、他のＣＴ構造を通って延びることができる。シール用誘電体は、ストリングの隣接する電荷トラップ領域間の空間をシールするように、隣接するＣＴ構造のゲート間に配置され得る。

誘電体バリアは、酸化アルミニウム、または、酸化アルミニウムの誘電率より大である誘電率を有する誘電体を含むことができる。電荷トラップ領域及び誘電体ブロック領域は、製造において、電荷トラップ領域が部分的に、エッチング材料によって除去可能であり、一方、誘電体ブロック領域が、エッチング材料によっては実質的に影響されないようになっている材料で構成され得る。複数のＣＴ構造の各ＣＴ構造が、段のピッチが約３０ナノメートルであるように、メモリデバイスの段に配置され得る。

図８は、材料のスタックにおける複数の電荷トラップ構造を形成する例示的方法の実施形態特徴のフロー図である。８１０では、材料のスタックが、メモリセルのストリングの複数の電荷トラップ構造のトンネル領域、電荷トラップ領域、誘電体ブロック領域、及び誘電体バリアを形成するように、材料によって囲まれた開口を有して形成される。形成される複数の電荷トラップ構造は、第１の電荷トラップ構造の後に、メモリセルのストリングの各電荷トラップ構造が、ストリングの複数の電荷トラップ構造の別の電荷トラップ構造の上方に配置された状態で、第１の電荷トラップ構造を含んでいる。

８２０では、各ゲートが、複数のゲートの垂直に隣接するゲートからオープンエリアによって分離されており、誘電体バリアのための材料の各部を露出させるように、複数のゲートが、誘電体バリアのための材料に接触して形成され、材料のスタックからの材料の除去が実施される。各ゲートが、複数のゲートの垂直に隣接するゲートから分離されているように、誘電体バリアのための材料に接触する複数のゲートを形成し、材料を除去することが、誘電体バリアのための材料を実質的に除去することなく、犠牲領域を除去するように、化学物質及び処理を使用して、誘電体バリアのための材料に隣接する犠牲領域を除去することを含むことができる。ゲート材料は、犠牲領域が除去された各領域に形成することができる。絶縁誘電体の材料は、化学物質及び処理により、各ゲート間から除去されて、隣接する犠牲領域間に前に形成された絶縁誘電体を除去することができる。

８３０では、誘電体バリアのための材料が、各オープンエリアで処理され、誘電体バリアに開口を形成するように誘電体バリアのための材料に原子層エッチングを適用し、誘電体ブロック領域のための材料を、ゲート間の、前に開かれた開口に対して露出させることを含んでいる。各オープンエリアの誘電体バリアのための材料を処理することであって、誘電体バリアのための材料に原子層エッチングを適用することを含む、処理することは、ゲートの材料または誘電体ブロック領域のための材料を実質的に除去することなく、誘電体バリアのための材料を選択的に除去する化学物質を使用して、誘電体バリアのための材料の各部を除去するように、第１の原子層エッチングを適用することを含むことができる。誘電体バリアの追加の材料は、誘電体バリアのための材料の各部を除去した後に、各オープンエリアの隣接するゲート上、及び、第１の原子層エッチングによって露出した、誘電体ブロック領域のための材料の表面上に堆積させることができる。原子層エッチングは、誘電体バリアのための追加の材料に適用されて、誘電体ブロック領域の各部の除去のための開口を提供することができる。

８４０では、誘電体ブロック領域のための材料の一部が、誘電体バリアの開口を使用して、垂直に除去され、電荷トラップ領域のための材料を露出させる。８５０では、電荷トラップ領域のための材料の一部が、誘電体バリアの開口を使用して、垂直に除去される。８６０では、誘電体ブロック領域及び電荷トラップ領域の各部を除去した後に、ゲート間のオープンエリアがシールされて、隣接する電荷トラップ構造の電荷トラップ領域の残りの部分間に空間を形成する。空間をシールすることは、隣接する電荷トラップ構造のゲート間に誘電体を形成することを含むことができる。隣接する電荷トラップ構造のゲート間に誘電体を形成することは、入口からオープンエリアまで誘電体を形成し、誘電体バリアのための材料に達する前に、誘電体の形成を終了し、隣接するゲート間に空間を残すことを含むことができる。

方法８００の変形形態、または、方法８００に類似の方法には、そのような方法の用途、及び／または、そのような方法が実施されるシステムのアーキテクチャに応じて、組み合わせられる場合があるか、組み合わせられない場合がある、複数の異なる実施形態が含まれ得る。誘電体ブロック領域のための材料の一部を除去することと、電荷トラップ領域のための材料の一部を除去することとは、完成した各電荷トラップ構造の電荷トラップ領域が、誘電体ブロック領域に対して垂直に、空間内に凹状になるように、これら部分を除去することを含むことができる。たとえば、完成した各電荷トラップ構造の電荷トラップ領域と、電荷トラップ構造が配置される領域との間の距離は、それぞれの完成した各電荷トラップ構造の誘電体ブロック領域と、電荷トラップ構造が配置される領域との距離より大とすることができる。誘電体バリア材料は、誘電体ブロック領域を、完成した各電荷トラップ構造のゲートから分離する。誘電体バリアの開口を使用して、垂直に、誘電体ブロック領域のための材料の各部を除去することは、誘電体ブロック領域のための材料の各部を除去するように、エッチングを実施することを含むことができる。誘電体バリアの開口を使用して、垂直に、電荷トラップ領域のための材料の各部を除去することは、電荷トラップ領域のための材料の各部を除去して、ゲートのための材料を実質的に凹状にすることなく、凹状の電荷トラップ領域を形成するように、別のエッチングを実施することを含むことができる。凹状の電荷トラップ領域を形成した後に、スタックのアニーリングを実施することができる。

完成した各電荷トラップ構造の電荷トラップ領域が、誘電体ブロック領域に対して垂直に、空間内に凹状になっている、方法８００の変形形態、または、方法８００に類似の方法は、所望のゲートスタックの寸法を得るように、誘電体ブロック領域の一部を除去するために使用される材料の誘電体バリアにおける開口のサイズと、完成した誘電体ブロック領域の厚さに対する、完成した電荷トラップ領域の厚さの割合とのバランスを取ることを含むことができる。

方法８００の変形形態、または、方法８００に類似の方法は、隣接する電荷トラップ構造間の領域に対し、各電荷トラップ構造に関連する空間をシールすることを含むことができ、ここで、各空間が、隣接する電荷トラップ構造のトンネル領域を提供する材料のスタックの材料とともに、隣接する各電荷トラップ構造の電荷トラップ領域を含む境界を有する。

方法８００の変形形態、または、方法８００に類似の方法は、誘電体ブロック領域のための材料の各部、及び、電荷トラップ領域のための材料の各部を除去することに加え、誘電体バリアの開口を使用して、トンネル領域の各部を除去し、半導体ピラーを露出させることを含むことができる。そのような方法は、露出した半導体ピラーに蒸気を付与して、露出した半導体ピラーに対するドーピングを生じさせ、直接隣接する電荷トラップ構造間の半導体ピラーの領域のキャリアドーピングレベルを向上させることを含むことができる。上昇したキャリアドーピングレベルは、電荷トラップ構造のトンネル領域によって境界が定められた半導体ピラーの領域におけるドーピングのレベルに対するものである。蒸気を付与することは、キャリアドーピングレベルを上昇させるように、ホスフィンを付与することを含むことができる。等方性蒸気アニールに使用できる別の蒸気が、アルシンである。ドーピングを提供する他の薬品蒸気を使用することができる。ホスフィン及びアルシンなどの化学物質が、ｎ型のドーピングを提供する。ｐ型のチャンネルに関し、キャリアドーピングレベルを向上させるために、向上されたｐ型のドーピングを提供する蒸気を適用することができる。ｐ型の種の蒸気アニールを付与することには、ｐ型のドーピングレベルを向上させるために、ジボランガスを付与することを含むことができる。ドーピングされていない半導体ピラーに関し、電荷トラップ構造のトンネル領域によって境界が定められた半導体ピラーの領域においてキャリアドーピングレベルを向上させるために、ｐ型のドーピングまたはｎ型のドーピングを提供する蒸気を付与することができる。電荷トラップ構造のトンネル領域によって境界が定められた半導体ピラーの領域のドーピングタイプの選択は、統合スキームの他の特徴、たとえば、ＣＴ構造のスタックに垂直に結合したセレクタデバイスのドーピングスキームに基づくことができる。様々な方法は、各電荷トラップ構造のトンネル領域によって境界が定められた半導体ピラー内にドーパントを拡散させることなく、隣接する電荷トラップ構造間の半導体ピラーの領域のドーパントを活性化させることを含むことができる。

様々な実施形態では、電荷トラップ領域は、窒化物領域であり得、誘電体ブロック領域は、酸化物領域であり得、誘電体バリアのための材料は、酸化アルミニウム、または、酸化アルミニウムの誘電率より大である誘電率を含むことができる。酸化アルミニウムの誘電率より大である誘電率を有する誘電体は、酸化ハフニウム、酸化ジルコニウム、または、酸化ハフニウム及び／または酸化ジルコニウムの、酸化アルミニウム、シリコン酸化物、酸化チタン、酸化ガドリニウム、酸化ニオブ、もしくはタンタル酸化物の１つもしくは複数との混合物の、１つまたは複数を含むことができる。他の高κ誘電材料が、誘電体バリアのための材料に使用される場合がある。

様々な実施形態では、装置は、電流を通すように動作可能である半導体ピラーと、トンネル領域によって半導体ピラーから分離されている電荷トラップ領域と、電荷トラップ領域に隣接した誘電体ブロック領域と、誘電体ブロック領域に隣接するとともに、電荷トラップ領域の電荷の貯蔵を制御するように動作可能であるゲートと、誘電体ブロック領域とゲートとの間の誘電体バリアであって、トンネル領域及び半導体ピラーが、空間の境界として配置されている、誘電体バリアと、を備えることができる。誘電体バリア、誘電体ブロック領域、及び電荷トラップ領域は、空間の境界として配置され得る。半導体ピラーは、トンネル領域によって境界が定められた半導体ピラーの領域よりも、空間によって境界が定められた半導体ピラーの領域において、高いキャリアドーピングレベルを含むことができる。より高いキャリアドーピングレベルは、ｎ型のドーピングである。

装置は、電荷トラップ構造を有するダイを含むことができ、半導体ピラー、トンネル領域、電荷トラップ領域、誘電体ブロック領域、誘電体バリア、及びゲートが、電荷トラップ構造の一部として配置されている。

ＣＴ構造は、垂直スタックに配置された、複数の実質的に同一の構造のＣＴ構造の１つとすることができ、それにより、ＣＴ構造のトンネル領域が、空間により、垂直スタックの隣接するＣＴ構造のトンネル領域から分離されるようになっている。ＣＴ構造は、半導体ピラーが共通である状態で垂直スタックに配置され得、それにより、隣接する電荷トラップ構造間の半導体ピラーの領域が、電荷トラップ構造のトンネル領域に隣接するとともに電荷トラップ構造のトンネル領域と接触する半導体ピラーの領域より高いキャリアドーピングレベルを有するようになっている。誘電体バリアは、誘電体ブロック領域の材料とは異なる誘電材料を含み得、それにより、誘電体バリアの誘電材料が、ゲートの形成のための材料の処理、ならびに、空間を形成するための、電荷トラップ領域及び誘電体ブロック領域の一部の除去に耐えることが可能であるようになっている。

様々な実施形態では、メモリデバイスは、半導体材料の垂直ピラーを含むメモリセルの垂直ストリングと、垂直ストリングに沿って配置された第１の電荷トラップ構造を含む複数の電荷トラップ構造であって、第１の電荷トラップ構造を除き、複数の電荷トラップ構造の別の電荷トラップ構造の上に配置されている、各電荷トラップ構造との垂直スタックで配置されている、複数の電荷トラップ構造と、を備えることができる。各電荷トラップ構造は、電荷トラップ構造のためのチャンネルとして動作可能である半導体材料と、半導体材料に隣接するとともに半導体材料と接触しているトンネル領域と、トンネル領域に隣接するとともにトンネル領域と接触している電荷トラップ領域と、電荷トラップ領域に隣接するとともに電荷トラップ領域と接触している誘電体ブロック領域と、電荷トラップ構造の誘電体ブロック領域とゲートとの間で、誘電体ブロック領域とゲートとを分離している誘電体バリアであって、トンネル領域が、垂直スタックの隣接する電荷トラップ構造のトンネル領域から、空間によって分離されている、誘電体バリアと、を含むことができる。半導体材料の垂直ピラーは、空間によって境界が定められた隣接するＣＴ構造間の領域において、各ＣＴ構造のトンネル領域によって境界が定められた領域よりも高いキャリアドーピングレベルを含むことができる。誘電体バリアは、酸化アルミニウムか、酸化ハフニウム、酸化ジルコニウム、または、酸化ハフニウム及び／または酸化ジルコニウムの、酸化アルミニウム、シリコン酸化物、酸化チタン、酸化ガドリニウム、酸化ニオブ、もしくはタンタル酸化物の１つもしくは複数との混合物の、１つまたは複数を含むことができる。シール用誘電体は、隣接するＣＴ構造のゲート間に配置され得、隣接するＣＴ構造間の空間にシールを提供する。

図９Ａから図９Ｒは、電子デバイスに複数のＣＴ構造を形成する実施形態の各段階の特徴を示す断面図である。図９Ａは、基板９０２上の導電性領域９１３の上方にある材料スタック９２１を示している。材料スタック９２１は、導電性領域９１３の上方の、交互に配置された絶縁誘電体９１８と犠牲領域９１９とを含んでいる。交互になっている絶縁誘電体９１８と犠牲領域９１９との数は、垂直スタックに形成されるＣＴ構造の数に基づく場合がある。３Ｄメモリデバイスに関し、この数は、メモリデバイスのメモリアレイの段の数、たとえば、各段に関する絶縁誘電体９１８と犠牲領域９１９とのペアに基づくことができる。メモリデバイスのメモリアレイの３つの段に対応することができる、３つの絶縁誘電体９１８と３つの犠牲領域９１９とが、議論を容易にするために、図９Ａで示されている。絶縁誘電体９１８は、限定ではないが、シリコン酸化物などの酸化物を含むことができ、犠牲領域９１９は、限定ではないが、シリコン窒化物などの窒化物を含むことができる。絶縁誘電体９１８及び犠牲領域９１９のための材料の選択は、複数のＣＴ構造の製造において使用される温度及び化学式に基づくことができる。導電性領域９１３は、半導体領域９１３とすることができる。半導体領域９１３は、ポリシリコンを含んで形成される場合がある。図９Ａから図９Ｒでは、スペースが、もっとも下の絶縁誘電体９１８と導電性領域９１３との間に、追加の材料及び／または集積回路構造が存在する場合があることを示すために、導電性領域９１３から垂直に、基板９０２上の導電性領域９１３と、スタック９２１のこの絶縁誘電体９１８との間に示されている。

図９Ｂは、トレンチ９１４を形成するように、除去処理が実施された後の材料スタック９２１を示しており、ＣＴ構造のストリングに関するピラーが形成されている。除去処理は、トレンチ９１４のための位置に、マスキングエリア及びエッチング材料スタック９２１を含むことができる。トレンチ９１４は、材料スタック９２１のオープンピラー９１４と称される場合がある。各オープンピラー９１４は、メモリデバイスのメモリアレイにおけるＣＴ構造の別々の個別のストリングとなる場合がある。各オープンピラー９１４は、形状が円筒状である場合があるか、材料スタック９２１を通って垂直に（ｚ方向に）延びる、いくつかの他の類似の形状を有する場合があるが、ｙ方向に、材料スタック９２１において比較的短い距離だけ延びている。図９Ｂでは、オープンピラー９１４が、ｘ方向に、導電性領域９１３に沿って配置されており、複数のＣＴ構造が、各オープンピラー９１４において、ｚ方向に、互いの上にスタックされる。議論を容易にするために図示されていないが、オープンピラー９１４は、ｙ方向の各オープンピラー９１４に、ｚ方向において互いの上に複数のＣＴ構造がスタックされた状態で、ｙ方向に形成することができる。たとえば、図２を参照されたい。

図９Ｃは、図９Ｂに関連付けられたオープンピラー９１４の１つを示している。図９Ｃに続く図は、このオープンピラー９１４の処理を示しており、そのような処理は、図９Ｂの材料スタック９２１と関連付けられた、他の類似のオープンピラーの上に実施されるものである。図９Ｄは、図９Ｃのオープンピラー９１４の壁上に形成された誘電体バリア９１０のための材料を示している。誘電体バリア９１０のための材料を形成することには、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、または、酸化ハフニウム及び／または酸化ジルコニウムの、酸化アルミニウム、シリコン酸化物、酸化チタン、酸化ガドリニウム、酸化ニオブ、もしくはタンタル酸化物の１つもしくは複数との混合物の、１つまたは複数を堆積させることを含むことができる。誘電体バリア９１０のための材料を形成することには、他の高κ誘電体を堆積させることを含むことができる。堆積は、複数の堆積処理の１つまたは複数を使用して実施することができる。たとえば、堆積は、化学蒸着（ＣＶＤ）、ＡＬＤ、または、３Ｄメモリデバイスの形成に適切な他の処理を使用して実施することができる。これら堆積技術は、図９Ａから図９Ｒに関連する複数のＣＴを形成する様々な段階における材料の堆積に使用することができる。ＡＬＤは、領域のサブ領域の各々における、複数の様々な組成のナノラミネートとして領域の形成を可能にし、形成された領域は、ナノメートル領域の全体の厚さを有している。「ナノラミネート」との用語は、層状のスタックの２つ以上の極薄層の複合フィルムを意味している。通常、ナノラミネートの各層は、ナノメートルレンジの厚さを有している。さらに、ナノラミネートの個別の材料層の各々は、ある厚さ、及び、材料の単一層または５ナノメートルもの高さを有する場合がある。誘電体バリア９１０のための材料は、オープンピラー９１４の壁から、２０オングストロームから５０オングストロームの範囲の厚さで形成され得る。

図９Ｅは、オープンピラー９１４の壁の反対側の、誘電体バリア９１０のための材料の表面上に誘電体ブロック領域９０９のための材料を形成した後の、図９Ｄの構造を示している。誘電体ブロック領域９０９のための材料は、シリコン酸化物または他の誘電材料を含むことができる。誘電体ブロック領域９０９のための材料は、誘電体バリア９１０のための材料とは異なるように選択され得る。図９Ｆは、電荷トラップ領域９０５のための材料が、誘電体バリア９１０のための材料の表面とは反対側の、誘電体ブロック領域９０９のための材料の表面上に形成された後の図９Ｅの構造を示している。電荷トラップ領域９０５のための材料は、誘電窒化物を含むことができる。たとえば、電荷トラップ領域９０５の誘電窒化物は、シリコン窒化物を含むことができる。電荷トラップ領域９０５のための材料は、電荷をトラップすることが可能である他の誘電材料を含む場合がある。

図９Ｇは、電荷トラップ領域９０５のための材料上に、トンネル領域９０７のための材料を形成した後の、図９Ｆの構造を示している。トンネル領域９０７のための材料は、図９Ｅに示すように、３つの領域のトンネルバリアとして実施することができる。そのような３つの領域のトンネルバリアは、誘電酸化物の領域、次の誘電窒化物の領域、次の別の誘電酸化物の領域として実施され得る。代替的には、トンネル領域９０７のための材料は、２つの領域のトンネルバリアとして実施される場合がある。同様に、トンネル領域９０７のための材料は、１つの領域のトンネルバリアとして実施される場合がある。さらに、トンネル領域９０７のための材料は、４つ以上の領域を有する場合があり、材料及び厚さの選択は、電荷トラップ領域９０５へのトンネル領域として作用する所与の厚さの材料の特性に基づいている。トンネル領域９０７のための材料は、シリコン酸化物または高κ誘電体などの１つまたは複数の誘電体を含むことができる。

図９Ｈは、トンネル領域９０７のための材料上に半導体ピラー９０３のための材料を形成した後の、図９Ｇの構造を示している。半導体ピラー９０３のための材料は、ドーピングされた中空チャンネルとして形成される場合がある。ドーピングされた中空チャンネルは、導電性領域９１３上に結合させることができるとともに、導電性領域９１３に接触する、材料及び／または集積回路構造を介して、導電性領域９１３に結合することができる。たとえば、半導体ピラー９０３のための材料は、導電性領域９１３に延びるとともに、この導電性領域９１３に接触するように堆積された半導体材料である場合がある。導電性領域９１３は、半導体ピラー９０３の大部分のキャリア濃度よりも高い濃縮レベルで、大部分のキャリア濃度を有する半導体領域９１３として形成することができる。半導体領域９１３は、ソース領域として形成することができる。

図９Ｈの処理された構造から、完成されたデバイスのＣＴ構造のためのゲート及び空間を生成するように、手順を実施することができる。図９Ｈに示す構造の領域は、オープンピラー９１４の中心領域の周りの材料のリングとして配置することができる。オープンピラー９１４の中心領域は、トンネル領域９０７のための材料上に半導体ピラー９０３のための材料を形成した後の、処理のある時点で、誘電体で充填される場合がある。図９Ｈに示す絶縁誘電体９１８及び犠牲領域９１９の各部とともに、半導体ピラー９０３、トンネル領域９０７、誘電体ブロック領域９０９、及び誘電体バリア９１０のための材料によって囲まれたオープンピラー９１４の構造の一方側で、垂直スリットを、絶縁誘電体９１８と犠牲領域９１９とのセットを通して形成して、適切なゲート及び空間を形成するために、誘電体バリア９１０のための材料に隣接する絶縁誘電体９１８及び犠牲領域９１９の処理を可能にすることができる。たとえば、図９Ｂに示すように、処理されている複数のオープンピラー９１４が存在する。オープンピラーが、ピラー９１４内にＣＴ構造のための材料を含むように処理されると、図９Ｂのピラー９１４間の領域が除去され得、スリットを形成する。そのようなスリットは、処理のより早い段階で形成される場合がある。これらスリットは、図９Ｈの構造のさらなる処理のためのアクセスを提供する。このことは、ピラー９１４の所望のエリア、及び／または、９１４のすぐそばのエリアに、処理用の化学物質を提供することを含むことができる。

図９Ｉは、犠牲領域９１９の除去の後の図９Ｈの構造を示しており、除去の後に、空気が、以前の犠牲領域９１９を占有することができる。犠牲領域９１９の除去には、絶縁領域９１８のための材料、及び、誘電体バリア９１０のための材料に選択的である、犠牲領域９１９の材料をエッチングすることが含まれ得る。エッチングに関して選択的であることにより、犠牲領域９１９を除去するエッチング液が、絶縁領域９１８のための材料、及び、誘電体バリア９１０のための材料を除去しないことが意味される。シリコン窒化物などの窒化物である犠牲領域９１９のための材料、シリコン酸化物などの酸化物である絶縁領域９１８のための材料、及び、ＡｌＯ_ｘなどの、金属酸化物である誘電体バリアのための材料により、犠牲領域９１９の窒化物は、高温のリン酸のエッチング液を使用して除去される場合がある。

図９Ｊは、以前は犠牲領域９１９であった領域内のゲート９１５のための材料の堆積の後の図９Ｉの構造を示している。ゲート９１５のための材料を堆積させるこの技術は、通常、置換ゲート堆積と称される。ゲート９１５のための材料は、金属を含むことができる。そのような金属は、限定ではないが、タングステンを含むことができる。ゲート９１５のための材料は、金属及び非金属の複合材料を含むことができ、この複合材料が、金属的特性を有する。ゲート９１５のための材料は、限定ではないが、導電性の窒化チタンを含むことができる。ゲート９１５のための材料は、材料の組合せを含むことができる。たとえば、ゲート９１５のための材料は、限定ではないが、導電性の窒化チタン及びタングステンを含むことができる。いくつかの構造では、ゲート９１５の導電性の窒化チタンは、絶縁領域９１８のための材料、及び、誘電体バリア９１０のための材料を、ゲート９１５のタングステンから分離する場合がある。

ゲート９１５のための材料の堆積は、絶縁領域９１８のための材料、及び、誘電体バリア９１０のための材料に選択的である堆積技術を使用して、ある温度の材料で形成することができる。絶縁領域９１８のための材料、及び、誘電体バリア９１０のための材料に関する選択的堆積により、堆積のための選択された材料が、絶縁領域９１８のための材料、及び、誘電体バリア９１０のための材料と実質的に相互作用することなく、所望の位置に堆積されることが意味される。絶縁領域９１８のための材料と誘電体バリア９１０のための材料との間の界面における相互作用が生じる場合があるが、絶縁領域９１８のための材料、及び、誘電体バリア９１０のための材料を、堆積の前と実質的に同じままとする。メモリデバイスにメモリセルのストリングを形成するために、ゲート９１５のための材料を形成することは、メモリアレイのためのアクセスラインに結合されるとともに、このアクセスラインと一体である、ゲート９１５のための材料を絶縁することを含むことができる。これらアクセスラインは、ワードラインである場合がある。

図９Ｋは、ゲート９１５のための材料間の、絶縁領域９１８のための材料が除去された後の、図９Ｊの構造を示している。絶縁領域９１８の段の除去は、ゲート９１５のための材料、及び、誘電体バリア９１０のための材料の選択に関連して選択された化学物質を使用して実施することができる。選択のために使用される基準には、化学物質が、ゲート９１５のための材料、及び、誘電体バリア９１０のための材料に実質的に影響しないように、ゲート９１５のための材料、及び、誘電体バリア９１０のための材料に対して選択的である化学物質を選択することが含まれ得る。誘電体バリア９１０のための材料は、絶縁領域９１８の段が、誘電体ブロック領域９０９のための材料を除去することなく、除去されることを可能にするマスクとして作用する。絶縁領域９１８の段の除去には、フッ化水素（ＨＦ）、蒸気エッチング、または、誘電体バリア９１０のための材料が耐えることができる他の化学物質を使用することが含まれる場合があり、それにより、下にある、誘電体ブロック領域９０９のための材料が、絶縁領域９１８の段の除去によっては除去されないようになっている。

ＡｌＯ_ｘまたは他の高κ材料などの、誘電体バリア９１０のための材料は、窒化物の除去などの、高温のリン酸による犠牲領域９１９の除去と、酸化物の段の除去などの、絶縁領域９１８の除去のために使用される、ＨＦまたは他の化学物質との、両方に耐えることが可能であるように、堆積されることになる。ＡｌＯ_ｘに関し、これら化学物質に耐えるように、ＡｌＯ_ｘを堆積させるために実施される場合がある、高温ＡＬＤ処理と、ハロゲン化物ベースのＡＬＤ処理とが存在する。ハロゲン化物の処理は、ＨｆＯ_ｘ、及び、他の高κ材料の堆積のために存在し、この処理は、これら堆積されたフィルムが、高温のリン酸、ならびに、ＨＦ及び他の酸化物エッチングの化学物質に耐えるように実施される場合がある。材料が除去処理を耐えるように、誘電体バリア９１０のためのＨｆＯ_ｘ及び／または他の高κ材料を形成するための他の処理が、標準的な有機金属ＡＬＤ前駆体を使用することを含む場合がある。除去処理に耐えるように、誘電体バリア９１０のための材料を調整する他の処理が、ＡＬＤの堆積の後の様々な処理を使用することを含む場合がある。これら他の処理は、（不活性であるか活性である環境での）アニーリング、プラズマ処理などを含む場合がある。

図９Ｌは、ピラー９１４内の他の材料の処理のための準備における、誘電体バリア９１０のための材料の各部を除去した後の図９Ｋの構造を示している。誘電体バリア９１０のための材料の各部の除去は、ゲート９１５のための材料、及び、誘電体ブロック領域９０９のための材料に対して選択的であるＡＬＥを使用して実施することができ、それにより、ゲート９１５のための材料、及び、誘電体ブロック領域９０９のための材料が、除去されないようになっている。ＡＬＥの計算された除去機構により、ゲート９１５のための材料と、誘電体ブロック領域９０９のための材料との間から、誘電体バリア９１０のための材料の多くを凹状にすることなく、ゲート９１５のための材料間からの、誘電体バリア９１０のための材料の除去が可能になる。

図９Ｍは、誘電体ブロック領域９０９のための材料上、及び、ゲート９１５のための材料上に、誘電体バリア９１０のための追加の材料を形成した後の、図９Ｋの構造を示している。この追加の材料の堆積には、誘電体ブロック領域９０９と、ゲート９１５のための材料上との間の領域を充填することを含むことができ、また、ゲート９１５のための材料上に、薄い厚さの領域を提供する場合がある。たとえば、ゲート９１５のための材料上の追加の材料の厚さは、限定ではないが、２ｎｍである場合がある。

図９Ｎは、誘電体バリア９１０のための追加の材料の各部を除去した後の図９Ｍの構造を示している。除去は、ゲート９１５のための材料、及び、誘電体ブロック領域９０９のための材料に対して選択的である、誘電体バリア９１０のための追加の材料のＡＬＥを使用して実施される場合があり、それにより、ゲート９１５のための材料、及び、誘電体ブロック領域９０９のための材料が、除去されないようになっている。ＡＬＥは、適用されるサイクル毎に、オングストロームのエッチングの割合で、計算された方式で、材料を除去するその特性のおかげで、良好なエッチングの制御を可能にする。誘電体バリア９１０のための追加の材料の堆積及びエッチングを繰り返すことは、誘電体ブロック領域９０９のための材料のさらなるマスキングのために実施することができる。

図９Ｏは、誘電体バリア９１０のための追加の材料の堆積及びエッチングを繰り返して、誘電体ブロック領域９０９のための材料の処理のためのマスクを提供するように、開口を形成した後の、図９Ｎの構造を示している。除去は、ゲート９１５のための材料、及び、誘電体ブロック領域９０９のための材料に対して選択的である、誘電体バリア９１０のための追加の材料のＡＬＥを使用して実施される場合があり、それにより、ゲート９１５のための材料、及び、誘電体ブロック領域９０９のための材料が、除去されないようになっている。誘電体バリア９１０のための追加の材料の堆積及びエッチングの継続的な繰返しは、誘電体ブロック領域９０９のための材料の開口が、誘電体ブロック領域９０９のための材料を処理するためのマスクに関する所望のサイズを満たすまで実施することができる。その開口を伴う、誘電体バリア９１０のための結果として得られる材料は、誘電体ブロック領域９０９のための材料、及び、電荷トラップ領域９０５のための材料を実質的にエッチングするように、重要な寸法の低減マスクとして使用することができる。一実施形態では、誘電体バリア９１０のための追加の材料の複数の堆積／エッチングのサイクルが、図９Ｅ及び図９Ｆに関し、オープンピラー９１４に、誘電体ブロック領域９０９のための材料、及び、電荷トラップ領域９０５のための材料を形成する間、誘電体ブロック領域９０９のための材料に対する、電荷トラップ領域９０５のための材料の厚さの適切な割合を使用することにより、数が低減される場合がある。誘電体バリア９１０のための追加の材料の複数の堆積／エッチングのサイクルのためのベースである、誘電体バリア９１０のための材料の開口の所望のサイズは、完成したＣＴ構造における、誘電体ブロック領域９０９及び電荷トラップ領域９０５のための構造の関係に関するものとすることができる。誘電体ブロック領域９０９のための材料に対する、電荷トラップ領域９０５のための材料の厚さの割合は、隣接する完成したＣＴ構造の電荷トラップ領域９０５間の空間のサイズの制御を可能にするように、十分に高く形成される場合がある。

図９Ｐは、誘電体ブロック領域９０９のための材料の各部を除去した後の図９Ｏの構造を示している。除去は、ゲート９１５のための材料、及び、誘電体バリア９１０のための材料に対して選択的であるように、実施される場合があり、それにより、ゲート９１５のための材料、及び、誘電体バリア９１０のための材料が、除去されないようになっている。さらに、誘電体ブロック領域９０９のための材料の各部の除去は、電荷トラップ領域９０５のための材料の除去とともに実施することができ、このことは、除去する材料、及び、除去の時間の長さなどの処理パラメータの選択によって達成される場合がある。酸化物を含む、誘電体ブロック領域９０９のための材料では、誘電体ブロック領域９０９のための材料の各部の除去には、酸化物エッチングが含まれ得る。

図９Ｑは、電荷トラップ領域９０５のための材料の各部を除去した後の図９Ｐの構造を示している。除去は、ゲート９１５のための材料、誘電体バリア９１０のための材料、及び、誘電体ブロック領域９０９のための材料に対して選択的に実施される場合があり、それにより、ゲート９１５のための材料、誘電体バリア９１０のための材料、及び誘電体ブロック領域９０９のための材料が、除去されないようになっている。窒化物を含む、電荷トラップ領域９０５のための材料では、電荷トラップ領域９０５のための材料の各部の除去には、窒化物エッチングが含まれ得る。酸化物である、誘電体ブロック領域９０９のための材料と、窒化物を含む、電荷トラップ領域９０５のための材料では、酸化物エッチングと、それに続く窒化物エッチング、ウェットエッチング、またはガスエッチングを実施して、誘電体ブロック領域９０９の一部と、電荷トラップ領域９０５の一部とを、ゲート９１５のための材料を凹状にすることなく、除去することができる。

電荷トラップ領域９０５のための材料の各部の除去は、電荷トラップ領域９０５のための材料が、誘電体ブロック領域９０９のための材料から垂直に凹状になるように、実施される場合がある。さらに、誘電体ブロック領域９０９のための材料は、誘電体ブロック領域９０９のための材料が、誘電体ブロック領域９０９のための材料、及び／または、ゲート９１５のための材料から、垂直に凹状になるように、処理されている場合がある。誘電体ブロック領域９０９のための材料に対する、電荷トラップ領域９０５のための材料の厚さの割合を、オープンピラー９１４におけるこれら領域の形成のフェイズにおいて制御することにより、トンネル領域９０７のための材料に向かうエリアの、ゲート９１５のための材料の下の微細な重要な寸法に関し、補償することができる。誘電体バリア９１０のための材料のパターン形成からのマスクの形成を伴う、誘電体ブロック領域９０９のための材料、及び、電荷トラップ領域９０５のための材料の、等方性エッチングのプロファイルと、誘電体ブロック領域９０９のための材料に対する、電荷トラップ領域９０５のための材料の厚さの割合とのバランスを取ることにより、最適なゲート、及び、ＣＴスタックの寸法を提供することができ、ＣＴスタックが形成されるメモリデバイスのメモリアレイに、３０ｎｍの段のピッチを許容する。さらに、アニーリングまたは他の処理が、誘電体ブロック領域９０９のための材料、及び、電荷トラップ領域９０５のための材料の除去からの、スタック内のＣＴ縁部に沿うエッチングのダメージを防止するように実施される場合がある。

図９Ｒは、空間９２０をシールするために誘電体９２２を形成した後の、図９Ｑの構造を示している。誘電体９２２の形成は、ゲート９１５のための材料、誘電体バリア９１０のための材料、及び、誘電体ブロック領域９０９のための材料に対して選択的に実施される場合があり、それにより、誘電体９２２が、ゲート９１５のための材料、誘電体バリア９１０のための材料、及び誘電体ブロック領域９０９のための材料を変化させるようには相互作用しないようになっている。誘電体９２２は、空間９２０をシールするために、「ピンチオフ」のシーリング処理で形成することができる。シーリング処理は、プラズマ誘起化学蒸着（ＰＥＣＶＤ）または他の空乏処理を使用して実施することができる。シールの形成において、完全には等角ではない、ＰＥＣＶＤまたは他の堆積処理を使用することにより、空間を提供することができる。そのようなケースでは、シーリングフィルムが、通常、数ｍＴｏｒｒから数Ｔｏｒｒの、サブ大気圧で堆積される。この圧力は、空間がシールされた後に、空間内に残る。この空間は、「空隙」と称される場合があるが、空間がシールされた場合、ガスの組成は、処理のガスである。

ピンチオフシーリングは、誘電体バリア９１０のための材料の各部間のスペースである、誘電体バリア９１０のための材料の開口をもピンチオフする場合がある。メモリデバイスのメモリアレイのためのＣＴメモリセルの形成におけるこのシーリング処理は、空間９２０の境界の一部を形成するとともに規定する。図９Ｒに示すように、シール用誘電体９２２に加え、空間９２０が、形成される隣接するＣＴ構造の電荷トラップ領域９０５のための材料間の、トンネル領域９０７のための材料によって規定された垂直な境界を有している。シーリング処理は、図１Ｂに関連付けられた処理と同様に実施される場合があり、それにより、誘電体バリア９１０のための材料に達する前に、ゲート９１５のための隣接する材料間の領域において、シール用誘電体が終端するようになっている。

図９Ｒに示す構造は、電気接続を形成するように、また、構造が形成された対象である電子デバイスに組み込まれるように、処理され得る。このさらに処理された状態では、半導体ピラー９０３、トンネル領域９０７、電荷トラップ領域９０５、誘電体バリア９１０、及びゲート９１５のための材料は、ピラー９１４の中心が誘電体４０４で充填された状態で、図４に示すように、個別のＣＴ構造として、効率的にセグメントに分けることができる。図９Ａから図９Ｒに示す処理の段階の変化が、スタックの隣接するＣＴ構造間の空間に対し、代替的構造を生成するために形成され得る。たとえば、シール用誘電体を形成する前に、図９Ｑに示す、空間の領域に関する領域内の、誘電体バリア９１０のための材料のフィン構造は、ＡＬＥを使用して、除去されるか、顕著に低減され得る。図９Ａから図９Ｒに示す処理の段階の他の変化が、垂直スタックにおける複数のＣＴ構造のための空間に関する境界を規定するように生成するために行われ得る。

図１０Ａから図１０Ｄは、電子デバイスに複数のＣＴ構造を形成する実施形態の各段の特徴を示す断面図である。図１０Ａは、図９Ａから図９Ｒの段階に対する変化を開始する処理段階を示す図である。図１０Ａは、ゲート１０１５のための材料に接続された、ピラー１０１４内の、半導体ピラー１００３のための材料、トンネル領域１００７のための材料、電荷トラップ領域１００５のための材料、誘電体ブロック領域１００９のための材料、及び、誘電体バリア１０１０のための材料を有する構造を示しており、ここで、これら材料は、基板１００２上の導電性領域１０１３の上方に配置されている。図１０Ａに示す構造は、図９Ａから図９Ｏに示す処理段階に類似であるか同一の処理段階を使用して形成することができる。

図１０Ｂは、誘電体ブロック領域１００９のための材料の一部、電荷トラップ領域１００５のための材料の一部、及び、トンネル領域１００７のための材料の一部を除去した後の、図１０Ａの構造を示しており、これにより、半導体ピラー１００３のための材料を露出させる。半導体ピラー１００３のための材料は、ドーピングされた中空チャンネルとして形成される場合がある。ドーピングされた中空チャンネルは、導電性領域１０１３上に結合されるとともに、導電性領域１０１３に接触する、材料及び／または集積回路構造を介して、導電性領域１０１３に結合させることができる。たとえば、半導体ピラー１００３のための材料は、導電性領域１０１３に延びるとともに、この導電性領域１０１３に接触するように堆積された半導体材料である場合がある。導電性領域１０１３は、半導体ピラー１００３の大部分のキャリア濃度よりも高い濃縮レベルで、大部分のキャリア濃度を有する半導体領域１０１３として形成することができる。半導体領域１０１３は、ソース領域として形成することができる。酸化物を含む誘電体ブロック領域１００９のための材料、窒化物を含む電荷トラップ領域１００５のための材料、ならびに、酸化物及び窒化物の１つまたは複数を含むトンネル領域１００７のための材料では、これら材料の領域の各部の除去は、半導体ピラー１００３のための材料を露出させるための、酸化物／窒化物のスタックのセットのエッチングを含むことができる。

図１０Ｃは、半導体ピラー１００３のための露出した材料の領域１０２３において、半導体ピラー１００３のドーピングを向上させるために、露出した半導体ピラー１００３のための材料を、ドーピング用の蒸気にさらした後の、図１０Ｂの構造を示している。露出した半導体ピラー１００３のための材料をさらすことは、キャリアドーピングレベルを上昇させるように、ホスフィン（ＰＨ_３）を付与することを含むことができる。ホスフィンは、約７００℃から約７５０℃の温度レンジでのアニーリングで適用され得る。他のアニーリング温度レンジが使用される場合がある。ドーピング処理により、向上されたＮ^＋領域として、領域１０２３を提供することができる。等方性蒸気アニールに使用できる別の蒸気が、アルシン（ＡｓＨ_３）である。他のｎ型のドーパントが使用される場合がある。ｐ型である、ＣＴ構造のための様々なセクションの半導体ドーピングでは、ｐ型のドーパントが使用される場合があり、向上されたＰ^＋領域として、領域１０２３を提供する。ｐ型のチャンネルに関し、キャリアドーピングレベルを向上させるために、向上されたｐ型のドーピングを提供する蒸気を適用することができる。ｐ型の種の蒸気アニールを付与することには、ｐ型のドーピングレベルを向上させるために、ジボラン（Ｂ_２Ｈ_６）ガスを付与することを含むことができる。ドーピングされていないチャンネルに関し、電荷トラップ構造のトンネル領域によって境界が定められたチャンネルの領域においてキャリアドーピングレベルを向上させるために、ｐ型のドーピングまたはｎ型のドーピングを提供する蒸気を付与することができる。電荷トラップ構造のトンネル領域によって境界が定められたチャンネルの領域のドーピングタイプの選択は、統合スキームの他の特徴、たとえば、ＣＴ構造のスタックに垂直に結合したセレクタデバイスのドーピングスキームに基づくことができる。隣接する電荷トラップ構造間の半導体ピラー１００３のための材料の領域１０２３のドーパントは、トンネル領域１００７の材料によって境界が定められた半導体ピラー１００３のための材料内に、ドーパントを散乱させることなく活性化させることができる。

領域１０２３におけるより高いドーピングレベルは、トンネル領域１０２３のための材料によって境界が定められた半導体ピラー１００３のための材料におけるキャリア濃度に関し、半導体ピラー１００３のための材料の垂直方向の長さに沿って、非一様にすることができる。領域１０２３におけるより高いドーピングレベルは、トンネル領域１００７のための材料によって境界が定められたチャンネル１０２３のための材料におけるキャリア濃度に関し、チャンネル１０２３の垂直方向の長さに沿って、勾配として分配させることができる。そのような勾配は、トンネル領域１００７のための材料によって境界が定められた半導体ピラー１００３のための材料に沿うドーピングに関し、大部分のキャリア濃度の過度な量で実現され得、トンネル領域１００７のための材料との、半導体ピラー１００３のための材料の境界の始点において、ゼロに近づく。領域１０２３におけるより高いドーピングレベルは、半導体ピラー１００３の材料の長さに垂直な、ｘ方向における半導体ピラー１００３のための材料にわたる勾配として分布され得る。

図１０Ｄは、空間１０２０をシールするために誘電体１０２２を形成した後の、図１０Ｃの構造を示している。誘電体１０２２の形成は、ゲート１０１５のための材料、誘電体バリア１０１０のための材料、及び、誘電体ブロック領域１００９のための材料に対して選択的に実施することができ、それにより、誘電体１０２２が、ゲート１０１５のための材料、誘電体バリア１０１０のための材料、及び誘電体ブロック領域１００９のための材料を変化させるようには相互作用しないようになっている。誘電体１０２２は、空間１０２０をシールするために、「ピンチオフ」のシーリング処理で形成することができる。シーリング処理は、プラズマ誘起化学蒸着（ＰＥＣＶＤ）または他の空乏処理を使用して実施することができる。ピンチオフシーリングは、誘電体バリア１０１０のための材料の各部間のスペースである、誘電体バリア１０１０のための材料の開口をもピンチオフする場合がある。メモリデバイスのメモリアレイのためのＣＴメモリセルの形成におけるこのシーリング処理は、空間１０２０の境界の一部を形成するとともに規定する。図１０Ｃに示すように、シール用誘電体１０２２に加え、空間１０２０が、形成される隣接するＣＴ構造のトンネル領域１００７のための材料間の、半導体ピラー１００３のための材料によって規定された垂直な境界を有している。シーリング処理は、図２Ｂに関連付けられた処理と同様に実施される場合があり、それにより、誘電体バリア１０１０のための材料に達する前に、ゲート１０１５のための隣接する材料間の領域において、シール用誘電体が終端するようになっている。

図１０Ｄに示す構造は、電気接続を形成するように、また、構造が形成された対象である電子デバイスに組み込まれるように、処理され得る。このさらに処理された状態では、半導体ピラー１００３、トンネル領域１００７、電荷トラップ領域１００５、誘電体バリア１０１０、及びゲート１０１５のための材料は、ピラー１０１４の中心が誘電体５０４で充填された状態で、図５に示すように、個別のＣＴ構造として、効率的にセグメントに分けることができる。図１０Ａから図１０Ｄに示す処理の段階の変化が、スタックの隣接するＣＴ構造間の空間に対し、代替的構造を生成するために行われ得る。たとえば、シール用誘電体を形成する前に、図１０Ｃに示す、空間の領域に関する領域内の、誘電体バリア１０１０のための材料のフィン構造は、ＡＬＥを使用して、除去され得るか、顕著に低減され得る。図１０Ａから図１０Ｄに示す処理の段階の他の変化が、垂直スタックにおける複数のＣＴ構造のための空間に関する境界を規定するように生成するために行われ得る。

図１１は、複数の電子的構成要素を提供するように配置されたウェーハ１１００の実施例の実施形態を示す図である。ウェーハ１１００は、複数のダイ１１０５を製造することができるウェーハとして提供することができる。代替的には、ウェーハ１１００は、複数のダイ１１０５が、電子的機能性を提供するように処理されており、パッケージングのために、ウェーハ１１００からの単一化を待っている、ウェーハとして提供され得る。ウェーハ１１００は、半導体ウェーハ、絶縁ウェーハ上の半導体、または、集積回路チップなどの電子デバイスを処理するための他の適切なウェーハとして提供することができる。ウェーハ１１００は、図１から図１０に関する任意の実施形態または実施形態の組合せに係る方法に従って製造することができる。

様々なマスキング及び処理の技術を使用して、各ダイ１１０５を、機能的な回路を含むように処理することができ、それにより、各ダイ１１０５が、同じ機能性を有し、ウェーハ１１００上の他のダイとしてのパッケージングされた構造の集積回路として製造されるようになっている。代替的には、様々なマスキング及び処理の技術を使用して、ダイ１１０５の様々なセットを、機能的な回路を含むように処理することができ、それにより、ダイ１１０５のすべてが、同じ機能性を有し、ウェーハ１１００上の他のダイとしてのパッケージングされた構造の集積回路として製造されるわけではないようになっている。電子的適応性を提供する、その上に回路が組み込まれた、パッケージングされたダイは、本明細書では、集積回路（ＩＣ）と称される。

ウェーハ１１００は、複数のダイ１１０５を備えることができる。複数のダイの各ダイ１１０５は、ＣＴ構造を含むことができる。ＣＴは、空間を有することができるか、空間に関して構築することができる。ＣＴ及び／または複数のＣＴは、図１から図１０に関して本明細書で教示したＣＴに類似であるか同一であるように構築することができる。

様々な実施形態では、各ダイ１１０５のＣＴ構造は、電流を通すように動作可能である半導体ピラーと、トンネル領域によって半導体ピラーから分離されている電荷トラップ領域と、電荷トラップ領域上の誘電体ブロック領域と、電荷貯蔵領域の電荷の貯蔵を制御するための、誘電体ブロック領域上のゲートと、誘電体ブロック領域とゲートとの間で、誘電体ブロック領域とゲートとを分離している誘電体バリアであって、空間が、電荷トラップ領域と、ＣＴ構造が配置される領域との間にあるように、誘電体ブロック領域及び電荷トラップ領域との垂直な配置にあるように配置されている、誘電体バリアと、を含むことができる。誘電体バリアは、空間が、誘電体ブロック領域、電荷トラップ領域、またはトンネル領域の１つまたは複数と、ＣＴ構造が配置される領域との間にあるように、誘電体ブロック領域及び電荷トラップ領域との垂直な配置にあるように配置され得る。電荷トラップ領域は、誘電体ブロック領域に対して垂直に、空間内に凹状にすることができる。電荷トラップ領域は、誘電窒化物の領域とすることができ、誘電体ブロック領域は、酸化物の領域とすることができ、トンネル領域は、誘電体領域のセットを含むことができる。

各ダイ１１０５のＣＴ構造は、複数の垂直ストリングの垂直ストリングに沿って配置された、第１のＣＴ構造を含む、複数のＣＴ構造の１つとすることができ、ここで、各電荷トラップ構造は、第１のＣＴ構造の後に、複数のＣＴ構造の別のＣＴ構造の上方に配置することができる。それぞれの垂直ストリングに沿う各ＣＴ構造は、垂直ストリングに沿うすべてのＣＴ構造に関し、垂直ストリングに沿って垂直に配置された半導体材料の一部である、ＣＴ構造のための半導体ピラーと、半導体ピラーに隣接するとともに半導体ピラーと接触しているトンネル領域と、トンネル領域に隣接するとともにトンネル領域と接触している電荷トラップ領域であって、空間により、垂直スタックの隣接するＣＴ構造の電荷トラップ領域から分離されている、電荷トラップ領域と、電荷トラップ領域に隣接するとともに電荷トラップ領域と接触している誘電体ブロック領域と、ＣＴ構造の誘電体ブロック領域とゲートとの間の誘電体バリアと、を含むことができる。各ＣＴ構造の電荷トラップ領域は、各ＣＴ構造の誘電体ブロック領域に対して垂直に、空間内に凹状にすることができる。第１のＣＴ構造のトンネル領域は、半導体材料のピラーに沿って延びることができるとともに、各ＣＴ構造のトンネル領域として、他のＣＴ構造を通って延びることができる。誘電体は、誘電体とは反対側で、トンネル領域によって境界が定められた隣接するＣＴ構造間に空間がある状態で、隣接するＣＴ構造のゲート間に配置することができる。複数のＣＴ構造の各ＣＴ構造の電荷トラップ領域は、誘電窒化物の領域とすることができ、誘電体ブロック領域は、酸化物の領域とすることができ、トンネル領域は、誘電体領域のセットを含むことができる。

様々な実施形態では、各ダイ１１０５のＣＴ構造は、電流を通すように動作可能である半導体ピラーと、トンネル領域によって半導体ピラーから分離されている電荷トラップ領域と、電荷トラップ領域上の誘電体ブロック領域と、電荷貯蔵領域の電荷の貯蔵を制御するための、誘電体ブロック領域上のゲートと、誘電体ブロック領域とゲートとの間の誘電体バリアであって、トンネル領域及び半導体ピラーが、空間の境界として配置されている、誘電体バリアと、を含むことができる。誘電体バリア、誘電体ブロック領域、及び電荷トラップ領域は、空間の境界として配置され得る。半導体ピラーは、トンネル領域によって境界が定められた半導体ピラーの領域よりも、空間によって境界が定められた半導体ピラーの領域において、高いキャリアドーピングレベルを含むことができる。より高いキャリアドーピングレベルは、ｎ型のドーピングである。誘電体バリアは、誘電体ブロック領域の材料とは異なる誘電材料を含むことができ、それにより、誘電体バリアの誘電材料が、ゲートの形成のための材料の処理、ならびに、空間を形成するための、電荷トラップ領域及び誘電体ブロック領域の各部の除去に耐えることが可能であるようになっている。

各ダイ１１０５のＣＴ構造は、実質的に同一の構造の複数のＣＴ構造の１つとすることができ、ＣＴ構造のトンネル領域が、空間により、垂直スタックの隣接するＣＴ構造のトンネル領域から分離されているように、垂直スタックに配置され得る。ＣＴ構造は、共通の半導体ピラーとともに、垂直スタックに配置され得、それにより、隣接するＣＴ構造間の共通の半導体ピラーの領域が、ＣＴ構造のトンネル領域に隣接するとともにＣＴ構造のトンネル領域と接触する共通の半導体ピラーの領域よりも高いキャリアドーピングレベルを有するようになっている。

様々な実施形態では、各ダイ１１０５は、メモリデバイスを含むことができる。メモリデバイスは、複数の垂直ストリングを含むことができ、各垂直ストリングは、半導体材料のピラーと、各垂直ストリングに沿って配置された、第１のＣＴ構造を含む複数のＣＴ構造と、を含むことができる。複数のＣＴ構造は、第１のＣＴ構造を除く各ＣＴ構造が、複数のＣＴ構造の別のＣＴ構造の上方に配置された状態で、垂直スタックで配置することができる。各ＣＴ構造は、ＣＴ構造のためのチャンネルとして配置された半導体材料と、ピラーに隣接するとともにピラーと接触しているトンネル領域と、トンネル領域に隣接するとともにトンネル領域と接触している電荷トラップ領域と、電荷トラップ領域に隣接するとともに電荷トラップ領域と接触している誘電体ブロック領域と、ＣＴ構造の誘電体ブロック領域とゲートとの間で、誘電体ブロック領域とゲートとを分離している誘電体バリアであって、トンネル領域が、垂直スタックの隣接するＣＴ構造のトンネル領域から、空間によって分離されている、誘電体バリアと、を含むことができる。ピラーは、空間によって境界が定められた隣接するＣＴ構造間のチャンネルの領域において、各ＣＴ構造のトンネル領域によって境界が定められたピラーの領域よりも高いキャリアドーピングレベルを含むことができる。各ＣＴ構造の誘電体バリアは、酸化アルミニウムか、酸化ハフニウム、酸化ジルコニウム、または、酸化ハフニウム及び／または酸化ジルコニウムの、酸化アルミニウム、シリコン酸化物、酸化チタン、酸化ガドリニウム、酸化ニオブ、もしくはタンタル酸化物の１つもしくは複数との混合物の、１つまたは複数を含むことができる。シール用誘電体は、隣接するＣＴ構造のゲート間に配置され得、隣接するＣＴ構造間の空間にシールを提供する。

図１２は、ＣＴ構造のアレイで構築されたメモリ１２６３をメモリセルとして含む、例示的システム１２００の実施形態のブロック図である。ＣＴ構造及びメモリのアーキテクチャは、本明細書で論じた様々な実施形態に係る構造と類似であるか同一の方式で、空間を有して実現することができる。システム１２００は、メモリ１２６３に動作可能に結合されたコントローラ１２６２を含むことができる。システム１２００は、電子装置１２６７及び周囲のデバイス１２６９をも含むことができる。コントローラ１２６２、メモリ１２６３、電子装置１２６７、または周囲のデバイス１２６９の１つまたは複数は、１つまたは複数のＩＣの形態とすることができる。

バス１２６６は、システム１２００の様々な構成要素間、及び／または、様々な構成要素内に、導電性を提供する。一実施形態では、バス１２６６は、各々が個別に構成されたアドレスバス、データバス、及び制御バスを含むことができる。代替的実施形態では、バス１２６６は、アドレス、データ、または制御の１つまたは複数を提供するために、共通の導電ラインを使用することができ、この共通のラインの使用は、コントローラ１２６２によって調整されている。コントローラ１２６２は、１つまたは複数のプロセッサの形態とすることができる。

電子装置１２６７は、追加のメモリを含む場合がある。システム１２００内のメモリは、限定ではないが、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、シンクロナスグラフィックランダムアクセスメモリ（ＳＧＲＡＭ）、ダブルデータレートダイナミックラム（ＤＤＲ）、ダブルデータレートＳＤＲＡＭ、及び磁気ベースのメモリなどの、メモリの１つまたは複数のタイプとして構築される場合がある。

周囲のデバイス１２６９には、ディスプレイ、撮像デバイス、プリントデバイス、無線デバイス、追加の貯蔵メモリ、及び、コントローラ１２６２に関連して動作する場合がある制御デバイスが含まれる場合がある。様々な実施形態では、システム１２００は、限定ではないが、光ファイバシステムまたはデバイス、電気光学システムまたはデバイス、光学システムまたはデバイス、撮像システムまたはデバイス、ならびに、無線システムもしくはデバイス、遠距離通信システムもしくはデバイス、及びコンピュータなどの、情報処理システムまたはデバイスが含まれる。

特定の実施形態が本明細書に図示及び記載されているが、同じ目的を達成するものと判断される任意の構成が、図示の特定の実施形態に代替する場合があることを、当業者には理解されたい。様々な実施形態が、本明細書に記載の実施形態の置換及び／または組合せを使用する。上述の記載が、説明的であり、限定的ではないことが意図されていること、及び、本明細書で使用された言い回しまたは専門用語が、記載の目的のためのものであることを理解されたい。さらに、前述の詳細な説明では、本開示を簡略化する目的のために、様々な特徴が単一の実施形態でともにグループ化されていることを見ることができる。この開示の方法は、請求される実施形態が、各請求項で明確に詳述された特徴より多くの特徴を必要とすることの意図を反映するものとしては解釈されるものではない。このため、添付の特許請求の範囲は、本明細書によって詳細な説明に組み込まれており、各請求項は、別々の実施形態として、それ自体で自立している。

Claims (55)

1. 電流を通すように動作可能である半導体ピラーと、
   トンネル領域によって前記半導体ピラーから分離されている電荷トラップ領域と、
   前記電荷トラップ領域に隣接した誘電体ブロック領域と、
   前記誘電体ブロック領域に隣接するとともに、前記電荷トラップ領域の電荷の貯蔵を制御するように動作可能であるゲートと、
   前記誘電体ブロック領域と前記ゲートとの間にあるとともに、前記誘電体ブロック領域と前記ゲートとを分離する誘電体バリアであって、前記半導体ピラー、前記トンネル領域、前記電荷トラップ領域、前記誘電体ブロック領域、前記誘電体バリア、及び前記ゲートが、電荷トラップ構造の一部であり、前記電荷トラップ領域が、空間により、前記電荷トラップ構造が配置された領域から分離されている、前記誘電体バリアと、を備えている、装置。
2. 前記電荷トラップ領域と、前記電荷トラップ構造が配置された前記領域との間の距離が、前記誘電体ブロック領域と、前記電荷トラップ構造が配置された前記領域との間の距離より大である、請求項１に記載の装置。
3. 前記誘電体ブロック領域と、前記電荷トラップ構造が配置された前記領域との間の前記距離が、前記誘電体バリアと、前記電荷トラップ構造が配置された前記領域との間の距離より大である、請求項２に記載の装置。
4. 前記誘電体バリアが、酸化アルミニウムを含んでいる、請求項１に記載の装置。
5. 前記誘電体バリアが、酸化アルミニウムの誘電率より大である誘電率を有する誘電材料を含んでいる、請求項１に記載の装置。
6. 前記誘電体バリアが、前記誘電体ブロック領域と前記ゲートとの間の、約１５オングストロームから約５０オングストロームまでのレンジの厚さを有している、請求項１に記載の装置。
7. 半導体材料の垂直ピラーを含むメモリセルの垂直ストリングと、
   前記垂直ストリングに沿って配置された、第１の電荷トラップ構造を含む複数の電荷トラップ構造であって、前記複数の電荷トラップ構造が、前記第１の電荷トラップ構造を除き、各電荷トラップ構造が、前記複数の電荷トラップ構造の別の電荷トラップ構造の上に配置された、垂直スタックで配置されており、各電荷トラップ構造が、
   前記電荷トラップ構造のためのチャンネルとして動作可能である前記半導体材料、
   前記半導体材料に隣接するとともに前記半導体材料と接触しているトンネル領域、
   前記トンネル領域に隣接するとともに前記トンネル領域と接触している、電荷トラップ領域、
   前記電荷トラップ領域に隣接するとともに前記電荷トラップ領域と接触している誘電体ブロック領域であって、前記電荷トラップ領域が、空間により、前記垂直スタックの隣接する電荷トラップ構造の前記電荷トラップ領域から分離されている、前記誘電体ブロック領域、及び、
   前記電荷トラップ構造の前記誘電体ブロック領域とゲートとの間で、前記誘電体ブロック領域とゲートとを分離している誘電体バリア、
   を含む、前記複数の電荷トラップ構造と、を備えた、メモリデバイス。
8. 各電荷トラップ構造の前記誘電体バリアが、前記電荷トラップ領域と、前記電荷トラップ構造が配置される前記領域との間の距離が、前記誘電体ブロック領域と、前記電荷トラップ構造が配置される前記領域との間の距離より大であるように、各電荷トラップ構造の前記電荷トラップ領域及び前記誘電体ブロック領域とともに配置されている、請求項７に記載のメモリデバイス。
9. 前記誘電体ブロック領域と、前記電荷トラップ構造が配置される前記領域との間の前記距離が、前記誘電体バリア及び／または前記ゲートと、前記電荷トラップ構造が配置される前記領域との間の距離より大である、請求項８に記載のメモリデバイス。
10. 前記第１の電荷トラップ構造の前記トンネル領域が、半導体材料の前記垂直ピラーに沿って延びるとともに、前記ストリングの各電荷トラップ構造の前記トンネル領域として、他方の電荷トラップ構造を通って延びる、請求項７に記載のメモリデバイス。
11. シール用誘電体が、前記ストリングの隣接する電荷トラップ領域間の前記空間をシールするように、隣接する電荷トラップ構造のゲート間に配置されている、請求項７に記載のメモリデバイス。
12. 前記誘電体バリアが、酸化アルミニウムを含んでいる、請求項７に記載のメモリデバイス。
13. 前記誘電体バリアが、酸化アルミニウムの誘電率より大である誘電率を有する誘電材料を含んでいる、請求項７に記載のメモリデバイス。
14. 前記電荷トラップ領域及び前記誘電体ブロック領域が、製造において、前記電荷トラップ領域が部分的に、エッチング材料によって除去可能であり、一方、前記誘電体ブロック領域が、前記エッチング材料によっては実質的に影響されないようになっている、材料で構成されている、請求項７に記載のメモリデバイス。
15. 前記複数の電荷トラップ構造の各電荷トラップ構造が、段のピッチが約３０ナノメートルであるように、前記メモリデバイスの段に配置されている、請求項７に記載のメモリデバイス。
16. 材料スタックの開口の壁上に誘電体バリアを形成することと、
    前記誘電体バリアに隣接するとともに前記誘電体バリアと接触している誘電体ブロック領域を形成することと、
    前記誘電体ブロック領域に隣接するとともに前記誘電体ブロック領域と接触している電荷トラップ領域を形成することと、
    前記電荷トラップ領域に隣接するとともに前記電荷トラップ領域と接触しているトンネル領域を形成することと、
    前記トンネル領域に隣接するとともに前記トンネル領域と接触している半導体ピラーを形成することであって、前記半導体ピラーが、前記トンネル領域によって前記電荷トラップ領域から分離されており、前記半導体ピラーが、電流を通すように動作可能である、前記形成することと、
    前記誘電体バリアに隣接するとともに前記誘電体バリアと接触しているゲートを形成することであって、前記ゲートが、前記誘電体バリアによって前記誘電体ブロック領域から分離されており、前記ゲートが、前記電荷トラップ領域の電荷の貯蔵を制御するように動作可能である、前記形成することと、
    前記誘電体ブロック領域の一部と、前記電荷トラップ領域の一部との選択的な除去を可能にするように、前記誘電体バリアを変更することと、
    前記誘電体ブロック領域の前記一部と、前記電荷トラップ領域の前記一部とを除去することであって、空間が、前記電荷トラップ領域の残りの部分と、前記電荷トラップ構造が配置される領域との間に形成されるように、前記除去することと、を含む、電荷トラップ構造を形成する方法。
17. 前記方法が、前記電荷トラップ領域と、前記電荷トラップ構造が配置される前記領域との間の距離が、前記誘電体ブロック領域と、前記電荷トラップ構造が配置される前記領域との間の距離より大であるように、前記電荷トラップ領域と前記誘電体ブロック領域とを形成することを含む、請求項１６に記載の方法。
18. 前記半導体ピラーを形成することが、ポリシリコンを形成することを含む、請求項１６に記載の方法。
19. 前記誘電体バリアを形成することが、酸化アルミニウムを形成することを含む、請求項１６に記載の方法。
20. 前記誘電体バリアを形成することが、酸化アルミニウムの誘電率より大である誘電率を有する誘電材料を形成することを含んでいる、請求項１６に記載の方法。
21. 前記誘電体バリアを変更することが、
    前記ゲート及び前記誘電体ブロック領域に対して選択的に、前記誘電体バリアを原子層エッチングすることと、
    変更された誘電体バリアを形成するように、追加の誘電体バリア材料を堆積させることと、
    前記誘電体ブロック領域上にマスクを形成するように、前記変更された誘電体バリアを原子層エッチングすることと、を含む、請求項１６に記載の方法。
22. 第１の電荷トラップ構造を含む、メモリセルのストリングの複数の電荷トラップ構造を形成するように、材料によって囲まれた開口を有する材料のスタックを形成することであって、前記ストリングの各トラップ構造が、前記第１の電荷トラップ構造を除き、前記ストリングの前記複数の電荷トラップ構造の別の電荷トラップ構造の上方に配置されている、前記形成することと、
    前記材料のスタックの各部を除去した後に、前記材料のスタックの後方から、原子層エッチングを使用して、前記誘電体バリア材料の各部を除去することにより、前記材料のスタック内の誘電体バリア材料にパターンを形成すること、
    空間が、隣接する電荷トラップ構造の前記電荷トラップ領域間に形成されるように、前記電荷トラップ構造の誘電体ブロック領域及び電荷トラップ領域に対応する前記スタックの材料の各部を除去するために、前記パターンが形成された誘電体バリア材料の各部をマスクとして使用することであって、前記誘電体バリア材料が、前記誘電体ブロック領域を、完成した電荷トラップ構造の各々のゲートから分離する、前記使用することとと、を含む、方法。
23. 前記誘電体バリア材料にパターンを形成することが、前記誘電体バリア材料内の開口が、誘電体ブロック領域に対応する前記材料を処理するためのサイズを得るまで、追加の誘電体バリア材料の堆積及びエッチングを繰り返すことを含む、請求項２２に記載の方法。
24. 前記方法が、前記空間を形成するように、酸化物エッチングと、その後の窒化物エッチングとを実施するために、前記開口を使用することを含む、請求項２３に記載の方法。
25. 前記方法が、前記空間を形成した後に、開領域をシールするように、前記開領域に誘電体を形成することであって、前記開領域が、前記誘電体バリア材料にパターン形成するように、前記材料のスタックの各部を前記除去することによって形成される、前記形成することを含む、請求項２２に記載の方法。
26. 前記開領域に前記誘電体を形成することが、プラズマ誘起化学蒸着を使用して前記誘電体を形成することを含む、請求項２２に記載の方法。
27. 第１の電荷トラップ構造を含む、メモリセルのストリングの複数の電荷トラップ構造のトンネル領域、電荷トラップ領域、誘電体ブロック領域、及び誘電体バリアを形成するように、材料によって囲まれた開口を有する材料のスタックを形成することであって、前記第１の電荷トラップ構造の後の、前記メモリセルのストリングの各電荷トラップ構造が、前記ストリングの前記複数の電荷トラップ構造の別の電荷トラップ構造の上方に配置されている、前記形成することと、
    各ゲートが、複数のゲートの垂直に隣接するゲートからオープンエリアによって分離されており、前記誘電体バリアのための前記材料の各部を露出させるように、前記誘電体バリアのための材料に接触する前記複数のゲートを形成し、前記材料のスタックから材料を除去することと、
    各オープンエリアの前記誘電体バリアのための材料を処理することであって、前記誘電体バリアに開口を形成するように前記誘電体バリアのための前記材料に原子層エッチングを適用し、前記誘電体ブロック領域のための材料を、前記ゲート間の、前に開かれた前記開口に対して露出させることを含む、前記処理することと、
    前記誘電体バリアの前記開口を使用して、垂直に、前記誘電体ブロック領域のための前記材料の各部を除去し、前記電荷トラップ領域のための材料を露出させることと、
    前記誘電体バリアの前記開口を使用して、垂直に、前記電荷トラップ領域のための前記材料の各部を除去することと、
    前記誘電体ブロック領域及び前記電荷トラップ領域の各部を除去した後に、前記ゲート間の前記オープンエリアをシールして、隣接する電荷トラップ構造の前記電荷トラップ領域の残りの部分間に空間を形成することと、を含む方法。
28. 各ゲートが、前記複数のゲートの垂直に隣接するゲートから分離されているように、前記誘電体バリアのための材料に接触する複数のゲートを形成し、材料を除去することが、
    前記誘電体バリアのための材料を実質的に除去することなく、犠牲領域を除去するように、化学物質及び処理を使用して、前記誘電体バリアのための前記材料に隣接する前記犠牲領域を除去することと、
    犠牲領域が除去された各領域にゲート材料を形成することと、
    化学物質及び処理により、各ゲート間から絶縁誘電体の材料を除去して、隣接する犠牲領域間に前に形成された前記絶縁誘電体を除去することと、
    を含む、請求項２７に記載の方法。
29. 各オープンエリアの前記誘電体バリアのための材料を処理することであって、前記誘電体バリアのための前記材料に原子層エッチングを適用することを含む、前記処理することが、
    前記ゲートの材料または前記誘電体ブロック領域のための材料を実質的に除去することなく、前記誘電体バリアのための材料を選択的に除去する化学物質を使用して、前記誘電体バリアのための前記材料の各部を除去するように、第１の原子層エッチングを適用することと、
    前記誘電体バリアのための前記材料の各部を除去した後に、各オープンエリアの隣接するゲート上、及び、前記第１の原子層エッチングによって露出した、誘電体ブロック領域のための材料の表面上に、前記誘電体バリアの追加の材料を堆積させることと、
    前記誘電体バリアのための前記追加の材料に原子層エッチングを適用して、前記誘電体ブロック領域の各部の前記除去のための前記開口を提供することと、を含む、請求項２７に記載の方法。
30. 前記方法が、完成した各電荷トラップ構造の前記電荷トラップ領域と、前記電荷トラップ構造が配置される前記領域との間の距離が、完成した各電荷トラップ構造のそれぞれの前記誘電体ブロック領域と、前記電荷トラップ構造が配置される前記領域との間の距離より大であり、前記誘電体バリアが、前記誘電体ブロック領域を、完成した各電荷トラップ構造のゲートから分離しているように、前記誘電体ブロック領域のための前記材料の前記各部を除去すること、及び、前記電荷トラップ領域のための前記材料の前記各部を除去することを含む、請求項２７に記載の方法。
31. 前記誘電体バリアの前記開口を使用して、垂直に、前記誘電体ブロック領域のための前記材料の各部を除去することが、前記誘電体ブロック領域のための前記材料の各部を除去するように、エッチングを実施することを含み、前記誘電体バリアの前記開口を使用して、垂直に、前記電荷トラップ領域のための前記材料の各部を除去することが、前記電荷トラップ領域のための前記材料の各部を除去するように、別のエッチングを実施することを含む、請求項３０に記載の方法。
32. 前記方法が、前記スタックのアニーリングを含む、請求項３０に記載の方法。
33. 前記オープンエリアをシールすることが、前記隣接する電荷トラップ構造の前記ゲート間に誘電体を形成することを含む、請求項３０に記載の方法。
34. 前記隣接する電荷トラップ構造の前記ゲート間に前記誘電体を形成することが、入口から前記オープンエリアまで前記誘電体を形成し、前記誘電体バリアのための前記材料に達する前に、前記誘電体の前記形成を終了し、隣接するゲート間に空間を残すことを含む、請求項３３に記載の方法。
35. 前記方法が、前記誘電体ブロック領域のための前記材料の前記各部、及び、前記電荷トラップ領域のための前記材料の前記各部を除去することに加え、前記誘電体バリアの前記開口を使用して、前記トンネル領域の各部を除去し、半導体ピラーを露出させることを含む、請求項２７に記載の方法。
36. 前記方法が、前記露出した半導体ピラーに蒸気を付与して、前記露出した半導体ピラーに対するドーピングを生成し、直接隣接する電荷トラップ構造間の前記露出した半導体ピラーの領域のキャリアドーピングレベルを向上させることを含み、前記上昇したキャリアドーピングレベルが、前記電荷トラップ構造の前記トンネル領域によって境界が定められた前記半導体ピラーの領域におけるドーピングのレベルに対するものである、請求項３５に記載の方法。
37. 前記蒸気を付与することが、前記キャリアドーピングレベルを上昇させるように、ホスフィンまたはアルシンを付与することを含む、請求項３６に記載の方法。
38. 前記蒸気を付与することが、前記キャリアドーピングレベルを上昇させるように、ジボランガスを付与することを含む、請求項３６に記載の方法。
39. ドーピングされていない半導体ピラーに関し、前記蒸気を付与することが、ｐ型のドーピングまたはｎ型のドーピングを提供する蒸気を付与することを含む、請求項３６に記載の方法。
40. 前記方法が、各電荷トラップ構造の前記トンネル領域によって境界が定められた前記半導体ピラー内にドーパントを拡散させることなく、隣接する電荷トラップ構造間の前記半導体ピラーの前記領域のドーパントを活性化させることを含む、請求項３６に記載の方法。
41. 前記電荷トラップ領域が窒化物領域であり、前記誘電体ブロック領域が酸化物領域であり、前記誘電体バリアのための前記材料が、酸化アルミニウム、または、酸化アルミニウムの誘電率より大である誘電率を有する誘電体を含んでいる、請求項２７に記載の方法。
42. 電流を通すように動作可能である半導体ピラーと、
    トンネル領域によって前記半導体ピラーから分離されている電荷トラップ領域と、
    前記電荷トラップ領域に隣接した誘電体ブロック領域と、
    前記誘電体ブロック領域に隣接するとともに、前記電荷トラップ領域の電荷の貯蔵を制御するように動作可能であるゲートと、
    前記誘電体ブロック領域と前記ゲートとの間の誘電体バリアであって、前記トンネル領域及び前記半導体ピラーが、空間の境界として配置されている、前記誘電体バリアと、を備えている、装置。
43. 前記誘電体バリア、前記誘電体ブロック領域、及び前記電荷トラップ領域が、前記空間の境界として配置されている、請求項４２に記載の装置。
44. 前記半導体ピラーが、前記トンネル領域によって境界が定められた前記半導体ピラーの領域よりも、前記空間によって境界が定められた前記半導体ピラーの領域において、高いキャリアドーピングレベルを有している、請求項４２に記載の装置。
45. 前記より高いキャリアドーピングレベルが、ｎ型のドーピングである、請求項４４に記載の装置。
46. 前記装置が、電荷トラップ構造を有するダイであり、前記半導体ピラー、前記トンネル領域、前記電荷トラップ領域、前記誘電体ブロック領域、前記誘電体バリア、及び前記ゲートが、前記電荷トラップ構造の一部として配置されている、請求項４４に記載の装置。
47. 前記電荷トラップ構造が、垂直スタックに配置された、複数の実質的に同一の構造の電荷トラップ構造の１つであり、それにより、電荷トラップ構造の前記トンネル領域が、空間により、前記垂直スタックの隣接する電荷トラップ構造の前記トンネル領域から分離されるようになっている、請求項４６に記載の装置。
48. 前記電荷トラップ構造が、前記半導体ピラーが共通である状態で前記垂直スタックに配置され、それにより、隣接する電荷トラップ構造間の前記半導体ピラーの領域が、前記電荷トラップ構造の前記トンネル領域に隣接するとともに前記電荷トラップ構造の前記トンネル領域と接触する前記半導体ピラーの領域より高いキャリアドーピングレベルを有するようになっている、請求項４７に記載の装置。
49. 前記誘電体バリアが、前記誘電体ブロック領域の材料とは異なる誘電材料を含み、それにより、前記誘電体バリアの前記誘電材料が、前記ゲートの形成のための材料の処理、ならびに、前記空間を形成するための、前記電荷トラップ領域及び前記誘電体ブロック領域の各部の除去に耐えることが可能であるようになっている、請求項４２に記載の装置。
50. 半導体材料の垂直ピラーを含むメモリセルの垂直ストリングと、
    前記垂直ストリングに沿って配置された第１の電荷トラップ構造を含む複数の電荷トラップ構造であって、前記複数の電荷トラップ構造が、前記第１の電荷トラップ構造を除き、前記複数の電荷トラップ構造の別の電荷トラップ構造の上に配置された、各電荷トラップ構造との垂直スタックで配置されており、各電荷トラップ構造が、
    前記電荷トラップ構造のためのチャンネルとして動作可能である前記半導体材料、
    前記半導体材料に隣接するとともに前記半導体材料と接触しているトンネル領域、
    前記トンネル領域に隣接するとともに前記トンネル領域と接触している、電荷トラップ領域、
    前記電荷トラップ領域に隣接するとともに前記電荷トラップ領域と接触した誘電体ブロック領域、及び、
    前記電荷トラップ構造の前記誘電体ブロック領域とゲートとの間で、前記誘電体ブロック領域とゲートとを分離している誘電体バリアであって、前記トンネル領域が、前記垂直スタックの隣接する電荷トラップ構造の前記トンネル領域から、空間によって分離されている、前記誘電体バリア
    を含む、前記複数の電荷トラップ構造と、を備えている、メモリデバイス。
51. 半導体材料の前記ピラーが、前記空間によって境界が定められた隣接する電荷トラップ構造間の領域において、各電荷トラップ構造の前記トンネル領域によって境界が定められた領域よりも高いキャリアドーピングレベルを含んでいる、請求項５０に記載のメモリデバイス。
52. 前記誘電体バリアが、酸化アルミニウムを含んでいる、請求項５０に記載のメモリデバイス。
53. 前記誘電体バリアが、酸化ハフニウム、及び、酸化アルミニウム、酸化ジルコニウム、シリコン酸化物、酸化チタン、酸化ガドリニウム、酸化ニオブ、またはタンタル酸化物の１つまたは複数との酸化ハフニウムの混合物を含むグループの、１つまたは複数の材料を含んでいる、請求項５０に記載のメモリデバイス。
54. 前記誘電体バリアが、酸化ジルコニウム、及び、酸化アルミニウム、酸化ハフニウム、シリコン酸化物、酸化チタン、酸化ガドリニウム、酸化ニオブ、またはタンタル酸化物の１つまたは複数との酸化ジルコニウムの混合物を含むグループの、１つまたは複数の材料を含んでいる、請求項５０に記載のメモリデバイス。
55. シール用誘電体が、隣接する電荷トラップ構造のゲート間に配置され、隣接する電荷トラップ構造間の前記空間にシールを提供する、請求項５０に記載のメモリデバイス。

Images