JP2022519875A - 3次元メモリデバイスおよびその製造方法 - Google Patents
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Abstract
Description
12 第1の犠牲層
14 第2の犠牲層
16 第1の封鎖層
18 第2の封鎖層
20 エピタキシャル層
22 ブロッキング層
22A 第1のブロッキングセクション
22B 第2のブロッキングセクション
24 トラッピング層
24A 第1のトラッピングセクション
24B 第2のトラッピングセクション
26 トンネリング層
28 半導体層
30 充填層
32 第1の空隙
34 導電性構造体
36 ドープ領域
38 第1の絶縁材料
38A 絶縁層
40 第2の空隙
42 第1の酸化物領域
44 第2の酸化物領域
50 ゲート材料
50G ゲート材料層
52 ゲート誘電体層
54 バリア層
56 金属層
60 第2の絶縁材料
70 スリット構造体
100 3Dメモリデバイス
D1 垂直方向
D2 水平方向
H1 第1の開口部
H2 第2の開口部
H3 第3の開口部
H4 第4の開口部
L1 第1のトラッピングセクション24Aの長さ
L2 第1のブロッキングセクション22Aの長さ
L3 ゲート材料層50Gの長さ
ST1 交互の犠牲スタック
ST2 交互誘電体/ゲート材料スタック
VS 垂直構造体
Claims (20)
- 基板と、
前記基板の上に配設されている絶縁層と、
前記基板の上に配設されているゲート材料層であって、前記絶縁層および前記ゲート材料層は、垂直方向に交互に積層されている、ゲート材料層と、
前記垂直方向に前記ゲート材料層を貫通する垂直構造体であって、前記垂直構造体は、
前記垂直方向に細長くなっている半導体層、および、
水平方向に前記半導体層を取り囲むトラッピング層であって、前記トラッピング層は、前記垂直方向に整合させられ、互いに分離されているトラッピングセクションを含む、トラッピング層
を含む、垂直構造体と
を備える、3次元(3D)メモリデバイス。 - 前記トラッピングセクションのうちの1つは、前記水平方向に前記半導体層と前記ゲート材料層のうちの1つとの間に位置する、請求項1に記載の3Dメモリデバイス。
- 前記絶縁層のうちの1つは、前記垂直方向に互いに隣接する前記トラッピングセクションのうちの2つの間に部分的に位置する、請求項1に記載の3Dメモリデバイス。
- 前記垂直方向における前記トラッピングセクションのそれぞれの長さは、前記垂直方向における前記ゲート材料層のそれぞれの長さよりも小さい、請求項1に記載の3Dメモリデバイス。
- 前記絶縁層のうちの少なくとも1つに配設されている空隙であって、前記空隙は、前記垂直方向に互いに隣接する前記ゲート材料層のうちの2つの間に位置する、空隙
をさらに含む、請求項1に記載の3Dメモリデバイス。 - 前記垂直構造体は、前記水平方向に前記トラッピング層および前記半導体層を取り囲むブロッキング層をさらに含み、前記ブロッキング層は、前記垂直方向に整合させられ、互いに分離されているブロッキングセクションを含む、請求項1に記載の3Dメモリデバイス。
- 前記ブロッキングセクションのうちの1つは、前記水平方向に前記トラッピングセクションのうちの1つと前記ゲート材料層のうちの1つとの間に配設されている、請求項6に記載の3Dメモリデバイス。
- 前記垂直方向は、前記水平方向と直交する、請求項1に記載の3Dメモリデバイス。
- 3次元(3D)メモリデバイスの製造方法であって、
基板の上に交互の犠牲スタックを形成するステップであって、前記交互の犠牲スタックは、垂直方向に交互に積層された第1の犠牲層および第2の犠牲層を含む、ステップと、
前記垂直方向に前記交互の犠牲スタックを貫通する垂直構造体を形成するステップであって、前記垂直構造体は、
前記垂直方向に細長くなっている半導体層、および、
水平方向に前記半導体層を取り囲むトラッピング層
を含む、ステップと、
前記垂直構造体の一部を露出させるために前記第1の犠牲層を除去するステップと、
前記第1の犠牲層が除去された後に、第1のエッチングプロセスを実施するステップであって、前記トラッピング層が、前記第1のエッチングプロセスによってエッチングされて、前記垂直方向に整合させられ、互いに分離されているトラッピングセクションを含む、ステップと
を含む、3Dメモリデバイスの製造方法。 - 前記垂直構造体は、前記水平方向に前記トラッピング層および前記半導体層を取り囲むブロッキング層をさらに含み、前記3Dメモリデバイスの前記製造方法は、
前記第1の犠牲層が除去された後であって、かつ、前記第1のエッチングプロセスの前に、第2のエッチングプロセスを実施するステップであって、前記ブロッキング層は、前記第2のエッチングプロセスによってエッチングされて、前記トラッピング層の一部を露出させる、ステップ
をさらに含む、請求項9に記載の3Dメモリデバイスの製造方法。 - 前記第2の犠牲層同士の間に絶縁層を形成するステップであって、前記絶縁層および前記第2の犠牲層は、前記垂直方向に交互に積層される、ステップ
をさらに含む、請求項9に記載の3Dメモリデバイスの製造方法。 - 空隙が、前記絶縁層のうちの少なくとも1つに形成される、請求項11に記載の3Dメモリデバイスの製造方法。
- 前記絶縁層のうちの1つが、前記垂直方向に互いに隣接する前記トラッピングセクションのうちの2つの間に部分的に位置する、請求項11に記載の3Dメモリデバイスの製造方法。
- 前記絶縁層を形成するステップの後に、前記第2の犠牲層をゲート材料層と置換するステップ
をさらに含む、請求項11に記載の3Dメモリデバイスの製造方法。 - 空隙が、前記絶縁層のうちの少なくとも1つに形成され、前記空隙は、前記垂直方向に互いに隣接する前記ゲート材料層のうちの2つの間に位置する、請求項14に記載の3Dメモリデバイスの製造方法。
- 前記トラッピングセクションのうちの1つが、前記水平方向に前記半導体層と前記ゲート材料層のうちの1つとの間に位置する、請求項14に記載の3Dメモリデバイスの製造方法。
- 前記垂直方向における前記トラッピングセクションのそれぞれの長さは、前記垂直方向における前記ゲート材料層のそれぞれの長さよりも小さい、請求項14に記載の3Dメモリデバイスの製造方法。
- 前記垂直構造体は、前記基板と前記トラッピング層との間に配設されるエピタキシャル層をさらに含み、前記エピタキシャル層の一部は、前記第2の犠牲層が除去された後であって、かつ、前記ゲート材料層が形成される前に、酸化物領域になるように酸化される、請求項14に記載の3Dメモリデバイスの製造方法。
- 前記酸化物領域は、前記水平方向に前記エピタキシャル層と前記ゲート材料層のうちの1つとの間に位置する、請求項18に記載の3Dメモリデバイスの製造方法。
- 前記垂直方向は、前記水平方向と直交する、請求項9に記載の3Dメモリデバイスの製造方法。
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